KR20180136611A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20180136611A
KR20180136611A KR1020170074946A KR20170074946A KR20180136611A KR 20180136611 A KR20180136611 A KR 20180136611A KR 1020170074946 A KR1020170074946 A KR 1020170074946A KR 20170074946 A KR20170074946 A KR 20170074946A KR 20180136611 A KR20180136611 A KR 20180136611A
Authority
KR
South Korea
Prior art keywords
signal
main
response
circuit
sub
Prior art date
Application number
KR1020170074946A
Other languages
English (en)
Inventor
현상아
이윤영
심석보
이상호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170074946A priority Critical patent/KR20180136611A/ko
Priority to US15/810,820 priority patent/US10580474B2/en
Publication of KR20180136611A publication Critical patent/KR20180136611A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

반도체장치는 리프레쉬신호 및 감지클럭에 응답하여 카운팅되는 테스트어드레스를 생성하고, 상기 테스트어드레스에 대응하는 내부데이터의 로직레벨을 감지하여 감지신호를 생성하는 리프레쉬제어회로, 상기 테스트어드레스에 의해 선택되는 다수의 워드라인을 포함하고, 상기 선택된 워드라인에 연결된 메모리셀에 저장된 상기 내부데이터를 출력하는 메모리회로 및 상기 테스트어드레스를 메인그룹과 서브그룹으로 분류하고, 상기 메인그룹 및 상기 서브그룹을 저장하되, 저장된 동일한 조합의 상기 메인그룹 별 상기 감지신호가 생성되는 시점의 상기 서브그룹만을 저장하는 어드레스저장회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 위크셀에 대한 추가적인 리프레쉬를 수행하는 반도체장치에 관한 것이다.
반도체장치는 데이터를 저장하기 위한 다수의 메모리셀을 구비하고 있다. 메모리셀 각각은 셀 커패시터(capacitor)와 셀 트랜지스터(transistor)로 구성된다. 반도체장치는 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장하며, 셀 커패시터에 저장된 전하량은 이상적으로 항상 일정해야 한다. 그러나 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화됨을 의미하며, 이는 저장된 데이터의 유실을 의미한다. 반도체장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레시(refresh) 동작을 수행한다.
한편, 공정 기술이 발달함에 따라 반도체장치의 집적도가 점점 증가하므로 메모리셀 간의 간격이 줄어들고, 메모리셀들 각각에 연결되어 있는 워드라인(word line) 사이의 간격이 줄어들고 있다. 워드라인 간의 간격이 좁아지면 인접한 워드라인 사이에 간섭 효과가 발생하게 되어 해당 워드라인에 연결되어 있는 메모리 셀에 저장된 데이터가 유지되기 어려운 상태가 될 수 있다. 즉, 데이터가 유실될 수 있는 확률이 증가하므로 메모리셀에 대한 추가적인 리프레쉬 동작이 필요하다.
본 발명은 위크셀의 위치정보를 포함하는 테스트어드레스를 압축하여 저장하고, 저장된 위크셀의 테스트어드레스에 대하여 추가적인 리프레쉬를 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 리프레쉬신호 및 감지클럭에 응답하여 카운팅되는 테스트어드레스를 생성하고, 상기 테스트어드레스에 대응하는 내부데이터의 로직레벨을 감지하여 감지신호를 생성하는 리프레쉬제어회로, 상기 테스트어드레스에 의해 선택되는 다수의 워드라인을 포함하고, 상기 선택된 워드라인에 연결된 메모리셀에 저장된 상기 내부데이터를 출력하는 메모리회로 및 상기 테스트어드레스를 메인그룹과 서브그룹으로 분류하고, 상기 메인그룹 및 상기 서브그룹을 저장하되, 저장된 동일한 조합의 상기 메인그룹 별 상기 감지신호가 생성되는 시점의 상기 서브그룹만을 저장하는 어드레스저장회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 리프레쉬신호 및 감지클럭에 응답하여 카운팅되는 테스트어드레스를 생성하고, 상기 테스트어드레스에 대응하는 내부데이터의 로직레벨을 감지하여 감지신호를 생성하는 리프레쉬제어회로, 상기 테스트어드레스에 의해 선택되는 다수의 워드라인을 포함하고, 상기 선택된 워드라인에 연결된 메모리셀에 저장된 상기 내부데이터를 출력하며, 내부리프레쉬신호에 응답하여 위크셀어드레스에 따라 위크셀을 리프레쉬하는 메모리회로 및 상기 테스트어드레스를 메인그룹과 서브그룹으로 분류하고, 상기 메인그룹 및 상기 서브그룹을 저장하되, 동일한 조합의 상기 메인그룹 별 상기 감지신호가 생성되는 시점의 상기 서브그룹을 저장하며, 인에이블신호에 응답하여 저장된 상기 테스트어드레스를 상기 위크셀어드레스로 출력하는 어드레스저장회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 위크셀의 위치정보를 포함하는 테스트어드레스를 메인그룹과 서브그룹으로 분류하고, 동일한 조합의 메인그룹 별 서브그룹을 저장하여 저장되는 테스트어드레스를 압축함으로써 면적을 감소할 수 있는 효과가 있다.
또한, 본 발명에 의하면 리프레쉬 동작 중 저장된 위크셀의 테스트어드레스에 대하여 추가적인 리프레쉬를 수행함으로써 위크셀에 저장된 내부데이터의 신뢰성을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 리프레쉬제어회로에 포함된 감지회로의 구성을 도시한 도면이다.
도 3은 도 1에 도시된 반도체장치에 포함된 어드레스저장회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 어드레스저장회로에 포함된 입력제어회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 어드레스저장회로에 포함된 출력제어회로의 구성을 도시한 회로도이다.
도 6은 도 3에 도시된 어드레스저장회로에 포함된 위크셀어드레스저장회로의 구성을 도시한 블럭도이다.
도 7 및 도 8은 도 6에 도시된 위크셀어드레스저장회로에 포함된 제1 디코더의 동작을 설명하기 위한 표이다.
도 9 및 도 10은 은 도 6에 도시된 위크셀어드레스저장회로에 포함된 제2 디코더의 동작을 설명하기 위한 표이다.
도 11는 도 6에 도시된 위크셀어드레스저장회로에 포함된 제1 저장회로의 구성을 도시한 도면이다.
도 12 및 13은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 14는 도 1 내지 도 13에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 리프레쉬제어회로(10), 메모리회로(20) 및 어드레스저장회로(30)를 포함할 수 있다. 리프레쉬제어회로(10)는 테스트어드레스생성회로(11) 및 감지회로(12)를 포함할 수 있다.
테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성할 수 있다. 테스트어드레스생성회로(11)는 리프레쉬신호(REF)에 응답하여 감지클럭(DCLK)이 토글링되는 경우 순차적으로 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성할 수 있다. 제1 내지 제5 테스트어드레스(TAD<1:5>)는 5비트로 설정되어 있지만 실시예에 따라 다양한 비트수로 설정될 수 있다. 리프레쉬신호(REF)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 리프레쉬신호(REF)는 리프레쉬동작에 진입하기 위한 신호로 설정될 수 있다. 리프레쉬신호(REF)는 외부에서 입력되는 커맨드(CMD)로부터 생성되는 신호로 설정될 수 있다.
감지회로(12)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 대응하는 내부데이터(ID)의 로직레벨을 감지하여 감지신호(SP)를 생성할 수 있다. 감지회로(12)는 내부데이터(ID)의 로직레벨이 기 설정된 로직레벨이 아닌 경우 발생하는 펄스를 포함하는 감지신호(SP)를 생성할 수 있다. 감지회로(12)는 내부데이터(ID)의 로직레벨이 로직하이레벨(H)이 아닌 경우 발생하는 펄스를 포함하는 감지신호(SP)를 생성할 수 있다. 감지신호(SP)의 펄스가 발생하기 위한 내부데이터(ID)의 기 설정된 로직레벨은 실시예에 따라 로직로우레벨(L)로 설정될 수 있다. 제1 내지 제5 테스트어드레스(TAD<1:5>)에 대응하는 내부데이터(ID)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 의해 선택되는 제1 내지 제32 워드라인(WL1 ~ WL32)에 연결된 메모리셀(MC)에서 출력되는 데이터를 의미한다. 여기서, 감지신호(SP)의 펄스가 생성되는 내부데이터(ID)를 출력하기 위한 제1 내지 제5 테스트어드레스(TAD<1:5>)는 위크셀의 위치정보를 포함한다. 위크셀은 제1 내지 제32 워드라인(WL1 ~ WL32)에 연결된 메모리셀(MC)에 저장된 로직레벨이 기 설정된 시간 동안 유지하지 못하는 메모리셀을 의미한다. 기 설정된 시간은 메모리셀에 저장된 데이터의 로직레벨이 변하는 리텐션 타임(Retention Time)으로 설정될 수 있고 실시예에 따라 다양한 시간으로 설정될 수 있다. 또한, 위크셀은 어느 워드라인에 인접한 워드라인이 반복적으로 활성화되어 제1 내지 제32 워드라인(WL1 ~ WL32)에 연결된 메모리셀(MC)에 저장된 로직레벨이 기 설정된 시간 동안 유지하지 못하는 메모리셀을 의미한다. 예를 들어 제16 워드라인(WL16)에 인접한 제15 워드라인(WL15)이 반복적으로 활성화되는 경우 제16 워드라인(WL16)의 레벨이 변화하게 되고, 이에 따라 제16 워드라인(WL16)에 연결된 메모리셀(MC)에 저장된 로직레벨이 변화된다. 즉, 제16 워드라인(WL16)에 연결된 메모리셀(MC)이 위크셀로 설정될 될 수 있다.
이와 같은 리프레쉬제어회로(10)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 출력할 수 있다. 리프레쉬제어회로(10)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 대응하는 내부데이터(ID)의 로직레벨을 감지하여 감지신호(SP)를 생성할 수 있다.
메모리회로(20)는 리프레쉬동작에서 제1 내지 제5 테스트어드레스(TAD<1:5>)에 의해 선택되는 제1 내지 제32 워드라인(WL1 ~ WL32)을 포함할 수 있다. 메모리회로(20)는 제1 내지 제32 워드라인(WL1 ~ WL32)에 연결되는 다수의 메모리셀(MC)를 포함할 수 있다. 메모리회로(20)는 리프레쉬동작에서 제1 내지 제5 테스트어드레스(TAD<1:5>)에 선택되는 제1 내지 제32 워드라인(WL1 ~ WL32)이 활성화되어 내부데이터(ID)를 출력할 수 있다. 메모리회로(20)는 리프레쉬동작에서 내부리프레쉬신호(IR)에 응답하여 제1 내지 제5 위크셀어드레스(WCA<1:5>)에 선택되는 제1 내지 제32 워드라인(WL1 ~ WL32)이 활성화될 수 있다. 메모리회로(20)는 커맨드(CMD)에 응답하여 노멀동작에 진입할 수 있다. 메모리회로(20)는 노멀동작에서 제1 내지 제5 어드레스(ADD<1:5>)에 선택되는 제1 내지 제32 워드라인(WL1 ~ WL32)을 포함할 수 있다. 메모리회로(20)는 노멀동작에서 제1 내지 제5 어드레스(ADD<1:5>)의 조합에 따라 제1 내지 제32 워드라인(WL1 ~ WL32) 중 어느 하나가 활성화되어 내부데이터(ID)를 입출력할 수 있다. 커맨드(CMD) 및 제1 내지 제5 어드레스(ADD<1:5>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제5 어드레스(ADD<1:5>)는 5비트로 설정되어 있지만 실시예에 따라 다양한 비트수로 설정될 수 있다. 내부리프레쉬신호(IR)는 위크셀에 대한 리프레쉬동작을 일반 메모리셀의 리프레쉬 주기보다 1/2주기로 수행하기 위하여 인에이블되는 신호로 설정될 수 있다. 메모리회로(20)는 일반적인 휘발성 메모리 또는 비 휘발성 메모리로 구현될 수 있다.
어드레스저장회로(30)는 인에이블신호(WCEN) 및 감지신호(SP)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)를 저장할 수 있다. 어드레스저장회로(30)는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)으로 분류하고, 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 어드레스저장회로(30)는 감지신호(SP)가 생성되는 시점에 메인그룹(TAD<1:3>)과 메인그룹(TAD<1:3>)의 조합별 서브그룹(TAD<4:5>)을 저장할 수 있다. 인에이블신호(WCEN)는 리프레쉬동작 중 하나의 워드라인이 활성화되기 위한 시간 보다 위크셀이 연결된 워드라인을 1/2 시간 만에 활성화하기 위한 신호로 설정될 수 있다. 즉, 인에이블신호(WCEN)는 일반적인 워드라인이 1회 활성화되는 시간 동안 위크셀이 연결된 워드라인을 2회 활성화하기 위해 입력되는 신호이다.
도 2를 참고하면 감지회로(12)는 인버터(IV11), 지연회로(D11) 및 앤드게이트(AND11)로 구현될 수 있다.
감지회로(12)는 내부데이터(ID)의 로직레벨을 감지하여 감지신호(SP)를 생성할 수 있다. 감지회로(12)는 내부데이터(ID)의 로직레벨이 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 경우 발생하는 펄스를 포함하는 감지신호(SP)를 생성할 수 있다. 감지신호(SP)에 포함된 펄스는 로직하이레벨(H)로 설정될 수 있다. 감지회로(12)는 내부데이터(ID)의 로직레벨이 로직로우레벨(L)인 경우를 감지하도록 구현되어 있지만 로직하이레벨(H)인 경우를 감지하도록 구현될 수 있다. 감지회로(12)는 일반적인 펄스생성회로로 구현될 수 있다.
도 3을 참고하면 어드레스저장회로(30)는 입력제어회로(31), 출력제어회로(32) 및 위크셀어드레스저장회로(33)를 포함할 수 있다.
입력제어회로(31)는 감지클럭(DCLK) 및 감지신호(SP)에 응답하여 제4 및 제5 테스트어드레스(TAD<4:5>)가 기 설정된 조합인 경우 순차적으로 카운팅되는 제1 내지 제3 메인선택신호(MSL<1:3>)를 생성할 수 있다. 입력제어회로(31)는 감지신호(SP)에 응답하여 순차적으로 카운팅되는 제1 및 제2 서브선택신호(SSL<1:2>)를 생성할 수 있다.
출력제어회로(32)는 인에이블신호(WCEN)에 응답하여 제1 내지 제3 테스트어드레스(TAD<1:3>)와 제1 내지 제3 위크셀어드레스(WCA<1:3>)를 비교하여 내부리프레쉬신호(IR)를 생성할 수 있다. 출력제어회로(32)는 인에이블신호(WCEN)에 응답하여 제1 내지 제3 테스트어드레스(TAD<1:3>)와 제1 내지 제3 위크셀어드레스(WCA<1:3>)를 비교하여 순차적으로 카운팅되는 제4 내지 제6 메인선택신호(MSL<4:6>)를 생성할 수 있다. 출력제어회로(32)는 내부리프레쉬신호(IR)에 응답하여 카운팅되는 제3 및 제4 서브선택신호(SSL<3:4>)를 생성할 수 있다. 출력제어회로(32)는 제4 및 제5 테스트어드레스(TAD<4:5>)가 기 설정된 조합인 경우 카운팅되는 제3 및 제4 서브선택신호(SSL<3:4>)를 생성할 수 있다. 출력제어회로(32)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 기 설정된 조합인 경우 위크셀정보신호(WCI)에 응답하여 인에이블되는 내부리프레쉬신호(IR)를 생성할 수 있다.
위크셀어드레스저장회로(33)는 제1 내지 제3 메인선택신호(MSL<1:3>)의 조합마다 제1 및 제2 서브선택신호(SSL<1:2>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 메인그룹(TAD<1:3>) 및 서브그룹(TAD<4:5>)을 저장할 수 있다. 위크셀어드레스저장회로(33)는 제4 내지 제6 메인선택신호(MSL<4:6>)의 조합마다 제3 및 제4 서브선택신호(SSL<3:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다.
도 4를 참고하면 입력제어회로(31)는 제어신호생성회로(311), 제1 메인선택신호생성회로(312) 및 제1 서브선택신호생성회로(313)를 포함할 수 있다. 제어신호생성회로(311)는 초기화신호생성회로(3111), 풀업신호생성회로(3112) 및 구동회로(3113)를 포함할 수 있다.
초기화신호생성회로(3111)는 낸드게이트(NAND31) 및 인버터들(IV31,IV32)로 구현될 수 있다. 초기화신호생성회로(3111)는 감지클럭(DCLK)에 응답하여 제4 및 제5 테스트어드레스(TAD<4:5>)의 조합이 기 설정된 조합인 경우 인에이블되는 초기화신호(INT)를 생성할 수 있다. 초기화신호생성회로(3111)는 감지클럭(DCLK)이 로직로우레벨(L)인 시점에 제4 및 제5 테스트어드레스(TAD<4:5>)의 조합이 'H,H'인 경우 로직하이레벨(H)로 인에이블되는 초기화신호(INT)를 생성할 수 있다. 제4 및 제5 테스트어드레스(TAD<4:5>)의 조합이 'H,H'는 제4 테스트어드레스(TAD<4>)가 로직하이레벨(H) 이고, 제5 테스트어드레스(TAD<5>)가 로직하이레벨(H)임을 의미한다.
풀업신호생성회로(3112)는 지연회로(D31) 및 오어게이트(OR31)로 구현될 수 있다. 풀업신호생성회로(3112)는 초기화신호(INT)에 응답하여 발생하는 펄스를 포함하는 풀업신호(PU)를 생성할 수 있다. 풀업신호생성회로(3112)는 초기화신호(INT)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 경우 발생하는 펄스를 포함하는 풀업신호(PU)를 생성할 수 있다. 풀업신호(PU)에 포함된 펄스는 로직로우레벨(L)로 설정될 수 있다.
구동회로(3113)는 PMOS 트랜지스터(P31), NMOS 트랜지스터(N31) 및 인버터들(IV33,IV34)로 구현될 수 있다. 구동회로(3113)는 풀업신호(PU)에 응답하여 디스에이블되고, 감지신호(SP)에 응답하여 인에이블되는 제어신호(CON)를 생성할 수 있다. 구동회로(3113)는 풀업신호(PU)가 로직로우레벨(L)로 입력되는 경우 로직로우레벨(L)로 디스에이블되는 제어신호(CON)를 생성할 수 있다. 구동회로(3113)는 감지신호(SP)가 로직하이레벨(H)로 입력되는 경우 로직하이레벨(H)로 인에이블되는 제어신호(CON)를 생성할 수 있다.
제1 메인선택신호생성회로(312)는 앤드게이트(AND31), 플립플롭들(F31,F32,F33)로 구현될 수 있다.
앤드게이트(AND31)는 초기화신호(INT)와 제어신호(CON)를 논리곱 연산을 수행하여 내부제어신호(ICON)를 생성할 수 있다. 앤드게이트(AND31)는 초기화신호(INT)가 로직하이레벨(H)로 생성되고 제어신호(CON)가 로직하이레벨(H)로 생성되는 경우 로직하이레벨(H)의 내부제어신호(ICON)를 생성할 수 있다.
플립플롭(F31)은 내부제어신호(ICON)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제1 메인선택신호(MSL<1>)를 생성할 수 있다. 플립플롭(F31)은 제1 메인선택신호(MSL<1>)를 반전한 제1 전달신호(TS<1>)를 생성할 수 있다.
플립플롭(F32)은 제1 전달신호(TS<1>)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제2 메인선택신호(MSL<2>)를 생성할 수 있다. 플립플롭(F32)은 제2 메인선택신호(MSL<2>)를 반전한 제2 전달신호(TS<2>)를 생성할 수 있다.
플립플롭(F33)은 제2 전달신호(TS<2>)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제3 메인선택신호(MSL<3>)를 생성할 수 있다.
제1 서브선택신호생성회로(313)는 플립플롭들(F34,F35)로 구현될 수 있다.
플립플롭(F34)은 초기화신호(INT)가 로직하이레벨(H)로 입력되는 경우 로직로우레벨(L)로 초기화되는 제1 서브선택신호(SSL<1>)를 생성할 수 있다. 플립플롭(F34)은 감지신호(SP)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제1 서브선택신호(SSL<1>)를 생성할 수 있다. 플립플롭(F34)은 제1 서브선택신호(SSL<1>)를 반전한 제3 전달신호(TS<3>)를 생성할 수 있다.
플립플롭(F35)은 초기화신호(INT)가 로직하이레벨(H)로 입력되는 경우 로직로우레벨(L)로 초기화되는 제2 서브선택신호(SSL<2>)를 생성할 수 있다. 플립플롭(F35)은 제3 전달신호(TS<3>)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제2 서브선택신호(SSL<2>)를 생성할 수 있다.
도 5를 참고하면 출력제어회로(32)는 내부리프레쉬신호생성회로(321), 리셋신호생성회로(322), 제2 메인선택신호생성회로(323) 및 제2 서브선택신호생성회로(324)를 포함할 수 있다. 내부리프레쉬신호생성회로(321)는 비교신호생성회로(3211), 매치신호생성회로(3212) 및 논리회로(3213)를 포함할 수 있다.
비교신호생성회로(3211)는 인버터(IV41), 배타적 노어게이트들(ENOR41,ENOR42,ENOR43) 및 낸드게이트(NAND41)로 구현될 수 있다. 비교신호생성회로(3211)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 메인그룹(TAD<1:3>)과 제1 내지 제5 위크셀어드레스(WCA<1:5>)의 메인그룹(WCA<1:3>)을 비교하여 비교신호(CMP)를 생성할 수 있다. 비교신호생성회로(3211)는 제1 테스트어드레스(TAD<1>)의 반전신호와 제1 위크셀어드레스(WCA<1>)의 로직레벨이 동일하고, 제2 테스트어드레스(TAD<2>)와 제2 위크셀어드레스(WCA<2>)의 로직레벨이 동일하며, 제3 테스트어드레스(TAD<3>)와 제3 위크셀어드레스(WCA<3>)의 로직레벨이 동일한 경우 로직로우레벨(L)로 인에이블되는 비교신호(CMP)를 생성할 수 있다. 여기서, 제1 테스트어드레스(TAD<1>)의 반전신호와 제1 위크셀어드레스(WCA<1>)를 비교하는 이유는 제1 내지 제5 스트어드레스(TAD<1:5)가 순차적으로 카운팅되는 리프레쉬동작 중 위크셀의 경우 일반 메모리셀보다 데이터가 유실될 수 있는 확률이 증가하므로 일반 메모리셀보다 1/2 주기로 리프레쉬를 수행하기 위함이다. 예를 들어, 제1 내지 제5 스트어드레스(TAD<1:5)에 의해 제1 워드라인(WL)이 활성화되는 경우 위크셀이 연결된 제17 워드라인(WL17)이 활성화되어 추가적인 리프레쉬동작이 수행되기 위함이다.
매치신호생성회로(3212)는 PMOS 트랜지스터(P41), NMOS 트랜지스터(N41) 및 인버터들(IV42,IV43,IV44)로 구현될 수 있다. 매치신호생성회로(3212)는 비교신호(CMP)에 응답하여 인에이블되고 리셋신호(RST)에 응답하여 디스에이블되는 매치신호(MCH)를 생성할 수 있다. 매치신호생성회로(3212)는 비교신호(CMP)가 로직로우레벨(L)로 입력되는 경우 로직하이레벨(H)로 인에이블되는 매치신호(MCH)를 생성할 수 있다. 매치신호생성회로(3212)는 리셋신호(RST)가 로직하이레벨(H)로 입력되는 경우 로직로우레벨(L)로 디스에이블되는 매치신호(MCH)를 생성할 수 있다.
논리회로(3213)는 앤드게이트(AND41)로 구현될 수 있다. 논리회로(3213)는 매치신호(MCH) 및 인에이블신호(WCEN)에 응답하여 내부리프레쉬신호(IR)를 생성할 수 있다. 논리회로(3213)는 매치신호(MCH)와 인에이블신호(WCEN)를 논리곱 연산을 수행하여 내부리프레쉬신호(IR)를 생성할 수 있다. 논리회로(3213)는 매치신호(MCH)가 로직하이레벨(H)이고 인에이블신호(WCEN)가 로직하이레벨(H)인 경우 로직하이레벨(H)로 인에이블되는 내부리프레쉬신호(IR)를 생성할 수 있다.
이와 같은 내부리프레쉬신호생성회로(321)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 메인그룹(TAD<1:3>)과 제1 내지 제5 위크셀어드레스(WCA<1:5>)의 메인그룹(WCA<1:3>)을 비교하여 내부리프레쉬신호(IR)를 생성할 수 있다.
리셋신호생성회로(322)는 앤드게이트(AND42), 낸드게이트(NAND42), 인버터들(IV45,IV46) 및 오어게이트(OR41)로 구현될 수 있다. 리셋신호생성회로(322)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 기 설정된 조합인 경우 위크셀정보신호(WCI)에 응답하여 인에이블되는 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(322)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 모두 로직하이레벨(H)이고 위크셀정보신호(WCI)가 로직하이레벨(H)로 입력되는 경우 로직하이레벨(H)로 인에이블되는 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(322)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 기 설정된 조합인 경우 내부리프레쉬신호(IR)에 응답하여 인에이블되는 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(322)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 모두 로직하이레벨(H)이고 내부리프레쉬신호(IR)가 로직로우레벨(L)로 입력되는 경우 로직하이레벨(H)로 인에이블되는 리셋신호(RST)를 생성할 수 있다.
제2 메인선택신호생성회로(323)는 플립플롭들(F41,F42,F43)로 구현될 수 있다.
플립플롭(F41)은 매치신호(MCH)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제4 메인선택신호(MSL<4>)를 생성할 수 있다. 플립플롭(F41)은 제4 메인선택신호(MSL<4>)를 반전한 제4 전달신호(TS<4>)를 생성할 수 있다.
플립플롭(F42)은 제4 전달신호(TS<4>)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제5 메인선택신호(MSL<5>)를 생성할 수 있다. 플립플롭(F42)은 제5 메인선택신호(MSL<5>)를 반전한 제5 전달신호(TS<5>)를 생성할 수 있다.
플립플롭(F43)은 제5 전달신호(TS<5>)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제6 메인선택신호(MSL<6>)를 생성할 수 있다.
이와 같은 제2 메인선택신호생성회로(323)는 초기화신호(INT) 및 제어신호(CON)가 인에이블되는 경우 카운팅되는 제1 내지 제3 메인선택신호(MSL<1:3>)를 생성할 수 있다.
제2 서브선택신호생성회로(324)는 앤드게이트(AND43), 오어게이트(OR42) 및 플립플롭들(F44,F45)로 구현될 수 있다.
앤드게이트(AND43)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4>)과 서브그룹(TAD<5>)를 논리곱 연산을 수행하여 출력한다.
오어게이트(OR42)는 앤드게이트(AND3)의 출력신호와 내부리프레쉬신호(IR)를 논리합 연산을 수행하여 출력한다.
플립플롭(F44)은 리셋신호(RST)가 로직하이레벨(H)로 입력되는 경우 로직로우레벨(L)로 초기화되는 제3 서브선택신호(SSL<3>)를 생성할 수 있다. 플립플롭(F44)은 오어게이트(OR42)의 출력신호가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제3 서브선택신호(SSL<3>)를 생성할 수 있다. 플립플롭(F44)은 제3 서브선택신호(SSL<3>)를 반전한 제6 전달신호(TS<6>)를 생성할 수 있다.
플립플롭(F45)은 리셋신호(RST)가 로직하이레벨(H)로 입력되는 경우 로직로우레벨(L)로 초기화되는 제4 서브선택신호(SSL<4>)를 생성할 수 있다. 플립플롭(F45)은 제6 전달신호(TS<6>)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이하는 제4 서브선택신호(SSL<4>)를 생성할 수 있다.
이와 같은 제2 서브선택신호생성회로(324)는 리셋신호(RST)에 응답하여 초기화되는 제3 및 제4 서브선택신호(SSL<3:4>)를 생성한다. 제2 서브선택신호생성회로(324)는 제 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 기 설정된 조합인 경우 카운팅되는 제3 및 제4 서브선택신호(SSL<3:4>)를 생성한다. 제2 서브선택신호생성회로(324)는 내부리프레쉬신호(IR)가 인에이블되는 경우 카운팅되는 제3 및 제4 서브선택신호(SSL<3:4>)를 생성한다.
도 6을 참고하면 위크셀어드레스저장회로(33)는 입출력신호생성회로(331) 및 위크셀어드레스생성회로(332)를 포함할 수 있다. 입출력신호생성회로(331)는 제1 디코더(3311) 및 제2 디코더(3312)를 포함할 수 있다. 위크셀어드레스생성회로(332)는 제1 내지 제8 저장회로(3321 ~ 3328)를 포함할 수 있다.
제1 디코더(3311)는 제1 내지 제3 메인선택신호(MSL<1:3>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제8 메인입력신호(MIN<1:8>)를 생성할 수 있다. 제1 디코더(3311)는 제1 및 제2 서브선택신호(SSL<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 서브입력신호(SIN<1:8>)를 생성할 수 있다. 제1 디코더(3311)가 제1 내지 제8 메인입력신호(MIN<1:8>)와 제1 내지 제4 서브입력신호(SIN<1:8>)를 생성하는 동작은 후술하는 도 7 및 도 8을 참고하여 구체적으로 설명하도록 한다.
제2 디코더(3312)는 제4 내지 제6 메인선택신호(MSL<4:6>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제8 메인출력신호(MOUT<1:8>)를 생성할 수 있다. 제2 디코더(3312)는 제3 및 제4 서브선택신호(SSL<3:4>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 서브출력신호(SOUT<1:8>)를 생성할 수 있다. 제2 디코더(3312)가 제1 내지 제8 메인출력신호(MOUT<1:8>)와 제1 내지 제4 서브출력신호(SOUT<1:8>)를 생성하는 동작은 후술하는 도 9 및 도 10을 참고하여 구체적으로 설명하도록 한다.
제1 저장회로(3321)는 제1 메인입력신호(MIN<1>)가 인에이블되는 경우 제1 내지 제4 서브입력신호(SIN<1:4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제1 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 제1 저장회로(3321)는 제1 메인출력신호(MOUT<1>)가 인에이블되는 경우 제1 내지 제4 서브출력신호(SOUT<1:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다. 제1 저장회로(3321)는 제1 메인입력신호(MIN<1>) 및 제1 메인출력신호(MOUT<1>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹 (TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)의 로직레벨에 따라 위크셀정보신호(WCI)를 출력할 수 있다. 여기서, 제1 조합의 메인그룹(TAD<1:3>)은 제1 테스트어드레스(TAD<1>)가 로직로우레벨(L)이고, 제2 테스트어드레스(TAD<2>)가 로직로우레벨(L)이며, 제3 테스트어드레스(TAD<3>)가 로직로우레벨(L)인 조합을 의미한다.
제2 저장회로(3322)는 제2 메인입력신호(MIN<2>)가 인에이블되는 경우 제1 내지 제4 서브입력신호(SIN<1:4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제2 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 제2 저장회로(3322)는 제2 메인출력신호(MOUT<2>)가 인에이블되는 경우 제1 내지 제4 서브출력신호(SOUT<1:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다. 제2 저장회로(3322)는 제2 메인입력신호(MIN<2>) 및 제2 메인출력신호(MOUT<2>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹 (TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)의 로직레벨에 따라 위크셀정보신호(WCI)를 출력할 수 있다. 여기서, 제2 조합의 메인그룹(TAD<1:3>)은 제1 테스트어드레스(TAD<1>)가 로직로우레벨(L)이고, 제2 테스트어드레스(TAD<2>)가 로직로우레벨(L)이며, 제3 테스트어드레스(TAD<3>)가 로직하이레벨(H)인 조합을 의미한다.
제3 저장회로(미도시)는 제3 메인입력신호(MIN<3>)가 인에이블되는 경우 제1 내지 제4 서브입력신호(SIN<1:4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제3 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 제3 저장회로(미도시)는 제3 메인출력신호(MOUT<3>)가 인에이블되는 경우 제1 내지 제4 서브출력신호(SOUT<1:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다. 제3 저장회로(미도시)는 제3 메인입력신호(MIN<3>) 및 제3 메인출력신호(MOUT<3>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹 (TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)의 로직레벨에 따라 위크셀정보신호(WCI)를 출력할 수 있다. 여기서, 제3 조합의 메인그룹(TAD<1:3>)은 제1 테스트어드레스(TAD<1>)가 로직로우레벨(L)이고, 제2 테스트어드레스(TAD<2>)가 로직하이레벨(H)이며, 제3 테스트어드레스(TAD<3>)가 로직로우레벨(L)인 조합을 의미한다.
제4 저장회로(미도시)는 제4 메인입력신호(MIN<4>)가 인에이블되는 경우 제1 내지 제4 서브입력신호(SIN<1:4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제4 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 제4 저장회로(미도시)는 제4 메인출력신호(MOUT<4>)가 인에이블되는 경우 제1 내지 제4 서브출력신호(SOUT<1:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다. 제4 저장회로(미도시)는 제4 메인입력신호(MIN<4>) 및 제4 메인출력신호(MOUT<4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹 (TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)의 로직레벨에 따라 위크셀정보신호(WCI)를 출력할 수 있다. 여기서, 제4 조합의 메인그룹(TAD<1:3>)은 제1 테스트어드레스(TAD<1>)가 로직로우레벨(L)이고, 제2 테스트어드레스(TAD<2>)가 로직하이레벨(H)이며, 제3 테스트어드레스(TAD<3>)가 로직하이레벨(H)인 조합을 의미한다.
제5 저장회로(미도시)는 제5 메인입력신호(MIN<5>)가 인에이블되는 경우 제1 내지 제4 서브입력신호(SIN<1:4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제5 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 제5 저장회로(미도시)는 제5 메인출력신호(MOUT<5>)가 인에이블되는 경우 제1 내지 제4 서브출력신호(SOUT<1:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다. 제5 저장회로(미도시)는 제5 메인입력신호(MIN<5>) 및 제5 메인출력신호(MOUT<5>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹 (TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)의 로직레벨에 따라 위크셀정보신호(WCI)를 출력할 수 있다. 여기서, 제5 조합의 메인그룹(TAD<1:3>)은 제1 테스트어드레스(TAD<1>)가 로직하이레벨(H)이고, 제2 테스트어드레스(TAD<2>)가 로직로우레벨(L)이며, 제3 테스트어드레스(TAD<3>)가 로직로우레벨(L)인 조합을 의미한다.
제6 저장회로(미도시)는 제6 메인입력신호(MIN<6>)가 인에이블되는 경우 제1 내지 제4 서브입력신호(SIN<1:4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제6 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 제6 저장회로(미도시)는 제6 메인출력신호(MOUT<6>)가 인에이블되는 경우 제1 내지 제4 서브출력신호(SOUT<1:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다. 제6 저장회로(미도시)는 제6 메인입력신호(MIN<6>) 및 제6 메인출력신호(MOUT<6>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹 (TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)의 로직레벨에 따라 위크셀정보신호(WCI)를 출력할 수 있다. 여기서, 제6 조합의 메인그룹(TAD<1:3>)은 제1 테스트어드레스(TAD<1>)가 로직하이레벨(H)이고, 제2 테스트어드레스(TAD<2>)가 로직로우레벨(L)이며, 제3 테스트어드레스(TAD<3>)가 로직하이레벨(H)인 조합을 의미한다.
제7 저장회로(미도시)는 제7 메인입력신호(MIN<7>)가 인에이블되는 경우 제1 내지 제4 서브입력신호(SIN<1:4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제7 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 제7 저장회로(미도시)는 제7 메인출력신호(MOUT<7>)가 인에이블되는 경우 제1 내지 제4 서브출력신호(SOUT<1:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다. 제7 저장회로(미도시)는 제7 메인입력신호(MIN<7>) 및 제7 메인출력신호(MOUT<7>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹 (TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)의 로직레벨에 따라 위크셀정보신호(WCI)를 출력할 수 있다. 여기서, 제7 조합의 메인그룹(TAD<1:3>)은 제1 테스트어드레스(TAD<1>)가 로직하이레벨(H)이고, 제2 테스트어드레스(TAD<2>)가 로직하이레벨(H)이며, 제3 테스트어드레스(TAD<3>)가 로직로우레벨(L)인 조합을 의미한다.
제8 저장회로(3328)는 제8 메인입력신호(MIN<8>)가 인에이블되는 경우 제1 내지 제4 서브입력신호(SIN<1:4>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제8 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다. 제8 저장회로(3328)는 제8 메인출력신호(MOUT<8>)가 인에이블되는 경우 제1 내지 제4 서브출력신호(SOUT<1:4>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력할 수 있다. 제8 저장회로(3328)는 제8 메인입력신호(MIN<8>) 및 제8 메인출력신호(MOUT<8>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹 (TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)의 로직레벨에 따라 위크셀정보신호(WCI)를 출력할 수 있다. 여기서, 제8 조합의 메인그룹(TAD<1:3>)은 제1 테스트어드레스(TAD<1>)가 로직하이레벨(H)이고, 제2 테스트어드레스(TAD<2>)가 로직하이레벨(H)이며, 제3 테스트어드레스(TAD<3>)가 로직하이레벨(H)인 조합을 의미한다.
도 7을 참고하여 제1 디코더(3311)가 제1 내지 제3 메인선택신호(MSL<1:3>)를 디코딩하여 제1 내지 제8 메인입력신호(MIN<1:8>)를 생성하는 동작을 설명하면 다음과 같다.
제1 디코더(3311)는 제3 메인선택신호(MSL<3>)가 로직로우레벨(L)이고, 제2메인선택신호(MSL<2>)가 로직로우레벨(L)이며, 제1 메인선택신호(MSL<1>)가 로직로우레벨(L)인 경우 제1 내지 제8 메인입력신호(MIN<1:8>) 중 제1 메인입력신호(MIN<1>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제3 메인선택신호(MSL<3>)가 로직로우레벨(L)이고, 제2메인선택신호(MSL<2>)가 로직로우레벨(L)이며, 제1 메인선택신호(MSL<1>)가 로직하이레벨(H)인 경우 제1 내지 제8 메인입력신호(MIN<1:8>) 중 제2 메인입력신호(MIN<2>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제3 메인선택신호(MSL<3>)가 로직로우레벨(L)이고, 제2메인선택신호(MSL<2>)가 로직하이레벨(H)이며, 제1 메인선택신호(MSL<1>)가 로직로우레벨(L)인 경우 제1 내지 제8 메인입력신호(MIN<1:8>) 중 제3 메인입력신호(MIN<3>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제3 메인선택신호(MSL<3>)가 로직로우레벨(L)이고, 제2메인선택신호(MSL<2>)가 로직하이레벨(H)이며, 제1 메인선택신호(MSL<1>)가 로직하이레벨(H)인 경우 제1 내지 제8 메인입력신호(MIN<1:8>) 중 제4 메인입력신호(MIN<4>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제3 메인선택신호(MSL<3>)가 로직하이레벨(H)이고, 제2메인선택신호(MSL<2>)가 로직로우레벨(L)이며, 제1 메인선택신호(MSL<1>)가 로직로우레벨(L)인 경우 제1 내지 제8 메인입력신호(MIN<1:8>) 중 제5 메인입력신호(MIN<5>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제3 메인선택신호(MSL<3>)가 로직하이레벨(H)이고, 제2메인선택신호(MSL<2>)가 로직로우레벨(L)이며, 제1 메인선택신호(MSL<1>)가 로직하이레벨(H)인 경우 제1 내지 제8 메인입력신호(MIN<1:8>) 중 제6 메인입력신호(MIN<6>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제3 메인선택신호(MSL<3>)가 로직하이레벨(H)이고, 제2메인선택신호(MSL<2>)가 로직하이레벨(H)이며, 제1 메인선택신호(MSL<1>)가 로직로우레벨(L)인 경우 제1 내지 제8 메인입력신호(MIN<1:8>) 중 제7 메인입력신호(MIN<7>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제3 메인선택신호(MSL<3>)가 로직하이레벨(H)이고, 제2메인선택신호(MSL<2>)가 로직하이레벨(H)이며, 제1 메인선택신호(MSL<1>)가 로직하이레벨(H)인 경우 제1 내지 제8 메인입력신호(MIN<1:8>) 중 제8 메인입력신호(MIN<8>)를 로직하이레벨(H)로 생성한다.
도 8을 참고하여 제1 디코더(3311)가 제1 및 제2 서브선택신호(SSL<1:2>)를 디코딩하여 제1 내지 제4 서브입력신호(SIN<1:4>)를 생성하는 동작을 설명하면 다음과 같다.
제1 디코더(3311)는 제2 서브선택신호(SSL<2>)가 로직로우레벨(L)이고, 제1 서브선택신호(SSL<1>)가 로직로우레벨(L)인 경우 제1 내지 제4 서브입력신호(SIN<1:8>) 중 제1 서브입력신호(SIN<1>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제2 서브선택신호(SSL<2)가 로직로우레벨(L)이고, 제1 서브선택신호(SSL<1>)가 로직하이레벨(H)인 경우 제1 내지 제4 서브입력신호(SIN<1:8>) 중 제2 서브입력신호(SIN<2>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제2 서브선택신호(SSL<2>)가 로직하이레벨(H)이고, 제1 서브선택신호(SSL<1>)가 로직로우레벨(L)인 경우 제1 내지 제4 서브입력신호(SIN<1:8>) 중 제3 서브입력신호(SIN<3>)를 로직하이레벨(H)로 생성한다.
제1 디코더(3311)는 제2 서브선택신호(SSL<2>)가 로직하이레벨(H)이고, 제1 서브선택신호(SSL<1>)가 로직하이레벨(H)인 경우 제1 내지 제4 서브입력신호(SIN<1:8>) 중 제4 서브입력신호(SIN<4>)를 로직하이레벨(H)로 생성한다.
도 9를 참고하여 제2 디코더(3312)가 제4 내지 제6 메인선택신호(MSL<4:6>)를 디코딩하여 제1 내지 제8 메인출력신호(MOUT<1:8>)를 생성하는 동작을 설명하면 다음과 같다.
제2 디코더(3312)는 제6 메인선택신호(MSL<6>)가 로직로우레벨(L)이고, 제5 메인선택신호(MSL<5>)가 로직로우레벨(L)이며, 제4 메인선택신호(MSL<4>)가 로직로우레벨(L)인 경우 제1 내지 제8 메인출력신호(MOUT<1:8>) 중 제1 메인출력신호(MOUT<1>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제6 메인선택신호(MSL<6>)가 로직로우레벨(L)이고, 제5 메인선택신호(MSL<5>)가 로직로우레벨(L)이며, 제4 메인선택신호(MSL<4>)가 로직하이레벨(H)인 경우 제1 내지 제8 메인출력신호(MOUT<1:8>) 중 제2 메인출력신호(MOUT<2>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제6 메인선택신호(MSL<6>)가 로직로우레벨(L)이고, 제5 메인선택신호(MSL<5>)가 로직하이레벨(H)이며, 제4 메인선택신호(MSL<4>)가 로직로우레벨(L)인 경우 제1 내지 제8 메인출력신호(MOUT<1:8>) 중 제3 메인출력신호(MOUT<3>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제6 메인선택신호(MSL<6>)가 로직로우레벨(L)이고, 제5 메인선택신호(MSL<5>)가 로직하이레벨(H)이며, 제4 메인선택신호(MSL<4>)가 로직하이레벨(H)인 경우 제1 내지 제8 메인출력신호(MOUT<1:8>) 중 제4 메인출력신호(MOUT<4>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제6 메인선택신호(MSL<6>)가 로직하이레벨(H)이고, 제5 메인선택신호(MSL<5>)가 로직로우레벨(L)이며, 제4 메인선택신호(MSL<4>)가 로직로우레벨(L)인 경우 제1 내지 제8 메인출력신호(MOUT<1:8>) 중 제5 메인출력신호(MOUT<5>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제6 메인선택신호(MSL<6>)가 로직하이레벨(H)이고, 제5 메인선택신호(MSL<5>)가 로직로우레벨(L)이며, 제4 메인선택신호(MSL<4>)가 로직하이레벨(H)인 경우 제1 내지 제8 메인출력신호(MOUT<1:8>) 중 제6 메인출력신호(MOUT<6>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제6 메인선택신호(MSL<6>)가 로직하이레벨(H)이고, 제5 메인선택신호(MSL<5>)가 로직하이레벨(H)이며, 제4 메인선택신호(MSL<4>)가 로직로우레벨(L)인 경우 제1 내지 제8 메인출력신호(MOUT<1:8>) 중 제7 메인출력신호(MOUT<7>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제6 메인선택신호(MSL<6>)가 로직하이레벨(H)이고, 제5 메인선택신호(MSL<5>)가 로직하이레벨(H)이며, 제4 메인선택신호(MSL<4>)가 로직하이레벨(H)인 경우 제1 내지 제8 메인출력신호(MOUT<1:8>) 중 제8 메인출력신호(MOUT<8>)를 로직하이레벨(H)로 생성한다.
도 10을 참고하여 제2 디코더(3312)가 제3 및 제4 서브선택신호(SSL<3:4>)를 디코딩하여 제1 내지 제4 서브출력신호(SOUT<1:4>)를 생성하는 동작을 설명하면 다음과 같다.
제2 디코더(3312)는 제4 서브선택신호(SSL<4>)가 로직로우레벨(L)이고, 제3 서브선택신호(SSL<3>)가 로직로우레벨(L)인 경우 제1 내지 제4 서브출력신호(SIN<1:8>) 중 제1 서브출력신호(SOUT<1>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제4 서브선택신호(SSL<4>)가 로직로우레벨(L)이고, 제3 서브선택신호(SSL<3>)가 로직하이레벨(H)인 경우 제1 내지 제4 서브출력신호(SIN<1:8>) 중 제2 서브출력신호(SOUT<2>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제4 서브선택신호(SSL<4>)가 로직하이레벨(H)이고, 제3 서브선택신호(SSL<3>)가 로직로우레벨(L)인 경우 제1 내지 제4 서브출력신호(SIN<1:8>) 중 제3 서브출력신호(SOUT<3>)를 로직하이레벨(H)로 생성한다.
제2 디코더(3312)는 제4 서브선택신호(SSL<4>)가 로직하이레벨(H)이고, 제3 서브선택신호(SSL<3>)가 로직하이레벨(H)인 경우 제1 내지 제4 서브출력신호(SIN<1:8>) 중 제4 서브출력신호(SOUT<4>)를 로직하이레벨(H)로 생성한다.
도 11를 참고하면 제1 저장회로(3321)는 다수의 래치(L1 ~ L12) 및 낸드게이트(NAND51)를 포함할 수 있다.
래치(L1 ~ L3)는 제1 메인입력신호(MIN<1>)가 로직하이레벨(H)로 인에이블되는 경우 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제1 조합의 메인그룹(TAD<1:3>)을 저장한다. 래치(L1 ~ L3)는 제1 메인출력신호(MOUT<1>)가 로직하이레벨(H)로 인에이블되는 경우 저장된 제1 조합의 메인그룹(TAD<1:3>)을 제1 내지 제3 위크셀어드레스(WCA<1:3>)로 출력한다.
래치(L1 ~ L3)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제1 조합의 메인그룹(TAD<1:3>)을 저장하기 위한 래치로 설정된다. 래치(L1 ~ L3)는 메인그룹(TAD<1:3>)의 비트수와 동일한 수로 설정될 수 있다.
래치(L4,L5)는 제1 서브입력신호(SIN<1>)가 로직하이레벨(H)로 인에이블되는 경우 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 서브그룹(TAD<4:5>)을 저장한다. 래치(L4,L5)는 제1 서브출력신호(SOUT<1>)가 로직하이레벨(H)로 인에이블되는 경우 저장된 서브그룹(TAD<4:5>)을 제4 및 제5 위크셀어드레스(WCA<4:5>)로 출력한다.
래치(L6,L7)는 제2 서브입력신호(SIN<2>)가 로직하이레벨(H)로 인에이블되는 경우 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 서브그룹(TAD<4:5>)을 저장한다. 래치(L6,L7)는 제2 서브출력신호(SOUT<2>)가 로직하이레벨(H)로 인에이블되는 경우 저장된 서브그룹(TAD<4:5>)을 제4 및 제5 위크셀어드레스(WCA<4:5>)로 출력한다.
래치(L8,L9)는 제3 서브입력신호(SIN<3>)가 로직하이레벨(H)로 인에이블되는 경우 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 서브그룹(TAD<4:5>)을 저장한다. 래치(L8,L9)는 제3 서브출력신호(SOUT<3>)가 로직하이레벨(H)로 인에이블되는 경우 저장된 서브그룹(TAD<4:5>)을 제4 및 제5 위크셀어드레스(WCA<4:5>)로 출력한다.
래치(L10,L11)는 제4 서브입력신호(SIN<4>)가 로직하이레벨(H)로 인에이블되는 경우 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 서브그룹(TAD<4:5>)을 저장한다. 래치(L10,L11)는 제4 서브출력신호(SOUT<4>)가 로직하이레벨(H)로 인에이블되는 경우 저장된 서브그룹(TAD<4:5>)을 제4 및 제5 위크셀어드레스(WCA<4:5>)로 출력한다.
래치(L4 ~ L11)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 서브그룹(TAD<4:5>)을 저장하기 위한 래치로 설정된다. 래치(L4 ~ L11)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 서브그룹(TAD<4:5>)의 모든 조합을 저장하기 위한 수로 설정될 수 있다.
낸드게이트(NAND51)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 기 설정된 조합인 경우 감지신호(SP)에 응답하여 인에이블되는 전치위크셀정보신호(PWC)를 생성한다. 낸드게이트(NAND51)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4>)이 로직하이레벨(H)이고, 서브그룹(TAD<5>)이 로직하이레벨(H)이며, 감지신호(SP)가 로직하이레벨(H)인 경우 로직로우레벨(L)의 전치위크셀정보신호(PWC)를 생성한다. 낸드게이트(NAND51)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4>)이 로직하이레벨(H)이고, 서브그룹(TAD<5>)이 로직하이레벨(H)인 경우 감지신호(SP)가 로직로우레벨(L)인 경우 로직하이레벨(H)의 전치위크셀정보신호(PWC)를 생성한다.
래치(L12)는 제1 메인입력신호(MIN<1>)가 로직하이레벨(H)로 인에이블되는 경우 전치위크셀정보신호(PWC)를 저장한다. 래치(L12)는 제1 메인출력신호(MOUT<1>)가 로직하이레벨(H)로 인에이블되는 경우 저장된 전치위크셀정보신호(PWC)를 위크셀정보신호(WCI)로 출력한다. 위크셀정보신호(WCI)가 로직하이레벨(H)인 경우 제1 내지 제5 테스트어드레스(TAD<1:5>)에 의해 선택되는 워드라인에 연결된 메모리셀(MC)은 위크셀이 아닌 경우로 설정된다. 위크셀정보신호(WCI)가 로직로우레벨(L)인 경우 제1 내지 제5 테스트어드레스(TAD<1:5>)에 의해 선택되는 워드라인에 연결된 메모리셀(MC)은 위크셀인 경우로 설정된다.
여기서, 제1 저장회로(3321)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제1 조합의 메인그룹(TAD<1:3>)을 저장하기 위한 래치가 3개만 필요하므로 래치의 수를 감소할 수 있다. 예를 들어, 제1 저장회로(3321)에 저장되는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 조합이 2개인 경우 메인그룹(TAD<1:3>)을 저장하기 위한 래치가 6개가 필요하지만 3개의 래치만으로 구현되므로 래치의 수를 감소할 수 있다.
또한, 제1 저장회로(3321)에 포함된 래치는 위크셀이 증가할수록 많은 수의 래치가 필요하지만 동일한 조합의 메인그룹 하나만을 저장함으로써 래치의 증가율을 감소할 수 있다.
한편, 도 6에 도시된 제2 내지 제8 저장회로(3322 ~ 3328)는 제1 저장회로(3321)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 12를 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되 위크셀어드레스를 저장하는 동작을 설명하면 다음과 같다.
T1 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '100'으로 생성되고 메인그룹(M) '100'은 제1 테스트어드레스(TAD<1>)가 로직하이레벨(H), 제2 테스트어드레스(TAD<2>)가 로직로우레벨(L) 및 제3 테스트어드레스(TAD<3>)가 로직로우레벨(L)인 경우를 의미한다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '00'으로 생성되고 서브그룹(S) '00'은 제4 테스트어드레스(TAD<4>)가 로직로우레벨(L) 및 제5 테스트어드레스(TAD<5>)가 로직로우레벨(L)인 경우를 의미한다.
위크셀어드레스저장회로(33)의 제1 디코더(3311)는 제1 내지 제3 메인선택신호(MSL<1:3>) '000' 및 제1 및 제2 서브선택신호(SSL<1:2>) '00'를 디코딩하여 로직하이레벨(H)의 제1 메인입력신호(MIN<1>) 및 로직하이레벨(H)의 제1 서브입력신호(SIN<1>)를 생성한다. 제1 내지 제3 메인선택신호(MSL<1:3>) '000'는 제3 메인선택신호(MSL<3>)가 로직로우레벨(L), 제2 메인선택신호(MSL<2>)가 로직로우레벨(L) 및 제1 메인선택신호(MSL<1>)가 로직로우레벨(L)임을 의미한다. 제1 및 제2 서브선택신호(SSL<1:2>) '00'는 제2 서브선택신호(SSL<2>)가 로직로우레벨(L) 및 제1 서브선택신호(SSL<2>)가 로직로우레벨(L)임을 의미한다.
T2 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '100'으로 생성된다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '01'으로 생성되고 서브그룹(S) '01'은 제4 테스트어드레스(TAD<4>)가 로직로우레벨(L) 및 제5 테스트어드레스(TAD<5>)가 로직하이레벨(H)인 경우를 의미한다.
T3 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '100'으로 생성된다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '10'으로 생성되고 서브그룹(S) '10'은 제4 테스트어드레스(TAD<4>)가 로직하이레벨(H) 및 제5 테스트어드레스(TAD<5>)가 로직로우레벨(L)인 경우를 의미한다.
메모리회로(20)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 따라 선택된 제19 워드라인(WL19)이 활성화되어 내부데이터(ID)를 출력한다. 이때, 내부데이터(ID)는 로직로우레벨(L)로 생성되는데 제19 워드라인(WL19)에 연결된 메모리셀(MC)이 위크셀임을 의미한다. 여기서, 제1 내지 제5 테스트어드레스(TAD<1:5>)의 조합은 제19 워드라인(WL19)을 선택하기 위한 조합이다.
감지회로(12)는 로직로우레벨(L)의 내부데이터(ID)의 레벨을 감지하여 로직하이레벨(H)의 펄스를 포함하는 감지신호(SP)를 생성한다.
입력제어회로(31)의 제어신호생성회로(311)는 감지신호(SP)에 응답하여 로직하이레벨(H)의 제어신호(CON)를 생성한다.
제1 저장회로(3321)의 래치들(L1,L2,L3)은 로직하이레벨(H)의 제1 메인입력신호(MIN<1>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)인 테스트어드레스(TAD<1:3>)를 저장한다. 제1 저장회로(3321)의 래치들(L4,L5)은 로직하이레벨(H)의 제1 서브입력신호(SIN<1>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)인 테스트어드레스(TAD<4:5>)를 저장한다.
T4 시점에 제1 서브선택신호생성회로(313)는 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 감지신호(SP)에 응답하여 제1 서브선택신호(SSL<1>)를 로직하이레벨(H)로 생성한다.
위크셀어드레스저장회로(33)의 제1 디코더(3311)는 제1 내지 제3 메인선택신호(MSL<1:3>) '000' 및 제1 및 제2 서브선택신호(SSL<1:2>) '01'를 디코딩하여 로직하이레벨(H)의 제1 메인입력신호(MIN<1>) 및 로직하이레벨(H)의 제2 서브입력신호(SIN<2>)를 생성한다. 제1 및 제2 서브선택신호(SSL<1:2>) '01'는 제1 서브선택신호(SSL<1>)가 로직하이레벨(H) 및 제2 서브선택신호(SSL<2>)가 로직로우레벨(L)임을 의미한다.
T5 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '100'으로 생성된다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '11'으로 생성되고 서브그룹(S) '11'은 제4 테스트어드레스(TAD<4>)가 로직하이레벨(H) 및 제5 테스트어드레스(TAD<5>)가 로직하이레벨(H)인 경우를 의미한다.
메모리회로(20)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 따라 선택된 제20 워드라인(WL20)이 활성화되어 내부데이터(ID)를 출력한다. 이때, 내부데이터(ID)는 로직로우레벨(L)로 생성되는데 제20 워드라인(WL20)에 연결된 메모리셀(MC)이 위크셀임을 의미한다. 여기서, 제1 내지 제5 테스트어드레스(TAD<1:5>)의 조합은 제20 워드라인(WL20)을 선택하기 위한 조합이다.
감지회로(12)는 로직로우레벨(L)의 내부데이터(ID)의 레벨을 감지하여 로직하이레벨(H)의 펄스를 포함하는 감지신호(SP)를 생성한다.
입력제어회로(31)의 제어신호생성회로(311)는 감지신호(SP)에 응답하여 로직하이레벨(H)의 제어신호(CON)를 생성한다.
제1 저장회로(3321)의 래치들(L6,L7)은 로직하이레벨(H)의 제2 서브입력신호(SIN<2>)에 응답하여 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)인 테스트어드레스(TAD<4:5>)를 저장한다.
낸드게이트(NAND51)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 기 설정된 조합이므로 감지신호(SP)에 응답하여 로직로우레벨(L)의 전치위크셀정보신호(PWC)를 생성한다.
래치(L12)는 로직하이레벨(H)의 제1 메인입력신호(MIN<1>)에 응답하여 전치위크셀정보신호(PWC)를 저장한다. 로직로우레벨(L)의 전치위크셀정보신호(PWC)는 제1 내지 제5 테스트어드레스(TAD<1:5>)에 의해 선택되는 메모리셀(MC)이 위크셀임을 의미한다.
T6 시점에 초기화신호생성회로(3111)는 감지클럭(DCLK)에 응답하여 제4 및 제5 테스트어드레스(TAD<4:5>)의 조합이 기 설정된 조합 이므로 로직하이레벨(H)로 인에이블되는 초기화신호(INT)를 생성한다.
제1 메인선택신호생성회로(312)의 앤드게이트(AND31)는 초기화신호(INT)와 제어신호(CON)를 논리곱 연산을 수행하여 로직하이레벨(H)의 내부제어신호(ICON)를 생성한다.
제1 서브선택신호생성회로(313)는 로직하이레벨(H)의 초기화신호(INT)에 응답하여 제1 및 제2 서브선택신호(SSL<1:2>)를 초기화한다. 초기화되는 제1 및 제2 서브선택신호(SSL<1:2>)는 '00' 으로 초기화된다.
T7 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '101'으로 생성된다. 제1 내지 제3 메인선택신호(MSL<1:3>) 101'는 제1 메인선택신호(MSL<1>)가 로직하이레벨(H), 제2 메인선택신호(MSL<2>)가 로직로우레벨(L) 및 제3 메인선택신호(MSL<3>)가 로직하이레벨(H)임을 의미한다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '00'으로 생성되고 서브그룹(S) '00'은 제4 테스트어드레스(TAD<4>)가 로직로우레벨(L) 및 제5 테스트어드레스(TAD<5>)가 로직로우레벨(L)인 경우를 의미한다.
T8 시점에 초기화신호생성회로(3111)는 감지클럭(DCLK)에 응답하여 제4 및 제5 테스트어드레스(TAD<4:5>)의 조합이 기 설정된 조합이 아니므로 로직로우레벨(L)의 초기화신호(INT)를 생성한다.
풀업신호생성회로(3112)는 초기화신호(INT)가 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 경우 소정구간 발생하는 로직로우레벨(L)의 펄스를 포함하는 풀업신호(PU)를 생성한다.
구동회로(3113)는 풀업신호(PU)에 응답하여 로직로우레벨(L)로 디스에이블되는 제어신호(CON)를 생성한다.
제1 메인선택신호생성회로(312)의 앤드게이트(AND31)는 초기화신호(INT)와 제어신호(CON)를 논리곱 연산을 수행하여 로직로우레벨(L)의 내부제어신호(ICON)를 생성한다.
제1 메인선택신호생성회로(312)는 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이하는 시점에 레벨천이 하는 내부제어신호(ICON)에 응답하여 로직하이레벨(H)의 제1 메인선택신호(MSL<1>)를 생성한다.
위크셀어드레스저장회로(33)의 제1 디코더(3311)는 제1 내지 제3 메인선택신호(MSL<1:3>) '001' 및 제1 및 제2 서브선택신호(SSL<1:2>) '00'를 디코딩하여 로직하이레벨(H)의 제1 메인입력신호(MIN<1>) 및 로직하이레벨(H)의 제1 서브입력신호(SIN<1>)를 생성한다. 제1 내지 제3 메인선택신호(MSL<1:3>) '001'는 제3 메인선택신호(MSL<3>)가 로직로우레벨(L), 제2 메인선택신호(MSL<2>)가 로직로우레벨(L) 및 제1 메인선택신호(MSL<1>)가 로직하이레벨(H)임을 의미한다. 제1 및 제2 서브선택신호(SSL<1:2>) '00'는 제2 서브선택신호(SSL<2>)가 로직로우레벨(L) 및 제1 서브선택신호(SSL<2>)가 로직로우레벨(L)임을 의미한다.
이후 제2 저장회로(3322)는 로직하이레벨(H)의 제2 메인입력신호(MIN<2>)에 응답하여 제1 내지 제4 서브입력신호(SIN<1:4>)에 따라 제1 내지 제5 테스트어드레스(TAD<1:5>)에 포함된 제2 조합의 메인그룹(TAD<1:3>)과 서브그룹(TAD<4:5>)을 저장할 수 있다.
이와 같은 본 발명의 반도체장치는 위크셀의 위치정보를 포함하는 테스트어드레스를 메인그룹과 서브그룹으로 분류하고, 메인그룹과 서브그룹을 저장하되, 동일한 조합의 메인그룹 별 서브그룹을 저장하여 저장되는 테스트어드레스를 압축함으로써 면적을 감소할 수 있다.
도 13을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되 위크셀어드레스에 따른 리프레쉬 동작을 설명하면 다음과 같다.
T11 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '000'으로 생성되고 메인그룹(M) '000'은 제1 테스트어드레스(TAD<1>)가 로직로우레벨(L), 제2 테스트어드레스(TAD<2>)가 로직로우레벨(L) 및 제3 테스트어드레스(TAD<3>)가 로직로우레벨(L)인 경우를 의미한다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '00'으로 생성되고 서브그룹(S) '00'은 제4 테스트어드레스(TAD<4>)가 로직로우레벨(L) 및 제5 테스트어드레스(TAD<5>)가 로직로우레벨(L)인 경우를 의미한다.
위크셀어드레스저장회로(33)의 제2 디코더(3312)는 제4 내지 제6 메인선택신호(MSL<4:6>) '000' 및 제3 및 제4 서브선택신호(SSL<3:4>) '00'를 디코딩하여 로직하이레벨(H)의 제1 메인출력신호(MOUT<1>) 및 로직하이레벨(H)의 제1 서브출력신호(SOUT<1>)를 생성한다. 제4 내지 제6 메인선택신호(MSL<4:6>) '000'는 제6 메인선택신호(MSL<6>)가 로직로우레벨(L), 제5 메인선택신호(MSL<5>)가 로직로우레벨(L) 및 제4 메인선택신호(MSL<4>)가 로직로우레벨(L)임을 의미한다. 제3 및 제4 서브선택신호(SSL<3:4>) '00'는 제4 서브선택신호(SSL<4>)가 로직로우레벨(L) 및 제3 서브선택신호(SSL<3>)가 로직로우레벨(L)임을 의미한다.
제1 저장회로(3321)의 래치들(L1,L2,L3)은 로직하이레벨(H)의 제1 메인출력신호(MOUT<1>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)의 메인그룹(M)인 테스트어드레스(TAD<1:3>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)의 메인그룹(WCA<1:3>)으로 출력한다. 제1 저장회로(3321)의 래치들(L14,L5)은 로직하이레벨(H)의 제1 서브출력신호(SOUT<1>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(S)인 테스트어드레스(TAD<4:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)의 서브그룹(WCA<4:5>)으로 출력한다.
T12 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '000'으로 생성된다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '01'으로 생성되고 서브그룹(S) '01'은 제4 테스트어드레스(TAD<4>)가 로직로우레벨(L) 및 제5 테스트어드레스(TAD<5>)가 로직하이레벨(H)인 경우를 의미한다.
T13 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '000'으로 생성된다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '10'으로 생성되고 서브그룹(S) '10'은 제4 테스트어드레스(TAD<4>)가 로직하이레벨(H) 및 제5 테스트어드레스(TAD<5>)가 로직로우레벨(L)인 경우를 의미한다.
내부리프레쉬신호생성회로(321)의 비교신호생성회로(3211)는 제1 테스트어드레스(TAD<1>)의 반전신호와 제1 위크셀어드레스(WCA<1>)의 로직레벨이 동일하고, 제2 테스트어드레스(TAD<2>)와 제2 위크셀어드레스(WCA<2>)의 로직레벨이 동일하며, 제3 테스트어드레스(TAD<3>)와 제3 위크셀어드레스(WCA<3>)의 로직레벨이 동일하므로 로직로우레벨(L)로 인에이블되는 비교신호(CMP)를 생성한다.
매치신호생성회로(3212)는 로직로우레벨(L)의 비교신호(CMP)에 응답하여 로직하이레벨(H)로 인에이블되는 매치신호(MCH)를 생성한다.
T14 시점에 논리회로(3213)는 매치신호(MCH)와 인에이블신호(WCEN)를 논리곱 연산을 수행하여 로직하이레벨(H)의 내부리프레쉬신호(IR)를 생성한다.
메모리회로(20)는 로직하이레벨(H)의 내부리프레쉬신호(IR)에 응답하여 제1 내지 제5 위크셀어드레스(WCA<1:5>)에 선택되는 제19 워드라인(WL19)이 활성화된다. 즉, 제19 워드라인(WL19)이 활성화되어 위크셀에 대한 추가적인 리프레쉬 동작을 수행한다.
T15 시점에 논리회로(3213)는 매치신호(MCH)와 인에이블신호(WCEN)를 논리곱 연산을 수행하여 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이 하는 내부리프레쉬신호(IR)를 생성한다.
제2 서브선택신호생성회로(324)는 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이 하는 내부리프레쉬신호(IR)에 응답하여 로직하이레벨(H)의 제3 서브선택신호(SSL<3>)를 생성한다.
위크셀어드레스저장회로(33)의 제2 디코더(3312)는 제4 내지 제6 메인선택신호(MSL<4:6>) '000' 및 제3 및 제4 서브선택신호(SSL<3:4>) '01'를 디코딩하여 로직하이레벨(H)의 제1 메인출력신호(MOUT<1>) 및 로직하이레벨(H)의 제2 서브출력신호(SOUT<2>)를 생성한다. 제3 및 제4 서브선택신호(SSL<3:4>) '01'는 제4 서브선택신호(SSL<4>)가 로직로우레벨(L) 및 제3 서브선택신호(SSL<3>)가 로직하이레벨(H)임을 의미한다.
제1 저장회로(3321)의 래치들(L1,L2,L3)은 로직하이레벨(H)의 제1 메인출력신호(MOUT<1>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)의 메인그룹(M)인 테스트어드레스(TAD<1:3>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)의 메인그룹(WCA<1:3>)으로 출력한다. 제1 저장회로(3321)의 래치들(L6,L7)은 로직하이레벨(H)의 제2 서브출력신호(SOUT<2>)에 응답하여 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(S)인 테스트어드레스(TAD<4:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)의 서브그룹(WCA<4:5>)으로 출력한다.
T16 시점에 테스트어드레스생성회로(11)는 리프레쉬신호(REF) 및 감지클럭(DCLK)에 응답하여 카운팅되는 제1 내지 제5 테스트어드레스(TAD<1:5>)를 생성한다. 이때, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 메인그룹(M)은 '000'으로 생성된다. 또한, 제1 내지 제5 테스트어드레스(TAD<1:5>) 중 서브그룹(S)은 '11'으로 생성되고 서브그룹(S) '11'은 제4 테스트어드레스(TAD<4>)가 로직하이레벨(H) 및 제5 테스트어드레스(TAD<5>)가 로직하이레벨(H)인 경우를 의미한다.
내부리프레쉬신호생성회로(321)의 비교신호생성회로(3211)는 제1 테스트어드레스(TAD<1>)의 반전신호와 제1 위크셀어드레스(WCA<1>)의 로직레벨이 동일하고, 제2 테스트어드레스(TAD<2>)와 제2 위크셀어드레스(WCA<2>)의 로직레벨이 동일하며, 제3 테스트어드레스(TAD<3>)와 제3 위크셀어드레스(WCA<3>)의 로직레벨이 동일하므로 로직로우레벨(L)로 인에이블되는 비교신호(CMP)를 생성한다.
매치신호생성회로(3212)는 로직로우레벨(L)의 비교신호(CMP)에 응답하여 로직하이레벨(H)로 인에이블되는 매치신호(MCH)를 생성한다.
T17 시점에 논리회로(3213)는 매치신호(MCH)와 인에이블신호(WCEN)를 논리곱 연산을 수행하여 로직하이레벨(H)의 내부리프레쉬신호(IR)를 생성한다.
메모리회로(20)는 로직하이레벨(H)의 내부리프레쉬신호(IR)에 응답하여 제1 내지 제5 위크셀어드레스(WCA<1:5>)에 선택되는 제20 워드라인(WL20)이 활성화된다. 즉, 제20 워드라인(WL20)이 활성화되어 위크셀에 대한 추가적인 리프레쉬 동작을 수행한다.
T18 시점에 논리회로(3213)는 매치신호(MCH)와 인에이블신호(WCEN)를 논리곱 연산을 수행하여 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이 하는 내부리프레쉬신호(IR)를 생성한다.
리셋신호생성회로(322)는 제1 내지 제5 테스트어드레스(TAD<1:5>)의 서브그룹(TAD<4:5>)이 기 설정된 조합이므로 내부리프레쉬신호(IR)에 응답하여 로직하이레벨(H)로 인에이블되는 리셋신호(RST)를 생성한다.
제2 서브선택신호생성회로(324)는 로직하이레벨(H)의 리셋신호(RST)에 응답하여 초기화되는 제3 및 제4 서브선택신호(SSL<3:4>)를 생성한다.
T19 시점에 내부리프레쉬신호생성회로(321)의 비교신호생성회로(3211)는 제1 테스트어드레스(TAD<1>)의 반전신호와 제1 위크셀어드레스(WCA<1>)의 로직레벨이 동일하고, 제2 테스트어드레스(TAD<2>)와 제2 위크셀어드레스(WCA<2>)의 로직레벨이 동일하며, 제3 테스트어드레스(TAD<3>)와 제3 위크셀어드레스(WCA<3>)의 로직레벨이 상이하므로 로직하이레벨(H)로 디스에이블되는 비교신호(CMP)를 생성한다.
매치신호생성회로(3212)는 로직하이레벨(H)의 비교신호(CMP) 및 로직하이레벨(H)의 리셋신호(RST)에 응답하여 로직로우레벨(L)로 디스에이블되는 매치신호(MCH)를 생성한다.
제2 메인선택신호생성회로(323)는 로직하이레벨(H)에서 로직로우레벨(L)로 레벨천이 하는 매치신호(MCH)에 응답하여 제4 메인선택신호(MSL<4>)를 로직하이레벨(H)로 생성한다.
위크셀어드레스저장회로(33)의 제2 디코더(3312)는 제4 내지 제6 메인선택신호(MSL<4:6>) '001' 및 제3 및 제4 서브선택신호(SSL<3:4>) '00'를 디코딩하여 로직하이레벨(H)의 제2 메인출력신호(MOUT<2>) 및 로직하이레벨(H)의 제1 서브출력신호(SOUT<2>)를 생성한다. 제4 내지 제6 메인선택신호(MSL<4:6>) '001'는 제6 메인선택신호(MSL<6>)가 로직로우레벨(L)이고, 제5 메인선택신호(MSL<5>)가 로직로우레벨(L)이며, 제4 메인선택신호(MSL<4>)가 로직하이레벨(H)임을 의미한다. 제3 및 제4 서브선택신호(SSL<3:4>) '00'는 제4 서브선택신호(SSL<4>)가 로직로우레벨(L) 및 제3 서브선택신호(SSL<3>)가 로직로우레벨(L)임을 의미한다.
이후 제2 저장회로(3322)는 로직하이레벨(H)의 제2 메인출력신호(MOUT<2>)에 응답하여 제1 내지 제4 서브출력신호(SOUT<1:4>)에 따라 저장된 제1 내지 제5 테스트어드레스(TAD<1:5>)를 제1 내지 제5 위크셀어드레스(WCA<1:5>)로 출력한다.
이와 같은 본 발명의 반도체장치는 리프레쉬 동작 중 저장된 위크셀의 테스트어드레스에 대하여 추가적인 리프레쉬를 수행함으로써 위크셀에 저장된 내부데이터의 신뢰성을 확보할 수 있는 효과가 있다.
앞서, 도 1 내지 도 13에서 살펴본 집적회로는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 14를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 14에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
10. 리프레쉬제어회로 11. 테스트어드레스생성회로
12. 감지회로 20. 메모리회로
30. 어드레스저장회로 31. 입력제어회로
32. 출력제어회로 33. 위크셀어드레스저장회로
311. 제어신호생성회로 312. 제1 메인선택신호생성회로
313. 제1 서브선택신호생성회로 321. 내부리프레쉬신호생성회로
322. 리셋신호생성회로 323. 제2 메인선택신호생성회로
324. 제2 서브선택신호생성회로 331. 입출력신호생성회로
332. 위크셀어드레스생성회로 3111. 초기화신호생성회로
3112. 풀업신호생성회로 3113. 구동회로
3211. 비교회로 3212. 매치신호생성회로
3213. 논리회로 3321 ~ 3328: 제1 내지 제8 저장회로

Claims (21)

  1. 리프레쉬신호 및 감지클럭에 응답하여 카운팅되는 테스트어드레스를 생성하고, 상기 테스트어드레스에 대응하는 내부데이터의 로직레벨을 감지하여 감지신호를 생성하는 리프레쉬제어회로;
    상기 테스트어드레스에 의해 선택되는 다수의 워드라인을 포함하고, 상기 선택된 워드라인에 연결된 메모리셀에 저장된 상기 내부데이터를 출력하는 메모리회로; 및
    상기 테스트어드레스를 메인그룹과 서브그룹으로 분류하고, 상기 메인그룹 및 상기 서브그룹을 저장하되, 저장된 동일한 조합의 상기 메인그룹 별 상기 감지신호가 생성되는 시점의 상기 서브그룹만을 저장하는 어드레스저장회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 감지신호는 상기 내부데이터의 로직레벨이 기 설정된 로직레벨이 아닌 경우 발생하는 펄스를 포함하는 신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 어드레스저장회로에 저장되는 상기 테스트어드레스는 위크셀의 위치정보를 포함하고, 상기 위크셀은 상기 워드라인에 연결된 메모리셀에 저장된 로직레벨이 기 설정된 시간 동안 유지하지 못하는 메모리셀인 반도체장치.
  4. 제 1 항에 있어서, 상기 리프레쉬제어회로는
    상기 리프레쉬신호 및 상기 감지클럭에 응답하여 순차적으로 카운팅되는 상기 테스트어드레스를 생성하는 테스트어드레스생성회로; 및
    상기 내부데이터의 로직레벨을 감지하여 상기 감지신호를 생성하는 감지회로를 포함하는 반도체장치.
  5. 제 1 항에 있어서, 상기 어드레스저장회로는
    상기 감지신호에 응답하여 상기 테스트어드레스가 기 설정된 조합인 경우 순차적으로 카운팅되는 제1 및 제2 메인선택신호를 생성하고, 상기 감지신호에 응답하여 순차적으로 카운팅되는 제1 및 제2 서브선택신호를 생성하는 입력제어회로; 및
    상기 제1 및 제2 메인선택신호의 조합마다 상기 제1 및 제2 서브선택신호에 응답하여 상기 테스트어드레스의 상기 메인그룹 및 상기 서브그룹을 위크셀어드레스로 저장하며, 위크셀정보신호를 저장하는 위크셀어드레스저장회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 입력제어회로는
    상기 테스트어드레스의 서브그룹이 기 설정된 조합인 경우 인에이블되는 초기화신호를 생성하고, 상기 초기화신호에 응답하여 인에이블되는 제어신호를 생성하는 제어신호생성회로;
    상기 초기화신호 및 상기 제어신호에 응답하여 카운팅되는 상기 제1 및 제2 메인선택신호를 생성하는 메인선택신호생성회로; 및
    상기 초기화신호에 응답하여 초기화되고, 상기 감지신호에 응답하여 카운팅되는 상기 제1 및 제2 서브선택신호를 생성하는 서브선택신호생성회로를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제어신호생성회로는
    상기 테스트어드레스의 서브그룹이 기 설정된 조합인 경우 인에이블되는 초기화신호를 생성하는 초기화신호생성회로;
    상기 초기화신호에 응답하여 발생하는 펄스를 포함하는 풀업신호를 생성하는 풀업신호생성회로; 및
    상기 풀업신호에 응답하여 디스에이블되고, 상기 감지신호에 응답하여 인에이블되는 상기 제어신호를 생성하는 구동회로를 포함하는 반도체장치.
  8. 제 5 항에 있어서, 상기 위크셀어드레스저장회로는
    상기 제1 및 제2 메인선택신호를 디코딩하여 제1 내지 제4 메인입력신호를 생성하고, 상기 제1 및 제2 서브선택신호를 디코딩하여 제1 내지 제4 서브입력신호를 생성하는 디코더;
    상기 제1 메인입력신호가 인에이블되는 경우 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스에 포함된 제1 조합의 상기 메인그룹과 상기 서브그룹을 저장하는 제1 저장회로;
    상기 제2 메인입력신호가 인에이블되는 경우 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스에 포함된 제2 조합의 상기 메인그룹과 상기 서브그룹을 저장하는 제2 저장회로;
    상기 제3 메인입력신호가 인에이블되는 경우 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스에 포함된 제3 조합의 상기 메인그룹과 상기 서브그룹을 저장하는 제3 저장회로; 및
    상기 제4 메인입력신호가 인에이블되는 경우 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스에 포함된 제4 조합의 상기 메인그룹과 상기 서브그룹을 저장하는 제4 저장회로를 포함하는 반도체장치.
  9. 리프레쉬신호 및 감지클럭에 응답하여 카운팅되는 테스트어드레스를 생성하고, 상기 테스트어드레스에 대응하는 내부데이터의 로직레벨을 감지하여 감지신호를 생성하는 리프레쉬제어회로;
    상기 테스트어드레스에 의해 선택되는 다수의 워드라인을 포함하고, 상기 선택된 워드라인에 연결된 메모리셀에 저장된 상기 내부데이터를 출력하며, 내부리프레쉬신호에 응답하여 위크셀어드레스에 따라 위크셀을 리프레쉬하는 메모리회로; 및
    상기 테스트어드레스를 메인그룹과 서브그룹으로 분류하고, 상기 메인그룹 및 상기 서브그룹을 저장하되, 동일한 조합의 상기 메인그룹 별 상기 감지신호가 생성되는 시점의 상기 서브그룹을 저장하며, 인에이블신호에 응답하여 저장된 상기 테스트어드레스를 상기 위크셀어드레스로 출력하는 어드레스저장회로를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 감지신호는 상기 내부데이터의 로직레벨이 기 설정된 로직레벨이 아닌 경우 발생하는 펄스를 포함하는 신호인 반도체장치.
  11. 제 9 항에 있어서, 상기 어드레스저장회로에 저장되는 상기 테스트어드레스는 상기 위크셀의 위치정보를 포함하고, 상기 위크셀은 상기 워드라인에 연결된 메모리셀에 저장된 로직레벨이 기 설정된 시간 동안 유지하지 못하는 메모리셀인 반도체장치.
  12. 제 9 항에 있어서, 상기 리프레쉬제어회로는
    상기 리프레쉬신호 및 상기 감지클럭에 응답하여 순차적으로 카운팅되는 상기 테스트어드레스를 생성하는 테스트어드레스생성회로; 및
    상기 내부데이터의 로직레벨을 감지하여 상기 감지신호를 생성하는 감지회로를 포함하는 반도체장치.
  13. 제 9 항에 있어서, 상기 어드레스저장회로는
    상기 감지신호에 응답하여 상기 테스트어드레스가 기 설정된 조합인 경우 순차적으로 카운팅되는 제1 및 제2 메인선택신호를 생성하고, 상기 감지신호에 응답하여 순차적으로 카운팅되는 제1 및 제2 서브선택신호를 생성하는 입력제어회로;
    상기 인에이블신호에 응답하여 상기 테스트어드레스와 상기 위크셀어드레스가 동일한 조합인 경우 인에이블되는 내부리프레쉬신호 및 순차적으로 카운팅되는 제3 및 제4 메인선택신호를 생성하고, 상기 내부리프레쉬신호 및 상기 테스트어드레스가 기 설정된 조합인 경우 카운팅되는 제3 및 제4 서브선택신호를 생성하는 출력제어회로; 및
    상기 제1 및 제2 메인선택신호의 조합마다 상기 제1 및 제2 서브선택신호에 응답하여 상기 테스트어드레스의 상기 메인그룹 및 상기 서브그룹을 저장하고, 위크셀정보신호를 저장하며, 상기 제3 및 제4 메인선택신호의 조합마다 상기 제3 및 제4 서브선택신호에 응답하여 저장된 상기 테스트어드레스를 상기 위크셀어드레스로 출력하는 위크셀어드레스저장회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 입력제어회로는
    상기 테스트어드레스의 서브그룹이 기 설정된 조합인 경우 인에이블되는 초기화신호를 생성하고, 상기 초기화신호에 응답하여 인에이블되는 제어신호를 생성하는 제어신호생성회로;
    상기 초기화신호 및 상기 제어신호에 응답하여 카운팅되는 상기 제1 및 제2 메인선택신호를 생성하는 제1 메인선택신호생성회로; 및
    상기 초기화신호에 응답하여 초기화되고, 상기 감지신호에 응답하여 카운팅되는 상기 제1 및 제2 서브선택신호를 생성하는 서브선택신호생성회로를 포함하는 반도체장치.
  15. 제 13 항에 있어서, 상기 제어신호생성회로는
    상기 감지클럭에 응답하여 상기 테스트어드레스의 서브그룹이 기 설정된 조합인 경우 인에이블되는 초기화신호를 생성하는 초기화신호생성회로;
    상기 초기화신호에 응답하여 발생하는 펄스를 포함하는 풀업신호를 생성하는 풀업신호생성회로; 및
    상기 풀업신호에 응답하여 디스에이블되고, 상기 감지신호에 응답하여 인에이블되는 상기 제어신호를 생성하는 구동회로를 포함하는 반도체장치.
  16. 제 13 항에 있어서, 상기 출력제어회로는
    상기 테스트어드레스의 메인그룹과 상기 위크셀어드레스의 메인그룹을 비교하여 매치신호를 생성하고, 상기 매치신호 및 상기 인에이블신호에 응답하여 상기 내부리프레쉬신호를 생성하는 내부리프레쉬신호생성회로;
    상기 테스트어드레스의 서브그룹이 기 설정된 조합인 경우 상기 위크셀정보신호 또는 상기 내부리프레쉬신호에 응답하여 인에이블되는 리셋신호를 생성하는 리셋신호생성회로;
    상기 매치신호에 응답하여 카운팅되는 제3 및 제4 메인선택신호를 생성하는 제2 메인선택신호생성회로; 및
    상기 리셋신호에 응답하여 초기화되고, 상기 위크셀어드레스의 서브그룹이 기 설정된 조합인 경우 또는 상기 내부리프레쉬신호가 인에이블되는 경우 카운팅되는 상기 제3 및 제4 서브선택신호를 생성하는 제2 서브선택신호생성회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 내부리프레쉬신호생성회로는
    상기 테스트어드레스의 메인그룹과 상기 위크셀어드레스의 메인그룹을 비교하여 비교신호를 생성하는 비교회로;
    상기 비교신호에 응답하여 인에이블되고 상기 리셋신호에 응답하여 디스에이블되는 상기 매치신호를 생성하는 매치신호생성회로; 및
    상기 인에이블신호 및 상기 매치신호에 응답하여 인에이블되는 상기 내부리프레쉬신호를 생성하는 논리회로를 포함하는 반도체장치.
  18. 제 13 항에 있어서, 상기 위크셀어드레스저장회로는
    상기 제1 내지 제4 메인선택신호를 디코딩하여 제1 내지 제4 메인입력신호 및 제1 내지 제4 메인출력신호를 생성하고, 상기 제1 내지 제4 서브선택신호를 디코딩하여 제1 내지 제4 서브입력신호 및 제1 내지 제4 서브출력신호를 생성하는 입출력신호생성회로; 및
    상기 감지신호에 응답하여 상기 제1 내지 제4 메인입력신호 및 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스를 저장하고, 상기 제1 내지 제4 메인출력신호 및 상기 제1 내지 제4 서브출력신호에 응답하여 상기 저장된 상기 테스트어드레스를 상기 위크셀어드레스로 출력하는 위크셀어드레스생성회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 입출력신호생성회로는
    상기 제1 및 제2 메인선택신호를 디코딩하여 상기 제1 내지 제4 메인입력신호를 생성하고, 상기 제1 및 제2 서브선택신호를 디코딩하여 상기 제1 내지 제4 서브입력신호를 생성하는 제1 디코더; 및
    상기 제3 및 제4 메인선택신호를 디코딩하여 상기 제1 내지 제4 메인출력신호를 생성하고, 상기 제3 및 제4 서브선택신호를 디코딩하여 상기 제1 내지 제4 서브출력신호를 생성하는 제2 디코더를 포함하는 반도체장치.
  20. 제 18 항에 있어서, 상기 위크셀어드레스생성회로는
    상기 제1 메인입력신호가 인에이블되는 경우 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스에 포함된 제1 조합의 상기 메인그룹과 상기 서브그룹을 저장하고, 상기 제1 메인출력신호가 인에이블되는 경우 상기 제1 내지 제4 서브출력신호에 응답하여 상기 저장된 테스트어드레스를 상기 위크셀어드레스로 출력하는 제1 저장회로;
    상기 제2 메인입력신호가 인에이블되는 경우 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스에 포함된 제2 조합의 상기 메인그룹과 상기 서브그룹을 저장하고, 상기 제2 메인출력신호가 인에이블되는 경우 상기 제1 내지 제4 서브출력신호에 응답하여 상기 저장된 테스트어드레스를 상기 위크셀어드레스로 출력하는 제2 저장회로;
    상기 제3 메인입력신호가 인에이블되는 경우 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스에 포함된 제3 조합의 상기 메인그룹과 상기 서브그룹을 저장하고, 상기 제3 메인출력신호가 인에이블되는 경우 상기 제1 내지 제4 서브출력신호에 응답하여 상기 저장된 테스트어드레스를 상기 위크셀어드레스로 출력하는 제3 저장회로; 및
    상기 제4 메인입력신호가 인에이블되는 경우 상기 제1 내지 제4 서브입력신호에 응답하여 상기 테스트어드레스에 포함된 제4 조합의 상기 메인그룹과 상기 서브그룹을 저장하고, 상기 제4 메인출력신호가 인에이블되는 경우 상기 제1 내지 제4 서브출력신호에 응답하여 상기 저장된 테스트어드레스를 상기 위크셀어드레스로 출력하는 제4 저장회로를 포함하는 반도체장치.
  21. 제 20 항에 있어서, 상기 제1 내지 제4 저장회로는 상기 테스트어드레스의 서브그룹이 기 설정된 조합인 경우 상기 감지신호에 응답하여 인에이블되는 상기 위크셀정보신호를 출력하는 반도체장치.
KR1020170074946A 2017-06-14 2017-06-14 반도체장치 KR20180136611A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170074946A KR20180136611A (ko) 2017-06-14 2017-06-14 반도체장치
US15/810,820 US10580474B2 (en) 2017-06-14 2017-11-13 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170074946A KR20180136611A (ko) 2017-06-14 2017-06-14 반도체장치

Publications (1)

Publication Number Publication Date
KR20180136611A true KR20180136611A (ko) 2018-12-26

Family

ID=64657513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170074946A KR20180136611A (ko) 2017-06-14 2017-06-14 반도체장치

Country Status (2)

Country Link
US (1) US10580474B2 (ko)
KR (1) KR20180136611A (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) * 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6063679B2 (ja) * 2012-09-10 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置
KR20140113191A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
US9497428B2 (en) * 2013-07-19 2016-11-15 Versus Technology, Inc. Automatic hygiene compliance assistance
US9230634B2 (en) 2013-12-09 2016-01-05 Qualcomm Incorporated Refresh scheme for memory cells with next bit table
KR102088343B1 (ko) * 2014-02-05 2020-03-12 삼성전자주식회사 반도체 메모리 장치
KR102252376B1 (ko) 2014-12-08 2021-05-14 삼성전자주식회사 셀 특성 플래그를 이용하여 리프레쉬 동작을 제어하는 메모리 장치

Also Published As

Publication number Publication date
US10580474B2 (en) 2020-03-03
US20180366182A1 (en) 2018-12-20

Similar Documents

Publication Publication Date Title
KR20180136611A (ko) 반도체장치
US11074957B2 (en) Semiconductor device
KR20180102267A (ko) 반도체장치 및 반도체시스템
US10614871B2 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
US10861512B2 (en) Semiconductor devices
US11270752B2 (en) Semiconductor devices and refresh methods using the semiconductor devices
US9613666B1 (en) Semiconductor devices and semiconductor systems including the same
US10181346B2 (en) Semiconductor devices and operations thereof
CN111105823B (zh) 半导体器件
KR20190107330A (ko) 반도체장치
US20180090196A1 (en) Semiconductor device relating to generate target address to execute a refresh operation
US10297308B2 (en) Semiconductor devices
US10055152B2 (en) Semiconductor devices
KR20170036195A (ko) 반도체장치 및 반도체시스템
US10923167B2 (en) Semiconductor devices
TWI775989B (zh) 半導體裝置
CN110196821B (zh) 半导体器件
KR20200106736A (ko) 결함구제회로
KR20190118291A (ko) 반도체장치
KR20190009938A (ko) 전자장치
KR20180014946A (ko) 반도체장치 및 반도체시스템
KR102671075B1 (ko) 반도체장치
KR20210051364A (ko) 반도체장치
KR20220009787A (ko) 버스트동작을 수행하기 위한 전자장치
KR20170103272A (ko) 반도체장치