KR102088343B1 - 반도체 메모리 장치 - Google Patents

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KR102088343B1
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 리페어 제어 회로 및 리프레쉬 제어 회로를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함한다. 리페어 제어 회로는 외부에서 수신되는 리페어 커맨드에 기초하여 반도체 메모리 장치를 리페어 모드로 동작시키며, 리페어 모드에서 복수의 메모리 셀들 중에서 제1 불량 메모리 셀에 대한 리페어 동작을 수행한다. 리프레쉬 제어 회로는 리페어 모드에서 복수의 메모리 셀들 중에서 제1 불량 메모리 셀을 제외한 정상 메모리 셀들에 대한 리프레쉬 동작을 수행한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 리페어 기능을 가지는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리 셀의 불량이 발생할 경우를 대비해서 리던던시(redundancy) 메모리 셀들을 구비하며, 그 프로그램 상태에 따라 불량이 발생한 메모리 셀의 어드레스가 입력된 경우 정상 경로(normal path)를 차단하고 리던던시 경로(redundancy path)를 활성화시킴으로써 불량이 발생한 메모리 셀들을 리던던시 메모리 셀들로 대체하는 리페어(repair) 동작을 수행한다. 한편, 반도체 메모리 장치 중에서 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)와 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬(refresh) 동작을 수행한다. 이러한 리페어 동작 및/또는 리프레쉬 동작을 위하여 리페어 회로 및 리프레쉬 회로가 이용될 수 있다.
본 발명의 일 목적은 리프레쉬 동작을 효율적으로 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 리페어 동작을 효율적으로 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 리페어 제어 회로 및 리프레쉬 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함한다. 상기 리페어 제어 회로는 외부에서 수신되는 리페어 커맨드에 기초하여 상기 반도체 메모리 장치를 리페어 모드로 동작시키며, 상기 리페어 모드에서 상기 복수의 메모리 셀들 중에서 제1 불량 메모리 셀에 대한 리페어 동작을 수행한다. 상기 리프레쉬 제어 회로는 상기 리페어 모드에서 상기 복수의 메모리 셀들 중에서 상기 제1 불량 메모리 셀을 제외한 정상 메모리 셀들에 대한 리프레쉬 동작을 수행한다.
일 실시예에서, 상기 리프레쉬 동작은 상기 리페어 커맨드를 기초로 발생되는 리페어 개시 신호에 기초하여 내부적으로 수행되는 셀프 리프레쉬 동작일 수 있다.
일 실시예에서, 상기 리프레쉬 제어 회로는 셀프 리프레쉬 검출부, 리프레쉬 주기 제어부 및 리프레쉬 카운터를 포함할 수 있다. 상기 셀프 리프레쉬 검출부는 상기 리페어 개시 신호에 기초하여 셀프 리프레쉬 개시 신호를 발생할 수 있다. 상기 리프레쉬 주기 제어부는 상기 리페어 개시 신호 및 상기 셀프 리프레쉬 개시 신호에 기초하여 리프레쉬 주기 제어 신호를 발생할 수 있다. 상기 리프레쉬 카운터는 상기 리페어 개시 신호 및 상기 리프레쉬 주기 제어 신호에 기초하여 리프레쉬 어드레스를 발생하고, 상기 셀프 리프레쉬 동작의 종료를 나타내는 리프레쉬 종료 신호를 발생할 수 있다.
상기 리프레쉬 주기 제어 신호에 기초하여 상기 셀프 리프레쉬 동작을 수행하는데 요구되는 리프레쉬 주기가 감소되며, 상기 리프레쉬 어드레스 및 상기 감소된 리프레쉬 주기에 기초하여 상기 정상 메모리 셀들에 대한 상기 셀프 리프레쉬 동작이 수행될 수 있다.
상기 리페어 제어 회로는 리페어 개시 신호 발생부, 리페어부 및 커맨드 제어부를 포함할 수 있다. 상기 리페어 개시 신호 발생부는 상기 리페어 커맨드에 기초하여 상기 리페어 개시 신호를 발생할 수 있다. 상기 리페어부는 상기 리페어 개시 신호 및 상기 리프레쉬 종료 신호에 기초하여 상기 제1 불량 메모리 셀에 대한 상기 리페어 동작을 수행하고, 상기 리페어 동작의 종료를 나타내는 리페어 종료 신호를 발생할 수 있다. 상기 커맨드 제어부는 상기 리페어 개시 신호에 기초하여 상기 리페어 커맨드를 제외한 다른 커맨드들을 차단하고, 상기 리페어 종료 신호에 기초하여 상기 리페어 커맨드를 제외한 다른 커맨드들의 차단을 해제할 수 있다.
상기 리페어부는 복수의 안티 퓨즈들을 포함할 수 있다. 상기 리페어 동작은, 상기 제1 불량 메모리 셀에 대한 액세스 요청이 발생한 경우에 상기 제1 불량 메모리 셀을 대신하여 상기 복수의 리던던시 메모리 셀들 중에서 제1 리던던시 메모리 셀에 액세스 가능하도록, 상기 복수의 안티 퓨즈들 중에서 제1 안티 퓨즈를 프로그램하는 동작을 나타낼 수 있다.
일 실시예에서, 상기 리프레쉬 동작은 상기 외부에서 수신되는 오토 리프레쉬 커맨드에 기초하여 수행되는 오토 리프레쉬 동작일 수 있다.
일 실시예에서, 상기 리프레쉬 제어 회로는 리프레쉬 주기 제어부 및 리프레쉬 카운터를 포함할 수 있다. 상기 리프레쉬 주기 제어부는 상기 리페어 커맨드를 기초로 발생되는 리페어 개시 신호 및 상기 오토 리프레쉬 커맨드에 기초하여 리프레쉬 주기 제어 신호를 발생할 수 있다. 상기 리프레쉬 카운터는 상기 리페어 개시 신호 및 상기 리프레쉬 주기 제어 신호에 기초하여 리프레쉬 어드레스를 발생할 수 있다.
상기 리페어 동작이 시작되기 이전에 상기 리프레쉬 동작이 수행되거나, 상기 리페어 동작이 시작되기 이전에 상기 리프레쉬 동작의 일부가 수행되고 상기 리페어 동작이 종료된 이후에 상기 리프레쉬 동작의 나머지가 수행될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 검출 회로 및 리페어 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함한다. 상기 에러 검출 회로는 상기 복수의 메모리 셀들 중에서 제1 불량 메모리 셀을 검출한다. 상기 리페어 제어 회로는 반도체 메모리 장치가 미리 정해진 제1 동작 모드로 동작하는 동안에, 상기 제1 불량 메모리 셀에 대한 리페어 동작을 수행한다.
일 실시예에서, 상기 리페어 제어 회로는 복수의 안티 퓨즈들을 포함할 수 있다. 상기 리페어 동작은, 상기 제1 불량 메모리 셀에 대한 액세스 요청이 발생한 경우에 상기 제1 불량 메모리 셀을 대신하여 상기 복수의 리던던시 메모리 셀들 중에서 제1 리던던시 메모리 셀에 액세스 가능하도록, 상기 복수의 안티 퓨즈들 중에서 제1 안티 퓨즈를 프로그램하여 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장하는 하드(hard) 리페어 동작을 나타낼 수 있다.
상기 리페어 제어 회로는 모드 검출부, 프로그램 제어부, 퓨즈부, 센싱 제어부 및 저장부를 포함할 수 있다. 상기 모드 검출부는 상기 제1 동작 모드를 검출하여 리페어 인에이블 신호를 발생할 수 있다. 상기 프로그램 제어부는 상기 리페어 인에이블 신호 및 상기 제1 불량 메모리 셀에 상응하는 제1 불량 셀 정보에 기초하여 프로그램 신호를 발생할 수 있다. 상기 퓨즈부는 상기 복수의 안티 퓨즈들을 포함하고, 상기 프로그램 신호에 기초하여 상기 제1 안티 퓨즈를 프로그램할 수 있다. 상기 센싱 제어부는 상기 제1 안티 퓨즈의 프로그램 여부를 검증할 수 있다. 상기 저장부는 상기 퓨즈부의 프로그램 상태에 기초하여, 상기 제1 불량 셀 정보 및 상기 제1 리던던시 메모리 셀에 상응하는 제1 리던던시 셀 정보를 포함하는 상기 리페어 정보를 저장할 수 있다.
일 실시예에서, 상기 리페어 제어 회로는 복수의 안티 퓨즈들을 포함할 수 있다. 상기 리페어 동작은, 상기 제1 불량 메모리 셀에 대한 액세스 요청이 발생한 경우에 상기 제1 불량 메모리 셀을 대신하여 상기 복수의 리던던시 메모리 셀들 중에서 제1 리던던시 메모리 셀에 액세스 가능하도록, 상기 복수의 안티 퓨즈들을 프로그램하지 않고 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장하는 소프트(soft) 리페어 동작을 나타낼 수 있다.
상기 리페어 제어 회로는 복수의 저장부들, 퓨즈부 및 센싱 제어부를 포함할 수 있다. 상기 퓨즈부는 상기 복수의 안티 퓨즈들을 포함하고, 상기 복수의 저장부들 중에서 제1 저장부가 사용 가능한지 여부를 나타내는 제1 신호를 발생할 수 있다. 상기 센싱 제어부는 상기 제1 저장부가 사용 가능한 것으로 판단된 경우에, 상기 제1 신호에 기초하여 상기 제1 불량 메모리 셀에 상응하는 제1 불량 셀 정보를 상기 제1 저장부에 제공할 수 있다.
상기 제1 동작 모드는 셀프 리프레쉬 모드 또는 오토 리프레쉬 모드일 수 있다.
상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치는, 리페어 모드에서 제1 불량 메모리 셀에 대한 리페어 동작 및 정상 메모리 셀들에 대한 리프레쉬 동작을 함께 수행할 수 있다. 따라서, 상기 제1 불량 메모리 셀을 리페어하는 동안에 상기 정상 메모리 셀들에 저장된 데이터가 소실되는 것을 방지할 수 있으며, 반도체 메모리 장치는 향상된 데이터 유지 성능을 가질 수 있다.
또한 상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치는, 리페어 모드가 아닌 제1 동작 모드(예를 들어, 리프레쉬 모드)에서 제1 불량 메모리 셀에 대한 리페어 동작을 수행할 수 있다. 따라서, 반도체 메모리 장치는 데이터를 기입 및/또는 독출하는데 있어서 향상된 데이터 신뢰성 특성을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치에 포함되는 리페어 제어 회로 및 리프레쉬 제어 회로의 일 예를 나타내는 블록도이다.
도 3은 도 2의 리프레쉬 제어 회로에 포함되는 셀프 리프레쉬 검출부의 일 예를 나타내는 도면이다.
도 4는 도 2의 리페어 제어 회로에 포함되는 리페어부의 일 예를 나타내는 도면이다.
도 5a 및 5b는 도 1의 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 6은 도 1의 반도체 메모리 장치에 포함되는 리페어 제어 회로 및 리프레쉬 제어 회로의 다른 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 9는 도 8의 반도체 메모리 장치의 포함되는 리페어 제어 회로의 일 예를 나타내는 블록도이다.
도 10은 도 8의 반도체 메모리 장치의 포함되는 리페어 제어 회로의 다른 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
일반적으로, 반도체 메모리 장치에서 불량이 발생한 메모리 셀들을 리던던시 메모리 셀들로 대체하는 리페어(repair) 동작은 로우 리페어 동작 및 컬럼 리페어 동작으로 구분될 수 있다. 상기 로우 리페어 동작은 메모리 셀 어레이에서 불량 메모리 셀을 포함하는 불량 로우를 리던던시 메모리 셀을 포함하는 리던던시 로우로 대체하는 방식이며, 상기 컬럼 리페어 동작은 메모리 셀 어레이에서 불량 메모리 셀을 포함하는 불량 컬럼을 리던던시 메모리 셀을 포함하는 리던던시 컬럼으로 대체하는 방식이다.
이하에서는 상기 로우 리페어 동작에 기초하여 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명한다. 다만, 본 발명은 상기 로우 리페어 동작을 수행하는 반도체 메모리 장치에 한정되지 않으며, 상기 컬럼 리페어 동작을 수행하는 반도체 메모리 장치에도 동일하게 적용될 수 있다. 또한, 이하에서는 저장된 데이터를 유지하기 위하여 리프레쉬(refresh) 동작을 수행하는 휘발성 메모리 장치에 기초하여 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 리페어 제어 회로(140) 및 리프레쉬 제어 회로(150)를 포함한다. 반도체 메모리 장치(100)는 로우 선택 회로(120) 및 컬럼 선택 회로(130)를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들(MC) 및 복수의 리던던시 메모리 셀들(RC)을 포함한다. 복수의 메모리 셀들(MC)은 복수의 비트 라인들(BL1, ..., BLn)과 복수의 워드 라인들(WL1, ..., WLm)에 연결되며, 복수의 리던던시 메모리 셀들(RC)은 복수의 비트 라인들(BL1, ..., BLn)과 리던던시 워드 라인(RWL1)에 연결될 수 있다. 메모리 셀들(MC) 및 리던던시 메모리 셀들(RC)은 비트 라인들(BL1, ..., BLn)을 공유하여 공통의 컬럼 어드레스를 이용하여 액세스될 수 있다. 도 1에는 편의상 n(n은 2 이상의 자연수)개의 비트 라인들(BL1, ..., BLn), m(m은 2 이상의 자연수)개의 워드 라인들(WL1, ..., WLm) 및 하나의 리던던시 워드 라인(RWL1)을 도시하였으나, 비트 라인들, 워드 라인들 및 리던던시 워드 라인들의 개수는 다양하게 변경될 수 있다.
리페어 제어 회로(140)는 외부에서 수신되는 리페어 커맨드(RPCMD)에 기초하여 반도체 메모리 장치(100)를 리페어 모드로 동작시킨다. 예를 들어, 리페어 커맨드(RPCMD)는 외부의 프로세서(미도시) 또는 메모리 컨트롤러(미도시)로부터 제공될 수 있다. 리페어 제어 회로(140)는 상기 리페어 모드에서 복수의 메모리 셀들(MC) 중에서 제1 불량 메모리 셀에 대한 리페어 동작을 수행한다. 상기 리페어 동작은 반도체 메모리 장치(100)가 패키지된 이후에 수행되는 포스트 패키지 리페어(Post Package Repair; PPR) 동작일 수 있으며, 특히 리페어 제어 회로(140)에 포함된 복수의 퓨즈들(예를 들어, 안티 퓨즈들) 중에서 적어도 하나를 프로그램(예를 들어, 절연 파괴(rupture))하는 동작을 나타낼 수 있다. 상기 PPR 동작은 리페어 온 시스템(Repair on System; RoS) 동작으로 불릴 수도 있다. 리페어 제어 회로(140)는 상기 리페어 동작 이후에 메모리 셀 어레이(110)에 액세스할 때 사용되는 리페어 제어 신호(RPCTR)를 발생할 수 있다.
실시예에 따라서, 상기 제1 불량 메모리 셀은 하드(hard) 불량 셀 또는 소프트(soft) 불량 셀일 수 있다. 상기 하드 불량 셀은 가변 유지 시간(Variable Retention Time; VRT) 특성에 따라서 데이터 유지 시간이 감소하는 것처럼 영구적인 결함을 가지는 메모리 셀을 나타내고, 상기 소프트 불량 셀은 일시적이고 경미한 결함을 가지는 메모리 셀을 나타낸다.
리프레쉬 제어 회로(150)는 상기 리페어 모드에서 복수의 메모리 셀들(MC) 중에서 상기 제1 불량 메모리 셀을 제외한 정상 메모리 셀들에 대한 리프레쉬 동작을 수행한다. 상기 리프레쉬 동작은 일반적인 리프레쉬 동작과 다르게, 상기 리페어 동작이 시작되기 이전 및/또는 상기 리페어 동작이 종료된 이후의 상대적으로 짧은 시간 동안에 수행되는 히든(hidden) 리프레쉬 동작일 수 있다. 실시예에 따라서, 상기 리프레쉬 동작은 리페어 커맨드(RPCMD) 이외의 추가적인 커맨드 없이 수행되는 셀프 리프레쉬 동작 또는 상기 외부에서 수신되는 오토 리프레쉬 커맨드에 기초하여 수행되는 오토 리프레쉬 동작일 수 있다. 리프레쉬 제어 회로(150)는 리프레쉬 어드레스(RFADD)를 발생하며, 리프레쉬 어드레스(RFADD)에 기초하여 상기 리프레쉬 동작이 수행될 수 있다.
로우 선택 회로(120)는 입력 로우 어드레스(IRADD), 리프레쉬 어드레스(RFADD) 또는 리페어 제어 신호(RPCTR)에 기초하여 워드 라인들(WL1, ..., WLm) 및 하나의 리던던시 워드 라인(RWL1) 중에서 하나를 선택할 수 있다. 예를 들어, 데이터 기입 동작 또는 데이터 독출 동작을 수행하고자 하는 경우에, 로우 선택 회로(120)는 입력 로우 어드레스(IRADD)에 기초하여 워드 라인들(WL1, ..., WLm) 중 하나를 선택하거나 리페어 제어 신호(RPCTR)에 기초하여 리던던시 워드 라인(RWL1)을 선택할 수 있다. 다른 예에서, 상기 리프레쉬 동작을 수행하고자 하는 경우에, 로우 선택 회로(120)는 리프레쉬 어드레스(RFADD)에 기초하여 워드 라인들(WL1, ..., WLm) 및 하나의 리던던시 워드 라인(RWL1) 중에서 하나를 선택할 수 있다. 로우 선택 회로(120)는 로우 디코더, 워드 라인 드라이버 회로 등을 포함할 수 있다.
컬럼 선택 회로(130)는 입력 컬럼 어드레스(ICADD)에 기초하여 비트 라인들(BL1, ..., BLn) 중에서 하나를 선택할 수 있다. 컬럼 선택 회로(130)는 게이팅 회로, 컬럼 디코더 등을 포함할 수 있다.
도 1에서는 리페어 제어 회로(140)가 로우 선택 회로(120)의 외부에 배치되는 것으로 도시하였으나, 실시예에 따라서 리페어 제어 회로(140)는 로우 선택 회로(120)의 내부에 배치될 수도 있다. 또한 도 1에서 도시하지는 않았지만, 반도체 메모리 장치(100)는 상기 제1 불량 메모리 셀을 검출하는 에러 검출 회로를 더 포함할 수 있다. 예를 들어, 상기 에러 검출 회로는 에러 체크 및 정정(Error Checking & Correction; ECC) 회로 또는 빌트-인 셀프 테스트(Built-In Self Test; BIST) 회로일 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치(100)는, 패키지된 이후에 발생하는 불량을 개선하기 위하여 상기 리페어 모드에서 상기 제1 불량 메모리 셀에 대한 PPR 동작을 수행하며, 상기 리페어 모드에서 상기 제1 불량 메모리 셀을 제외한 상기 정상 메모리 셀들에 대한 히든 리프레쉬 동작을 수행할 수 있다. 따라서, 상기 제1 불량 메모리 셀을 리페어하는 동안에 누설 전류(leakage current)에 의해서 상기 정상 메모리 셀들에 저장된 데이터가 소실되는 것을 방지할 수 있으며, 반도체 메모리 장치(100)는 향상된 데이터 유지 성능을 가질 수 있다.
도 2는 도 1의 반도체 메모리 장치에 포함되는 리페어 제어 회로 및 리프레쉬 제어 회로의 일 예를 나타내는 블록도이다.
도 1을 참조하여 상술한 것처럼, 상기 리페어 모드에서 수행되는 상기 리프레쉬 동작은 히든 리프레쉬 동작일 수 있다. 또한 도 2의 실시예에서, 상기 히든 리프레쉬 동작은 리페어 커맨드(RPCMD) 이외의 추가적인 커맨드 없이 수행되는, 즉 리페어 커맨드(RPCMD)를 기초로 발생되는 리페어 개시 신호(RPST)에 기초하여 내부적으로 수행되는 히든 셀프 리프레쉬 동작일 수 있다.
도 2를 참조하면, 리프레쉬 제어 회로(150a)는 셀프 리프레쉬 검출부(151), 리프레쉬 주기 제어부(153a) 및 리프레쉬 카운터(155)를 포함할 수 있다.
셀프 리프레쉬 검출부(151)는 리페어 개시 신호(RPST)에 기초하여 셀프 리프레쉬 개시 신호(PSELF)를 발생할 수 있다. 예를 들어, 리페어 커맨드(RPCMD)에 기초하여 리페어 개시 신호(RPST)가 활성화되는 경우에 셀프 리프레쉬 검출부(151)는 셀프 리프레쉬 개시 신호(PSELF)를 활성화시킬 수 있으며, 활성화된 셀프 리프레쉬 개시 신호(PSELF)에 기초하여 상기 히든 셀프 리프레쉬 동작이 시작될 수 있다. 셀프 리프레쉬 검출부(151)의 구체적인 구조는 도 3을 참조하여 후술하도록 한다.
리프레쉬 주기 제어부(153a)는 리페어 개시 신호(RPST) 및 셀프 리프레쉬 개시 신호(PSELF)에 기초하여 리프레쉬 주기 제어 신호(RFPC)를 발생할 수 있다. 예를 들어, 리페어 개시 신호(RPST) 및 셀프 리프레쉬 개시 신호(PSELF)가 모두 활성화된 경우에 리프레쉬 주기 제어부(153a)는 리프레쉬 주기 제어 신호(RFPC)를 발생하며, 리프레쉬 주기 제어 신호(RFPC)에 기초하여 상기 히든 셀프 리프레쉬 동작을 수행하는데 요구되는 리프레쉬 주기가 감소될 수 있다. 다시 말하면, 상기 히든 셀프 리프레쉬 동작을 수행하는데 요구되는 제1 셀프 리프레쉬 주기는 일반적인 셀프 리프레쉬 동작을 수행하는데 요구되는 제2 셀프 리프레쉬 주기보다 짧을 수 있다.
리프레쉬 카운터(155)는 리페어 개시 신호(RPST) 및 리프레쉬 주기 제어 신호(RFPC)에 기초하여 리프레쉬 어드레스(RFADD)를 발생할 수 있다. 리프레쉬 어드레스(RFADD) 및 상기 감소된 리프레쉬 주기(즉, 상기 제1 셀프 리프레쉬 주기)에 기초하여 상기 정상 메모리 셀들에 대한 상기 히든 셀프 리프레쉬 동작이 수행될 수 있다. 또한 리프레쉬 카운터(155)는 상기 히든 셀프 리프레쉬 동작의 종료를 나타내는 리프레쉬 종료 신호(RFED)를 발생할 수 있다. 예를 들어, 상기 히든 셀프 리프레쉬 동작이 종료되는 경우에 리프레쉬 카운터(155)는 리프레쉬 종료 신호(RFED)를 활성화시킬 수 있다.
일 실시예에서, 복수의 워드 라인들(도 1의 WL1, ..., WLm) 중에서 하나를 선택하고, 상기 선택된 워드 라인에 연결된 선택 메모리 셀들에 저장된 데이터를 저장부(미도시)에 저장하며, 상기 저장부에 저장된 데이터를 상기 선택 메모리 셀들에 다시 기입하는 방식으로 상기 히든 셀프 리프레쉬 동작이 수행될 수 있다. 이 경우, 반도체 메모리 장치(도 1의 100)는 래치부와 같은 상기 저장부를 더 포함할 수 있다. 다른 실시예에서, 복수의 워드 라인들(도 1의 WL1, ..., WLm) 중에서 하나를 선택하고, 리던던시 워드 라인(도 1의 RWL1)을 선택하며, 상기 선택된 워드 라인에 연결된 선택 메모리 셀들에 저장된 데이터를 리던던시 워드 라인(도 1의 RWL1)에 연결된 리던던시 메모리 셀들에 직접 기입하는 방식으로 상기 히든 셀프 리프레쉬 동작이 수행될 수도 있다. 리프레쉬 동작은 반도체 메모리 분야에서 널리 알려진 기술이므로 상세한 설명은 생략하도록 한다.
리페어 제어 회로(140)는 리페어 개시 신호 발생부(141), 리페어부(143) 및 커맨드 제어부(145)를 포함할 수 있다.
리페어 개시 신호 발생부(141)는 리페어 커맨드(RPCMD)에 기초하여 리페어 개시 신호(RPST)를 발생할 수 있다. 예를 들어, 상기 외부의 프로세서 및/또는 메모리 컨트롤러로부터 리페어 커맨드(RPCMD)가 제공되는 경우에 리페어 개시 신호 발생부(141)는 리페어 개시 신호(RPST)를 활성화시킬 수 있다.
리페어부(143)는 리페어 개시 신호(RPST) 및 리프레쉬 종료 신호(RFED)에 기초하여 상기 제1 불량 메모리 셀에 대한 상기 리페어 동작을 수행할 수 있다. 예를 들어, 리페어부(143)는 복수의 안티 퓨즈들을 포함하고, 상기 리페어 동작은 상기 복수의 안티 퓨즈들 중에서 제1 안티 퓨즈를 프로그램하는 동작을 나타낼 수 있다. 구체적으로, 리페어 개시 신호(RPST) 및 리프레쉬 종료 신호(RFED)가 모두 활성화되는 경우에 리페어부(143)는 상기 제1 안티 퓨즈를 프로그램할 수 있다. 안티 퓨즈의 구조와 안티 퓨즈에 대한 프로그램 동작 및 검증 동작은 반도체 메모리 분야에서 널리 알려진 기술이므로 상세한 설명은 생략하도록 한다.
리페어부(143)는 리페어 제어 신호(RPCTR)를 발생할 수 있다. 상기 리페어 동작(예를 들어, 상기 프로그램 동작)이 수행된 후에 상기 제1 불량 메모리 셀에 대한 액세스 요청이 발생한 경우에, 리페어 제어 신호(RPCTR)에 기초하여 상기 제1 불량 메모리 셀을 대신하여 복수의 리던던시 메모리 셀들(RC) 중에서 상기 제1 불량 메모리 셀에 상응하는 제1 리던던시 메모리 셀에 액세스할 수 있다. 또한 리페어부(143)는 상기 리페어 동작의 종료를 나타내는 리페어 종료 신호(RPEN)를 발생할 수 있다. 예를 들어, 상기 리페어 동작이 종료되는 경우에 리페어부(143)는 리페어 종료 신호(RPEN)를 활성화시킬 수 있다. 리페어부(143)의 구체적인 구조는 도 4를 참조하여 후술하도록 한다.
커맨드 제어부(145)는 리페어 개시 신호(RPST)에 기초하여 리페어 커맨드(RPCMD)를 제외한 다른 커맨드들을 차단할 수 있다. 또한 커맨드 제어부(145)는 리페어 종료 신호(RPEN)에 기초하여 리페어 커맨드(RPCMD)를 제외한 다른 커맨드들의 차단을 해제할 수 있다.
도 2에서는 리페어 개시 신호 발생부(141) 및 커맨드 제어부(145)가 리페어 제어 회로(140)에 포함되는 것으로 도시하였으나, 실시예에 따라서 리페어 개시 신호 발생부(141) 및 커맨드 제어부(145)는 반도체 메모리 장치(도 1의 100)의 커맨드 디코더(미도시)에 포함되도록 구현될 수도 있다.
도 3은 도 2의 리프레쉬 제어 회로에 포함되는 셀프 리프레쉬 검출부의 일 예를 나타내는 도면이다.
도 3을 참조하면, 셀프 리프레쉬 검출부(151)는 NOR 게이트(1511) 및 인버터(1513)를 포함할 수 있다.
NOR 게이트(1511)는 리페어 개시 신호(RPST) 및 내부 클럭 인에이블 신호(CKEBPU)에 대한 NOR 연산을 수행할 수 있다. 내부 클럭 인에이블 신호(CKEBPU)는 클럭 인에이블 신호(예를 들어, CKE)에 기초하여 발생될 수 있다. 예를 들어, 상기 히든 셀프 리프레쉬 동작이 수행되는 경우에 상기 클럭 인에이블 신호는 논리 로우 레벨을 가질 수 있으며, 내부 클럭 인에이블 신호(CKEBPU)는 상기 클럭 인에이블 신호에 기초하여 논리 하이 레벨에서 논리 로우 레벨로 천이될 수 있다. 인버터(1513)는 NOR 게이트(1511)의 출력을 반전하여 셀프 리프레쉬 개시 신호(PSELF)를 발생할 수 있다.
도 4는 도 2의 리페어 제어 회로에 포함되는 리페어부의 일 예를 나타내는 도면이다.
도 4를 참조하면, 리페어부(143)는 프로그램 제어부(1431), 퓨즈부(1433), 센싱 제어부(1435) 및 저장부(1437)를 포함할 수 있다.
프로그램 제어부(1431)는 리페어 개시 신호(RPST) 및 리프레쉬 종료 신호(RFED)에 기초하여 프로그램 신호(PGM)를 발생할 수 있다. 도시하지는 않았지만, 프로그램 제어부(1431)는 로우 선택 신호, 안티 퓨즈 선택 신호 및 센싱 인에이블 신호를 더 발생할 수 있다.
퓨즈부(1433)는 복수의 안티 퓨즈들(AF)을 포함하며, 프로그램 신호(PGM)에 기초하여 복수의 안티 퓨즈들(AF) 중에서 상기 제1 불량 메모리 셀에 상응하는 상기 제1 안티 퓨즈를 프로그램할 수 있다. 예를 들어, 복수의 안티 퓨즈들(AF)은 퓨즈 어레이의 형태로 구현될 수 있으며, 상기 로우 선택 신호 및 상기 안티 퓨즈 선택 신호에 기초하여 상기 제1 안티 퓨즈가 선택되고, 프로그램 신호(PGM)에 기초하여 상기 제1 안티 퓨즈가 프로그램될 수 있다. 퓨즈부(1433)는 상기 센싱 인에이블 신호에 기초하여 프로그램 출력 신호(PS)를 발생하며, 복수의 안티 퓨즈들(AF)에 대하여 프로그래밍된 저장 값을 나타내는 프로그램 정보(PI)를 발생할 수 있다.
센싱 제어부(1435)는 프로그램 출력 신호(PS)에 기초하여 상기 제1 안티 퓨즈에 대한 프로그램 여부를 검증하고, 상기 검증 결과를 나타내는 센싱 출력 신호(SOUT)를 발생할 수 있다.
저장부(1437)는 프로그램 정보(PI) 및 센싱 출력 신호(SOUT)에 기초하여 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장할 수 있다. 예를 들어, 상기 리페어 정보는 상기 제1 불량 메모리 셀에 상응하는 제1 불량 셀 정보 및 상기 제1 리던던시 메모리 셀에 상응하는 제1 리던던시 셀 정보를 포함할 수 있다. 상기 제1 불량 셀 정보는 제1 불량 어드레스를 포함하며, 상기 제1 리던던시 셀 정보는 제1 리던던시 어드레스를 포함할 수 있다. 저장부(1437)는 상기 리페어 동작 이후에 메모리 셀 어레이(110)에 액세스할 때 사용되는 리페어 제어 신호(RPCTR)를 발생할 수 있다.
도 5a 및 5b는 도 1의 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 5a를 참조하면, 반도체 메모리 장치(도 1의 100)는 리페어 모드(RPM)에서 리페어 동작(RP)을 시작하기 이전에 리프레쉬 동작(RF)을 수행할 수 있다. 다시 말하면, 리페어 모드(RPM)에서 리프레쉬 동작(RF)이 먼저 수행되고, 이후에 리페어 동작(RP)이 수행될 수 있다.
도 1, 2 및 5a를 참조하여 반도체 메모리 장치(100)의 동작을 설명하면, 리페어 커맨드(RPCMD)가 수신되는 경우에 셀프 리프레쉬 개시 신호(PSELF)가 활성화되고, 셀프 리프레쉬 개시 신호(PSELF)가 활성화된 이후에 셀프 리프레쉬 개시 신호(PSELF)에 기초하여 리프레쉬 동작(RF)(예를 들어, 상기 히든 셀프 리프레쉬 동작)이 시작되고, 리프레쉬 동작(RF)이 종료되는 경우에 리프레쉬 종료 신호(RFED)가 활성화되고, 리프레쉬 종료 신호(RFED)가 활성화된 이후에 리페어 동작(RP)(예를 들어, 상기 PPR 동작)이 시작될 수 있다.
도 5b를 참조하면, 반도체 메모리 장치(도 1의 100)는 리페어 모드(RPM)에서 리페어 동작(RP)을 시작하기 이전에 상기 리프레쉬 동작의 일부를 수행하고 리페어 동작(RP)을 종료한 이후에 상기 리프레쉬 동작의 나머지를 수행할 수 있다. 다시 말하면, 상기 리프레쉬 동작은 상기 정상 메모리 셀들 중 일부 셀들에 대한 제1 리프레쉬 동작(RF1) 및 상기 정상 메모리 셀들 중 나머지 셀들에 대한 제2 리프레쉬 동작(RF2)을 포함할 수 있다. 리페어 모드(RPM)에서 제1 리프레쉬 동작(RF1)이 먼저 수행되고, 다음에 리페어 동작(RP)이 수행되며, 마지막으로 제2 리프레쉬 동작(RF2)이 수행될 수 있다.
도 1, 2 및 5b를 참조하여 반도체 메모리 장치(100)의 동작을 설명하면, 리페어 커맨드(RPCMD)가 수신되는 경우에 셀프 리프레쉬 개시 신호(PSELF)가 활성화되고, 셀프 리프레쉬 개시 신호(PSELF)가 활성화된 이후에 셀프 리프레쉬 개시 신호(PSELF)에 기초하여 상기 정상 메모리 셀들 중 일부 셀들에 대한 제1 리프레쉬 동작(RF1)(예를 들어, 상기 히든 셀프 리프레쉬 동작)이 시작되고, 제1 리프레쉬 동작(RF1)이 종료되는 경우에 리프레쉬 종료 신호(RFED)가 활성화되고, 리프레쉬 종료 신호(RFED)가 활성화된 이후에 리페어 동작(RP)(예를 들어, 상기 PPR 동작)이 시작될 수 있다. 또한, 리페어 동작(RP)이 종료되는 경우에 셀프 리프레쉬 개시 신호(PSELF)가 다시 활성화되고, 셀프 리프레쉬 개시 신호(PSELF)가 활성화된 이후에 셀프 리프레쉬 개시 신호(PSELF)에 기초하여 상기 정상 메모리 셀들 중 나머지 셀들에 대한 제2 리프레쉬 동작(RF2)(예를 들어, 상기 히든 셀프 리프레쉬 동작)이 시작될 수 있다.
도 6은 도 1의 반도체 메모리 장치에 포함되는 리페어 제어 회로 및 리프레쉬 제어 회로의 다른 예를 나타내는 블록도이다.
도 1을 참조하여 상술한 것처럼, 상기 리페어 모드에서 수행되는 상기 리프레쉬 동작은 히든 리프레쉬 동작일 수 있다. 또한 도 6의 실시예에서, 상기 히든 리프레쉬 동작은 상기 외부에서 수신되는 오토 리프레쉬 커맨드(ARFCMD)에 기초하여 수행되는 히든 오토 리프레쉬 동작일 수 있다.
도 6을 참조하면, 리프레쉬 제어 회로(150b)는 리프레쉬 주기 제어부(153b) 및 리프레쉬 카운터(155)를 포함할 수 있다.
리프레쉬 주기 제어부(153b)는 리페어 커맨드(RPCMD)를 기초로 발생되는 리페어 개시 신호(RPST) 및 오토 리프레쉬 커맨드(ARFCMD)에 기초하여 리프레쉬 주기 제어 신호(RFPC)를 발생할 수 있다. 예를 들어, 리페어 개시 신호(RPST)가 활성화되고 오토 리프레쉬 커맨드(ARFCMD)가 수신된 경우에 리프레쉬 주기 제어부(153b)는 리프레쉬 주기 제어 신호(RFPC)를 발생하며, 리프레쉬 주기 제어 신호(RFPC)에 기초하여 상기 히든 오토 리프레쉬 동작을 수행하는데 요구되는 리프레쉬 주기가 감소될 수 있다. 다시 말하면, 상기 히든 오토 리프레쉬 동작을 수행하는데 요구되는 제1 오토 리프레쉬 주기는 일반적인 오토 리프레쉬 동작을 수행하는데 요구되는 제2 오토 리프레쉬 주기보다 짧을 수 있다.
리프레쉬 카운터(155)는 리페어 개시 신호(RPST) 및 리프레쉬 주기 제어 신호(RFPC)에 기초하여 리프레쉬 어드레스(RFADD)를 발생할 수 있다. 리프레쉬 어드레스(RFADD) 및 상기 감소된 리프레쉬 주기(즉, 상기 제1 오토 리프레쉬 주기)에 기초하여 상기 정상 메모리 셀들에 대한 상기 히든 오토 리프레쉬 동작이 수행될 수 있다. 또한 리프레쉬 카운터(155)는 상기 히든 오토 리프레쉬 동작의 종료를 나타내는 리프레쉬 종료 신호(RFED)를 발생할 수 있다.
리페어 제어 회로(140)는 리페어 개시 신호 발생부(141), 리페어부(143) 및 커맨드 제어부(145)를 포함할 수 있다.
리페어 개시 신호 발생부(141)는 리페어 커맨드(RPCMD)에 기초하여 리페어 개시 신호(RPST)를 발생할 수 있다. 리페어부(143)는 리페어 개시 신호(RPST) 및 리프레쉬 종료 신호(RFED)에 기초하여 상기 제1 불량 메모리 셀에 대한 상기 리페어 동작을 수행하고, 상기 리페어 동작의 종료를 나타내는 리페어 종료 신호(RPEN)를 발생할 수 있다. 커맨드 제어부(145)는 리페어 개시 신호(RPST)에 기초하여 리페어 커맨드(RPCMD) 및 오토 리프레쉬 커맨드(ARFCMD)를 제외한 다른 커맨드들을 차단하고, 리페어 종료 신호(RPEN)에 기초하여 리페어 커맨드(RPCMD) 및 오토 리프레쉬 커맨드(ARFCMD)를 제외한 다른 커맨드들의 차단을 해제할 수 있다.
일 실시예에서, 도 5a를 참조하여 상술한 것처럼 상기 리페어 동작(예를 들어, 상기 PPR 동작)이 시작되기 이전에 상기 리프레쉬 동작(예를 들어, 상기 히든 오토 리프레쉬 동작)이 수행될 수 있다. 다른 실시예에서, 도 5b를 참조하여 상술한 것처럼 상기 리페어 동작(예를 들어, 상기 PPR 동작)이 시작되기 이전에 상기 리프레쉬 동작(예를 들어, 상기 히든 오토 리프레쉬 동작)의 일부가 수행되고 상기 리페어 동작이 종료된 이후에 상기 리프레쉬 동작의 나머지가 수행될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1 및 7을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에서는, 리페어 커맨드(RPCMD)에 기초하여 반도체 메모리 장치(100)가 리페어 모드로 동작한다(단계 S110). 예를 들어, 리페어 커맨드(RPCMD)는 외부의 프로세서 및/또는 메모리 컨트롤러로부터 제공될 수 있다.
상기 리페어 모드에서 복수의 메모리 셀들(MC) 중에서 제1 불량 메모리 셀을 제외한 정상 메모리 셀에 대한 리프레쉬 동작을 수행한다(단계 S130). 예를 들어, 상기 리프레쉬 동작은 히든 리프레쉬 동작일 수 있으며, 특히 히든 셀프 리프레쉬 동작 또는 히든 오토 리프레쉬 동작일 수 있다.
상기 리페어 모드에서 상기 제1 불량 메모리 셀에 대한 리페어 동작을 수행한다(단계 S150). 예를 들어, 상기 리페어 동작은 PPR 동작일 수 있으며, 특히 리페어 제어 회로(140)에 포함된 복수의 안티 퓨즈들 중에서 적어도 하나를 절연 파괴하는 동작을 나타낼 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치(100)의 동작 방법에서는, 상기 리페어 모드에서 상기 제1 불량 메모리 셀에 대한 PPR 동작 및 상기 정상 메모리 셀들에 대한 히든 리프레쉬 동작을 수행함으로써, 반도체 메모리 장치(100)가 향상된 데이터 유지 성능을 가질 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 8을 참조하면, 반도체 메모리 장치(500)는 메모리 셀 어레이(510), 에러 검출 회로(560) 및 리페어 제어 회로(540)를 포함한다. 반도체 메모리 장치(500)는 로우 선택 회로(520), 컬럼 선택 회로(530) 및 리프레쉬 제어 회로(550)를 더 포함할 수 있다.
메모리 셀 어레이(510)는 복수의 메모리 셀들(MC) 및 복수의 리던던시 메모리 셀들(RC)을 포함한다. 복수의 메모리 셀들(MC)은 복수의 비트 라인들(BL1, ..., BLn)과 복수의 워드 라인들(WL1, ..., WLm)에 연결되며, 복수의 리던던시 메모리 셀들(RC)은 복수의 비트 라인들(BL1, ..., BLn)과 리던던시 워드 라인(RWL1)에 연결될 수 있다.
에러 검출 회로(560)는 복수의 메모리 셀들(MC) 중에서 제1 불량 메모리 셀을 검출한다. 예를 들어, 에러 검출 회로(560)는 상기 제1 불량 메모리 셀에 상응하는 제1 불량 셀 정보(FCI1)를 저장할 수 있다. 제1 불량 셀 정보(FCI1)는 상기 제1 불량 메모리 셀에 대한 제1 불량 어드레스 및/또는 제1 불량 플래그 비트를 포함할 수 있다. 에러 검출 회로(560)는 ECC 회로 또는 BIST 회로일 수 있다.
리페어 제어 회로(540)는 반도체 메모리 장치(500)가 미리 정해진 제1 동작 모드로 동작하는 동안에 제1 불량 셀 정보(FCI1)에 기초하여 상기 제1 불량 메모리 셀에 대한 리페어 동작을 수행한다. 상기 리페어 동작은 반도체 메모리 장치(500)가 패키지된 이후에 수행되는 PPR 동작일 수 있으며, 일반적인 리페어 동작과 다르게 외부에서 수신되는 리페어 커맨드 없이 수행되는 히든 리페어 동작일 수 있다. 리페어 제어 회로(540)는 상기 리페어 동작 이후에 메모리 셀 어레이(110)에 액세스할 때 사용되는 리페어 제어 신호(RPCTR)를 발생할 수 있다.
리페어 제어 회로(540)는 복수의 안티 퓨즈들을 포함할 수 있다. 일 실시예에서, 상기 리페어 동작은 상기 복수의 안티 퓨즈들 중에서 제1 안티 퓨즈를 프로그램하여 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장하는 하드(hard) 리페어 동작일 수 있다. 다른 실시예에서, 상기 리페어 동작은 상기 복수의 안티 퓨즈들을 프로그램하지 않고 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장하는 소프트(soft) 리페어 동작일 수 있다.
리프레쉬 제어 회로(550)는 복수의 메모리 셀들(MC)에 대한 리프레쉬 동작을 수행하며, 리프레쉬 개시 신호(RFST) 및 리프레쉬 어드레스(RFADD)를 발생할 수 있다. 리프레쉬 개시 신호(RFST)는 상기 리프레쉬 동작이 시작되는 것을 나타내는 신호이며, 리프레쉬 어드레스(RFADD)에 기초하여 상기 리프레쉬 동작이 수행될 수 있다.
실시예에 따라서, 상기 리프레쉬 동작은 외부에서 수신되는 리프레쉬 커맨드 없이 수행되는 셀프 리프레쉬 동작 또는 상기 외부에서 수신되는 오토 리프레쉬 커맨드에 기초하여 수행되는 오토 리프레쉬 동작일 수 있다. 상기 리프레쉬 동작이 상기 셀프 리프레쉬 동작인 경우에, 리프레쉬 개시 신호(RFST)는 셀프 리프레쉬 개시 신호에 상응할 수 있다. 상기 리프레쉬 동작이 상기 오토 리프레쉬 동작인 경우에, 리프레쉬 개시 신호(RFST)는 상기 오토 리프레쉬 커맨드에 상응할 수 있다.
일 실시예에서, 상기 제1 동작 모드는 상기 리프레쉬 동작을 수행하는 리프레쉬 모드일 수 있다. 구체적으로, 상기 제1 동작 모드는 상기 셀프 리프레쉬 동작을 수행하는 셀프 리프레쉬 모드 또는 오토 리프레쉬 동작을 수행하는 오토 리프레쉬 모드일 수 있다. 이 경우, 리페어 제어 회로(540)는 리프레쉬 개시 신호(RFST)에 기초하여 상기 리페어 동작을 수행할 수 있다. 다만, 상기 제1 동작 모드는 상기 리프레쉬 모드에 한정되지 않으며, 임의의 동작 모드일 수 있다.
로우 선택 회로(520)는 입력 로우 어드레스(IRADD), 리프레쉬 어드레스(RFADD) 또는 리페어 제어 신호(RPCTR)에 기초하여 워드 라인들(WL1, ..., WLm) 및 하나의 리던던시 워드 라인(RWL1) 중에서 하나를 선택할 수 있다. 컬럼 선택 회로(530)는 입력 컬럼 어드레스(ICADD)에 기초하여 비트 라인들(BL1, ..., BLn) 중에서 하나를 선택할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치(500)는, 패키지된 이후에 발생하는 불량을 개선하기 위하여 복수의 메모리 셀들(MC) 중에서 상기 제1 불량 메모리 셀을 검출하며, 리페어 모드가 아닌 상기 제1 동작 모드(예를 들어, 상기 리프레쉬 모드)에서 상기 제1 불량 메모리 셀에 대한 히든 리페어 동작을 수행할 수 있다. 따라서, 반도체 메모리 장치(500)는 데이터를 기입 및/또는 독출하는데 있어서 향상된 데이터 신뢰성 특성을 가질 수 있다.
도 9는 도 8의 반도체 메모리 장치의 포함되는 리페어 제어 회로의 일 예를 나타내는 블록도이다.
도 8을 참조하여 상술한 것처럼, 상기 제1 동작 모드에서 수행되는 상기 리페어 동작은 히든 리페어 동작일 수 있다. 또한 도 9의 실시예에서, 상기 히든 리페어 동작은 상기 제1 안티 퓨즈를 프로그램하여 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장하는 히든 하드 리페어 동작일 수 있다.
도 9를 참조하면, 리페어 제어 회로(540a)는 모드 검출부(541), 프로그램 제어부(543), 퓨즈부(545), 센싱 제어부(547) 및 저장부(549)를 포함할 수 있다.
모드 검출부(541)는 상기 제1 동작 모드를 검출하여 리페어 인에이블 신호(RPEN)를 발생할 수 있다. 예를 들어, 모드 검출부(541)는 리프레쉬 개시 신호(RFST)를 기초로 상기 리프레쉬 모드를 검출하며, 리프레쉬 개시 신호(RFST)가 활성화된 경우에 리페어 인에이블 신호(RPEN)를 활성화시킬 수 있다.
프로그램 제어부(543)는 리페어 인에이블 신호(RPEN) 및 상기 제1 불량 메모리 셀에 상응하는 제1 불량 셀 정보(FCI1)에 기초하여 프로그램 신호(PGM)를 발생할 수 있다. 도시하지는 않았지만, 프로그램 제어부(543)는 로우 선택 신호, 안티 퓨즈 선택 신호 및 센싱 인에이블 신호를 더 발생할 수 있다.
퓨즈부(545)는 복수의 안티 퓨즈들(AF)을 포함하며, 프로그램 신호(PGM)에 기초하여 복수의 안티 퓨즈들(AF) 중에서 상기 제1 불량 메모리 셀에 상응하는 상기 제1 안티 퓨즈를 프로그램할 수 있다. 예를 들어, 복수의 안티 퓨즈들(AF)은 퓨즈 어레이의 형태로 구현될 수 있으며, 상기 로우 선택 신호 및 상기 안티 퓨즈 선택 신호에 기초하여 상기 제1 안티 퓨즈가 선택되고, 프로그램 신호(PGM)에 기초하여 상기 제1 안티 퓨즈가 프로그램될 수 있다. 퓨즈부(545)는 상기 센싱 인에이블 신호에 기초하여 프로그램 출력 신호(PS)를 발생하며, 복수의 안티 퓨즈들(AF)에 대하여 프로그래밍된 저장 값을 나타내는 프로그램 정보(PI)를 발생할 수 있다.
센싱 제어부(547)는 프로그램 출력 신호(PS)에 기초하여 상기 제1 안티 퓨즈에 대한 프로그램 여부를 검증하고, 상기 검증 결과를 나타내는 센싱 출력 신호(SOUT)를 발생할 수 있다.
저장부(549)는 퓨즈부(545)의 프로그램 상태에 기초하여 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장할 수 있다. 예를 들어, 저장부(549)는 제1 불량 셀 정보(FCI1), 프로그램 정보(PI) 및 센싱 출력 신호(SOUT)에 기초하여 상기 리페어 정보를 저장할 수 있다. 상기 리페어 정보는 제1 불량 셀 정보(FCI1) 및 상기 제1 리던던시 메모리 셀에 상응하는 제1 리던던시 셀 정보를 포함하고, 제1 불량 셀 정보(FCI1)는 제1 불량 어드레스를 포함하며, 상기 제1 리던던시 셀 정보는 제1 리던던시 어드레스를 포함할 수 있다. 저장부(549)는 상기 리페어 동작 이후에 메모리 셀 어레이(510)에 액세스할 때 사용되는 리페어 제어 신호(RPCTR)를 발생할 수 있다.
상기 히든 하드 리페어 동작이 수행된 이후에, 복수의 메모리 셀들(MC) 중에서 하나의 메모리 셀에 대한 액세스(예를 들면, 데이터 기입 또는 데이터 독출) 요청이 발생할 수 있다. 예를 들어, 제1 정상 메모리 셀에 대한 액세스가 요청되는 경우에, 리페어 제어 회로(540a)는 저장부(549)에 저장된 상기 리페어 정보와 상기 제1 정상 메모리 셀에 대한 제1 어드레스를 비교할 수 있다. 상기 제1 어드레스는 저장부(549)에 저장되지 않으므로, 리페어 제어 신호(RPCTR)는 불량 어드레스 정보를 포함하지 않으며, 따라서 상기 제1 어드레스에 기초하여 상기 제1 정상 메모리 셀에 액세스할 수 있다. 다른 예에서, 상기 제1 불량 메모리 셀에 대한 액세스가 요청되는 경우에, 리페어 제어 회로(540a)는 저장부(549)에 저장된 상기 리페어 정보와 상기 제1 불량 메모리 셀에 대한 상기 제1 불량 어드레스를 비교할 수 있다. 상기 제1 불량 어드레스는 저장부(549)에 저장되어 있으므로, 리페어 제어 신호(RPCTR)는 상기 제1 불량 어드레스에 상응하는 상기 제1 리던던시 어드레스를 포함하며, 따라서 리페어 제어 신호(RPCTR)에 기초하여 상기 제1 불량 메모리 셀을 대신하여 상기 제1 리던던시 메모리 셀에 액세스할 수 있다.
도 10은 도 8의 반도체 메모리 장치의 포함되는 리페어 제어 회로의 다른 예를 나타내는 블록도이다.
도 8을 참조하여 상술한 것처럼, 상기 제1 동작 모드에서 수행되는 상기 리페어 동작은 히든 리페어 동작일 수 있다. 또한 도 10의 실시예에서, 상기 히든 리페어 동작은 상기 복수의 안티 퓨즈들을 프로그램하지 않고 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장하는 히든 소프트 리페어 동작일 수 있다.
도 10을 참조하면, 리페어 제어 회로(540b)는 퓨즈부(544), 센싱 제어부(546) 및 저장 블록(548)을 포함할 수 있다. 저장 블록(548)은 복수의 저장부들(SU1, SU2, ..., SUk)을 포함할 수 있다.
퓨즈부(544)는 복수의 안티 퓨즈들(AF)을 포함하며, 리프레쉬 개시 신호(RFST)에 기초하여 제1 신호(S1)를 발생할 수 있다. 제1 신호(S1)는 복수의 저장부들(SU1, ..., SUk) 중에서 사용 가능한 저장부에 대한 정보를 나타낼 수 있다. 예를 들어, 제1 신호(S1)는 복수의 저장부들(SU1, ..., SUk) 중에서 제1 저장부(SU1)가 사용 가능한지 여부를 나타낼 수 있다.
센싱 제어부(546)는 제1 저장부(SU1)가 사용 가능한 것으로 판단된 경우에, 제1 신호(S1)에 기초하여 상기 제1 불량 메모리 셀에 상응하는 제1 불량 셀 정보(FCI1)를 제1 저장부(SU1)에 제공할 수 있다.
제1 저장부(SU1)는 제1 불량 셀 정보(FCI1)를 저장할 수 있다. 예를 들어, 제1 불량 셀 정보(FCI1)는 제1 불량 어드레스를 포함할 수 있다. 저장 블록(548)은 상기 리페어 동작 이후에 메모리 셀 어레이(510)에 액세스할 때 사용되는 리페어 제어 신호(RPCTR)를 발생할 수 있다.
상기 히든 소프트 리페어 동작이 수행된 이후에, 복수의 메모리 셀들(MC) 중에서 하나의 메모리 셀에 대한 액세스(예를 들면, 데이터 기입 또는 데이터 독출) 요청이 발생할 수 있다. 예를 들어, 제1 정상 메모리 셀에 대한 액세스가 요청되는 경우에, 리페어 제어 회로(540b)는 저장부들(SU1, ..., SUk)에 저장된 상기 리페어 정보와 상기 제1 정상 메모리 셀에 대한 제1 어드레스를 비교할 수 있다. 상기 제1 어드레스는 저장부들(SU1, ..., SUk)에 저장되지 않으므로, 리페어 제어 신호(RPCTR)는 정상 액세스 동작을 나타내는 논리 레벨을 가지며, 따라서 상기 제1 어드레스에 기초하여 상기 제1 정상 메모리 셀에 액세스할 수 있다. 다른 예에서, 상기 제1 불량 메모리 셀에 대한 액세스가 요청되는 경우에, 리페어 제어 회로(540b)는 저장부들(SU1, ..., SUk)에 저장된 상기 리페어 정보와 상기 제1 불량 메모리 셀에 대한 제1 불량 어드레스를 비교할 수 있다. 상기 제1 불량 어드레스는 제1 저장부(SU1)에 저장되어 있으므로, 리페어 제어 신호(RPCTR)는 리페어 액세스 동작을 나타내는 논리 레벨을 가지며, 따라서 리페어 제어 신호(RPCTR)에 기초하여 상기 제1 불량 메모리 셀을 대신하여 상기 제1 리던던시 메모리 셀에 액세스할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 8 및 11을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에서는, 복수의 메모리 셀들(MC) 중에서 제1 불량 메모리 셀을 검출한다(단계 S510). 예를 들어, 반도체 메모리 장치(500)는 상기 제1 불량 메모리 셀을 검출하기 위한 에러 검출 회로(560)를 포함하며, 에러 검출 회로(560)는 ECC 회로 또는 BIST 회로일 수 있다.
반도체 메모리 장치(500)가 미리 정해진 제1 동작 모드로 동작하는 동안에 상기 제1 불량 메모리 셀에 대한 리페어 동작을 수행한다(단계 S530). 예를 들어, 상기 제1 동작 모드는 셀프 리프레쉬 모드 또는 오토 리프레쉬 모드와 같은 리프레쉬 모드일 수 있다. 상기 리페어 동작은 히든 리페어 동작일 수 있으며, 특히 히든 하드 리페어 동작 또는 히든 소프트 리페어 동작일 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치(500)의 동작 방법에서는, 리페어 모드가 아닌 상기 제1 동작 모드에서 상기 제1 불량 메모리 셀에 대한 히든 리페어 동작을 수행함으로써, 반도체 메모리 장치(100)가 향상된 데이터 신뢰성 특성을 가질 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 12를 참조하면, 반도체 메모리 장치(800)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 리프레쉬 제어 회로(300), 리페어 제어 회로(310) 및 에러 검출 회로(320)를 포함한다.
상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 12에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(800)의 예가 도시되어 있으나, 실시예에 따라서, 반도체 메모리 장치(800)는 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라서, 반도체 메모리 장치(800)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리페어 동작 및 리프레쉬 동작이 필요한 임의의 반도체 메모리 장치일 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(미도시)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(400)로부터 리프레쉬 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 반도체 메모리 장치(800)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(800)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(800)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 반도체 메모리 장치(200)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(/CKE)를 더 수신할 수 있다.
리프레쉬 제어 회로(300)는 제어 로직(210)의 제어에 따라 리프레쉬 어드레스(REF_ADDR)를 생성하여 로우 어드레스 멀티플렉서(240)에 제공할 수 있다. 리프레쉬 어드레스(REF_ADDR)에 기초하여 복수의 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있다. 에러 검출 회로(320)는 상기 복수의 메모리 셀들 중에서 제1 불량 메모리 셀을 검출할 수 있다. 리페어 제어 회로(310)는 상기 제1 불량 메모리 셀에 대한 리페어 동작을 수행할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치(800)는 리페어 모드에서 상기 제1 불량 메모리 셀에 대한 PPR 동작 및 정상 메모리 셀들에 대한 히든 리프레쉬 동작을 수행함으로써, 향상된 데이터 유지 성능을 가질 수 있다. 또한 반도체 메모리 장치(800)는 리페어 모드가 아닌 제1 동작 모드(예를 들어, 리프레쉬 모드)에서 상기 제1 불량 메모리 셀에 대한 히든 리페어 동작을 수행함으로써, 향상된 데이터 신뢰성 특성을 가질 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 13을 참조하면, 메모리 모듈(1100)은 복수의 반도체 메모리 장치들(1120)을 포함할 수 있다. 실시예에 따라서, 메모리 모듈(1100)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.
메모리 모듈(1100)은 메모리 컨트롤러(미도시)로부터 복수의 신호선들을 통하여 커맨드, 어드레스, 및 데이터를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 반도체 메모리 장치들(1120)에 제공하는 버퍼(1110)를 더 포함할 수 있다.
버퍼(1110)와 반도체 메모리 장치들(1120) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(1110)와 반도체 메모리 장치들(1120) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(1110)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 상기 메모리 컨트롤러는 버퍼(1110)의 로드만을 구동함으로써 메모리 모듈(1100)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(1100)은 보다 많은 수의 반도체 메모리 장치들(1120) 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들(1100)을 포함할 수 있다.
반도체 메모리 장치들(1120) 각각은 도 1, 8 및 12의 반도체 메모리 장치들(100, 500, 800) 중 하나일 수 있다. 반도체 메모리 장치들(1120) 각각은 리페어 모드에서 제1 불량 메모리 셀에 대한 PPR 동작 및 정상 메모리 셀들에 대한 히든 리프레쉬 동작을 수행함으로써, 향상된 데이터 유지 성능을 가질 수 있다. 또한 반도체 메모리 장치들(1120) 각각은 리페어 모드가 아닌 제1 동작 모드(예를 들어, 리프레쉬 모드)에서 제1 불량 메모리 셀에 대한 히든 리페어 동작을 수행함으로써, 향상된 데이터 신뢰성 특성을 가질 수 있다.
한편, 도 1, 8 및 12에서는 리페어 제어 회로, 리프레쉬 제어 회로 및 에러 검출 회로가 반도체 메모리 장치에 포함되는 것으로 도시하였으나, 실시예에 따라서 리페어 제어 회로, 리프레쉬 제어 회로 및/또는 에러 검출 회로의 전부 또는 일부는 버퍼(1110)에 포함되도록 구현될 수도 있다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1200)은 메모리 컨트롤러(1210) 및 메모리 모듈(1220)을 포함할 수 있다.
메모리 컨트롤러(1210)는 커맨드 전송선을 통하여 메모리 모듈(1220)에 커맨드 신호(CMD)를 전송하고, 어드레스 전송선을 통하여 메모리 모듈(1220)에 어드레스 신호(ADDR)를 전송하며, 데이터 전송선을 통하여 메모리 모듈(1220)과 데이터(DQ)를 교환할 수 있다. 메모리 컨트롤러(1210)는 호스트(미도시)의 요청에 기초하여 메모리 모듈(1220)로 데이터를 입력하거나 메모리 모듈(1220)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(1210)는 메모리 모듈(1220)로 어드레스를 입력할 수 있다.
메모리 모듈(1220)은 도 13의 메모리 모듈(1100)일 수 있으며, 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 리페어 모드에서 제1 불량 메모리 셀에 대한 PPR 동작 및 정상 메모리 셀들에 대한 히든 리프레쉬 동작을 수행함으로써, 향상된 데이터 유지 성능을 가질 수 있다. 또한 상기 반도체 메모리 장치들 각각은 리페어 모드가 아닌 제1 동작 모드(예를 들어, 리프레쉬 모드)에서 제1 불량 메모리 셀에 대한 히든 리페어 동작을 수행함으로써, 향상된 데이터 신뢰성 특성을 가질 수 있다.
한편, 도 1, 8 및 12에서는 리페어 제어 회로, 리프레쉬 제어 회로 및 에러 검출 회로가 반도체 메모리 장치에 포함되는 것으로 도시하였으나, 실시예에 따라서 리페어 제어 회로, 리프레쉬 제어 회로 및/또는 에러 검출 회로의 전부 또는 일부는 메모리 컨트롤러(1210)에 포함되도록 구현될 수도 있다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 시스템(1330)을 포함한다. 컴퓨팅 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 시스템(1330)은 복수의 메모리 모듈들(1334) 및 메모리 모듈들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 모듈들(1334)은 적어도 하나의 반도체 메모리 장치를 포함하며, 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다. 메모리 모듈들(1334) 각각은 도 13의 메모리 모듈(1100)일 수 있으며, 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 리페어 모드에서 제1 불량 메모리 셀에 대한 PPR 동작 및 정상 메모리 셀들에 대한 히든 리프레쉬 동작을 수행함으로써, 향상된 데이터 유지 성능을 가질 수 있다. 또한 상기 반도체 메모리 장치들 각각은 리페어 모드가 아닌 제1 동작 모드(예를 들어, 리프레쉬 모드)에서 제1 불량 메모리 셀에 대한 히든 리페어 동작을 수행함으로써, 향상된 데이터 신뢰성 특성을 가질 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이;
    외부에서 수신되는 리페어 커맨드에 기초하여 반도체 메모리 장치를 리페어 모드로 동작시키며, 상기 리페어 모드에서 상기 복수의 메모리 셀들 중에서 제1 불량 메모리 셀에 대한 리페어 동작을 수행하는 리페어 제어 회로; 및
    상기 리페어 모드에서 상기 복수의 메모리 셀들 중에서 상기 제1 불량 메모리 셀을 제외한 정상 메모리 셀들에 대한 리프레쉬 동작을 수행하는 리프레쉬 제어 회로를 포함하고,
    상기 리페어 동작은 상기 반도체 메모리 장치가 패키지된 이후에 수행되는 포스트 패키지 리페어(Post Package Repair; PPR) 동작인 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리프레쉬 동작은 상기 리페어 커맨드를 기초로 발생되는 리페어 개시 신호에 기초하여 내부적으로 수행되는 셀프 리프레쉬 동작인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 리프레쉬 제어 회로는,
    상기 리페어 개시 신호에 기초하여 셀프 리프레쉬 개시 신호를 발생하는 셀프 리프레쉬 검출부;
    상기 리페어 개시 신호 및 상기 셀프 리프레쉬 개시 신호에 기초하여 리프레쉬 주기 제어 신호를 발생하는 리프레쉬 주기 제어부; 및
    상기 리페어 개시 신호 및 상기 리프레쉬 주기 제어 신호에 기초하여 리프레쉬 어드레스를 발생하고, 상기 셀프 리프레쉬 동작의 종료를 나타내는 리프레쉬 종료 신호를 발생하는 리프레쉬 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 리페어 제어 회로는,
    상기 리페어 커맨드에 기초하여 상기 리페어 개시 신호를 발생하는 리페어 개시 신호 발생부;
    상기 리페어 개시 신호 및 상기 리프레쉬 종료 신호에 기초하여 상기 제1 불량 메모리 셀에 대한 상기 리페어 동작을 수행하고, 상기 리페어 동작의 종료를 나타내는 리페어 종료 신호를 발생하는 리페어부; 및
    상기 리페어 개시 신호에 기초하여 상기 리페어 커맨드를 제외한 다른 커맨드들을 차단하고, 상기 리페어 종료 신호에 기초하여 상기 리페어 커맨드를 제외한 다른 커맨드들의 차단을 해제하는 커맨드 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 리프레쉬 동작은 상기 외부에서 수신되는 오토 리프레쉬 커맨드에 기초하여 수행되는 오토 리프레쉬 동작인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 리프레쉬 제어 회로는,
    상기 리페어 커맨드를 기초로 발생되는 리페어 개시 신호 및 상기 오토 리프레쉬 커맨드에 기초하여 리프레쉬 주기 제어 신호를 발생하는 리프레쉬 주기 제어부; 및
    상기 리페어 개시 신호 및 상기 리프레쉬 주기 제어 신호에 기초하여 리프레쉬 어드레스를 발생하는 리프레쉬 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중에서 제1 불량 메모리 셀을 검출하는 에러 검출 회로; 및
    반도체 메모리 장치가 리프레쉬 모드로 동작하는 동안에, 외부에서 수신되는 리페어 커맨드 없이 상기 제1 불량 메모리 셀에 대한 리페어 동작을 수행하는 리페어 제어 회로를 포함하고,
    상기 리페어 동작은 상기 반도체 메모리 장치가 패키지된 이후에 수행되는 포스트 패키지 리페어(Post Package Repair; PPR) 동작인 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 리페어 제어 회로는 복수의 안티 퓨즈들을 포함하고,
    상기 리페어 동작은, 상기 제1 불량 메모리 셀에 대한 액세스 요청이 발생한 경우에 상기 제1 불량 메모리 셀을 대신하여 상기 복수의 리던던시 메모리 셀들 중에서 제1 리던던시 메모리 셀에 액세스 가능하도록, 상기 복수의 안티 퓨즈들 중에서 제1 안티 퓨즈를 프로그램하여 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장하는 하드(hard) 리페어 동작을 나타내는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 리페어 제어 회로는 복수의 안티 퓨즈들을 포함하고,
    상기 리페어 동작은, 상기 제1 불량 메모리 셀에 대한 액세스 요청이 발생한 경우에 상기 제1 불량 메모리 셀을 대신하여 상기 복수의 리던던시 메모리 셀들 중에서 제1 리던던시 메모리 셀에 액세스 가능하도록, 상기 복수의 안티 퓨즈들을 프로그램하지 않고 상기 제1 불량 메모리 셀과 관련된 리페어 정보를 저장하는 소프트(soft) 리페어 동작을 나타내는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 리프레쉬 모드는 셀프 리프레쉬 모드 또는 오토 리프레쉬 모드인 것을 특징으로 하는 반도체 메모리 장치.
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