KR100273293B1 - 리던던트 워드라인의 리프레쉬 구조 - Google Patents

리던던트 워드라인의 리프레쉬 구조 Download PDF

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Abstract

본 발명은 동일한 뱅크내에서 있는 임의의 노말워드라인을 리던던트워드라인으로 리페어할 수 있는 리던던트 워드라인의 리프레쉬 구조에 관한 것이다.
이를 위하여 본 발명은 복수의 메모리블록중에서 어느 특정 블럭에만 리던던트워드라인을 구비하여, 리던던트워드라인을 구비한 블록을 제외한 다른 블록이 억세스될 때, 노말워드라인과 리던던트워드라인을 동시에 구동하여 리프레쉬동작을 수행한다.

Description

리던던트 워드라인의 리프레쉬 구조
본 발명은 반도체메모리의 SDRAM에 관한 것으로서, 특히 리던던트 워드라인을 일정한 뱅크내에 위치시킨 구조에서 효과적으로 리프레쉬동작을 수행할 수 있는 리던던트 워드라인의 리프레쉬 구조(Scheme)에 관한 것이다.
수 많은 미세 셀중에서 한 개라도 결함이 있으면 메모리로서 제구실을 하지 못하고 불량품으로 처리된다. 하지만, 메모리의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 메모리셀 전체를 불량품으로 폐기한다는 것은 Yield(양품의 획득율)를 낮추는 비효율적인 방법이다. 따라서, 셀에 결함이 발생될 경우 미리 메모리내에 설치해 둔 예비 메모리셀을 이용하여 불량셀을 대체시킴으로써 Yield를 높이는 방식을 사용하고 있다.
그리고, 메모리의 고집적화가 진행됨에 따라, 메모리를 4뱅크(Bank)이상의 다수 뱅크구조로 나누고, 나뉘어진 뱅크별로 X-어드레스 프리디코더 또는 제어블럭을 공유하여, 칩면적을 최적화하는 병합된 뱅크구조(MBA : Merged Bank Architecture)가 널리 이용되고 있다.
도 1은 리던던트 워드라인 리프레쉬구조의 블록다이아그램이다.
코어(Core)어레이(10)는 1뱅크구조로서, 상하 2개의 비트라인센스앰프(BLSA)에 의해 서로 구분되는 복수의 메모리블록(BK0-BKn)들로 구성되며, 각 메모리블록(BK0-BKn)은 노말워드라인(NWL)과 리던던트워드라인(RWL)을 모두 가지고 있다.
퓨즈롬 어레이(20)는 상기 복수의 메모리블록(BK0-BKn)들에 각각 대응되는 갯수의 복수의 퓨즈롬들로 구성되며, 각 퓨즈롬에는 리페어(Repair)할 리던던트워드라인(RWL)에 대한 어드레스정보가 프로그래밍되어 있다.
리프레쉬카운터(30)는 리프레쉬 동작시 순차적으로 내부 어드레스를 발생한다.
비교기(40)는 노말동작시에는 외부 어드레스와 상기 퓨즈롬 어레이(20)에 프로그래밍된 어드레스정보와 순차 비교하고, 리프레쉬동작시에는 퓨즈롬 어레이(20)에 프로그래밍된 어드레스정보와 리프레쉬카운터(30)에서 출력된 내부 어드레스를 순차 비교한다. 비교결과, 만약 두 어드레스가 일치(hit)되면 리던던트워드라인 인에이블신호(RWEN)를 액티브시키고, 두 어드레스가 일치하지 않으면(miss되면) 노말워드라인 인에이블신호(NWEN)를 액티브시킨다.
X-어드레스 프리디코더(50)는 노말동작시에는 외부 어드레스(X-어드레스)를 디코딩하고, 리프레쉬동작시에는 리프레쉬카운터(30)에서 출력된 내부어드레스를 디코딩하여, 메모리블록선택신호인 상위코딩신호와 워드라인선택신호인 하위코딩신호를 출력한다.
예를들어, 16M DRAM의 경우, X-어드레스 프리디코더(50)는 입력된 외부 어드레스(A0∼A11)중에서 어드레스(A8∼A11)는 복수의 메모리블록(BK0-BKn)중에서 한 메모리블록을 선택하는데 이용하고, 어드레스(A0∼A7)는 선택된 한 메모리블록내에 있는 256개의 워드라인중에서 하나의 워드라인을 선택하는데 이용한다.
로우디코더 및 워드라인드라이버(60-1∼60-n)는 상기 비교기(40)에서 출력된 노말워드라인 인에이블신호(NWEN)에 의해 동작되어, 상기 X-어드레스 프리디코더(50)에서 출력된 상위코딩신호에 따라 비트라인센스앰프(BLSA)를 인에이블시켜 복수의 메모리블록(BK0-BKn)중에서 하나의 메모리블록을 선택한다.
또한, 로우디코더 및 워드라인드라이버(60-1∼60-n)는 상기 X-어드레스 프리디코더(50)에서 출력된 하위코딩신호에 따라 선택된 블록내의 256개의 워드라인중에서 1개의 워드라인을 구동한다.
리던던트 로우디코더 및 워드라인드라이버(61-1∼61-n)는 상기 비교기(40)에서 출력된 리던던트워드라인 인에이블신호(RWEN)에 의해 동작되어, 상기 X-어드레스 프리디코더(50)에서 출력된 하위코딩신호에 따라 상기 선택된 블록내에 있는 해당 리던던트 워드라인(RWL)을 구동한다.
이와같이 구성된 종래의 리던던트 워드라인 리프레쉬 구조의 동작은 다음과 같다.
① 노말동작의 경우
먼저, X-어드레스프리디코더(50)는 외부 어드레스(X-어드레스)를 디코딩하여 상위 코딩신호와 하위코딩신호를 출력한다.
그리고, 비교기(40)는 입력된 외부어드레스와 퓨즈롬 어레이(20)에 프로그램밍된 어드레스정보와 순차비교하여, 두 어드레스가 일치되면 리던던트워드라인 인에이블신호(RWEN)를 액티브시키고, 두 어드레스가 일치되지 않으면 노말워드라인 인에이블신호(NWEN)를 액티브시킨다.
만약, 비교기(40)에서 노말워드라인 인에이블신호(NWEN)가 액티브되면, 복수의 로우디코더 및 워드라인드라이버(60-1∼60-n)가 동작되고, 동작된 각 로우디코더 및 워드라인드라이버(60-1∼60-n)는 상기 X-어드레스 프리디코더(50)에서 출력된 상위코딩신호에 따라 해당 비트라인센스앰프(BLSA)를 인에이블시켜 복수의 메모리블록(BK0-BKn)중에서 한 메모리블록 예를들면, 메모리블럭(BK0)을 선택한다.
동시에, 로우디코더 및 워드라인드라이버(60-1∼60-n)는 상기 X-어드레스 프리디코더(50)에서 출력된 하위코딩신호에 따라 상기 선택된 메모리블록(BK0)내의 256개의 노말워드라인(NWL)중에서 1개의 노말워드라인(NWL)을 구동한다.
그런데, 상기와 같은 동작중에, 외부어드레스와 퓨즈롬 어레이(20)에 프로그램밍된 어드레스정보가 일치되어 비교기(40)로부터 리던던트워드라인 인에이블신호(RWEN)가 액티브되면, 로우디코더 및 워드라인드라이버(60-1)는 디스에이블되고, 리던던트 로우디코더 및 워드라인드라이버(61-1)가 인에이블된다.
따라서, 리던던트 로우디코더 및 워드라인드라이버(61-1)는 상기 X-어드레스 프리디코더(50)에서 출력된 하위코딩신호에 따라 상기 선택된 메모리블록(BK0)내에 있는 리던던트 워드라인(RWL)을 구동함으로써, 동일 메모리블록(BK0)내에서 노말워드라인(NWL)이 리던던트 워드라인(RWL)으로 대체된다.
즉, 노말동작시는 외부어드레스와 퓨즈롬 어레이(20)에 프로그램밍된 어드레스정보가 불일치하여 노말워드라인 인에이블신호(NWEN)가 액티브되면 노말워드라인(NWL)이 구동되고, 상기 두 어드레스가 일치하여 리던던트워드라인 인에이블신호(RWEN)가 액티브되면 리던던트 워드라인(RWL)이 구동된다.
따라서, 메모리셀에 결함이 발생될 경우 노말워드라인(NWL)을 리던던트 워드라인(RWL)으로 리페어함으로써 불량셀을 대체시킬 수 있게 된다.
② 리프레쉬동작의 경우
리프레쉬명령에 따라 리프레쉬카운터(30)는 순차적으로 내부어드레스를 발생하여 비교기(40)로 제공하고, X-어드레스프리디코더(50)는 상기 리프레쉬카운터(30)에서 출력된 내부어드레스를 디코딩하여 상위 코딩신호와 하위코딩신호를 출력한다.
이때, 비교기(40)는 입력된 내부 어드레스와 퓨즈롬 어레이(20)에 프로그램밍된 어드레스정보와 순차비교하여, 두 어드레스가 일치되면 리던던트워드라인 인에이블신호(RWEN)를 액티브시키고, 두 어드레스가 일치되지 않으면 노말워드라인 인에이블신호(NWEN)를 액티브시킨다.
그리고, X-어드레스프리디코더(50)는 상기 리프레쉬카운터(30)로부터 입력된 내부 어드레스를 디코딩하여 상위 코딩신호와 하위코딩신호를 출력하며, 복수의 로우디코더 및 워드라인드라이버(60-1∼60-n)는 상술한 바와같이, 노말워드라인 인에이블신호(NWEN)에 의해 인에이블되어, 상기 X-어드레스 프리디코더(50)에서 출력된 하위코딩신호에 따라 복수의 메모리블록(BK0-BKn)중에서 하나의 메모리블록을 선택하고, 선택된 메모리블록내에서 하위코딩신호에 따라 노말워드라인(NWL)을 순차 구동하여 리프레쉬동작을 수행한다.
또한, 리던던트 로우디코더 및 워드라인드라이버(61-1) 역시 상술한 바와같이, 리던던트워드라인 인에이블신호(RWEN)에 의해 인에이블되어, 상기 X-어드레스 프리디코더(50)에서 출력된 하위코딩신호에 따라, 선택된 메모리블록내에서 리던던트워드라인(RWL)을 구동하여 리프레쉬동작을 수행한다.
즉, 리프레쉬동작시는 내부 어드레스와 퓨즈롬 어레이(20)에 프로그램밍된 어드레스정보가 불일치하여 노말워드라인 인에이블신호(NWEN)가 액티브되면, 노말워드라인(NWL)이 구동하여 리프레쉬동작을 수행하고, 상기 두 어드레스가 일치하여 리던던트워드라인 인에이블신호(RWEN)가 액티브되면, 리던던트 워드라인(RWL)을 구동하여 리프레쉬동작을 수행한다.
그러나 종래의 리던던트 워드라인의 리프레쉬 구조는 동일한 메모리블록내에서만 리던던트 워드라인의 리페어가 가능하기 때문에, 리던던트 워드라인 또는 퓨즈의 효율이 떨어진다.
따라서, 본 발명의 목적은 동일한 뱅크내에서 있는 임의의 노말워드라인을 리던던트워드라인으로 리페어할 수 있는 리던던트 워드라인의 리프레쉬 구조를 제공하는데 있다.
본 발명의 다른 목적은 각 뱅크별로 리던던트워드라인/노말워드라인을 구별하지 않고 한 번에 리프레쉬 시킬 수 있는 리던던트 워드라인의 리프레쉬 구조를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 복수의 메모리블록중에서 어느 특정 메모리블럭에만 리던던트워드라인을 구비하여, 리던던트워드라인을 구비한 메모리블록을 제외한 다른 메모리블록이 억세스될 때, 노말워드라인과 리던던트워드라인을 동시에 구동하여 리프레쉬동작을 수행한다.
도 1은 종래의 리던던트 워드라인의 리프레쉬 구조의 블럭도.
도 2는 본 발명에 의한 리던던트 워드라인의 리프레쉬 구조의 블록도.
도 3은 도 2에서 노말워드라인 인에이블신호(NWEN)와 리던던트워드라인 인에이블신호(RWEN)의 파형도.
***** 도면의주요부분에대한부호설명*****
20 : 퓨즈롬 어레이 30 : 리프레쉬카운터
50 : X-어드레스 프리디코더
60-1∼60-n : 로우디코더 및 워드라인드라이버
100 : 코어어레이
200 : 어드레스래치 및 비교기
300 : 리던던트 로우디코더 및 워드라인드라이버
도 2는 본 발명에 따른 리던던트 워드라인의 리프레쉬 구조의 블록다이아그램이다.
코어(Core)어레이(100)는 1뱅크로서, 비트라인센스앰프(BLSA)로 구분되는 복수의 메모리블록(BK0-BKn)들로 구성된다. 또한, 복수의 메모리블록(BK0-BKn)들중에서 메모리블록(BK0-BKn-1)은 노말워드라인(NWL)만 존재하고, 메모리블록(BKn)은 노말워드라인(NWL)과 리던던트워드라인(RWL)이 모두 존재한다.
어드레스래치 및 비교기(200)는 특정 메모리블록을 선택하기 위한 어드레스정보가 기저장되어, 리프레쉬동작시 기저장된 어드레스정보와 상기 X-어드레스프리디코더(50)에서 출력된 상위 코딩신호를 비교하여, 두 어드레스가 일치되면 노말워드라인 인에이블신호(NWEN)와 리던던트워드라인 인에이블신호(RWEN)를 동시에 액티브시킨다. 또한, 노말동작시 어드레스래치 및 비교기(200)는 종래와 동일한 동작을 수행한다.
그리고, 노말워드라인(NWL)을 구동하기 위하여, 상기 복수의 메모리블록(BK0-BKn)들에 각각 대응되는 복수의 로우디코더 및 워드라인드라이버(60-1∼60-n)가 구비되며, 리던던트워드라인(RWL)을 구동하기 위하여 상기 메모리블록(BKn)에 대응되어 리던던트 로우디코더 및 워드라인드라이버(300)가 구비된다. 또한, 퓨즈롬 어레이(20), 리프레쉬 카운터(30) 및 X-어드레스 프리디코더(50)의 동작은 종래와 동일하며, 종래와 동일한 부분은 동일한 번호를 부여한다.
이와같이 구성된 본 발명에 따른 리던던트 워드라인의 리프레쉬 구조의 동작은 다음과 같다.
① 노말동작의 경우
어드레스래치 및 비교기(200)는 외부어드레스와 퓨즈롬 어레이(20)에 프로그램밍된 어드레스정보와 순차비교하여, 두 어드레스가 일치되면 리던던트워드라인 인에이블신호(RWEN)를 액티브시키고, 두 어드레스가 일치되지 않으면 노말워드라인 인에이블신호(NWEN)만 액티브시킨다.
먼저, 두 어드레스가 일치되어 어드레스래치 및 비교기(200)로부터 노말워드라인 인에이블신호(NWEN)가 액티브되면, 복수의 로우디코더 및 워드라인드라이버(60-1∼60-n)는 상기 노말워드라인 인에이블신호(NWEN)에 의해 인에이블되어, 상기 X-어드레스 프리디코더(50)에서 출력된 상위코딩신호 및 하위코딩신호에 따라 복수의 메모리블록(BK0-BKn)중에서 한 메모리블록 예를들면, 메모리블럭(BK0)을 선택하고, 그 선택된 메모리블록(BK0)에서 노말워드라인(NWL)을 구동한다.
그런데, 두 어드레스가 일치되지 않아 어드레스래치 및 비교기(200)로부터 리던던트워드라인 인에이블신호(RWEN)가 액티브되면, 리던던트 로우디코더 및 워드라인드라이버(300)는 X-어드레스 프리디코더(50)에서 출력된 하위코딩신호에 따라, 메모리블록(BKn)내에 구비되어 있는 리던던트 워드라인(RWL)을 구동한다.
따라서, 동일한 뱅크내에서, 복수의 메모리블록들(BK0-BKn-1)에 있는 어떤 노말워드라인(NWL)도 메모리블록(BKn)에 있는 리던던트 워드라인(RWL)으로 리페어될 수 있게 된다.
② 리프레쉬동작의 경우
도 3(A)와 같은 리프레쉬명령에 따라 리프레쉬카운터(30)는 순차적으로 내부어드레스를 발생하여 어드레스래치 및 비교기(200)로 제공하고, X-어드레스프리디코더(50)는 상기 리프레쉬카운터(30)에서 출력된 내부어드레스를 디코딩하여 상위 코딩신호와 하위코딩신호를 출력한다.
어드레스래치 및 비교기(200)는 기 저장된 어드레스정보와 상기 X-어드레스프리디코더(50)에서 출력된 상위 코딩신호를 비교하여, 특정 메모리블럭 예를들면 메모리블록(BK0)이 선택되었다고 판단되면, 도 3B 및 도 3C와 같이 노말워드라인 인에이블신호(NWEN)와 리던던트워드라인 인에이블신호(RWEN)를 동시에 액티브시킨다.
따라서, 복수의 로우디코더 및 워드라인드라이버(60-1)에 의해 메모리블록(BK0)내의 노말워드라인(NWL)이 순차 구동되고, 동시에 리던던트 로우디코더 및 워드라인드라이버(300)에 의해 메모리블록(BKn)내의 리던던트워드라인(RWL)이 순차 구동됨으로써 리프레쉬동작이 수행된다.
즉, 본 발명은 특정한 하나의 블록이 선택될 때 노말워드라인(NWL)과 리던던트워드라인(RWL)에 대한 리프레쉬동작을 동시에 수행하며, 각 뱅크별로 리던던트워드라인/노말워드라인을 구별하지 않고 한 번에 리프레쉬 시킬 수 있게 된다.
이때, 특정 메모리블럭을 메모리블록(BK0)로 설정한 것은 설명상 편의를 위한 것으로, 메모리블록(BKn)을 제외한 어떠한 메모리블록(BK0∼BKn-1)도 설정가능하다.
또한, 본 발명은 리던던트워드라인이 속해있는 메모리블록을 제외한 다른 메모리블록이 억세스될 때 리던던트워드라인이 동시에 구동되도록 할 수도 있다.
그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하는 것은 아니며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.
상술한 바와같이, 본 발명은 어느 특정 메모리블럭에만 리던던트워드라인을 구비하여, 리던던트워드라인이 존재하는 메모리블록을 제외한 다른 메모리블록을 억세스하는 경우 노말워드라인과 리던던트워드라인을 동시에 구동함으로써, 리프레쉬사이클을 늘리지 않고도 효과적으로 리던던트워드라인의 리프레쉬를 수행할 수 있는 효과가 있다.
본 발명은 동일한 뱅크내에서 있는 임의의 노말워드라인을 리던던트워드라인으로 리페어할 수 있는 효과가 있다.
또한, 본 발명은 모든 뱅크를 리프레쉬할 때, 각 뱅크별로 리던던트워드라인/노말워드라인을 구별하지 않고 리프레쉬동작을 수행함으로써, 노말워드라인 인에이블신호(NWEN)와 리던던트워드라인 인에이블신호(RWEN)를 모든 뱅크가 공유할 수 있는 효과가 있다.

Claims (4)

  1. 다수의 뱅크와 공유하는 제어블럭을 갖는 메모리구조에서,
    상기 뱅크는 비트라인센스앰프에 의해 서로 구분되는 복수개의 메모리블럭으로 구성되고, 그 복수개의 메모리블럭중에서 노말워드라인과 리던던트워드라인을 갖는 하나의 제1메모리블럭을 구비하여,
    상기 제1메모리블럭을 제외한 다른 메모리블럭이 억세스될 때, 상기 제1메모리블럭의 노말워드라인과 리던던트워드라인을 동시에 구동하여 리프레쉬동작을 수행하는 것을 특징으로 하는 리던던트 워드라인의 리프레쉬 구조.
  2. 다수의 뱅크와 공유하는 제어블럭을 갖는 메모리구조에서,
    상기 뱅크는 비트라인센스앰프에 의해 서로 구분되는 복수개의 메모리블럭으로 구성되고, 그 복수개의 메모리블럭중에서 노말워드라인과 리던던트워드라인을 갖는 임의의 한 개의 메모리블럭을 구비한 코어어레이와;
    상기 복수개의 메모리블럭들에 각각 대응되어, 리페어할 리던던트워드라인에 대한 어드레스정보를 갖는 퓨즈롬어레이와;
    리프레쉬동작시 순차적으로 내부 어드레스를 발생하는 리프레쉬카운터와;
    노말동작시에는 외부 어드레스와 상기 퓨즈롬어레이의 어드레스정보를 순차비교하여, 두 어드레스가 일치하면 리던던트워드라인 인에이블신호를 액티브시키고 다르면 노말워드라인인에이블신호를 액티브시키며, 리프레쉬동작시에는 기저장된 어드레스정보와 X-어드레스프리디코더에서 출력된 상위 코딩신호를 비교하여, 두 어드레스가 일치될 때 노말워드라인 인에이블신호와 리던던트워드라인 인에이블신호를 동시에 액티브시키는 어드레스래치 및 비교기와;
    노말동작시에는 외부 어드레스신호를 디코딩하고, 리프레쉬동작시에는 상기 리프레쉬카운터에서 출력된 내부 어드레스를 디코딩하여 상위코딩신호와 하위코딩신호를 출력하는 X-어드레스프리디코더와;
    상기 상위코딩신호와 어드레스래치 및 비교기의 출력신호에 따라 메모리블럭 선택신호를 출력하고, 상기 하위코딩신호에 따라 메모리블럭의 워드라인을 선택하는 로우디코더 및 워드라인드라이버로 구성된 것을 특징으로 하는 리던던트 워드라인의 리프레쉬 구조.
  3. 제2항에 있어서, 상기 어드레스래치 및 비교기에 기저장된 어드레스는 는 특정 블록이 선택되었는지 알아보기 위한 어드레스인 것을 특징으로 하는 리던던트 워드라인의 리프레쉬 구조.
  4. 제2항에 있어서, 상기 로우디코더 및 워드라인드라이버는 하나의 임의의 메모리블럭만을 구동하기 위하여, 리던던트 로우디코더 및 리던던트워드라인드라이버를 갖는 것을 특징으로 하는 리던던트 워드라인의 리프레쉬 구조.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249466B1 (en) * 2000-03-23 2001-06-19 Cypress Semiconductor Corp. Row redundancy scheme
KR100400312B1 (ko) * 2000-06-28 2003-10-01 주식회사 하이닉스반도체 로오 리페어회로를 가진 반도체 메모리 장치
JP2003068094A (ja) * 2001-08-28 2003-03-07 Mitsubishi Electric Corp フラッシュメモリ
JP2003068071A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体メモリ
KR100465597B1 (ko) * 2001-12-07 2005-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법
JP2003187578A (ja) * 2001-12-19 2003-07-04 Elpida Memory Inc 半導体記憶装置およびリフレッシュ制御方法
KR100819649B1 (ko) * 2001-12-27 2008-04-04 주식회사 하이닉스반도체 반도체 메모리 소자의 로오 어드레스 카운트회로
DE10208611A1 (de) * 2002-02-27 2003-05-22 Infineon Technologies Ag DRAM-Speicherschaltung
KR100479821B1 (ko) * 2002-05-17 2005-03-30 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법
KR100497164B1 (ko) * 2003-04-30 2005-06-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작 방법
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
JP4566621B2 (ja) * 2004-05-14 2010-10-20 富士通セミコンダクター株式会社 半導体メモリ
US7116602B2 (en) * 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
KR100745074B1 (ko) * 2005-12-28 2007-08-01 주식회사 하이닉스반도체 반도체 장치
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
JP2008299927A (ja) * 2007-05-30 2008-12-11 Elpida Memory Inc 半導体記憶装置
US8339880B2 (en) * 2008-02-22 2012-12-25 Hynix Semiconductor Inc. Circuit for controlling redundancy in semiconductor memory apparatus
US9105361B2 (en) 2012-10-31 2015-08-11 Seagate Technology Llc Fault tolerant control line configuration
KR102124987B1 (ko) * 2013-08-14 2020-06-22 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR102088343B1 (ko) * 2014-02-05 2020-03-12 삼성전자주식회사 반도체 메모리 장치
KR20160013624A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 리프레쉬 회로
KR102250622B1 (ko) 2015-01-07 2021-05-11 삼성전자주식회사 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법
KR102329673B1 (ko) 2016-01-25 2021-11-22 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
KR102427893B1 (ko) * 2016-02-22 2022-08-02 에스케이하이닉스 주식회사 리프레쉬방법 및 이를 이용한 반도체장치
KR20190001097A (ko) * 2017-06-26 2019-01-04 에스케이하이닉스 주식회사 어드레스 제어회로 및 이를 포함하는 반도체 장치
CN113918481A (zh) * 2017-07-30 2022-01-11 纽罗布拉德有限公司 一种存储器芯片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463557A (en) * 1992-05-15 1995-10-31 Kabushiki Kaisha Toyoda Jidoshokki Seisakusho Roving machine
TW235363B (ko) * 1993-01-25 1994-12-01 Hitachi Seisakusyo Kk
US5469559A (en) * 1993-07-06 1995-11-21 Dell Usa, L.P. Method and apparatus for refreshing a selected portion of a dynamic random access memory
JP2894170B2 (ja) * 1993-08-18 1999-05-24 日本電気株式会社 メモリ装置

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Publication number Publication date
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