KR100343916B1 - 반도체 메모리의 리던던시 회로 - Google Patents

반도체 메모리의 리던던시 회로 Download PDF

Info

Publication number
KR100343916B1
KR100343916B1 KR1020000013579A KR20000013579A KR100343916B1 KR 100343916 B1 KR100343916 B1 KR 100343916B1 KR 1020000013579 A KR1020000013579 A KR 1020000013579A KR 20000013579 A KR20000013579 A KR 20000013579A KR 100343916 B1 KR100343916 B1 KR 100343916B1
Authority
KR
South Korea
Prior art keywords
mapping
decoder
bank
spare
banks
Prior art date
Application number
KR1020000013579A
Other languages
English (en)
Other versions
KR20000062933A (ko
Inventor
나가이다께시
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20000062933A publication Critical patent/KR20000062933A/ko
Application granted granted Critical
Publication of KR100343916B1 publication Critical patent/KR100343916B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/812—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a reduced amount of fuses

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

반도체 메모리는 동시에 액세스 가능한 8개의 뱅크를 구비하고 각 뱅크 내에는 2개의 고정 스페어 로우 디코더와 2개의 맵핑 스페어 로우 디코더가 배치된다. 고정 퓨즈 셋트는 고정 스페어 로우 디코더에 대응하여 각 뱅크 내에 2개 설치된다. 맵핑 퓨즈 셋트는 맵핑 스페어 로우 디코더에 상관없이 예를 들면 각 뱅크 외에 8개 설치된다. 맵핑 퓨즈 셋트에는 이것을 어느 뱅크 내의 맵핑 스페어 로우 디코더에 대응시키는지를 결정하는 맵핑 데이터가 기억된다.

Description

반도체 메모리의 리던던시 회로{REDUNDANCY CIRCUIT FOR A SEMICONDUCTOR MEMORY}
본 발명은 결함 메모리 셀을 구제하는 리던던시 회로를 구비한 반도체 메모리에 관한 것이다.
일반적으로, 반도체 메모리는 제품의 수율을 향상시키기 위한 리던던시 회로를 구비하고 있다. 리던던시 회로는 메모리 셀 어레이 내(normal cell array)에 결함 메모리 셀이 존재하는 경우에 이 결함 메모리 셀을 스페어 메모리 셀 어레이 내의 리던던시 메모리 셀로 치환하는 기능을 구비한다.
현재, 가장 일반적인 리던던시 회로는 결함 메모리 셀을 구제 단위(치환 단위)로 리던던시 메모리 셀로 치환한다는 방식을 채용하고 있다. 구제 단위란 결함 메모리 셀을 리던던시 메모리 셀로 치환하는 경우에, 이와 동시에 치환되는 메모리 셀의 집합을 의미한다. 구제 단위는 일반적으로 1개 또는 복수의 워드선에 접속되는 메모리 셀로 설정되는 경우(로우 단위)와, 1개 또는 복수의 비트선쌍에 접속되는 메모리 셀로 설정되는 경우(컬럼 단위)가 있다.
복수의 워드선에 접속되는 메모리 셀(복수의 로우)을 구제 단위로 하는 경우에는 예를 들면 이들 복수의 워드선을 하나의 로우 디코더에 접속하고, 결함 메모리 셀을 로우 디코더 단위로 리던던시 메모리 셀로 치환하는 경우가 포함된다. 또한, 복수의 비트선쌍에 접속되는 메모리 셀(복수의 컬럼)을 구제 단위로 하는 경우에는 예를 들면 이들 복수의 비트선쌍을 하나의 I/O(Input/Output)선쌍에 접속하고 결함 메모리 셀을 I/O선쌍 단위로 리던던시 메모리 셀로 치환하는 경우가 포함된다.
또한, 실질적으로 동시에 액세스가 가능한 복수의 뱅크로 구성되는 반도체 메모리의 경우, 하나의 뱅크(일정한 메모리 용량을 갖는 메모리 셀 어레이)를 구제 블럭 단위로 하고 있다. 구제 블럭 단위란 구제 단위마다 치환이 유효한 범위를 의미하고 있다. 즉, 이 경우 결함 메모리 셀은 하나의 구제 블럭 단위 내에서 구제 단위마다 리던던시 메모리 셀로 치환된다. 즉, 하나의 뱅크 내의 결함 메모리 셀은 그 뱅크 내의 리던던시 메모리 셀에서만 치환이 가능하며 다른 뱅크 내의 리던던시 메모리 셀에서는 치환할 수 없다.
결함 메모리 셀을 구제 단위마다 리던던시 메모리 셀로 치환하기 위해서는 결함 메모리 셀을 갖는 구제 단위를 지정하는 어드레스(페일 어드레스)를 미리 어드레스 등록용 메모리(예를 들면, 퓨즈 셋트)에 등록해두고 반도체 메모리의 동작 시에 외부 어드레스 또는 내부 어드레스가 이 페일 어드레스에 일치하는지의 여부를 판단해야만 한다.
따라서, 반도체 메모리(메모리 칩) 내의 복수의 뱅크 각각은 구제 단위의 수와 동일 수의 어드레스 등록용 메모리(페일 어드레스 메모리)를 가지고 있다. 페일 어드레스 메모리는 불휘발성 메모리에 의해 구성된다. 불휘발성 메모리로서는 현재에서는 퓨즈가 주로 이용되고 있다. 이 퓨즈로 구성된 페일 어드레스 메모리는 퓨즈 셋트라고 불리고 있다.
하나의 뱅크 내에서는 구제 단위와 퓨즈 셋트는 일 대 일로 대응하여 배치된다. 즉, 하나의 뱅크 내의 퓨즈 셋트 수는 그 뱅크 내의 구제 단위의 수와 동일해진다.
퓨즈 셋트는 페일 어드레스를 기억하기 위한 복수의 퓨즈 소자를 포함하고 있다. 1개의 퓨즈 소자에는 이 퓨즈 소자를 절단하는지의 여부에 의해 1비트의 데이터를 기억할 수 있다. 따라서, N 비트의 페일 어드레스는 N개의 퓨즈 소자에 의해 기억할 수 있다.
퓨즈 셋트의 구성은 단순하며 페일 어드레스를 퓨즈 셋트에 의해 기억하는 방식은 현재 가장 널리 채용되고 있다.
도 1은 퓨즈 셋트를 구비하는 반도체 메모리의 주요부를 나타내고 있다.
본 예에서는 실질적으로 동시에 액세스가 가능한 복수의 뱅크를 구비하고 구제 블럭 단위가 하나의 뱅크이며, 구제 단위가 하나의 로우 디코더인 것과 같은 반도체 메모리를 대상으로 한다.
메모리 셀 어레이가 8개의 서브 어레이(10)로 구성되며 1개의 뱅크 BANKi(i=0, 1, …, 7) 내에 1개의 서브 어레이(10)가 배치된다. 이 경우, 8개의 뱅크 BANK0, BANK1, …, BANK7은 예를 들면 컬럼 방향으로 인접하여 배치된다. 각 뱅크 BANKi(i=0, 1, …, 7)는 노멀 셀 어레이(11), 스페어 셀 어레이(12), 로우 디코더(13), 고정 스페어 로우 디코더(14) 및 고정 퓨즈 셋트(15)를 포함한다.
노멀 셀 어레이(11)는 예를 들면 512킬로비트의 메모리 용량을 가지며 노멀 셀 어레이(11) 상에는 512개인 워드선(16)과 1024의 비트선쌍이 배치된다. 본 예에서는 로우 디코더(13)는 128개로 설정되며, 1개의 로우 디코더에 4개의 워드선(16)이 접속되는 것으로 한다.
스페어 셀 어레이(12)는 예를 들면, 16킬로비트의 메모리 용량을 가지며 스페어 메모리 셀 어레이(12) 상에는 16개인 스페어 워드선(17)과 1024의 비트선쌍이 배치된다. 또한, 고정 스페어 로우 디코더(14)는 4개로 설정되며 1개의 고정 스페어 로우 디코더에 4개의 스페어 워드선(17)이 접속된다.
컬럼 디코더(19)는 8개의 뱅크 BANK0, BANK1, …, BANK7 중 가장 끝의 뱅크BANK7에 인접하여 배치된다. 컬럼 셀렉트선(CSL ; 18)은 8개의 뱅크 BANK0, BANK1, …, BANK7에 공통으로 되어 있으며 뱅크 BANK0, BANK1, …BANK7 상에 배치된다. 컬럼 셀렉트선(18)은 컬럼 디코더(19)로부터 뱅크 BANK0측으로 향하여 연장되고 있다.
본 예에서는 1개의 뱅크를 구제 블럭 단위, 1개의 로우 디코더(4개의 워드선)를 구제 단위로 하고, 1개의 뱅크 내에 4개의 고정 스페어 로우 디코더를 설치하고 있다. 이 때문에, 1개의 뱅크 내에서는 최대 4개의 로우 디코더를 고정 스페어 로우 디코더로 치환할 수 있다.
즉, 노멀 셀 어레이(11) 내에 결함 메모리 셀이 포함되며, 또한, 128개의 로우 디코더 중 결함 메모리 셀로 이어지는 로우 디코더(결함 로우 디코더)가 4개 이내일 때에는 이 결함 로우 디코더를 고정 스페어 로우 디코더로 치환할 수 있다. 그 결과, 반도체 메모리의 불량률이 저감되며 제품의 수율(양품율)이 향상된다.
각 뱅크 BANKi(i=0, 1, …, 7) 내에는 4개의 고정 스페어 로우 디코더(14)에 대응하여, 4개의 고정 퓨즈 셋트(15)가 설치되어 있다. 각 고정 퓨즈 셋트는 하나의 페일 어드레스를 기억할 수 있게 되어 있다.
각 고정 퓨즈 셋트에는 입력 어드레스(외부 어드레스 또는 내부 어드레스)가 입력되며 예를 들면 모든 고정 퓨즈 셋트에서 입력 어드레스와 페일 어드레스가 불일치할 때에 로우 디코더(13)가 활성 상태(DISABLEF="1"), 모든 고정 스페어 로우 디코더(14)가 불활성 상태가 된다.
또한, 적어도 하나의 고정 퓨즈 셋트에서 입력 어드레스와 페일 어드레스가일치할 때에 로우 디코더(13)가 불활성 상태(DISABLEF="0"), 적어도 하나의 고정 퓨즈 셋트에 대응하는 고정 스페어 로우 디코더가 활성 상태가 된다.
도 2는 뱅크 내의 고정 퓨즈 셋트의 예를 나타내고 있다.
본 예에서는 도 1의 4개의 고정 스페어 로우 디코더(14)는 4개의 고정 퓨즈 셋트(15)에 대응하고 있다. 따라서, 도 1의 예와 같이 반도체 메모리가 8개의 뱅크로 구성되는 경우 고정 스페어 로우 디코더 및 고정 퓨즈 셋트는 반도체 메모리(메모리 칩) 내에 32(=4×8)개 설치된다.
그런데, 도 1의 예와 같이, 1개의 뱅크 내에 128(27)개의 로우 디코더가 존재하는 경우, 이들 128개의 로우 디코더 중 1개를 지정하기 위해서는 7비트의 어드레스 신호 A0, A1, …, A6이 필요하다. 따라서, 페일 어드레스를 기억하기 위해서는 적어도 7개의 퓨즈 유닛(퓨즈 소자 ; 20)이 필요해진다.
본 예에서는 고정 퓨즈 셋트(15)를 사용하는지의 여부를 결정하기 위한 인에이블 퓨즈로서의 퓨즈 유닛(퓨즈 소자 ; 20')을 1개 설치하고 있기 때문에, 1개의 고정 퓨즈 셋트(15) 내에는 합계 8개의 퓨즈 유닛(20, 20')이 배치된다.
또, 1개의 퓨즈 유닛은 도 3에 도시한 바와 같이 p 채널 MOS 트랜지스터 Qp, n 채널 MOS 트랜지스터 Qn 및 퓨즈 소자 FUSE로 구성된다. 퓨즈 유닛의 출력 신호는 퓨즈 소자 FUSE가 절단되어 있는 경우에 "1"이 되며 절단되어 있지 않은 경우에 "0"이 된다.
페일 어드레스를 기억하는 7개의 퓨즈 유닛(20)의 출력 신호는 페일 어드레스 코인시던스 디텍터(21) 내의 비교기(22)에 입력된다. 비교기(22)에서는 입력 어드레스 A0, A1, …, A6과 퓨즈 유닛(20)의 출력 신호(페일 어드레스)와의 비교가 행해진다. 비교기(22)는 예를 들면, 배타적 NOR 회로로 구성되며 양자가 일치하는 경우에 "1"을 출력한다.
비교기(22)의 출력 신호 및 퓨즈 유닛(20')의 출력 신호는 AND 회로(페일 어드레스 코인시던스 디텍터 : 23)에 입력된다. 퓨즈 유닛(인에이블 퓨즈 ; 20')의 출력 신호는 그 퓨즈 유닛(20')을 포함하는 고정 퓨즈 셋트(15)를 사용하는 경우에는 "1", 사용하지 않은 경우에는 "0"으로 설정된다.
따라서, 고정 퓨즈 셋트(15)를 사용하고 또한 입력 어드레스와 페일 어드레스가 일치하고 있는 경우에는 AND 회로(페일 어드레스 코인시던스 디텍터 : 23)의 출력 신호가 "1"이 되며 고정 스페어 로우 디코더가 활성화된다. 이 때, NOR 회로(24)의 출력 신호 DISABLE F는 "0"이 되며 로우 디코더는 비활성화된다. 또한, 4개의 고정 퓨즈 셋트(15)의 출력 신호 모두가 "0"일 때, NOR 회로(24)의 출력 신호 DISABLE F는 "1"이 되기 때문에 로우 디코더는 활성화된다.
도 4는 뱅크 내의 서브 어레이와 그 근방의 예를 나타내고 있다.
각 뱅크 내에는 감지 증폭기(25) 및 컬럼 셀렉트 스위치(26)가 배치된다. 감지 증폭기(25)에는 비트선쌍 BL, bBL이 접속된다. 본 예에서는 감지 증폭기(25)의 한쪽에만 비트선쌍 BL, bBL이 접속되는 경우를 나타냈지만 감지 증폭기(25)의 양측에 비트선쌍 BL, bBL이 접속되어 있어도 상관없다.
워드선 WL에는 메모리 셀 MC가 접속되며 스페어 워드선 SWL에는 스페어 셀(리던던시 메모리 셀) SC가 접속된다. 비트선쌍 BL, bBL은 감지 증폭기(25) 및 컬럼 셀렉트 스위치(26)를 통하여 데이터선쌍(DQ선쌍) DQ, bDQ에 접속된다.
컬럼 셀렉트선 CSL은 컬럼 셀렉트 스위치(26)에 접속된다. 컬럼 셀렉트선 CSL은 도 1의 참조 부호 18로 나타낸 바와 같이, 복수의 뱅크에 공통으로 설치되어 있다. 컬럼 어드레스 신호는 컬럼 디코더에 의해 디코드되며 그 디코드 결과가 컬럼 셀렉트선 CSL을 경유하여 컬럼 셀렉트 스위치(26)에 전해진다.
다음에, 반도체 메모리(메모리 칩) 내의 고정 퓨즈 셋트(퓨즈 소자) 수와 이 고정 퓨즈 셋트에 의해 구제할 수 있는 구제 단위 수와의 관계에 대하여 검토한다.
본 예에서는 실질적으로 동시에 액세스가 가능한 복수의 뱅크를 가지는 반도체 메모리를 대상으로 한다. 우선, 전제 조건으로서 구제 블럭 단위를 1개의 뱅크로 하고, 반도체 메모리 내에 2M(M은 자연수)개의 구제 블럭 단위가 배치되는 것이라고 가정한다. 또한, 1개의 구제 블럭 단위 내에는 N(N은 자연수)비트의 어드레스에서 지정되는 2N개의 구제 단위(예를 들면, 로우 디코더)가 배치되며 또한 S(S는 자연수)개의 리던던시 구제 단위(예를 들면, 고정 스페어 로우 디코더)가 배치되는 것으로 한다.
여기서, 1개의 구제 블럭 단위 내의 퓨즈의 수에 대하여 검토한다.
예를 들면, 2N개의 구제 단위 중 1개가 불량(페일)인 경우 이 1개의 불량의 구제 단위를, S개의 리던던시 구제 단위 중 1개로 치환해야만 한다. 그리고, 이러한 치환을 지정하기 위하여 필요한 퓨즈의 수는 퓨즈 셋트를 사용하는지의 여부를결정하는 1개의 인에이블 퓨즈와, N비트의 어드레스(페일 어드레스)를 기억하기 위한 N개인 퓨즈의 합계 (N+1)개가 된다.
따라서, 리던던시 치환 데이터를 기억하는 하나의 퓨즈 셋트 내에는 (N+1)개인 퓨즈가 배치된다.
또한, 리던던시 구제 단위가 S개 존재하기 때문에, 이에 대응하여 설치되는 퓨즈 셋트도 S개 필요하며 결과로서 1개의 구제 블럭 단위 내에는 합계 (N+1)×S개인 퓨즈가 배치된다.
그리고, 반도체 메모리(메모리 칩) 내에는 2M개의 구제 블럭 단위가 배치되기 때문에, 반도체 메모리 내의 리던던시용 퓨즈의 총수는 (N+1)×S×2M개가 된다.
이러한 구성의 반도체 메모리에서는 1개의 구제 블럭 단위 내의 S개의 구제 단위 내에 각각 적어도 하나의 결함 메모리 셀이 발생한 경우에 대응할 수 있다. 즉, 1개의 구제 블럭 단위 내에서는 결함 메모리 셀을 포함하는 구제 단위가 S 개 이내이면 반도체 메모리의 구제가 가능해지는 반면 결함 메모리 셀을 포함하는 구제 단위가 S개를 넘으면 반도체 메모리의 구제가 불가능해진다.
따라서, 반도체 메모리(메모리 칩)로서는 결함 메모리 셀을 포함하는 구제 단위가 S×2M개 이내인 경우에는 리던던시 회로에 의한 결함 메모리 셀로부터 리던던시 메모리 셀로의 치환이 가능해진다. 단지, 하나의 구제 블럭 단위 내에서는 결함 메모리 셀을 포함하는 구제 단위가 S개 이내인 것이 필요하다.
이상을 통합하면, 다음과 같아진다.
① 칩 내의 리던던시용 퓨즈의 총수 : (N+1)×S×2M
② 칩 내의 리던던시 구제 단위의 총수 : S×2M
③ 칩 내의 퓨즈 셋트의 총수 : S×2M
④ 칩 내에서 치환 가능한 구제 단위수 : S×2M(단지, 구제 단위 블럭 내에서 치환 가능한 구제 단위의 최대수는 S개)
⑤ 칩 내의 구제 블럭 단위의 총수 : 2M
그런데, 최근에는 복수의 뱅크를 가지고 각 뱅크가 동시에 활성화되며 각 뱅크에 대하여 동시에 판독/기록 동작을 행할 수 있는 것과 같은 사양의 반도체 메모리가 주류가 되고 있다.
이러한 사양의 반도체 메모리에 대하여 제품의 수율을 향상시키기 위해서는 반도체 메모리의 구제 효율을 올리면 좋다. 또한, 반도체 메모리의 구제 효율의 향상은 각 뱅크(각 구제 블럭 단위) 내의 리던던시 구제 단위의 수를 늘림으로써 달성할 수 있다.
그러나, 구제 단위의 수를 늘리면 이에 대응하여 설치되는 퓨즈 셋트 수도 증가하고, 칩 내에서의 리던던시 회로의 점유 면적이 증가한다. 따라서, 반도체 메모리 회로(리던던시 회로를 제외한다)의 배치에 대하여 칩 내의 면적 효율이 저하하고 칩 사이즈가 커지는 등의 문제가 생긴다. 특히, 칩 내의 결함 메모리 셀의 통계적 분포가 1개의 뱅크(구제 단위)에 편중되는 경우에 구제 효율을 올리고자 하면 1개의 뱅크 내에 매우 많은 구제 단위 및 퓨즈 셋트를 설치해야만 하며 면적 효율의 저하나 칩 사이즈의 증대는 현저해진다.
또한, 구제 단위 및 퓨즈 셋트 수는 칩 내의 뱅크(구제 블럭 단위) 수에 비례한다. 이 때문에, 충분한 구제 효율을 유지하면서 칩 내의 뱅크수를 늘리면 구제 단위 및 퓨즈 셋트의 수도 증가하고 또한 면적 효율이 저하하고 칩 사이즈가 증대한다.
또한, 퓨즈(퓨즈 셋트) 수가 많아지면 반도체 메모리의 테스트 후 결함 메모리 셀을 포함하는 구제 단위를 지정하는 페일 어드레스를 레이저에 의한 퓨즈의 절단에 의해 등록할 때, 퓨즈가 정확한 절단에 실패하고 리던던시 회로에 의한 치환이 불가능해지는 경우가 있다. 이것으로는 제품의 수율 향상은 기대할 수 없다.
본 발명은 상기 결점을 해결하기 위하여 이루어진 것으로, 그 목적은 적은 메모리 용량의 페일 어드레스 메모리(예를 들면, 퓨즈 셋트)에 의해 높은 구제 효율을 얻을 수 있는 신규인 리던던시 회로를 가지는 반도체 메모리를 제공하는데 있다.
본 발명의 반도체 메모리는 노멀 디코더와, 노멀 디코더를 구제하기 위한 고정 스페어 디코더와, 고정 스페어 디코더에 관련지어서 배치되는 고정 메모리와, 노멀 디코더를 구제하기 위한 맵핑 스페어 디코더와, 맵핑 스페어 디코더에 관련짓지 않고 배치되며 맵핑 데이터가 기억되는 맵핑 메모리를 구비한다. 그리고, 고정 메모리에 노멀 디코더를 지정하는 페일 어드레스가 등록되는 경우, 노멀 디코더는고정 스페어 디코더로 치환된다. 또한, 맵핑 메모리에 페일 어드레스가 등록되며 또한 맵핑 데이터가 맵핑 스페어 디코더를 지정하는 경우, 노멀 디코더는 맵핑 스페어 디코더로 치환된다.
본 발명의 반도체 메모리는 복수의 뱅크와, 복수의 뱅크 외에 맵핑 스페어 디코더에 관련짓지 않고 배치되며, 맵핑 데이터가 등록되는 맵핑 메모리를 구비한다. 또한, 각 뱅크는 노멀 디코더와, 노멀 디코더를 구제하기 위한 고정 스페어 디코더와, 고정 스페어 디코더에 관련지어서 배치되는 고정 메모리와, 노멀 디코더를 구제하기 위한 맵핑 스페어 디코더를 구비한다. 그리고, 맵핑 데이터는 맵핑 메모리를 복수의 뱅크 1개 내의 맵핑 스페어 디코더에 관련짓는 역할을 완수한다. 또한, 맵핑 메모리에 복수의 뱅크 중 1개 내의 노멀 디코더를 지정하는 페일 어드레스가 등록되는 경우, 노멀 디코더는 맵핑 메모리에 관련지어진 복수의 뱅크 중 1개 내의 맵핑 스페어 디코더로 치환된다.
본 발명의 반도체 메모리는 복수의 뱅크와, 복수의 뱅크 외에, 맵핑 스페어 디코더에 관련짓지 않고 배치되며, 맵핑 데이터가 등록되는 적어도 하나의 맵핑 메모리를 구비한다. 또한, 각 뱅크는 노멀 디코더와, 노멀 디코더를 구제하기 위한 고정 스페어 디코더와, 고정 스페어 디코더에 관련지어서 배치되는 고정 메모리와, 노멀 디코더를 구제하기 위한 적어도 하나의 맵핑 스페어 디코더를 구비한다. 그리고, 적어도 하나의 맵핑 메모리는 그에 등록되는 맵핑 데이터에 의해 적어도 하나의 맵핑 스페어 디코더에 관련지어진다. 또한, 복수의 뱅크의 수를 2M(M은 자연수)으로 하고 적어도 하나의 맵핑 스페어 디코더의 수를 S1(S1은 자연수)로 하고 적어도 하나의 맵핑 메모리의 수를 L로 한 경우에 1≤L≤2M×S1을 만족한다.
본 발명의 반도체 메모리는 복수의 뱅크와, 복수의 뱅크 외에 맵핑 스페어 디코더에 관련짓지 않고 배치되며, 맵핑 데이터가 등록되는 맵핑 메모리를 구비한다. 또한 각 뱅크는 노멀 디코더와, 노멀 디코더를 구제하기 위한 맵핑 스페어 디코더를 구비한다. 그리고, 맵핑 데이터는 맵핑 메모리를 복수의 뱅크 중의 1개 내의 맵핑 스페어 디코더에 관련짓는 역할을 완수한다. 또한, 맵핑 메모리에 복수의 뱅크 중 1개 내의 노멀 디코더를 지정하는 페일 어드레스가 등록되는 경우, 노멀 디코더는 맵핑 메모리에 관련지어진 복수의 뱅크 중 1개 내의 맵핑 스페어 디코더로 치환된다.
본 발명의 반도체 메모리는 복수의 뱅크와, 복수의 뱅크 외에 맵핑 스페어 디코더에 관련짓지 않고 배치되며, 맵핑 데이터가 등록되는 적어도 하나의 맵핑 메모리를 구비한다. 또한, 각 뱅크는 노멀 디코더와, 노멀 디코더를 구제하기 위한 적어도 하나의 맵핑 스페어 디코더를 구비한다. 그리고, 적어도 하나의 맵핑 메모리는 그에 등록되는 맵핑 데이터에 의해 적어도 하나의 맵핑 스페어 디코더에 관련지어진다. 또한, 복수의 뱅크 s의 수를 2M(M은 자연수)으로 하고, 적어도 하나의 맵핑 스페어 디코더의 수를 S1(S1은 자연수)로 하고 적어도 하나의 맵핑 메모리의 수를 L로 한 경우에,
1≤L≤2M×S1
을 만족한다.
도 1은 종래의 반도체 메모리를 나타낸 도면.
도 2는 도 1의 고정 퓨즈 셋트의 예를 나타낸 도면.
도 3은 도 2의 퓨즈 유닛의 예를 나타낸 도면.
도 4는 도 1의 서브 어레이 및 그 근방을 나타낸 도면.
도 5는 본 발명의 반도체 메모리의 제1예를 나타낸 도면.
도 6은 도 5의 맵핑 퓨즈 셋트의 제1예를 나타낸 도면.
도 7은 도 6의 디코더의 예를 나타낸 도면.
도 8은 도 5의 맵핑 퓨즈 셋트의 제2예를 나타낸 도면.
도 9는 도 8의 디코더의 예를 나타낸 도면.
도 10은 도 5의 고정 퓨즈 셋트의 예를 나타낸 도면.
도 11은 본 발명의 반도체 메모리의 제2예를 나타낸 도면.
도 12는 도 11의 맵핑 퓨즈 셋트의 제1예를 나타낸 도면.
도 13은 도 12의 디코더의 예를 나타낸 도면.
도 14는 도 11의 맵핑 퓨즈 셋트의 제2예를 나타낸 도면.
도 15는 도 14의 디코더의 예를 나타낸 도면.
＜도면의 주요 부분에 대한 부호의 설명＞
14M: 맵핑 스페어 로우 디코더(mapping spare low decoder)
15M: 맵핑 퓨즈 세트(mapping fuse set)
19: 칼럼 디코더
23M: AND 회로
20MA: 퓨즈 유닛
24: NOR 회로
27: 디코더
28: NOR 회로
29: AND 회로
30: AND 회로
31: AND 회로
32: AND 회로
33: AND 회로
이하, 도면을 참조하면서 본 발명의 반도체 메모리에 대하여 상세하게 설명한다.
도 5는 본 발명의 반도체 메모리의 제1예의 주요부를 나타내고 있다.
본 예에서는 예를 들면, 실질적으로 동시(다소 어긋남은 포함한다)에 액세스 가능한 복수의 뱅크를 구비하고 구제 블럭 단위가 하나의 뱅크이며 구제 단위가 로우 디코더인 것과 같은 반도체 메모리를 대상으로 한다. 본 예에서는 메모리 셀 어레이가 8개의 서브 어레이(10)로 구성되며 1개의 뱅크 BANKi(i=0, 1, …, 7) 내에 1개의 서브 어레이(10)가 배치된다. 따라서, 반도체 메모리(메모리 칩) 내에는 8개의 뱅크 BANK0, BANK1, …, BANK7이 배치되며, 이들 뱅크 BANK0, BANK1, …, BANK7은 예를 들면 컬럼 방향으로 인접하여 배치된다.
또, 본 예에서는 1개의 뱅크 BANKi(i=0, 1, …, 7) 내에 1개의 서브 어레이(10)를 배치하였지만, 당연히 하나의 뱅크 BANKi(i=0, 1, …, 7) 내에 복수의 서브 어레이를 배치하여도 상관없다.
각 뱅크 BANKi(i=0, 1, …, 7)는 노멀 셀 어레이(11), 스페어 셀 어레이(12), 로우 디코더(13), 고정 스페어 로우 디코더(14F), 맵핑 스페어 로우 디코더(14M) 및 고정 퓨즈 셋트(15F)를 포함하고 있다.
노멀 셀 어레이(11)는 예를 들면, 512킬로비트의 메모리 용량을 가지며 노멀 셀 어레이(11) 상에는 512개의 워드선(16)과 1024의 비트선쌍이 배치된다. 본 예에서는 로우 디코더(13)는 128개로 설정하고, 1개의 로우 디코더에 4개의 워드선(16)이 접속되는 것으로 한다. 또, 1개의 로우 디코더에 접속되는 워드선의 수는 1개나 또는 복수개라도 좋다.
스페어 셀 어레이(12)는 예를 들면, 16킬로비트의 메모리 용량을 가지며 스페어 메모리 셀 어레이(12) 상에는 16개의 스페어 워드선(17)과 1024의 비트선쌍이 배치된다. 또한, 고정 스페어 로우 디코더(14F)는 2개로 설정되며 1개의 고정 스페어 로우 디코더에 4개의 스페어 워드선(17)이 접속된다. 또한, 맵핑 스페어 로우 디코더(14M)도 2개로 설정되며, 1개의 맵핑 스페어 로우 디코더에 4개의 스페어 워드선(17)이 접속된다.
또, 하나의 스페어 로우 디코더(고정 또는 맵핑)에 접속되는 워드선의 갯수는 1개의 로우 디코더에 접속되는 워드선의 갯수와 동일하게 설정된다.
컬럼 디코더(19)는 8개의 뱅크 BANK0, BANK1, …, BANK7 중의 가장 끝에 위치하는 뱅크 BANK7에 인접하여 배치된다. 컬럼 셀렉트선(CSL ; 18)은 8개의 뱅크 BANK0, BANK1, …, BANK7에 공통이 되고 있으며, 뱅크 BANK0, BANK1, …, BANK7 상에 배치된다. 컬럼 셀렉트선(CSL ; 18)은 컬럼 디코더(19)로부터 뱅크 BANK0측으로 향하여 연장되어 있다.
본 예에서는 1개의 로우 디코더(4개의 워드선)를 구제 단위로 하고 예를 들면, 도 1에 도시하는 종래예와 마찬가지로 1개의 뱅크(구제 블럭 단위) BANKi(i=0, 1, …, 7) 내에 4개의 스페어 로우 디코더를 설치하고 있다. 단지, 본 예에서는 이 4개의 스페어 로우 디코더 중 2개를 고정 스페어 로우 디코더(14F)로 하고 나머지 2개를 맵핑 스페어 로우 디코더(14M)로 하고 있다.
고정 스페어 로우 디코더(14F)는 종래의 고정 스페어 로우 디코더와 마찬가지의 기능을 가진다. 즉, 하나의 뱅크 BANKi(i=0, 1, …, 7) 내의 2개의 고정 스페어 로우 디코더(14F)는 그 뱅크 BANKi 내의 2개의 로우 디코더에 치환할 수 있다.
각 뱅크 BANKi(i=0, 1, …, 7) 내에는 2개의 고정 스페어 로우 디코더(14F)에 대응하여 2개의 고정 퓨즈 셋트(15F)가 설치되어 있다. 각 고정 퓨즈 셋트는 1개의 페일 어드레스를 기억할 수 있다.
각 고정 퓨즈 셋트에는 로우 어드레스가 입력된다. 1개의 뱅크 내의 모든 고정 퓨즈 셋트에 있어서 로우 어드레스와 페일 어드레스가 불일치일 때에는 그 뱅크 내의 로우 디코더(13)가 활성 상태(DISABLE F="1"), 고정 스페어 로우 디코더(14F)가 불활성 상태가 된다.
또한, 1개의 뱅크 내 중 적어도 하나의 고정 퓨즈 셋트에서 로우 어드레스와 페일 어드레스가 일치할 때에는 그 뱅크 내의 로우 디코더(13)가 불활성 상태(DISABLE F="0"), 적어도 하나의 고정 퓨즈 셋트에 대응하는 고정 스페어 로우 디코더가 활성 상태가 된다.
맵핑 스페어 로우 디코더(14M)는 종래의 고정 스페어 로우 디코더와는 다른 기능을 가진다. 즉, 1개의 뱅크 내의 맵핑 스페어 로우 디코더(14M)에 대응하는 맵핑 퓨즈 셋트(15M)가 존재하는 경우에는 맵핑 스페어 로우 디코더(14M)는 그 뱅크 내의 로우 디코더(13)로 치환할 수 있다.
또한, 예를 들면 복수 뱅크의 동시 액세스가 아닌 1개의 뱅크만을 액세스하는 것과 같은 경우에는 맵핑 퓨즈 셋트(15M)에 의해 1개의 뱅크 내의 로우 디코더를 그 뱅크와는 다른 뱅크 내의 맵핑 스페어 로우 디코더로 치환할 수 있다.
본 예에서는 맵핑 스페어 로우 디코더(14M)는 1개의 뱅크 내에 2개 설치하고 있다. 따라서, 반도체 메모리(메모리 칩) 내에는 16개(2개×8뱅크)의 맵핑 스페어 로우 디코더(14M)가 존재하게 된다.
그리고, 고정 스페어 로우 디코더에 대응하여 고정 퓨즈 셋트가 설치되도록 맵핑 스페어 로우 디코더(14M)에 대해서는 맵핑 퓨즈 셋트(15M)가 설치되어 있다.
단지, 맵핑 퓨즈 셋트(15M)는 고정 퓨즈 셋트(15F)와는 달리 맵핑 스페어 로우 디코더(14M)에 대응하여 설치되지 않는다. 즉, 맵핑 퓨즈 셋트(15M)와 맵핑 스페어 로우 디코더(14M)의 대응 관계가 한정되지는 않는다.
따라서, 맵핑 퓨즈 셋트(15M)는 뱅크의 외부에 배치되며 그 수는 최대 16개, 최소 1개가 된다. 맵핑 퓨즈 셋트(15M)의 최대수가 16개인 이유는 맵핑 스페어 로우 디코더(14M)가 16개이기 때문이다.
본 예에서는 맵핑 퓨즈 셋트(15M)를 8개 설치하고 있다. 단지, 맵핑 퓨즈 셋트(15M)가 8개 존재하는 것과, 뱅크 BANK0, BANK1, …, BANK7이 8개 존재하는 것과는 아무 상관도 없다.
16개의 맵핑 스페어 로우 디코더(14M)에 대응하여 16개의 신호선(버스) BANK SELECT 0A, BANK SELECT 0B, BANK SELECT 1A, BANK SELECT 1B, BANK SELECT 2A, BANK SELECT 2B, BANK SELECT 3A, BANK SELECT 3B, BANK SELECT 4A, BANK SELECT4B, BANK SELECT 5A, BANK SELECT 5B, BANK SELECT 6A, BANK SELECT 6B, BANK SELECT 7A, BANK SELECT 7B가 설치된다.
그리고, 예를 들면, 신호선 BANK SELECT 0A는 뱅크 BANK0 내의 2개의 맵핑 스페어 로우 디코더(14M) 한쪽에 접속되며, 신호선 BANK SELECT 0B는 뱅크 BANK0 내의 2개의 맵핑 스페어 로우 디코더(14M)의 다른쪽에 접속된다. 이와 같이, 신호선 BANK SELECT iA(i=0, 1, …, 7)는 뱅크 BANKi 내의 2개의 맵핑 스페어 로우 디코더(14M) 한쪽에 접속되며, 신호선 BANK SELECT iB는 뱅크 BANKi 내의 2개의 맵핑 스페어 로우 디코더(14M)의 다른쪽에 접속된다.
각 맵핑 퓨즈 셋트(15M)에서는 각각 16개의 출력선이 도출되고, 이 16개의 출력선은 이에 대응하는 16개의 신호선 BANK SELECT iA, BANK SELECT iB(i=0, 11, …, 7)에 접속된다. 본 예에서는 각 맵핑 퓨즈 셋트 15M의 소정의 1개의 출력선은 소정의 1개의 신호선에 공통으로 접속되며, 소위 "wired OR logic"을 구성하고 있다. 즉, 서로 공통 접속되는 8개의 맵핑 퓨즈 셋트(15M)의 8개의 출력선의 값을 ORed한 결과가 공통의 1개의 신호선의 값이 된다.
각 맵핑 퓨즈 셋트(15M)에는 입력 어드레스(뱅크 어드레스 신호 및 로우 어드레스 신호)가 입력된다. 이 입력 어드레스에 일치하는 페일 어드레스를 가지는 1개의 맵핑 퓨즈 셋트는 16개의 신호선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7) 중 1개를 활성 상태("1")로 한다. 각 신호선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7)는 "wired OR logic"을 구성하고 있기 때문에, 하나의 출력선이 "1"이 되면, 이에 이어지는 1개의 신호선이 "1"이 된다.
따라서, 활성 상태의 신호선에 대응하는 뱅크 즉 입력 어드레스에 의해 지정되는 뱅크 내의 맵핑 스페어 로우 디코더가 활성화되며, 그 뱅크 내의 불량 로우 디코더가 그 뱅크 내의 맵핑 스페어 로우 디코더로 치환된다. .
이 때, 활성 상태의 신호선에 대응하는 뱅크 내의 로우 디코더가 불활성 상태(DISABLE M="0")가 된다. 또한, 비활성 상태의 뱅크 즉 입력 어드레스에 의해 지정되는 뱅크 이외의 뱅크에서는 로우 디코더가 활성 상태(DISABLE M="1")가 되며 맵핑 스페어 로우 디코더가 비활성 상태가 된다.
한편, 입력 어드레스에 일치하는 페일 어드레스를 가지는 맵핑 퓨즈 셋트가 존재하지 않을 때는 모든 뱅크의 로우 디코더가 활성 상태(DISABLE M="1")가 되며 맵핑 스페어 로우 디코더가 비활성 상태가 된다. 본 예에서는 1개의 뱅크 내에 2개의 맵핑 스페어 로우 디코더를 배치하고 있기 때문에, 그 뱅크 내의 로우 디코더를 최대 2개까지 그 뱅크 내의 맵핑 스페어 로우 디코더로 치환할 수 있다. 그러나, 맵핑 퓨즈 셋트는 맵핑 스페어 로우 디코더에 대응하여 설치되지 않는다. 이 때문에, 각 맵핑 퓨즈 셋트에는 이것이 어느 뱅크의 어느 맵핑 스페어 로우 디코더에 대응하는지를 나타내는 맵핑 데이터를 포함시킬 필요가 있다.
도 6은 도 5의 맵핑 퓨즈 셋트의 제1예를 나타내고 있다.
본 예에서는 반도체 메모리가 8개의 뱅크로 구성되며 1개의 뱅크 내에는 128(27)개의 로우 디코더와 2개의 맵핑 스페어 로우 디코더가 배치되는 경우에 대하여 고려한다.
그런데, 하나의 뱅크 내에 128(27)개의 로우 디코더가 존재하는 경우 이들 128개의 로우 디코더 중의 1개를 지정하기 위해서는 7 비트의 어드레스 신호 A0, A1, …, A6이 필요하다. 따라서, 페일 어드레스를 기억하기 위해서는 적어도 7개의 퓨즈 유닛(퓨즈 소자 ; 20MA)가 필요해진다.
또한, 맵핑 퓨즈 셋트(15M)를 사용하는지의 여부를 결정하기 위한 인에이블 퓨즈로서의 퓨즈 유닛(퓨즈 소자 ; 20M')을 1개 설치하고 있다.
또한, 맵핑 스페어 로우 디코더와 맵핑 퓨즈 셋트를 대응하기 위한 데이터 즉 맵핑 데이터를 기억하기 위한 퓨즈 유닛(퓨즈 소자 ; 20MB, 20M")을 합계 4개 설치하고 있다. 3개의 퓨즈 유닛(20MB)은 맵핑 퓨즈 셋트와 뱅크를 대응하는 것으로 1개의 퓨즈 유닛(20M")은 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 1개를 선택하기 위한 것이다.
이와 같이, 본 예에서는 1개의 맵핑 퓨즈 셋트 내에 합계 12개(7+1+4)의 퓨즈 유닛(퓨즈 소자)이 배치된다.
본 예에서는 8(23)개의 뱅크가 실질적으로 동시에 액세스되는 복수 뱅크의 동시 액세스를 전제로 하고 있기 때문에, 로우 디코더는 그것이 속하는 뱅크 내의 맵핑 스페어 로우 디코더로 치환된다. 이 때문에, 맵핑 퓨즈 셋트와 뱅크를 대응짓는 퓨즈 유닛(20MB)의 수는 3개이다. 즉, 3개의 퓨즈 유닛(20MB)에는 결함 메모리 셀을 가지는 로우 디코더가 속하는 뱅크의 어드레스를 기억시키면 좋다.
단지, 복수 뱅크의 동시 액세스를 행하지 않은 반도체 메모리의 경우에는 어느 뱅크 내의 로우 디코더를 다른 뱅크 내의 맵핑 스페어 로우 디코더로 치환하는 것도 가능하다. 이러한 경우에는 맵핑 퓨즈 셋트와 뱅크를 대응짓는 퓨즈 유닛의 수는 예를 들면 결함 메모리 셀을 포함하는 로우 디코더가 속하는 뱅크의 어드레스를 기억하기 위한 3개와, 이 로우 디코더 대신에 맵핑 스페어 로우 디코더가 속하는 뱅크의 어드레스를 기억하기 위한 3개 즉 합계 6개가 된다.
또, 하나의 퓨즈 유닛은 도 3에 도시한 바와 같이 전원 단자 VCC, VSS 간에 직렬 접속된 p채널 MOS트랜지스터 Qp, n채널 MOS트랜지스터 Qn 및 퓨즈 소자 FUSE로 구성된다. 출력 노드는 2개의 MOS 트랜지스터 Qp, Qn의 접속점으로 되어 있다.
퓨즈 데이터는 우선, MOS 트랜지스터 Qp를 온 상태 MOS 트랜지스터 Qn을 오프 상태로 하고, 출력 노드를 VCC에 프리차지하고 이 후 MOS 트랜지스터 Qp를 오프 상태, MOS 트랜지스터 Qn을 온 상태로 하여 판독한다. 퓨즈 데이터는 퓨즈 소자 FUSE가 절단되어 있는 경우에는 "1"(프리차지 전위 VCC 유지)이 되며 절단되어 있지 않은 경우에는 "0"(VSS)이 된다.
결함 메모리 셀을 포함하는 로우 디코더를 지정하는 페일 어드레스를 기억하는 7개의 퓨즈 유닛(20MA)의 출력 신호는 페일 어드레스 코인시던스 디텍터(21M) 내의 비교기(22MA)에 입력된다. 또한, 그 결함 메모리 셀을 포함하는 로우 디코더가 속하는 뱅크의 어드레스(뱅크 어드레스)를 기억하는 3개의 퓨즈 유닛(20MB)의 출력 신호는 페일 어드레스 코인시던스 디텍터(21M) 내의 비교기(22MB)에 입력된다.
비교기(22MA)에서는 로우 어드레스 신호 A0, A1, …, A6과 퓨즈 유닛(20MA)의 출력 신호(페일 어드레스)와의 비교가 행해지며, 비교기(22MB)에서는 뱅크 어드레스 신호 B0, B1, B2와 퓨즈 유닛(20MB)의 출력 신호와의 비교가 행해진다.
비교기(22MA, 22MB)는 예를 들면 배타적 NOR 회로로 구성되며 양자가 일치하는 경우에 "1"을 출력한다.
비교기(22MA, 22MB)의 출력 신호는 AND 회로(페일 어드레스 코인시던스 디텍터 : 23M)에 입력된다. 따라서, 로우 어드레스 A0, A1, …, A6과 퓨즈 유닛(20MA)의 출력 신호가 서로 일치하고 또한 뱅크 어드레스 B0, B1, B2와 퓨즈 유닛(20MB)의 출력 신호가 서로 일치하고 있는 경우에는 AND 회로(페일 어드레스 코인시던스 디텍터 : 23M)의 출력 신호 MATCH가 "1"이 된다.
또한, 퓨즈 유닛(20M')의 출력 신호 ENABLE FUSE SET는 그 퓨즈 유닛(20M')을 포함하는 맵핑 퓨즈 셋트(15M)를 사용하는 경우에는 "1", 사용하지 않은 경우에는 "0"으로 설정된다.
또한, 퓨즈 유닛(20M")의 출력 신호는 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 한쪽을 사용하는 경우에는 "1", 다른쪽을 사용하는 경우에는 "0"으로 설정된다.
디코더(27)는 AND 회로(23M)의 출력 신호 MATCH, 퓨즈 유닛(20MB)의 출력 신호 SELECT B0, SELECT B1, SELECT B2, 퓨즈 유닛(20M')의 출력 신호 ENABLE FUSE SET 및 퓨즈 유닛(20M")의 출력 신호 SELECT SRD에 기초하여 16개의 출력선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7) 중 1개를 활성 상태("1")로 한다.
신호 MATCH는 결함을 가지는 로우 디코더가 존재하는 것을 나타내는 신호이며 결함을 가지는 로우 디코더가 존재할 때 활성 상태("1")가 된다. 그리고, 신호 MATCH 및 신호 ENABLE FUSE SET가 각각 활성 상태("1")일 때, 16개의 출력선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7)가 각각 활성 상태가 될 수 있다[디코더(27)가 활성화된다].
16개의 출력선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7) 중 어느 하나를 활성 상태로 할지는 신호 SELECT B0, SELECT B1, SELECT B2 및 신호 SELECT SRD에 의해 결정된다. 이 4 비트의 신호 SELECT B0, SELECT B1, SELECT B2, SELECT SRD에 의해 16개의 출력선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7) 중 1개를 선택할 수 있다.
그리고, 도 5에 도시한 바와 같이 활성 상태("1") 중 한개의 출력선에 대응하는 1개의 맵핑 스페어 로우 디코더가 활성화되며 이 맵핑 스페어 로우 디코더를 가지는 뱅크에서는 NOR 회로(28)에 의해 DISABLE M이 "0"이 되며 로우 디코더는 비활성화된다.
또, 나머지 15개인 출력선은 전부 비활성 상태("0")이기 때문에, 이들 출력선에 대응하는 맵핑 스페어 로우 디코더는 비활성화된다. 2개의 맵핑 스페어 로우 디코더가 모두 비활성 상태인 뱅크에서는 NOR 회로(28)에 의해, DISABLE M이 "1"이 되기 때문에 로우 디코더가 활성화된다.
도 7은 도 6의 맵핑 퓨즈 셋트 내의 디코더의 예를 나타내고 있다.
본 예의 디코더는 16개의 AND 회로(29)로 구성된다. 1개의 AND 회로(29)에는 4 비트의 신호 SELECT B0, SELECT B1, SELECT B2, SELECT SRD의 16가지의 조합중 1개가 입력된다. 또한, 모든 AND 회로(29)에는 신호 MATCH, ENABLE FUSE SET가 각각 입력된다.
16개의 AND 회로(29)는 16개의 신호선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7)에 접속되어 있다. 1개의 뱅크 내에는 2개의 맵핑 스페어 로우 디코더가 배치되기 때문에, 각 뱅크에 대응하여 2개의 AND 회로와 2개의 신호선이 설치되어 있다.
본 예에서는 뱅크 0의 뱅크 어드레스를 "111", 뱅크 1의 뱅크 어드레스를 "110", 뱅크 2의 뱅크 어드레스를 "101", 뱅크 3의 뱅크 어드레스를 "100", 뱅크 4의 뱅크 어드레스를 "011", 뱅크 5의 펑크 어드레스를 "010", 뱅크 6의 뱅크 어드레스를 "001", 뱅크 7의 뱅크 어드레스를 "000"으로 하고 있다.
예를 들면, 뱅크 0 내에 결함 메모리 셀을 포함하는 로우 디코더가 존재한다고 하면, 도 6의 맵핑 퓨즈 셋트 내의 퓨즈 셋트(인에이블 퓨즈 : 20M')에 "1"이 기억되며 퓨즈 셋트(20MA)에는 그 로우 디코더의 로우 어드레스가 기억되며 퓨즈 셋트(20MB)에는 뱅크 0의 뱅크 어드레스 "111"이 기억되며 퓨즈 셋트(20M")에는 "1"또는 "0"이 기억된다.
여기서, 뱅크 0 내의 결함 메모리 셀을 포함하는 로우 디코더를 지정하는 뱅크 어드레스 신호 B0, B1, B2 및 로우 어드레스 신호 A0, A1, …, A6이 입력되면 신호 MATCH가 "1"이 된다. 또한, 이때 신호 SELECT B0, SELECT B1, SELECT B2가 "111"이 된다. 따라서, 신호 SELECT SRD가 "1"일 때는 뱅크 0의 2개의 맵핑 스페어 로우 디코더 한쪽에 대응하는 신호선 BANK SELECT 0A가 "1"이 되며 신호 SELECTSRD가 "0"일 때는 뱅크 0의 2개의 맵핑 스페어 로우 디코더의 다른쪽에 대응하는 신호선 BANK SELECT 0B가 "1"이 된다.
도 8은 도 5의 맵핑 퓨즈 셋트의 제2예를 나타내고 있다.
본 예의 맵핑 퓨즈 셋트는 도 6의 제1예와 비교하면 퓨즈 유닛(인에이블 퓨즈 ; 20M')의 출력 신호 ENABLE FUSE SET를 디코더(27)가 아닌 AND 회로(페일 어드레스 코인시던스 디텍터 : 23M)에 입력한 점에 특징을 갖는다.
즉, 신호 ENABLE FUSE SET가 "1"일 때 AND 회로(23M)가 활성화되며 이 때 어드레스 신호(뱅크 어드레스 신호 및 로우 어드레스 신호)와 퓨즈 유닛(20MA, 20MB)의 출력 신호가 일치하면 신호 MATCH가 "1"이 된다.
구체적인 구성에 대하여 설명하면 이하와 같아진다.
본 예에서는 반도체 메모리가 8개의 뱅크로 구성되며 1개의 뱅크 내에는 128(27)개의 로우 디코더와 2개의 맵핑 스페어 로우 디코더가 배치되는 것으로 한다.
1개의 뱅크 내에 128(27)개의 로우 디코더가 존재하는 경우, 이들 128개의 로우 디코더 중 1개를 지정하기 위해서는 7 비트의 어드레스 신호 A0, A1, …, A6이 필요하다. 따라서, 페일 어드레스를 기억하기 위해서는 적어도 7개의 퓨즈 유닛(퓨즈 소자 ; 20MA)이 필요해진다.
또한, 맵핑 퓨즈 셋트(15M)를 사용하는지의 여부를 결정하기 위한 인에이블 퓨즈로서의 퓨즈 유닛(퓨즈 소자 ; 20M')을 1개 설치하고 있다.
또한, 맵핑 스페어 로우 디코더와 맵핑 퓨즈 셋트를 대응하기 위한 데이터 즉 맵핑 데이터를 기억하기 위한 퓨즈 유닛(퓨즈 소자 ; 20MB, 20M")을 합계 4개 설치하고 있다. 3개의 퓨즈 유닛(20MB)은 맵핑 퓨즈 셋트와 뱅크를 대응하는 것으로, 1개의 퓨즈 유닛(20M")은 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 1개를 선택하기 위한 것이다.
결함 메모리 셀을 포함하는 로우 디코더를 지정하는 페일 어드레스를 기억하는 7개의 퓨즈 유닛(20MA)의 출력 신호는 페일 어드레스 코인시던스 디텍터(21M) 내의 비교기(22MA)에 입력된다. 또한, 그 결함 메모리 셀을 포함하는 로우 디코더가 속하는 뱅크의 어드레스(뱅크 어드레스)를 기억하는 3개의 퓨즈 유닛(20MB)의 출력 신호는 페일 어드레스 코인시던스 디텍터(21M) 내의 비교기(22MB)에 입력된다.
비교기(22MA)에서는 로우 어드레스 신호 A0, A1, …, A6과 퓨즈 유닛(20MA)의 출력 신호(페일 어드레스)와의 비교가 행해지며 비교기(22MB)에서는 뱅크 어드레스 신호 B0, B1, B2와 퓨즈 유닛(20MB)의 출력 신호와의 비교가 행해진다.
비교기(22MA, 22MB)는 예를 들면 배타적 NOR 회로로 구성되며 양자가 일치하는 경우에 "1"을 출력한다.
비교기(22MA, 22MB)의 출력 신호의 출력 신호 및 퓨즈 유닛(인에이블 퓨즈 ; 20M')의 출력 신호 ENABLE FUSE SET는 각각 AND 회로(페일 어드레스 코인시던스 디텍터 : 23M)에 입력된다. AND 회로(23M)는 신호 ENABLE FUSE SET가 "1"일 때 활성화되며, 이 때 로우 어드레스 A0, A1, …, A6과 퓨즈 유닛(20MA)의 출력 신호가 서로 일치하고, 뱅크 어드레스 B0, B1, B2와 퓨즈 유닛(20MB)의 출력 신호가 서로 일치하고 있으면 출력 신호 MATCH를 "1"로 한다.
또, 퓨즈 유닛(20M')의 출력 신호 ENABLE FUSE SET는 그 퓨즈 유닛(20M')을 포함하는 맵핑 퓨즈 셋트(15M)를 사용하는 경우에는 "1", 사용하지 않는 경우에는 "0"으로 설정된다.
또한, 퓨즈 유닛(20M")의 출력 신호는 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 한쪽을 사용하는 경우에는 "1", 다른쪽을 사용하는 경우에는 "0"으로 설정된다.
디코더(27)는 AND 회로(23M)의 출력 신호 MATCH, 퓨즈 유닛(20MB)의 출력 신호 SELECT B0, SELECT B1, SELECT B2 및 퓨즈 유닛(20M")의 출력 신호 SELECT SRD에 기초하여 16개의 출력선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7) 중 1개를 활성 상태("1")로 한다.
신호 MATCH는 결함을 가지는 로우 디코더가 존재하는 것을 나타내는 신호이며, 결함을 가지는 로우 디코더가 존재할 때 활성 상태("1")가 된다. 그리고, 신호 MATCH가 활성 상태("1")일 때, 16개의 출력선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7)가 각각 활성 상태가 될 수 있다[디코더(27)가 활성화된다].
16개의 출력선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7) 중 어느 하나를 활성 상태로 할지는 신호 SELECT B0, SELECT B1, SELECT B2 및 신호 SELECT SRD에 의해 결정한다. 즉, 이 4 비트의 신호 SELECT B0, SELECT B1, SELECT B2, SELECT SRD에 의해 16개의 출력선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7)중의 1개가 선택된다.
도 9는 도 8의 맵핑 퓨즈 셋트 내의 디코더의 예를 나타내고 있다.
본 예는 도 7의 예에 비하면, 신호 ENABLE FUSE SET가 디코더(27)에 입력되어 있지 않은 점에 특징을 가진다. 이것은 신호 ENABLE FUSE SET가 도 8의 AND 회로(23M)에 입력되며 신호 MATCH에 신호 ENABLE FUSE SET의 데이터가 포함되고 있기 때문이다.
본 예의 디코더에서는 16개의 AND 회로(29)에는 각각 4비트의 신호 SELECT B0, SELECT B1, SELECT B2, SELECT SRD의 16가지의 조합 중 1개와, 신호 MATCH가 입력된다.
16개의 AND 회로(29)는 16개의 신호선 BANK SELECT iA, BANK SELECT iB(i=0, 1, …, 7)에 접속되어 있다. 하나의 뱅크 내에는 2개의 맵핑 스페어 로우 디코더가 배치되기 때문에, 각 뱅크에 대응하여 2개의 AND 회로와 2개의 신호선이 설치되어 있다.
뱅크 0 내에 결함 메모리 셀을 포함하는 로우 디코더가 존재하는 경우를 생각하면 도 8의 맵핑 퓨즈 셋트 내의 퓨즈 셋트(인에이블 퓨즈 : 20M')에 "1"이 기억되며 퓨즈 셋트(20MA)에는 그 로우 디코더의 로우 어드레스가 기억되며, 퓨즈 셋트(20MB)에는 뱅크 0의 뱅크 어드레스 "111" 기억되며, 퓨즈 셋트(20M")에는 "1" 또는 "0"이 기억된다.
여기서, 뱅크 0 내의 결함 메모리 셀을 포함하는 로우 디코더를 지정하는 뱅크 어드레스 신호 B0, B1, B2 및 로우 어드레스 신호 A0, A1, …A6이 입력되면, 신호 MATCH가 "1"이 된다. 또한, 이 때 신호 SELECT B0, SELECT B1, SELECT B2가 "111"이 된다. 따라서, 신호 SELECT SRD가 "1"일 때는 뱅크 0의 2개의 맵핑 스페어 로우 디코더 한쪽에 대응하는 신호선 BANK SELECT 0A가 "1"이 되며 신호 SELECT SRD가 "0"일 때는 뱅크 0의 2개의 맵핑 스페어 로우 디코더의 다른쪽에 대응하는 신호선 BANK SELECT 0B가 "1"이 된다.
도 10은 뱅크 내의 고정 퓨즈 셋트의 예를 나타내고 있다.
본 예에서는 도 5의 2개의 고정 스페어 로우 디코더(14)에 대응하여 2개의 고정 퓨즈 셋트(15F)가 배치되어 있다. 따라서, 도 5의 예와 같이 반도체 메모리가 8개의 뱅크로 구성되는 경우, 반도체 메모리(메모리 칩) 내에는 고정 스페어 로우 디코더 및 고정 퓨즈 셋트가 각각 16(=2×8)개 존재하게 된다.
즉, 종래는 예를 들면 반도체 메모리 내에 32개의 고정 스페어 로우 디코더와 고정 퓨즈 셋트만이 설치되어 있었다. 이에 대하여 본 발명에서는 예를 들면, 반도체 메모리 내에 16개의 고정 스페어 로우 디코더와 고정 퓨즈 셋트를 설치하고, 또한 상술한 바와 같이, 16개의 맵핑 스페어 로우 디코더를 설치하고 있다. 또한, 맵핑 퓨즈 셋트는 1개 이상 16개 이하로 설정되어 있다. 이에 의한 효과는 후에 자세하게 진술한다.
그런데, 도 5의 예와 같이 1개의 뱅크 내에 128(27)개의 로우 디코더가 존재하는 경우, 이들 128개의 로우 디코더 중 1개를 지정하기 위해서는 7 비트의 어드레스 신호 A0, A1, …, A6이 필요하다. 따라서, 페일 어드레스를 기억하기 위해서는 적어도 7개의 퓨즈 유닛(퓨즈 소자 ; 20F)이 필요해진다.
본 예에서는 고정 퓨즈 셋트(15F)를 사용하는지의 여부를 결정하기 위한 인에이블 퓨즈로서의 퓨즈 유닛(퓨즈 소자 : 20F')을 1개 설치하고 있기 때문에, 1개의 고정 퓨즈 셋트(15F) 내에는 합계 8개의 퓨즈 유닛(20F, 20F')이 배치된다. 또, 퓨즈 유닛으로서는 예를 들면, 도 3에 도시한 바와 같은 구성을 사용할 수 있다.
페일 어드레스를 기억하는 7개의 퓨즈 유닛(20F)의 출력 신호는 페일 어드레스 코인시던스 디텍터(21F) 내의 비교기(22F)에 입력된다. 비교기(22F)에서는 로우 어드레스 A0, A1, …, A6과 퓨즈 유닛(20F)의 출력 신호(페일 어드레스)와의 비교가 행해진다. 비교기(22F)는 예를 들면 배타적 NOR 회로로 구성되며 양자가 일치하는 경우에 "1"을 출력한다.
비교기(22F)의 출력 신호 및 퓨즈 유닛(20F')의 출력 신호는 AND 회로(페일 어드레스 코인시던스 디텍터 : 23)에 입력된다. 퓨즈 유닛(20F')의 출력 신호는 그 퓨즈 유닛(20F')을 포함하는 고정 퓨즈 셋트(15F)를 사용하는 경우에는 "1", 사용하지 않은 경우에는 "0"으로 설정되어 있다.
따라서, 고정 퓨즈 셋트(15F)를 사용하고 또한 로우 어드레스 A0, A1. …, A6과 페일 어드레스가 일치하고 있는 경우에는 AND 회로(23F)의 출력 신호가 "1"이 되며 고정 스페어 로우 디코더가 활성화된다. 이 때, NOR 회로(24)의 출력 신호 DISABLE F는 "0"이 되며 로우 디코더는 비활성화된다. 또한, 2개의 고정 퓨즈 셋트(15F)의 출력 신호가 모두 "0"일 때, NOR 회로(24)의 출력 신호 DISABLE F는 "1"이 되기 때문에, 로우 디코더는 활성화된다.
그런데, 도 5의 예에서 각 뱅크 내의 서브 어레이와 그 근방의 예는 종래와 마찬가지로 도 4에 도시한 바와 같아진다.
즉, 복수 뱅크의 동시 액세스가 가능해지도록 각 뱅크 내에는 감지 증폭기(25) 및 컬럼 셀렉트 스위치(26)가 배치된다. 감지 증폭기(25)에는 비트선쌍 BL, bBL이 접속된다. 본 예에서는 감지 증폭기(25) 한 쪽에만 비트선쌍 BL, bBL이 접속되는 경우를 나타냈지만, 감지 증폭기(25) 양측에 비트선쌍 BL, bBL이 접속되어 있어도 상관없다.
워드선 WL에는 메모리 셀 MC가 접속되며 스페어 워드선 SWL에는 스페어 셀(리던던시 메모리 셀) SC가 접속된다. 비트선쌍 BL, bBL은 감지 증폭기(25) 및 컬럼 셀렉트 스위치(26)를 통하여 데이터선쌍(DQ선쌍) DQ, bDQ에 접속된다.
컬럼 셀렉트선 CSL은 컬럼 셀렉트 스위치(26)에 접속된다. 컬럼 셀렉트선 CSL은 도 5에 도시한 바와 같이, 복수의 뱅크에 공통으로 설치되어 있다. 컬럼 어드레스 신호는 컬럼 디코더에 의해 디코드되며, 그 디코드 결과가 컬럼 셀렉트선 CSL을 경유하여 컬럼 셀렉트 스위치(26)에 전해진다.
도 11은 본 발명의 반도체 메모리의 제2예의 주요부를 나타내고 있다.
본 예의 반도체 메모리는 전술한 제1예의 반도체 메모리와 비하면, 맵핑 스페어 로우 디코더(14M)과 맵핑 퓨즈 셋트(15M)를 연결하는 "wired OR logic"으로서의 기능을 갖는 신호선(버스)의 갯수가 줄어들고 있는 점에 특징을 갖는다.
즉, 상술한 반도체 메모리의 제1예에서는 맵핑 스페어 로우 디코더에 대응시켜서 신호선(버스)를 설치하고 있었기 때문에, 신호선의 갯수는 맵핑 스페어 로우 디코더의 수와 동일하게 되어 있었다(제1예에서는 16개). 이에 대하여, 본 예에서는 뱅크 내의 복수(예를 들면, 2개)의 맵핑 스페어 로우 디코더의 선택을 맵핑 퓨즈 셋트 내가 아닌 맵핑 퓨즈 셋트 외에서 소정의 논리를 조합함으로써 행하는 것으로, 신호선의 수를 제1예보다도 적게 할 수 있다.
구체적인 구성에 대하여 설명하면 이하와 같아진다.
본 예에서는 제1예와 마찬가지로, 예를 들면, 실질적으로 동시(다소의 어긋남은 포함된다)에 액세스 가능한 복수의 뱅크를 구비하고, 1개의 뱅크가 구제 블럭 단위가 되며, 구제 단위가 로우 디코더인 것과 같은 반도체 메모리를 대상으로 한다.
메모리 셀 어레이는 예를 들면, 8개의 서브 어레이(10)로 구성되며, 1개의 뱅크 BANKi(i=0, 1, …, 7) 중에 1개의 서브 어레이(10)가 배치된다. 따라서, 반도체 메모리(메모리 칩) 내에는 8개의 뱅크 BANK0, BANK1, …, BANK7이 배치되며 이들 뱅크 BANK0, BANK1, …, BANK7은 예를 들면 컬럼 방향으로 인접하여 배치된다.
각 뱅크 BANKi(i=0, 1, …7)는 노멀 셀 어레이(11), 스페어 셀 어레이(12), 로우 디코더(13), 고정 스페어 로우 디코더(14F), 맵핑 스페어 로우 디코더(14M) 및 고정 퓨즈 셋트(15F)를 포함하고 있다.
노멀 셀 어레이(11)는 예를 들면, 512킬로비트의 메모리 용량을 가지며 노멀 셀 어레이(11) 상에는 512개의 워드선(16)과 1024의 비트선쌍이 배치된다. 본 예에서는 로우 디코더(13)는 128개로 설정하고 하나의 로우 디코더에 4개의 워드선(16)이 접속되는 것으로 한다. 또, 하나의 로우 디코더에 접속되는 워드선의 갯수는 1개나 또는 복수개라도 좋다.
스페어 셀 어레이(12)는 예를 들면, 16킬로비트의 메모리 용량을 가지며 스페어 메모리 셀 어레이(12) 상에는 16개의 스페어 워드선(17)과 1024의 비트선쌍이 배치된다. 또한, 고정 스페어 로우 디코더(14F)는 2개로 설정되며 1개의 고정 스페어 로우 디코더에 4개의 스페어 워드선(17)이 접속된다. 또한, 맵핑 스페어 로우 디코더(14M)도 2개로 설정되며, 1개의 맵핑 스페어 로우 디코더에 4개의 스페어 워드선(17)이 접속된다.
또, 1개의 스페어 로우 디코더(고정 또는 맵핑)에 접속되는 워드선의 갯수는 1개의 로우 디코더에 접속되는 워드선의 갯수와 동일하게 설정된다.
컬럼 디코더(19)는 8개의 뱅크 BANK0, BANK1, …, BANK7 중 가장 끝의 뱅크 BANK7에 인접하여 배치된다. 컬럼 셀렉트선(CSL : 18)은 8개의 뱅크 BANK0, BANK1, …, BANK7에 공통으로 설치되며 뱅크 BANK0, BANK1, …BANK7 상에 배치된다. 컬럼 셀렉트선(CSL : 18)은 컬럼 디코더(19)로부터 뱅크 BANK0 측으로 향하여 연장되고 있다.
본 예에서는 1개의 로우 디코더(4개의 워드선)를 구제 단위로 하고, 예를 들면,, 하나의 뱅크(구제 블럭 단위) BANKi(i=0, 1, …, 7) 내에 4개의 스페어 로우 디코더를 설치하고 있다. 또한, 이 4개의 스페어 로우 디코더 중의 2개를 고정 스페어 로우 디코더(14F)로 하고, 나머지 2개를 맵핑 스페어 로우 디코더(14M)로 한다.
고정 스페어 로우 디코더(14F)는 종래의 고정 스페어 로우 디코더와 마찬가지의 기능을 갖는다. 즉, 하나의 뱅크 BANKi(i=0, 1, …, 7) 내의 2개의 고정 스페어 로우 디코더(14F)는 그 뱅크 BANKi 내의 2개의 로우 디코더에 치환할 수 있다.
각 뱅크 BANKi(i=0, 1, …, 7) 내에는 2개의 고정 스페어 로우 디코더(14F)에 대응하여 2개의 고정 퓨즈 셋트(15F)가 설치되어 있다. 각 고정 퓨즈 셋트는 1개의 페일 어드레스를 기억할 수 있다.
각 고정 퓨즈 셋트에는 로우 어드레스가 입력되며 예를 들면 어느 뱅크 내의 모든 고정 퓨즈 셋트에서 로우 어드레스와 페일 어드레스가 불일치할 때에 그 뱅크 내의 로우 디코더(13)가 활성 상태(DISABLE F="1"), 고정 스페어 로우 디코더(14F)가 불활성 상태가 된다.
또한, 어느 뱅크 내 중 적어도 하나의 고정 퓨즈 셋트에서 로우 어드레스와 페일 어드레스가 일치할 때, 그 뱅크 내의 로우 디코더(13)가 불활성 상태(DISABLE F="0"), 적어도 하나의 고정 퓨즈 셋트에 대응하는 고정 스페어 로우 디코더가 활성 상태가 된다.
맵핑 스페어 로우 디코더(14M)는 종래의 고정 스페어 로우 디코더와는 다른 기능을 갖는다. 즉, 어느 뱅크 내의 맵핑 스페어 로우 디코더에 대응하는 맵핑 퓨즈 셋트가 존재하는 경우에는 맵핑 스페어 로우 디코더는 그 뱅크 내의 로우 디코더에 치환할 수 있다.
또한, 예를 들면 복수 뱅크의 동시 액세스가 아닌 1개의 뱅크만을 액세스하는 것과 같은 경우에는 맵핑 퓨즈 셋트에 의해 어느 뱅크 내의 로우 디코더를 그 뱅크와는 다른 뱅크 내의 맵핑 스페어 로우 디코더로 치환할 수 있다.
본 예에서는 맵핑 스페어 로우 디코더(14M)는 1개의 뱅크 내에 2개 설치하고 있다. 따라서, 반도체 메모리(메모리 칩) 내에는 16개(2개×8뱅크)의 맵핑 스페어 로우 디코더(14M)가 존재하게 된다.
그리고, 고정 스페어 로우 디코더에 대응하여 고정 퓨즈 셋트가 설치되도록 맵핑 스페어 로우 디코더(14M)에 대해서는 맵핑 퓨즈 셋트(15M)기 설치되고 있다.
단지, 맵핑 퓨지 셋트(15M)는 고정 퓨즈 셋트(15F)와는 달리 맵핑 스페어 로우 디코더(14M)에 대응하여 설치되지 않는다. 즉, 맵핑 퓨지 셋트(15M)와 맵핑 스페어 로우 디코더(14M)의 대응 관계가 한정되지는 않는다.
따라서, 맵핑 퓨즈 셋트(15M)는 뱅크의 외부에 배치되며, 그 수는 최대 16개, 최소 1개가 된다. 맵핑 퓨지 셋트(15M)의 최대수가 16개인 이유는 맵핑 스페어 로우 디코더(14M)가 16개이기 때문이다.
본 예에서는 맵핑 퓨즈 셋트(15M)를 8개 설치하고 있다. 단지, 맵핑 퓨지 셋트(15M)가 8개 존재하는 것과, 뱅크 BANK0, BANK1, …, BANK7이 8개 존재하는 것과는 아무 상관도 없다.
8개의 뱅크 BANK0, BANK1, …, BANK7에 대응하여 8개의 신호선(버스) BANK SELECT 0, BANK SELECT 1, BANK SELECT 2, BANK SELECT 3, BANK SELECT 4, BANK SELECT 5, BANK SELECT 6, BANK SELECT 7이 설치되고 있다.
그리고, 예를 들면 신호선 BANK SELECT 0은 뱅크 BANK 0 내의 2개의 맵핑 스페어 로우 디코더(14M)에 대응하여 신호선 BANK SELECT 1은 뱅크 BANK1 내의 2개의 맵핑 스페어 로우 디코더(14M)에 대응한다. 이와 같이, 신호선 BANK SELECT i(i=0, 1, …, 7)는 뱅크 BANKi 내의 2개의 맵핑 스페어 로우 디코더(14M)에 대응하고 있다.
또한, 각 뱅크 BANKi(i=0, 1, …7) 내의 2개의 맵핑 스페어 로우 디코더 중 1개를 선택하기 위한 1개의 신호선 SELECT MAPPING SRD가 설치되어 있다.
즉, 본 예에서는 맵핑 스페어 로우 디코더(14M)와 맵핑 퓨즈 셋트(15M)를 연결하는 신호선(버스)의 갯수는 8개의 신호선(버스) BANK SELECT i와 1개의 신호선 SELECT MAPPING SRD의 합계 9개가 되고 있다.
각 맵핑 퓨즈 셋트(15M)에서는 각각 9개의 출력선이 도출되며, 이 9개의 출력선은 이에 대응하는 9개의 신호선 BANK SELECT i(i=0, 1, …, 7), SELECT MAPPING SRD에 접속된다.
본 예에서는 각 맵핑 퓨즈 셋트(15M)의 소정의 하나의 출력선은 소정 1개의 신호선에 공통으로 접속되며, 소위 "wired OR logic"을 구성하고 있다. 즉, 서로 공통 접속되는 8개의 맵핑 퓨지 셋트(15M)의 8개의 출력선의 값을 ORed한 결과가 공통된 1개의 신호선의 값이 된다.
각 맵핑 퓨즈 셋트(15M)에는 입력 어드레스(뱅크 어드레스 신호 및 로우 어드레스 신호)가 입력된다. 이 입력 어드레스에 일치하는 페일 어드레스를 가지는 하나의 맵핑 퓨즈 셋트는 8개의 신호선 BANK SELECT i(1=0, 1, …, 7) 중의 1개를활성 상태("1")로 한다. 각 신호선 BANK SELECT i(i=0, 1, …, 7)는 "wired OR logic"을 구성하고 있기 때문에, 1개의 출력선이 "1"이 되면 이에 연결되는 1개의 신호선이 "1"이 된다.
또한, 입력 어드레스에 일치하는 페일 어드레스를 가지는 1개의 맵핑 퓨즈 셋트는 1개의 신호선 SELECT MAPPING SRD를 활성 상태("1") 또는 비활성 상태("0")로 한다. 즉, 입력 어드레스에 일치하지 않은 페일 어드레스를 가지는 맵핑 퓨즈 셋트나 미사용의 맵핑 퓨즈 셋트의 출력은 비활성 상태("0")로 고정되기 때문에, "wired OR logic"을 구성하는 신호선 SELECT MAPPING SRD의 값은 입력 어드레스에 일치하는 페일 어드레스를 가지는 1개의 맵핑 퓨즈 셋트의 출력치에 의해 결정된다.
따라서, 활성 상태의 신호선에 대응하는 뱅크 즉 입력 어드레스에 의해 지정되는 뱅크가 선택되며 이 선택된 뱅크 내에서 신호선 SELECT MAPPING SRD의 값에 대응한 맵핑 스페어 로우 디코더가 활성화된다.
이 때, 선택된 뱅크 내의 로우 디코더가 불활성 상태(DISABLE M="0")가 된다. 또한, 비활성 상태의 신호선에 대응하는 뱅크 즉 비선택의 뱅크에서는 로우 디코더가 활성 상태(DISABLE M="1")가 되며 맵핑 스페어 로우 디코더가 비활성 상태가 된다.
한편, 입력 어드레스에 일치하는 페일 어드레스를 가지는 맵핑 퓨즈 셋트가 존재하지 않을 때, 모든 뱅크의 로우 디코더가 활성 상태(DISABLE M="1")가 되며 맵핑 스페어 로우 디코더가 비활성 상태가 된다.
본 예에서는 1개의 뱅크 내에 2개의 맵핑 스페어 로우 디코더를 배치하고 있기 때문에, 그 뱅크 내의 로우 디코더를 최대 2개까지 그 뱅크 내의 맵핑 스페어 로우 디코더로 치환할 수 있다. 그러나, 맵핑 퓨지 셋트는 맵핑 스페어 로우 디코더에 대응하여 설치되지 않는다.
이 때문에, 각 맵핑 퓨즈 셋트에는 이것이 어느 뱅크의 어느 맵핑 스페어 로우 디코더에 대응하는지를 나타내는 맵핑 데이터를 포함시킬 필요가 있다.
도 12는 도 11의 맵핑 퓨즈 셋트의 제1예를 나타내고 있다.
본 예에서는 반도체 메모리가 8개의 뱅크로 구성되며, 1개의 뱅크 내에는 128(27)개의 로우 디코더와 2개의 맵핑 스페어 로우 디코더가 배치되는 경우에 대하여 생각한다.
그런데, 하나의 뱅크 내에 128(27)개의 로우 디코더가 존재하는 경우, 이들 128개의 로우 디코더 중 1개를 지정하기 위해서는 7 비트의 어드레스 신호 A0, A1, …, A6이 필요하다. 따라서, 페일 어드레스를 기억하기 위해서는 적어도 7개의 퓨즈 유닛(퓨즈 소자 : 20MA)이 필요해진다.
또한, 맵핑 퓨즈 셋트(15M)를 사용하는지의 여부를 결정하기 위한 인에이블 퓨즈로서의 퓨즈 유닛(퓨즈 소자 : 20M')을 1개 설치하고 있다.
또한, 맵핑 스페어 로우 디코더와 맵핑 퓨지 셋트를 대응하기 위한 데이터 즉 맵핑 데이터를 기억하기 위한 퓨즈 유닛(퓨즈 소자 ; 20MB, 20M")을 합계 4개 설치하고 있다. 3개의 퓨즈 유닛(20MB)은 맵핑 퓨지 셋트와 뱅크를 대응함으로서1개의 퓨즈 유닛(20M")은 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 1개를 선택하기 위한 것이다.
이와 같이, 본 예에서는 1개의 맵핑 퓨즈 셋트 내에 합계, 12개(7+1+4)의 퓨즈 유닛(퓨즈 소자)이 배치된다.
본 예에서는 8(23)개의 뱅크가 실질적으로 동시에 액세스되는 복수 뱅크의 동시 액세스를 전제로 하고 있기 때문에, 로우 디코더는 그것이 속하는 뱅크 내의 맵핑 스페어 로우 디코더로 치환된다. 이 때문에, 맵핑 퓨지 셋트와 뱅크를 대응하는 퓨즈 유닛(20MB)의 수는 3개이다. 즉, 3개의 퓨즈 유닛(20MB)에는 결함 메모리 셀을 가지는 로우 디코더가 속하는 뱅크의 어드레스를 기억시키면 좋다.
단지, 복수 뱅크의 동시 액세스를 행하지 않은 반도체 메모리의 경우에는 어느 뱅크 내의 로우 디코더를 다른 뱅크 내의 맵핑 스페어 로우 디코더로 치환하는 것도 가능하다. 이러한 경우에는 맵핑 퓨즈 셋트와 뱅크를 대응하는 퓨즈 유닛의 수는 예를 들면 결함 메모리 셀을 포함하는 로우 디코더가 속하는 뱅크의 어드레스를 기억하기 위한 3개와, 이 로우 디코더 대신에 맵핑 스페어 로우 디코더가 속하는 뱅크의 어드레스를 기억하기 위한 3개 즉 합계 6개가 된다.
또, 퓨즈 유닛으로서는 예를 들면, 도 3에 도시한 바와 같은 구성을 사용할 수 있다.
결함 메모리 셀을 포함하는 로우 디코더를 지정하는 페일 어드레스를 기억하는 7개의 퓨즈 유닛(20MA)의 출력 신호는 페일 어드레스 코인시던스 디텍터(21M)내의 비교기(22MA)에 입력된다. 또한, 그 결함 메모리 셀을 포함하는 로우 디코더가 속하는 뱅크의 어드레스(뱅크 어드레스)를 기억하는 3개의 퓨즈 유닛(20MB)의 출력 신호는 페일 어드레스 코인시던스 디텍터(21M) 내의 비교기(22MB)에 입력된다.
비교기(22MA)에서는 로우 어드레스 신호 A0, A1, …, A6과 퓨즈 유닛(20MA)의 출력 신호(페일 어드레스)와의 비교가 행해지며, 비교기(22MB)에서는 뱅크 어드레스 신호 B0, B1, B2와 퓨즈 유닛(20MB)의 출력 신호와의 비교가 행해진다.
비교기(22MA, 22MB)는 예를 들면 배타적 NOR 회로로 구성되며 양자가 일치하는 경우에 "1"을 출력한다.
비교기(22MA, 22MB)의 출력 신호의 출력 신호는 AND 회로(페일 어드레스 코인시던스 디텍터 : 23M)에 입력된다. 따라서, 로우 어드레스 A0, A1, …, A6과 퓨즈 유닛(20MA)의 출력 신호가 서로 일치하고 또한 뱅크 어드레스 B0, B1, B2와 퓨즈 유닛(20MB)의 출력 신호가 서로 일치하고 있는 경우에는 AND 회로(페일 어드레스 코인시던스 디텍터 : 23M)의 출력 신호 MATCH가 "1"이 된다.
또한, 퓨즈 유닛(20M')의 출력 신호 ENABLE FUSE SET는 그 퓨즈 유닛(20M')을 포함하는 맵핑 퓨지 셋트(15M)를 사용하는 경우에는 "1", 사용하지 않은 경우에는 "0"으로 설정된다.
또한, 퓨즈 유닛(20M")의 출력 신호는 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 한쪽을 사용하는 경우에는 "1", 다른쪽을 사용하는 경우에는 "0"으로 설정된다.
디코더(27)는 AND 회로(23M)의 출력 신호 MATCH, 퓨즈 유닛(20MB)의 출력 신호 SELECT B0, SELECT B1, SELECT B2 및 퓨즈 유닛(20M')의 출력 신호 ENABLE FUSE SET에 기초하여 8개의 출력선 BANK SELECT i(i=0, 1, …, 7) 중 1개를 활성 상태("1")로 한다.
신호 MATCH는, 결함을 가지는 로우 디코더가 존재하는 것을 나타내는 신호이며, 결함을 가지는 로우 디코더가 존재할 때 활성 상태("1")가 된다. 그리고, 신호 MATCH 및 신호 ENABLE FUSE SET가 각각 활성 상태("1")일 때, 8개의 출력선 BANK SELECT i(i=0, 1, …, 7)가 각각 활성 상태가 될 수 있다[디코더(27)가 활성화된다].
8개의 출력선 BANK SELECT i(i=0, 1, …, 7) 중 어느 하나를 활성 상태로 할지는 신호 SELECT B0, SELECT B1, SELECT B2에 의해 결정한다. 이 3비트의 신호 SELECT B0, SELECT B1, SELECT B2에 의해 8개의 출력선 BANK SELECT i(i=0, 1, …, 7) 중의 1개를 선택할 수 있다.
그리고, 도 11에 도시한 바와 같이 활성 상태("1") 1개의 출력선에 대응하는 2개의 AND 회로(30)가활성화된다. 또, 이 2개의 AND 회로(30)는 8조 존재하고 8개의 뱅크 BANK0, BANK1, …, BANK7에 대응하고 있다.
또한, 퓨즈 유닛(20M")의 출력 신호 SELECT SRD는 AND 회로(31)를 경유하면, 출력 신호 SELECT MAPPING SRD가 된다. AND 회로(31)에는 신호 MATCH가 입력되고 있다. 따라서, 신호 MATCH가 "1"인 뱅크 즉 입력 어드레스에 일치하는 페일 어드레스를 가지는 뱅크만이 맵핑 데이터[퓨즈 유닛(20M")의 값에 기초한 출력 신호SELECT MAPPING SRD("1" 또는 "0")]를 출력할 수 있다.
이 출력 신호 SELECT MAPPING SRD는 도 11에 도시하는 각 뱅크에 대응하여 설치되는 2개의 AND 회로(30)에 입력되기 때문에, 활성 상태의 AND 회로(30)에 대응하는 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 1개가 선택되며 활성화된다.
또, 신호 MATCH가 "0"인 나머지의 모든 뱅크의 출력 신호 SELECT MAPPING SRD는 "0"으로 고정된다.
이와 같이 하여, 결함 메모리 셀을 가지는 로우 디코더가 속하는 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 1개가 활성화된다. 이 때, 이 뱅크에서는 NOR 회로(28)에 의해 DISABLE M이 "0"이 되며 로우 디코더는 비활성화된다.
또, 나머지 7개의 출력선은 전부 비활성 상태("0")이기 때문에, 이들 출력선에 대응하는 2개의 AND 회로(30)의 출력 신호는 모두 "0"이 된다. 따라서, 나머지 7개의 출력선에 대응하는 7개의 뱅크 내에서는 맵핑 스페어 로우 디코더는 비활성화되며 또한 NOR 회로(28)에 의해 DISABLE M이 "1"이 되기 때문에 로우 디코더가 활성화된다.
도 13은 도 12의 맵핑 퓨즈 셋트 내의 디코더의 예를 나타내고 있다.
본 예의 디코더는 8개의 AND 회로(32)로 구성된다. 각 AND 회로(32)에는 3 비트의 신호 SELECT B0, SELECT B1, SELECT B2의 8가지의 조합 중 1개가 입력된다. 또한, 모든 AND 회로(32)에는 신호 MATCH, ENABLE FUSE SET가 입력된다.
8개의 AND 회로(32)는 8개의 신호선 BANK SELECT i(i=0, 1,…7)에 접속되어 있다. 각 신호선 BANK SELECT i(i=0, 1, …, 7)는 상술한 바와 같이, 각 뱅크에대응하여 설치되는 2개의 AND 회로(30 ; 도 11)를 활성화하기 위한 것이다.
본 예에서는 뱅크0의 뱅크 어드레스를 "111", 뱅크 1의 뱅크 어드레스를 "110", 뱅크 2의 뱅크 어드레스를 "101", 뱅크 3의 뱅크 어드레스를 "100", 뱅크 4의 뱅크 어드레스를 "011", 뱅크 5의 뱅크 어드레스를 "010", 뱅크 6의 뱅크 어드레스를 "001", 뱅크7의 뱅크 어드레스를 "000"으로 하고 있다.
예를 들면, 뱅크 0 내에 결함 메모리 셀을 포함하는 로우 디코더가 존재한다 고 하면 도 12의 맵핑 퓨즈 셋트 내의 퓨즈 셋트(인에이블 퓨즈 : 20M')에 "1"이 기억되며 퓨즈 셋트(20MA)에는 그 로우 디코더의 로우 어드레스가 기억되며 퓨즈 셋트(20MB)에는 뱅크0의 뱅크 어드레스 "111"이 기억되며, 퓨즈 셋트(20M")에는 "1" 또는 "0"이 기억된다.
여기서, 뱅크0 내의 결함 메모리 셀을 포함하는 로우 디코더를 지정하는 뱅크 어드레스 신호 B0, B1, B2 및 로우 어드레스 신호 A0, A1, …A6이 입력되면 신호 MATCH가 "1"이 된다. 또한, 이 때, 신호 SELECT B0, SELECT B1, SELECT B2가 "111"이 된다. 이 때문에, 신호선 BANK SELECT0이 "1"이 되며, 뱅크0에 대응하는 2개의 AND 회로(30 : 도 11)가 활성화된다.
따라서, 신호선 SELECT MAPPING SRD가 "1"일 때는 뱅크 0 내의 2개의 맵핑 스페어 로우 디코더 한쪽이 활성화되며, 신호선 SELECT MAPPING SRD가 "0"일 때는 뱅크0 내의 2개의 맵핑 스페어 로우 디코더의 다른쪽이 활성화된다.
도 14는 도 11의 맵핑 퓨즈 셋트의 제2예를 나타내고 있다.
본 예의 맵핑 퓨즈 셋트는 도 12의 제1예와 비하면 퓨즈 유닛(인에이블 퓨즈: 20M')의 출력 신호 ENABLE FUSE SET를 디코더(27)가 아닌 AND 회로(페일 어드레스 코인시던스 디텍터 : 23M)에 입력한 점에 특징을 갖는다.
즉, 신호 ENABLE FUSE SET가 "1"일 때, AND 회로(23M)가 활성화되며 이 때 어드레스 신호(뱅크 어드레스 신호 및 로우 어드레스 신호)와 퓨즈 유닛(20MA, 20MB)의 출력 신호가 일치하면 신호 MATCH가 "1"이 된다.
구체적인 구성에 대하여 설명하면 이하와 같아진다.
본 예에서는 반도체 메모리가 8개의 뱅크에서 구성되며 1개의 뱅크 내에는 128(27)개의 로우 디코더와 2개의 맵핑 스페어 로우 디코더가 배치되는 것으로 한다.
하나의 뱅크 내에 128(27)개의 로우 디코더가 존재하는 경우, 이들 128개의 로우 디코더 중 1개를 지정하기 위해서는 7 비트의 어드레스 신호 A0, A1, …, A6이 필요하다. 따라서, 페일 어드레스를 기억하기 위해서는 적어도 7개의 퓨즈 유닛(퓨즈 소자 : 20MA)가 필요해진다.
또한, 맵핑 퓨즈 셋트(15M)를 사용하는지의 여부를 결정하기 위한 인에이블 퓨즈로서의 퓨즈 유닛(퓨즈 소자 : 20M')를 1개 설치하고 있다.
또한, 맵핑 스페어 로우 디코더와 맵핑 퓨즈 셋트를 대응하기 위한 데이터 즉 맵핑 데이터를 기억하기 위한 퓨즈 유닛(퓨즈 소자 ; 20MB, 20M")을 합계 4개 설치하고 있다. 3개의 퓨즈 유닛(20MB)은 맵핑 퓨즈 셋트와 뱅크를 대응하는 것으로, 1개의 퓨즈 유닛(20M")은 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 1개를선택하기 위한 것이다.
결함 메모리 셀을 포함하는 로우 디코더를 지정하는 페일 어드레스를 기억하는 7개의 퓨즈 유닛(20MA)의 출력 신호는 페일 어드레스 컨시던스 디텍터(21M) 내의 비교기(22MA)에 입력된다. 또한, 그 결함 메모리 셀을 포함하는 로우 디코더가 속하는 뱅크의 어드레스(뱅크 어드레스)를 기억하는 3개의 퓨즈 유닛(20MB)의 출력 신호는 필드 어드레스 코인시던스 디텍터(21M) 내의 비교기(22MB)에 입력된다.
비교기(22MA)에서는 로우 어드레스 신호 A0, A1, …, A6과 퓨즈 유닛(20MA)의 출력 신호(페일 어드레스)와의 비교가 행해지며 비교기(22MB)에서는 뱅크 어드레스 신호 B0, B1, B2와 퓨즈 유닛(20MB)의 출력 신호와의 비교가 행해진다.
비교기(22MA, 22MB)는 예를 들면 배타적 NOR 회로로 구성되며 양자가 일치하는 경우에 "1"을 출력한다.
비교기(22MA, 22MB)의 출력 신호의 출력 신호 및 퓨즈 유닛(인에이블 퓨즈 : 20M')의 출력 신호 ENABLE FUSE SET는 각각 AND 회로(페일 어드레스 코인시던스 디텍터 : 23M)에 입력된다. AND 회로(23M)는 신호 ENABLE FUSE SET가 "1"일 때 활성화되며 이 때 로우 어드레스 A0, A1, …, A6과 퓨즈 유닛(20MA)의 출력 신호가 서로 일치하고, 뱅크 어드레스 B0, B1, B2와 퓨즈 유닛(20MB)의 출력 신호가 서로 일치하고 있으면 출력 신호 MATCH를 "1"로 한다.
또, 퓨즈 유닛(20M')의 출력 신호 ENABLE FUSE SET는 그 퓨즈 유닛(20M')을 포함하는 맵핑 퓨즈 셋트(15M)를 사용하는 경우에는 "1", 사용하지 않은 경우에는 "0"으로 설정된다.
또한, 퓨즈 유닛(20M")의 출력 신호 SELECT SRD는 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 한쪽을 사용하는 경우에는 "1", 다른쪽을 사용하는 경우에는 "0"으로 설정된다.
디코더(27)는 AND 회로(23M)의 출력 신호 MATCH 및 퓨즈 유닛(20MB)의 출력 신호 SELECT B0, SELECT B1, SELECT B2에 기초하여 8개의 출력선 BANK SELECT i(i=0, 1, …, 7) 중 1개를 활성 상태("1")로 한다.
신호 MATCH는 결함을 가지는 로우 디코더가 존재하는 것을 나타내는 신호이며, 결함을 가지는 로우 디코더가 존재할 때 활성 상태("1")가 된다. 그리고, 신호 MATCH가 각각 활성 상태("1")일 때, 8개의 출력선 BANK SELECT i(i=0, 1, …, 7)가 각각 활성 상태가 될 수 있다[디코더(27)가 활성화된다].
8개의 출력선 BANK SELECT i(i=0, 1, …, 7) 중 어느 하나를 활성 상태로 할지는 신호 SELECT B0, SELECT B1, SELECT B2에 의해 결정한다. 이 3비트의 신호 SELECT B0, SELECT B1, SELECT B2에 의해 8개의 출력선 BANK SELECTi(i=0, 1, …, 7) 중 1개를 선택할 수 있다.
그리고, 도 11에 도시한 바와 같이 활성 상태("1") 중 1개의 출력선에 대응하는 2개의 AND 회로(30)가 활성화된다. 또, 이 2개의 AND 회로(30)는 8조 존재하고 8개의 뱅크 BANK0, BANK1, … BANK7에 대응하고 있다.
또한, 퓨즈 유닛(20M")의 출력 신호 SELECT SRD는 AND 회로(32)를 경유하면, 출력 신호 SELECT MAPPING SRD가 된다. AND 회로(32)에는 신호 MATCH가 입력되어 있다. 따라서, 신호 MATCH가 "1"인 뱅크 즉 입력 어드레스에 일치하는 페일 어드레스를 가지는 뱅크만이 맵핑 데이터[퓨즈 유닛(20M")의 값에 기초한 출력 신호 SELECT MAPPING SRD("1" 또는 "0")]를 출력할 수 있다.
이 출력 신호 SELECT MAPPING SRD는 도 11에 도시하는 각 뱅크에 대응하여 설치되는 2개의 AND 회로(30)에 입력되기 때문에, 활성 상태의 AND 회로(30)에 대응하는 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 1개가 선택되며 활성화된다.
또, 신호 MATCH가 "0"인 나머지 모든 뱅크의 출력 신호 SELECT MAPPING SRD는 "0"으로 고정된다.
이와 같이 하여, 결함 메모리 셀을 가지는 로우 디코더가 속하는 뱅크 내의 2개의 맵핑 스페어 로우 디코더 중 1개가 활성화된다. 이 때, 이 뱅크에서는 NOR 회로(28)에 의해 DISABLE M이 "0"이 되며 로우 디코더는 비활성화된다.
또, 나머지의 7개의 출력선은 전부 비활성 상태("0")이기 때문에 이들 출력선에 대응하는 2개의 AND 회로(30)의 출력 신호는 모두 "0"이 된다. 따라서, 나머지 7개의 출력선에 대응하는 7개의 뱅크 내에서는 맵핑 스페어 로우 디코더는 비활성화되며 또한 NOR 회로(28)에 의해 DISABLE M이 "1"이 되기 때문에 로우 디코더가 활성화된다.
도 15는 도 14의 맵핑 퓨즈 셋트 내의 디코더의 예를 나타내고 있다.
본 예는 도 13의 예에 비하면, 신호 ENABLE FUSE SET가 디코더(27)에 입력되어 있지 않은 점에 특징을 갖는다. 이것은 신호 ENABLE FUSE SET가 도 14의 AND 회로(23M)에 입력되며 신호 MATCH에 신호 ENABLE FUSE SET의 데이터가 포함되고 있는 것에 의한다.
본 예의 디코더에서는 8개의 AND 회로(33)에는 3비트의 신호 SELECT B0, SELECT B1, SELECT B2의 8가지의 조합 중 1개로 신호 MATCH가 입력된다.
8개의 AND 회로(33)는 8개의 신호선 BANK SELECT i(i=0, 1, …7)에 접속되어 있다. 각 신호선 BANK SELECT i(i=0, 1, …7)는 상술한 바와 같이, 각 뱅크에 대응하여 설치되는 2개의 AND 회로(30 ; 도 11)를 활성화하기 위한 것이다.
뱅크0 내에 결함 메모리 셀을 포함하는 로우 디코더가 존재하는 경우를 고려하면, 도 14의 맵핑 퓨즈 셋트 내의 퓨즈 셋트(인에이블 퓨즈 : 20M')에 "1"이 기억되며, 퓨즈 셋트(20MA)에는 그 로우 디코더의 로우 어드레스가 기억되며, 퓨즈 셋트(20MB)에는 뱅크0의 뱅크 어드레스 "111"이 기억되며 퓨즈 셋트(20M")에는 "1" 또는 "0"이 기억된다.
여기서, 뱅크0 내의 결함 메모리 셀을 포함하는 로우 디코더를 지정하는 뱅크 어드레스 신호 B0, B1, B2 및 로우 어드레스 신호 A0, A1, …, A6이 입력되면 신호 MATCH가 "1"이 된다. 또한, 이 때, 신호 SELECT B0, SELECT B1, SELECT B2가 "111"이 된다. 이 때문에, 신호선 BANK SELECT0이 "1"이 되며 뱅크 0에 대응하는 2개의 AND 회로(30 ; 도 11)가 활성화된다.
따라서, 신호선 SELECT MAPPING SRD가 "1"일 때는 뱅크0 내의 2개의 맵핑 스페어 로우 디코더 한쪽이 활성화되며, 신호선 SELECT MAPPING SRD가 "0"일 때, 뱅크0 내의 2개의 맵핑 스페어 로우 디코더의 다른쪽이 활성화된다.
그런데, 본 발명의 반도체 메모리의 제2예에서 고정 퓨즈 셋트는 예를 들면 도 10에 도시한 바와 같이 되며, 또한 각 뱅크 내의 서브 어레이와 그 근방의 구성은 예를 들면 도 4에 도시한 바와 같아진다.
이상, 본 발명의 반도체 메모리의 구성의 구체예에 대하여 설명하였다. 그래서, 이하에서는 이러한 구성을 채용하는 것에 의한 효과 즉 반도체 메모리(메모리 칩) 내의 퓨즈 셋트(퓨즈 소자) 수와 이 퓨즈 셋트에 의해 구제 가능한 구제 단위의 수와의 관계에 대하여 검토한다.
우선, 전제 조건으로서 1개의 뱅크를 구제 블럭 단위로 하고, 반도체 메모리 내에 2M(M은 자연수)개의 구제 블럭 단위가 존재하는 것으로 한다. 또한, 1개의 구제 블럭 단위 내에는 N(N은 자연수)비트의 어드레스에서 지정되는 2N개의 구제 단위(로우 디코더)가 존재하고 또한 S0(S0은 자연수)개의 고정 리던던시 구제 단위(고정 스페어 로우 디코더)와 S1(S1은 자연수)개의 맵핑 리던던시 구제 단위(맵핑 스페어 로우 디코더)가 존재하게 한다.
또한, 맵핑용 페일 어드레스 메모리(맵핑 퓨즈 셋트)는 반도체 메모리(메모리 칩) 내에 L(L은 자연수)개 존재하는 것으로 한다.
반도체 메모리 내의 리던던시용 퓨즈의 총갯수에 대하여 검토한다.
우선, 고정 퓨즈 셋트에 대하여 고려한다.
1개의 고정 퓨즈 셋트 내의 퓨즈의 수는, 이하와 같다.
① 고정 퓨즈 셋트의 사용의 유무를 결정하기 위한 인에이블 퓨즈 : 1개
② 2N개의 로우 디코더 중 1개 즉 N비트의 어드레스(페일 어드레스)를 기억하기 위한 퓨즈 : N개(=log[2N]/log[2])
즉, 1개의 고정 퓨즈 셋트 내에는 (N+1)개인 퓨즈가 배치된다.
또한, 고정 퓨즈 셋트는 고정 스페어 로우 디코더에 대응하여 설치된다. 즉, 반도체 메모리 내의 고정 퓨즈 셋트의 수는 고정 스페어 로우 디코더의 수와 동일하다. 고정 스페어 로우 디코더의 수는 S0개이며 뱅크(구제 블럭 단위)의 수는 2M개이기 때문에 고정 퓨즈 셋트는 반도체 메모리(칩) 내에 S0×2M개 설치된다.
따라서, 고정 퓨즈 셋트에 사용하는 반도체 메모리 내의 퓨즈의 갯수는
(N+1)×S0×2M … (1)
이 된다.
다음에, 맵핑 퓨즈 셋트에 대하여 생각한다.
하나의 맵핑 퓨즈 셋트 내의 퓨즈의 수는 이하와 같다.
① 맵핑 퓨즈 셋트의 사용의 유무를 결정하기 위한 인에이블 퓨즈 : 1개
② 2N개의 로우 디코더 중 1개 즉 N비트의 어드레스(페일 어드레스)를 기억하기 위한 퓨즈: N개(=log[2N]/log[2])
③ 맵핑 퓨즈 셋트를 2M개의 뱅크 중 1개에 맵핑(대응)하기 위한 퓨즈 : M개(=log[2M]/log[2])
④ 1개의 뱅크 내의 S1개의 맵핑 스페어 로우 디코더 중 1개를 선택하기 위한 퓨즈 : log[S1]/log[2]개
즉, 1개의 맵핑 퓨즈 셋트 내에는 (1+N+M+log[S1]/log[2])개인 퓨즈가 배치된다.
또한, 맵핑 퓨즈 셋트는 반도체 메모리 내에 L개 설치되어 있다. 단지, L은 1 이상 S1×2M이하이다.
따라서, 맵핑 퓨즈 셋트에 사용하는 반도체 메모리 내의 퓨즈의 갯수는
(1+N+M+log[S1]/log[2])×L … (2)
가 된다.
이상에 의해, 반도체 메모리 내의 리던던시용 퓨즈의 총 갯수는 상기 (1)과 (2)를 더한 수가 된다.
다음에, 구체예에 대하여 생각한다.
반도체 메모리 내에는 동시에 액세스가 가능한 16개의 뱅크가 존재하고 1개의 뱅크가 구제 블럭 단위가 되게 한다. 또한, 1개의 뱅크 내에는 7 비트의 어드레스에서 지정되는 128개의 로우 디코더가 존재하고 1개의 로우 디코더가 구제 단위가 되게 한다. 또한, 하나의 뱅크 내에는 4개의 스페어 로우 디코더를 설치하는 것으로 한다.
이 경우 종래(고정 스페어 로우 디코더만 시)는 M=4, N=7, S=4가 된다.
스페어 로우 디코더의 수를 4개로 한 이유는 이하와 같다.
스페어 로우 디코더의 수는 개발의 대상이 되는 제품의 칩 내 불량 분포(결함 메모리 셀의 분포)에 기초하여 결정된다. 즉, 스페어 로우 디코더는 결함 메모리 셀을 구제하고 충분한 수율을 얻기 위하여 필요한 수만큼 칩 내에 설치된다.
그러나, 개발의 대상이 되는 제품을 실제로 제조하기 전의 설계 단계에서는 그 불량 분포를 정확하게 파악하는 것이 어렵다. 왜냐하면, 개발의 대상이 되는 제품이 존재하지 않기 때문에, 검사에 의해 그 제품의 불량 분포를 구할 수 없기 때문이다. 이 경우에는 이미 개발 종료의 제품이나 유사 또는 동일한 프로세스에서 제조한 다른 제품 등의 검사 결과(불량 분포)로부터 개발의 대상이 되는 제품의 불량 분포를 유추하는 수단밖에 없다.
그래서, 본 예에서는 이미 개발 종료의 제품이나 유사 또는 동일한 프로세스에서 제조한 다른 제품 등의 검사 결과(불량 분포)로부터 반도체 메모리의 칩 내 불량 분포을 이하와 같이 가정한다. 즉, 각 뱅크에서는 리던던시 치환의 대상이 되는(결함 메모리 셀을 포함한다) 로우 디코더는 2개 이하가 되는 경우가 배부분이며, 가끔 3개가 되고 아주 드물게는 4개가 되거나 5개 이상이 되는 경우는 거의 없다고 한다.
이 경우, 1개의 뱅크 내에 2개의 스페어 로우 디코더를 설치하였다고 하면 1개의 뱅크 내에 리던던시 치환의 대상이 되는 로우 디코더가 3개 이상 발생했을 때 당연히 이들을 전부 구제할 수 없다. 또한, 1개의 뱅크 내에 3개의 스페어 로우 디코더를 설치하였다고 하면, 1개의 뱅크 내에, 리던던시 치환의 대상이 되는 로우 디코더가 4개 이상 발생했을 때 당연히 이들을 전부 구제할 수 없다.
즉, 본 예에서는 리던던시 치환의 대상이 되는 로우 디코더가 5개 이상 존재하는 것은 거의 없기 때문에 1개의 뱅크 내의 스페어 로우 디코더의 수를 4개로 했을 때 충분한 수율이 얻어지게 된다.
그래서, 1개의 뱅크 내의 스페어 로우 디코더의 수를 4개라고 가정한다.
1개의 뱅크 내의 스페어 로우 디코더의 수를 4개로 설정하면 반도체 메모리(칩) 내에는 합계 64개(4개×16뱅크)의 스페어 로우 디코더가 설치되게 된다.
그런데, 3개 또는 4개의 스페어 로우 디코더가 필요한 뱅크는 16개의 뱅크 전부가 아닌 몇개의 뱅크만이다. 즉, 반도체 메모리(칩) 내의 불량 분포는 편중되게 되는 경우가 많고 대부분의 뱅크에서는 스페어 로우 디코더는 2개로 족하며 몇개의 뱅크에서만 스페어 로우 디코더가 3개 또는 4개 필요해진다.
그러나, 그 몇개의 뱅크가 어느것인지 특정하는 것은 불가능하기 때문에 종래에서는 모든 뱅크 내에 4개의 스페어 로우 디코더를 배치할 필요가 있었다. 즉, 종래에서는 충분한 수율을 얻기 위해서는 반도체 메모리 내에 합계, 64개의 스페어 로우 디코더와 64개의 스페어 퓨즈 셋트를 설치하지 않으면 안된다.
이와 같이, 종래에서는 각 뱅크에 4개씩 합계 64개의 스페어 로우 디코더(스페어 퓨즈 셋트)를 설치할 필요가 있음에도 불구하고, 이들 64개의 스페어 로우 디코더(스페어 퓨즈 셋트) 모두가 사용되지 않고 사용되지 않은 많은 쓸데없는 스페어 로우 디코더(스페어 퓨즈 셋트)가 존재하고 있다.
여기서, 반도체 메모리(칩) 전체로서는 리던던시 치환의 대상이 되는 로우 디코더는 40개 이하라고 가정한다. 즉, 반도체 메모리 내에는 40개의 스페어 로우 디코더가 존재하면 충분한 수율이 얻어지는 것으로 한다.
그러나, 상술된 바와 같이 칩 내의 불량 분포는 편중되는 반면 어느 뱅크에 많은 결함 메모리 셀이 발생하는지는 대강 짐작할 수 없다. 또한, 복수 뱅크의 동시 액세스의 경우에는 리던던시 치환의 대상이 되는 로우 디코더를 그 로우 디코더가 속하는 뱅크 내의 스페어 로우 디코더에 치환해야만 한다.
결국, 리던던시 치환의 대상이 되는 로우 디코더가 40개 이하였다고 해도 종래에서는 모든 뱅크 내에 4개의 스페어 로우 디코더와 4개의 스페어 퓨즈 셋트를 배치해야만 한다.
그래서, 종래에서의 칩 내의 퓨즈의 총 수를 계산한다.
1개의 고정 퓨즈 셋트 내의 퓨즈수는 N+1이다. 본 예에서는 N=7이기 때문에 1개의 고정 퓨즈 셋트 내의 퓨즈수는 8개이다. 또한, 반도체 메모리 내에는 합계, S×2M개의 고정 퓨즈 셋트가 설치되기 때문에, 칩 내의 퓨즈의 총수는 (N+1)×S×2M이다. 본 예에서는 N=7, S=4, M=4이기 때문에 칩 내의 퓨즈의 총수는 512개(=8×4×16)가 된다.
본 발명에서는 모든 뱅크 내에 각각 S(=4)개의 스페어 로우 디코더를 설치하는 점에서는 종래와 동일하다. 그러나, 본 발명에서는 1개의 뱅크 내의 S개의 스페어 로우 디코더를 S0개의 고정 스페어 로우 디코더와 S1개의 맵핑 스페어 로우 디코더로 나뉘어지고 있다. 이 경우, 고정 퓨즈 셋트는 S0개가 되며 또한 맵핑 퓨즈 셋트는 L개로 한다.
예를 들면, S0=2, S1=2인 경우를 생각한다.
본 발명에서의 칩 내의 퓨즈의 총 수를 계산한다.
1개의 고정 퓨즈 셋트 내의 퓨즈수는 N+1이다. 본 예에서는 N=7이기 때문에 1개의 고정 퓨즈 셋트 내의 퓨즈수는 8개이다. 또한, 반도체 메모리 내에는 합계, S0×2M개의 고정 퓨즈 셋트가 설치되기 때문에, 칩 내의 고정 퓨즈 셋트용 퓨즈의 총 수는 (N+1)×S0×2M이다. 본 예에서는 N=7, S0=2, M=4이기 때문에 고정 퓨즈 셋트에 사용되는 칩 내의 퓨즈의 총 수는 256개(=8×2×16)가 된다.
또한, 1개의 맵핑 퓨즈 셋트 내의 퓨즈수는 (1+N+M+log[S1]/log[2])이다. 본 예에서는 N=7, M=4, S1=2이기 때문에, 1개의 맵핑 퓨즈 셋트 내의 퓨즈수는 13(=1+ 7+4+1)개이다. 또한, 반도체 메모리 내에는 L개의 맵핑 퓨즈 셋트가 설치되기 때문에 칩 내의 맵핑 퓨즈 셋트용 퓨즈의 총수는 13×L이다.
여기서, 본 발명에서는 리던던시 치환의 대상이 되는 로우 디코더가 반도체 메모리 내에서 40개 이하이라는 가정을 이용한다. 즉, 이 40개의 로우 디코더 중 32개(2개×16뱅크)는 전술한 고정 스페어 로우 디코더에 의해 구제할 수 있다. 따라서, 맵핑 스페어 로우 디코더에서는 나머지 8개의 로우 디코더를 구제하면, 충분한 수율을 달성할 수 있다.
따라서, L=8이라고 하면 충분하며 칩 내의 맵핑 퓨즈 셋트용 퓨즈의 총수는 104개(=13×8)가 된다.
이상에 의해, 본 발명에서의 칩 내의 퓨즈의 총 수는 고정 퓨즈 셋트용의 퓨즈의 총수(256개)와 맵핑 퓨즈 셋트용 퓨즈의 총 수(104개)를 더한 합계 360개가된다.
또, 종래의 고정 스페어 로우 디코더만 설치하는 경우에는 상술된 바와 같이, 반도체 메모리 내의 퓨즈의 총수는 512개이므로 본 발명에서는 종래에 비하여 152개(512-360)의 퓨즈의 삭감이 가능해진다.
또한, 본 발명에서는 퓨즈의 수가 삭감되어도 제품의 수율이 저하하는 것은없다. 즉, 대부분의 뱅크에서는 리던던시 치환의 대상이 되는 로우 디코더는 2개 이하에서 발생하는 확률이 높기 때문에, 이 2개 이하의 로우 디코더를 1 뱅크에 2개 설치되는 고정 스페어 로우 디코더에서 구제할 수 있다. 또한, 수개의 뱅크에서 리던던시 치환의 대상이 되는 로우 디코더가 3개 이상 발생했을 때는 2개의 로우 디코더를 고정 스페어 로우 디코더에서 구제하고, 나머지 로우 디코더를 맵핑 스페어 로우 디코더에서 구제할 수 있다.
구체적으로는, 전술한 예에서는 반도체 메모리(칩) 전체에서 32개의 고정 퓨즈 셋트와 8개의 맵핑 퓨즈 셋트를 설치하고, 40개의 로우 디코더를 스페어 로우 디코더에서 치환되도록 하여 있기 때문에, 리던던시 치환의 대상이 되는 로우 디코더(결함 로우 디코더)가 각 뱅크에 2개 이하에서 발생하는 경우에 대해서는 확실하게 반도체 메모리를 구제할 수 있다. 또한, 결함 로우 디코더를 3개 또는 4개 가지는 J(J는 자연수)개의 뱅크가 존재할 때는 J개의 뱅크 내의 결함 로우 디코더 s의 합계수로부터 (J×2)를 뺀 수가 8개 이하이면 이것을 맵핑 스페어 로우 디코더에서 구제할 수 있다.
또, 본 예에서는 가령 하나의 뱅크 내에 결함 로우 디코더가 5개 이상 발생했을 때는 이들 5개의 로우 디코더를 구제할 수는 없다. 그러나, 본 예에서는 1개의 뱅크 내에 결함 로우 디코더가 5개 이상 발생하는 경우는 거의 없고 가령 5개 이상 발생했을 때 이것을 구제하지 않아도 충분한 수율이 얻어지는 것을 전제로 하고 있기 때문에 문제는 없다.
즉, 본 발명에서는 상술된 바와 같이 뱅크(구제 블럭 단위)수가 2M에서 로우 디코더(구제 단위)수가 2N인 반도체 메모리에 대하여 미리 칩의 불량 분포에 기초하여 충분한 수율이 얻어지도록 최적인 S0, S1, L의 값을 결정하기 때문에 적은 퓨즈수에서 높은 수율을 달성하는 것이 가능해진다.
이와 같이, 본 발명에서는 고정 스페어 로우 디코더와 맵핑 스페어 로우 디코더를 조합하여 사용하고 또한 리던던시 치환의 대상이 되는 대부분의 로우 디코더를 고정 스페어 로우 디코더에서 치환하고, 나머지 몇개의 로우 디코더를 맵핑 스페어 로우 디코더에서 치환하도록 하고 있다.
즉, 반도체 메모리 내에서의 리던던시 치환의 대상이 되는 로우 디코더의 총수를 대강 알고 있는 경우에 각 뱅크에 소정수(S0개)의 고정 스페어 로우 디코더를 배치하고(단지, S0×2M은 리던던시 치환의 대상이 되는 로우 디코더의 총수를 넘지 않는다), 고정 스페어 로우 디코더에서 구할 수 없는 쪽에 대하여 맵핑 스페어 로우 디코더에서 구제하도록하고 있다.
또한, 각 뱅크 내의 맵핑 스페어 로우 디코더의 수(S1)는 1개의 뱅크 내에서 발생하는 리던던시 치환의 대상이 되는 로우 디코더의 최대수(이 수의 로우 디코더를 구하면 충분한 수율을 얻을 수 있는 값)로부터 각 뱅크 내의 고정 스페어 로우 디코더의 수(S0)를 뺀 값으로 설정된다.
또한, 맵핑 퓨즈 셋트의 수(L)는 반도체 메모리 내에 발생하는 리던던시 치환의 대상이 되는 로우 디코더의 총 수로부터 반도체 메모리 내의 고정 스페어 로우 디코더의 총수(S0×2M)를 뺀 값으로 설정된다. 통상, 맵핑 퓨즈 셋트의 수(L)은 전술한 예에 도시한 바와 같이, 맵핑 스페어 로우 디코더의 수(S1)보다도 충분하게 적게 끝난다.
따라서, 본 발명에 따르면 충분한 수율을 확보하면서 반도체 메모리(칩) 내의 퓨즈의 갯수를 줄일 수 있으며 칩 면적의 축소 또한 반도체 메모리의 저비용화에 공헌할 수 있다.
그런데, 본 발명에 가까운 기술로서 반도체 메모리(칩) 내의 각 뱅크에 고정 스페어 로우 디코더를 설치하지 않고 맵핑 스페어 로우 디코더만을 설치하는 것도 고려된다.
그러나, 반도체 메모리의 모든 뱅크 내에 맵핑 스페어 로우 디코더만을 배치하는 기술에서는 충분한 수율을 확보할 수 있는 것을 조건으로 하면, 경우에 따라서는 종래로부터도 퓨즈 삭감의 효과가 뒤떨어진다(본 발명에 대해서도 당연하게 퓨즈 삭감의 효과가 뒤떨어진다) 경우가 있다.
즉, 본 발명은 반도체 메모리의 각 뱅크 내에 고정 스페어 로우 디코더와 맵핑 스페어 로우 디코더의 양쪽을 설치하는 점에 의의가 있다.
구체적인 수치에 대하여 생각한다.
예를 들면, 전술한 바와 같이 16개의 뱅크(구제 블럭 단위)를 구비하고, 각 뱅크 내에 128개의 로우 디코더(구제 단위)를 구비하는 반도체 메모리를 대상으로 한다. 또한, 반도체 메모리 전체로서는 리던던시 치환의 대상이 되는 로우 디코더가 40개 발생하는 것으로 한다. 또한, 그 밖의 조건, 예를 들면, 충분한 수율을 얻기 위한 뱅크 내의 스페어 로우 디코더의 수 등에 대해서도 전술한 예와 동일하게 한다.
이 경우, 각 뱅크 내에는 4개의 맵핑 스페어 로우 디코더가 배치되며 맵핑 퓨즈 셋트는 40개가 된다. 즉, M=4, N=7, S0=0, S1=4, L=40이 된다.
그리고, 반도체 메모리 내의 맵핑 퓨즈 셋트용 퓨즈의 총수는 상술한 바와 같이, (1+N+M+log[S1]/log[2])×L로 나타낸다. 즉, 반도체 메모리 내의 맵핑 퓨즈 셋트용의 퓨즈의 총수는 560개(=[l+7+4+2]×40)가 된다.
본 발명의 반도체 메모리 내의 퓨즈의 총수가 360개 종래의 반도체 메모리 내의 퓨즈의 총수가 512개이므로 맵핑 스페어 로우 디코더만을 이용한 반도체 메모리의 퓨즈의 갯수가 어느정도 많아질지를 알 수 있다.
또, 이 기술에서 반도체 메모리 내의 퓨즈의 갯수를 본 발명과 동일 정도로 설정하면, 예를 들면, 14(1개의 맵핑 퓨즈 셋트 내의 퓨즈수)×26(맵핑 퓨즈 셋트의 수)=364개가 되며 반도체 메모리 전체로서는 26개의 로우 디코더의 치환에만 행하지 않고 충분한 수율을 얻을 수 없게 된다.
또, 상술한 본 발명의 반도체 메모리의 제1예 및 제2예에서는 페일 어드레스메모리로서 퓨즈 셋트(퓨즈 소자)를 사용하였지만, 이 페일 어드레스 메모리는 불휘발성이면 어느 구성이라도 좋다. 예를 들면, PROM, EPROM, EEPROM 등의 트랜지스터로 구성하는 것도 가능하다.
이상, 설명한 바와 같이 본 발명의 반도체 메모리에 따르면, 반도체 메모리 내의 각 뱅크(또는 서브 어레이)에 대하여 고정 스페어 로우 디코더와 맵핑 스페어 로우 디코더를 각각 설치하고 있다.
예를 들면, 도 5나 도 11 예에서는 8개의 뱅크 각각에 대하여 2개의 고정 스페어 로우 디코더와 2개의 맵핑 스페어 로우 디코더의 합계 4개의 스페어 로우 디코더가 설치되며, 반도체 메모리 전체로서는 합계 32개의 스페어 로우 디코더가 배치된다.
한편, 고정 퓨즈 셋트는 고정 스페어 로우 디코더에 대응하여 각 뱅크에 2개씩 합계 16개 설치되지만, 맵핑 퓨즈 셋트는 반도체 메모리 내에 8개만 설치되어 있다. 즉, 충분한 수율을 얻는 것을 조건으로 하면, 종래는 고정 퓨즈 셋트를 고정 스페어 로우 디코더에 대응시켜서 32개 설치할 필요가 있지만, 본 발명에서는 퓨즈 셋트(고정 맵핑)를 24개(16+8) 설치하면 좋다.
본 발명에서는 1개의 맵핑 퓨즈 셋트 내의 퓨즈의 갯수는 이 퓨즈 셋트를 어느 뱅크 내의 어떤 맵핑 스페어 로우 디코더에 대응시키는 것인지를 나타내는 맵핑 데이터를 기억하기 위해서, 1개의 고정 퓨즈 셋트 내의 퓨즈의 갯수보다도 많아지지만 반도체 칩 전체로서는 종래보다도 퓨즈의 갯수를 삭감할 수가 있다.
또한, 본 발명에서는 반도체 메모리 내의 불량 분포가 균등한 경우에는 고정 스페어 로우 디코더 및 고정 퓨즈 셋트에 의해 불량의 구제를 행하고, 반도체 메모리 내의 불량 분포가 편중된 경우에, 맵핑 데이터에 의해 맵핑 퓨즈 셋트를 소정의 뱅크 내의 맵핑 스페어 로우 디코더에 맵핑(대응)하고, 모든 불량을 구제할 수가 있기 때문에, 자유도가 높은 리던던시 치환을 가능하게 하고 있다.
이와 같이, 본 발명에 따르면 적은 메모리 용량의 페일 어드레스 메모리(예를 들면, 퓨즈)에 의해, 높은 구제 효율을 얻을 수 있기 때문에, 칩 면적의 축소나 제조 비용의 저감을 도모할 수 있다.
전술한 실시예에서는 로우 디코더를 스페어 로우 디코더에 교체하는 경우를 설명하였지만, 본 발명은 컬럼 디코더를 스페어 컬럼 디코더에 교체하는 경우에도 적용할 수 있다. 이 경우, 고정 스페어 컬럼 디코더와 맵핑 스페어 컬럼 디코더는 노멀 컬럼 디코더에 인접하여 배치된다. 또한, 고정 퓨즈 셋트는 고정 스페어 컬럼 디코더에 대응하여 배치되며, 맵핑 퓨즈 셋트는 그것에 기억되는 맵핑 데이터에 의해 맵핑 스페어 컬럼 디코더에 대응된다.

Claims (40)

  1. 노멀 디코더,
    상기 노멀 디코더를 구제하기 위한 고정 스페어 디코더 ;
    상기 고정 스페어 디코더에 관련지어 배치되는 고정 메모리 ;
    상기 노멀 디코더를 구제하기 위한 맵핑 스페어 디코더 ;
    상기 맵핑 스페어 디코더에 관련짓지 않고서 배치되며, 맵핑 데이터가 기억되는 맵핑 메모리 ;
    상기 고정 메모리에 상기 노멀 디코더를 지정하는 페일 어드레스가 등록되는 경우, 상기 노멀 디코더는 상기 고정 스페어 디코더에서 치환되며, 상기 맵핑 메모리에 상기 페일 어드레스가 등록되며 또한 상기 맵핑 데이터가 상기 맵핑 스페어 디코더를 지정하는 경우, 상기 노멀 디코더는 상기 맵핑 스페어 디코더로 치환되는 것을 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 노멀 디코더가 1개의 워드선에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 1개의 스페어 워드선에 접속되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서,
    상기 노멀 디코더가 n(n은 복수)개인 워드선 s에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 n개의 스페어 워드선 s에 접속되는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서,
    상기 고정 메모리 및 상기 맵핑 메모리는 모두 불휘발성 메모리로 구성되는 것을 특징으로 하는 반도체 메모리.
  5. 복수의 뱅크 s, 각 뱅크는 노멀 디코더와, 상기 노멀 디코더를 구제하기 위한 고정 스페어 디코더와, 상기 고정 스페어 디코더에 관련지어서 배치되는 고정 메모리와, 상기 노멀 디코더를 구제하기 위한 맵핑 스페어 디코더를 구비하고 ;
    상기 복수의 뱅크 외에 배치되며 맵핑 데이터가 등록되는 맵핑 메모리 ;
    상기 맵핑 데이터는 상기 맵핑 메모리를 상기 복수의 뱅크 중 1개 내의 상기 맵핑 스페어 디코더에 관련짓는 역할을 완수하고,
    상기 맵핑 메모리에 상기 복수의 뱅크 중 1개 내의 상기 노멀 디코더를 지정하는 페일 어드레스가 등록되는 경우, 상기 노멀 디코더는 상기 맵핑 메모리에 관련지어진 상기 복수의 뱅크 중의 1개 내의 상기 맵핑 스페어 디코더로 치환되는 것을 포함하는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서,
    상기 복수의 뱅크는 기록/판독 연산 시에 실질적으로 동시에 액세스되는 것을 특징으로 하는 반도체 메모리.
  7. 제5항에 있어서,
    상기 맵핑 데이터는 상기 복수의 뱅크 중 1개를 지정하는 뱅크 데이터와, 지정된 1개의 뱅크 내의 상기 맵핑 스페어 디코더를 지정하는 스페어 디코더 데이터로 구성되는 것을 특징으로 하는 반도체 메모리.
  8. 제5항에 있어서,
    상기 맵핑 데이터에 기초하여 상기 복수의 뱅크 중 1개를 지정하고 또한 지정된 하나의 뱅크 내의 상기 맵핑 스페어 디코더를 지정하는 지정용 디코더 ;
    입력 어드레스와 상기 페일 어드레스를 비교하고 양자가 일치할 때 상기 지정용 디코더를 활성화하는 페일 어드레스 코인시던스 디텍터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  9. 제8항에 있어서,
    상기 지정용 디코더는 복수의 신호선에 의해 상기 복수의 뱅크에 접속되며 또한 상기 복수의 신호선 중 상기 맵핑 데이터에 의해 지정된 1개의 뱅크에 접속되는 신호선을 활성화시키는 것을 특징으로 하는 반도체 메모리.
  10. 제9항에 있어서,
    상기 맵핑 데이터에 의해 지정된 하나의 뱅크 내의 상기 노멀 디코더를 비활성화하는 논리 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  11. 제5항에 있어서,
    상기 맵핑 데이터에 기초하여 상기 복수의 뱅크 중 1개를 지정하는 지정용 디코더 ;
    입력 어드레스와 상기 페일 어드레스를 비교하고, 양자가 일치할 때 상기 지정용 디코더를 활성화하는 페일 어드레스 코인시던스 디텍터 ;
    상기 맵핑 데이터에 의해 지정된 하나의 뱅크 내의 상기 맵핑 스페어 디코더를 지정하는 논리 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서,
    상기 지정용 디코더는 복수의 신호선에 의해 상기 복수의 뱅크에 접속되며 또한 상기 복수의 신호선 중 상기 맵핑 데이터에 의해 지정된 1개의 뱅크에 접속되는 신호선을 활성화시키는 것을 특징으로 하는 반도체 메모리.
  13. 제12항에 있어서,
    상기 맵핑 데이터에 의해 지정된 1개의 뱅크 내의 상기 노멀 디코더를 비활성화하는 논리 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  14. 제5항에 있어서,
    상기 복수의 뱅크 중 상기 페일 어드레스에 의해 지정되는 상기 노멀 디코더를 구비하는 뱅크와, 상기 복수의 뱅크 중 상기 맵핑 메모리에 관련된 상기 맵핑 스페어 디코더를 구비하는 뱅크는 동일한 것을 특징으로 하는 반도체 메모리.
  15. 제5항에 있어서,
    상기 복수의 뱅크 중 상기 페일 어드레스에 의해 지정되는 상기 노멀 디코더를 구비하는 뱅크와, 상기 복수의 뱅크 중 상기 맵핑 메모리에 관련된 상기 맵핑 스페어 디코더를 구비하는 뱅크는 서로 다른 것을 특징으로 하는 반도체 메모리.
  16. 제5항에 있어서,
    상기 노멀 디코더가 1개의 워드선에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 1개의 스페어 워드선에 접속되는 것을 특징으로 하는 반도체 메모리.
  17. 제5항에 있어서,
    상기 노멀 디코더가 n(n은 복수)개인 워드선 s에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 n개의 스페어 워드선 s에 접속되는 것을 특징으로 하는 반도체 메모리.
  18. 제5항에 있어서,
    상기 고정 메모리 및 상기 맵핑 메모리는 모두 불휘발성 메모리로 구성되는 것을 특징으로 하는 반도체 메모리.
  19. 복수의 뱅크 s, 각 뱅크는 노멀 디코더와, 상기 노멀 디코더를 구제하기 위한 고정 스페어 디코더와, 상기 고정 스페어 디코더에 관련되어 배치되는 고정 메모리와, 상기 노멀 디코더를 구제하기 위한 적어도 하나의 맵핑 스페어 디코더를 구비하고 ;
    상기 복수의 뱅크 외에 상기 맵핑 스페어 디코더에 관련짓지 않고 배치되며, 맵핑 데이터가 등록되는 적어도 하나의 맵핑 메모리 ;
    상기 적어도 하나의 맵핑 메모리는 그것에 등록되는 상기 맵핑 데이터에 의해 상기 적어도 하나의 맵핑 스페어 디코더에 관련지어지며,
    상기 복수의 뱅크 s의 수를 2M(M은 자연수)으로 하고 상기 적어도 하나의 맵핑 스페어 디코더 수를 S1(S1은 자연수)로 하고 상기 적어도 하나의 맵핑 메모리 수를 L로 한 경우에,
    1≤L≤2M×S1
    을 만족하는 것을 포함하는 것을 특징으로 하는 반도체 메모리.
  20. 복수의 뱅크 s, 각 뱅크는 노멀 디코더와, 상기 노멀 디코더를 구제하기 위한맵핑 스페어 디코더를 구비하고 ;
    상기 복수의 뱅크 외에 배치되며 맵핑 데이터가 등록되는 맵핑 메모리 ;
    상기 맵핑 데이터는 상기 맵핑 메모리를 상기 복수의 뱅크 중의 1개 내의 상기 맵핑 스페어 디코더에 관련짓는 역할을 완수하고,
    상기 맵핑 메모리에 상기 복수의 뱅크 중의 1개 내의 상기 노멀 디코더를 지정하는 페일 어드레스가 등록되는 경우, 상기 노멀 디코더는 상기 맵핑 메모리에 관련지어진 상기 복수의 뱅크 중 1개 내의 상기 맵핑 스페어 디코더로 치환되는 것을 포함하는 것을 특징으로 하는 반도체 메모리.
  21. 제20항에 있어서,
    상기 복수의 뱅크는 기록/판독 연산 시에 실질적으로 동시에 액세스되는 것을 특징으로 하는 반도체 메모리.
  22. 제20항에 있어서,
    상기 맵핑 데이터는 상기 복수의 뱅크 중 1개를 지정하는 뱅크 데이터와, 지정된 1개의 뱅크 내의 상기 맵핑 스페어 디코더를 지정하는 스페어 디코더 데이터로 구성되는 것을 특징으로 하는 반도체 메모리.
  23. 제20항에 있어서,
    상기 맵핑 데이터에 기초하여, 상기 복수의 뱅크 중 1개를 지정하고 또한 지정된 1개의 뱅크 내의 상기 맵핑 스페어 디코더를 지정하는 지정용 디코더;
    입력 어드레스와 상기 페일 어드레스를 비교하고, 양자가 일치할 때 상기 지정용 디코더를 활성화하는 페일 어드레스 코인시던스 디텍터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  24. 제23항에 있어서,
    상기 지정용 디코더는 복수의 신호선에 의해 상기 복수의 뱅크에 접속되며 또한 상기 복수의 신호선 중 상기 맵핑 데이터에 의해 지정된 1개의 뱅크에 접속되는 신호선을 활성화시키는 것을 특징으로 하는 반도체 메모리.
  25. 제24항에 있어서,
    상기 맵핑 데이터에 의해 지정된 1개의 뱅크 내의 상기 노멀 디코더를 비활성화하는 논리 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  26. 제20항에 있어서,
    상기 맵핑 데이터에 기초하여 상기 복수의 뱅크 중 1개를 지정하는 지정용 디코더;
    입력 어드레스와 상기 페일 어드레스를 비교하고 양자가 일치할 때 상기 지정용 디코더를 활성화하는 페일 어드레스 코인시던스 디텍터와 ;
    상기 맵핑 데이터에 의해 지정된 하나의 뱅크 내의 상기 맵핑 스페어 디코더를 지정하는 논리 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  27. 제26항에 있어서,
    상기 지정용 디코더는 복수의 신호선에 의해 상기 복수의 뱅크에 접속되며 또한 상기 복수의 신호선 중 상기 맵핑 데이터에 의해 지정된 1개의 뱅크에 접속되는 신호선을 활성화시키는 것을 특징으로 하는 반도체 메모리.
  28. 제27항에 있어서,
    상기 맵핑 데이터에 의해 지정된 1개의 뱅크 내의 상기 노멀 디코더를 비활성화하는 논리 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  29. 제20항에 있어서,
    상기 복수의 뱅크 중 상기 페일 어드레스에 의해 지정되는 상기 노멀 디코더를 구비하는 뱅크와, 상기 복수의 뱅크 중 상기 맵핑 메모리에 관련지어진 상기 맵핑 스페어 디코더를 구비하는 뱅크는 동일한 것을 특징으로 하는 반도체 메모리.
  30. 제20항에 있어서,
    상기 복수의 뱅크 중 상기 페일 어드레스에 의해 지정되는 상기 노멀 디코더를 구비하는 뱅크와, 상기 복수의 뱅크 중 상기 맵핑 메모리에 관련지어진 상기 맵핑 스페어 디코더를 구비하는 뱅크는 서로 다른 것을 특징으로 하는 반도체 메모리.
  31. 제20항에 있어서,
    상기 노멀 디코더가 1개인 워드선에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 1개의 스페어 워드선에 접속되는 것을 특징으로 하는 반도체 메모리.
  32. 제20항에 있어서,
    상기 노멀 디코더가 n(n은 복수)개인 워드선 s에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 n개인 스페어 워드선 s에 접속되는 것을 특징으로 하는 반도체 메모리.
  33. 제20항에 있어서,
    상기 고정 메모리 및 상기 맵핑 메모리는 모두 불휘발성 메모리로 구성되는 것을 특징으로 하는 반도체 메모리.
  34. 복수의 뱅크 s, 각 뱅크는 노멀 디코더와, 상기 노멀 디코더를 구제하기 위한 적어도 하나의 맵핑 스페어 디코더를 구비하고 ;
    상기 복수의 뱅크 외에 상기 맵핑 스페어 디코더에 관련되지 않고 배치되며,맵핑 데이터가 등록되는 적어도 하나의 맵핑 메모리 ;
    상기 적어도 하나의 맵핑 메모리는 그에 등록되는 상기 맵핑 데이터에 의해 상기 적어도 하나의 맵핑 스페어 디코더에 관련지어지며,
    상기 복수의 뱅크 s의 수를 2M(M은 자연수)으로 하고, 상기 적어도 하나의 맵핑 스페어 디코더의 수를, S1(S1은 자연수)로 하고 상기 적어도 하나의 맵핑 메모리의 수를 L로 한 경우에,
    1≤L≤2M×S1
    을 만족하는 것을 특징으로 하는 반도체 메모리.
  35. 제1항에 있어서,
    상기 노멀 디코더가 1개인 컬럼 셀렉트선에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 하나의 스페어 컬럼 셀렉트선에 접속되는 것을 특징으로 하는 반도체 메모리.
  36. 제1항에 있어서,
    상기 노멀 디코더가 n(n은 복수)개인 컬럼 셀렉트선 s에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 n개인 스페어 컬럼 셀렉트선 s에 접속되는 것을 특징으로 하는 반도체 메모리.
  37. 제5항에 있어서,
    상기 노멀 디코더가 하나의 컬럼 셀렉트선에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 하나의 스페어 컬럼 셀렉트선에 접속되는 것을 특징으로 하는 반도체 메모리.
  38. 제5항에 있어서,
    상기 노멀 디코더가 n(n은 복수)개인 컬럼 셀렉트선 s에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 n개인 스페어 컬럼 셀렉트선 s에 접속되는 것을 특징으로 하는 반도체 메모리.
  39. 제20항에 있어서,
    상기 노멀 디코더가 1개의 컬럼 셀렉트선에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 하나의 스페어 컬럼 셀렉트선에 접속되는 것을 특징으로 하는 반도체 메모리.
  40. 제20항에 있어서,
    상기 노멀 디코더가 n(n은 복수)개인 컬럼 셀렉트선 s에 접속되는 경우, 상기 고정 스페어 디코더 및 상기 맵핑 스페어 디코더는 모두 n개인 스페어 컬럼 셀렉트선 s에 접속되는 것을 특징으로 하는 반도체 메모리.
KR1020000013579A 1999-03-18 2000-03-17 반도체 메모리의 리던던시 회로 KR100343916B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11074040A JP2000268598A (ja) 1999-03-18 1999-03-18 半導体メモリのリダンダンシイ回路
JP1999-074040 1999-03-18

Publications (2)

Publication Number Publication Date
KR20000062933A KR20000062933A (ko) 2000-10-25
KR100343916B1 true KR100343916B1 (ko) 2002-07-20

Family

ID=13535669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000013579A KR100343916B1 (ko) 1999-03-18 2000-03-17 반도체 메모리의 리던던시 회로

Country Status (5)

Country Link
US (2) US6295235B1 (ko)
JP (1) JP2000268598A (ko)
KR (1) KR100343916B1 (ko)
CN (1) CN1203487C (ko)
TW (1) TW459349B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351902B1 (ko) * 2000-09-28 2002-09-12 주식회사 하이닉스반도체 칼럼 리던던시 리페어 회로
JP3866588B2 (ja) * 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置
CN1823392A (zh) * 2003-07-15 2006-08-23 尔必达存储器株式会社 半导体存储器件
JP2006268971A (ja) * 2005-03-24 2006-10-05 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
JP4607685B2 (ja) * 2005-06-30 2011-01-05 富士通セミコンダクター株式会社 半導体メモリ
KR100790819B1 (ko) * 2006-07-20 2008-01-02 삼성전자주식회사 반도체 집적 회로 및 그의 제조 방법
JP2012252757A (ja) * 2011-06-06 2012-12-20 Elpida Memory Inc 半導体装置
KR20120135642A (ko) * 2011-06-07 2012-12-17 에스케이하이닉스 주식회사 워드라인 구동신호 제어 회로 및 이를 구비하는 반도체 메모리 장치와 워드라인 구동 방법
US8914615B2 (en) 2011-12-02 2014-12-16 Arm Limited Mapping same logical register specifier for different instruction sets with divergent association to architectural register file using common address format
KR20130135658A (ko) 2012-06-01 2013-12-11 삼성전자주식회사 패키징 후에 발생되는 불량 셀을 구제하는 메모리 장치
US9748003B2 (en) * 2014-09-12 2017-08-29 Qualcomm Incorporated Efficient coding for memory redundancy
CN112820727B (zh) * 2019-11-15 2024-05-14 武汉杰开科技有限公司 包含备用单元的芯片及其相关方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015041B1 (ko) 1992-11-23 1995-12-21 삼성전자주식회사 로우리던던시회로를 가지는 고집적 반도체 메모리 장치
JPH07176200A (ja) 1993-12-17 1995-07-14 Fujitsu Ltd 半導体記憶装置
US5528539A (en) 1994-09-29 1996-06-18 Micron Semiconductor, Inc. High speed global row redundancy system
JP3281203B2 (ja) 1994-12-07 2002-05-13 株式会社東芝 半導体記憶装置
JP3557019B2 (ja) 1995-11-17 2004-08-25 株式会社東芝 半導体記憶装置
US5612918A (en) * 1995-12-29 1997-03-18 Sgs-Thomson Microelectronics, Inc. Redundancy architecture
DE69621770T2 (de) 1996-03-22 2003-03-06 St Microelectronics Srl Sektoriziertes elektrisch löschbares und programmierbares nichtflüchtiges Speichergerät mit Redundanz
US6188618B1 (en) 1998-04-23 2001-02-13 Kabushiki Kaisha Toshiba Semiconductor device with flexible redundancy system

Also Published As

Publication number Publication date
CN1203487C (zh) 2005-05-25
US6392937B2 (en) 2002-05-21
KR20000062933A (ko) 2000-10-25
US20010022751A1 (en) 2001-09-20
US6295235B1 (en) 2001-09-25
CN1269582A (zh) 2000-10-11
TW459349B (en) 2001-10-11
JP2000268598A (ja) 2000-09-29

Similar Documents

Publication Publication Date Title
KR100390735B1 (ko) 반도체 기억 장치
US5313425A (en) Semiconductor memory device having an improved error correction capability
US5416740A (en) Semiconductor memory device including redundant memory cell array for repairing defect
US5377146A (en) Hierarchical redundancy scheme for high density monolithic memories
US6188618B1 (en) Semiconductor device with flexible redundancy system
KR100315265B1 (ko) 반도체메모리장치
US6269035B1 (en) Circuit and method for a multiplexed redundancy scheme in a memory device
KR100273293B1 (ko) 리던던트 워드라인의 리프레쉬 구조
US6163489A (en) Semiconductor memory having multiple redundant columns with offset segmentation boundaries
KR100343916B1 (ko) 반도체 메모리의 리던던시 회로
US6205515B1 (en) Column redundancy circuitry with reduced time delay
US7359260B2 (en) Repair of memory cells
US5675543A (en) Integrated semiconductor memory device
US6269030B1 (en) Semiconductor memory device
US6618299B2 (en) Semiconductor memory device with redundancy
US6339554B1 (en) Semiconductor memory device with replacement programming circuit
US20230023098A1 (en) Semiconductor apparatus
US6694448B2 (en) SRAM row redundancy
JP4693197B2 (ja) 半導体記憶装置
JP3409056B2 (ja) 半導体記憶装置およびそれを用いたシステム
US6473872B1 (en) Address decoding system and method for failure toleration in a memory bank
JP4786682B2 (ja) 半導体集積回路装置
JP2001256793A (ja) 半導体集積回路装置
US6567324B2 (en) Semiconductor memory device with reduced number of redundant program sets
JP2004158069A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110527

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee