TW459349B - Redundancy circuit of semiconductor memory - Google Patents

Description

4 59 34 9 五、> 發明說明（1) 發 明 背 景 本 發 明 係 有 關 -^ 種 具 備 補 救 缺 陷 記 憶 〇0 早 元 之 冗 餘 電 路 之 半 導 體 記 憶 體 0 一 般 說 來 半 導 體 記 憶 體 具 有 用 以 提 古 冋 製 σ 口 σ 之 成 品 率 之 冗 餘 電 路 0 冗 餘 電 路 具 有 於 記 憶 單 元 陣 列（正規單元陣列）. 内 存 在 有 缺 陷 記 憶 單 元 情 形 下 使 此 缺 陷 記 憶 單 元 以 備 用 S己 憶 單 元 陣 列 内 之 冗 餘 記 憶 單 元 替 換 之 功 能 0 a 前 取 一 般 性 之 冗 餘 電 路 採 用 按 補 救 單 位 (替換單位） 將 缺 陷 記 憶 〇〇 早 元 與 冗 餘 記 憶 單 元 替 換 之 方 式 〇 補 救 單 位 意 指 在 以 冗 餘 記 憶 單 元 替 換 缺 陷 記 憶 σΟ 早 元 情 形 下 同 時 間 替 換 的 記 憶 單 元 之 集 合 α 補 救 單 元 一 般 有 設 定 連 接 於 一 或 複 數 字 線 之 記 憶 元 之 情 形（列單位） 9 以 及 石又 定 連 接 於 — 或 複 數 位 元 線 對 之 記 憶 單 元 之 情 形 (行單位） 0 於 以 連 接 於 複 數 字 線 之 記 憶 單 元 (複數列） 為 補 救 單 位 情 形 中 > 含 有 例 如 連 接 此 等 複 數 字 線 於 - 列 解 碼 器 按 列 解 石馬 器 單 位 以 冗 餘 記 憶 早 元 替 換 缺 陷 記 憶 σΟ 早 元 之 情 形 〇 又 ? 於 以 連 接 於 複 數 位 元 線 對 之 記 憶 單 元 (複數行） 為 補 救 單 位 情 形 中 > 含 有 例 如 連 接 此 等 複 數 位 元 線 對 於 一 1/0( 入 / 出 )線對 ，按 I/O 線 對 單 位 以 冗 餘 記 憶 單 元 替 換 缺 陷 記 憶 單 元 之 情 形 0 又 在 以 實 質 上 可 同 時 存 取 之 記 憶 庫 構 成 半 導 體 記 憶 體 情 形 下 以 1個記憶庫（ 具 有 一 定 記 憶 容 量 之 記 憶 單 元 陣 列）為補救ί 單位 。補救ί 包單位意指每- -補救單位之有效 補 救 摩巳 圍 ς> 亦 即 於 此 情 形 下 J 缺 記 憶 單 元 於 補 救 塊

459349 五、發明說明（2) ^ 單位内，就各補救單位，以冗餘記憶單元替換。亦即，一 記憶庫内之缺陷記憶單元只可能以此記憶庫内之冗餘記憶 單元替換，無法以另一記憶庫内之冗餘記憶單元替換。 為了按各補救單位，以冗餘記憶單元替換缺陷記憶單 元，須預先將指定具有缺陷記憶單元之補救單位之位址 -(失效位址）編入位址編目用記憶體（例如熔絲組），判斷半-導體記憶體動作時，外部位址或内部位址是否與此失效位 址一致。 因此，半導體記憶體（記憶晶片）内的複數記憶庫各自具· 有與補救單位之數目相同數目之位址編目用記憶體（失效 位址記憶體。失效位址記憶體由非揮發性記憶體構成。目-前主要使用熔絲來作為非揮發性記憶體。.由此熔絲構成之 失效位址記憶體稱之為熔絲組。 於一記憶庫内，補救單位與溶絲組一對一對應配置。亦 即，一記憶庫内之熔絲組之數目與此記憶庫内之補救單位 之數目相等。 熔絲組含有用以記憶失效位址之複數熔絲元件。於一熔 絲元件中，可藉由是否切斷此熔絲元件存儲/位元之資 料。因此，N位元之失效位址可藉N個熔絲元件存儲。 熔絲組之構造簡單，目前最廣泛採用的是藉熔絲組記憶 失效位址之方式。 第1圖顯示具備熔絲組之半導體記憶體之主要部份。 本例子具備實質上可同時存取之複數記憶庫，補救塊單 位係一記憶庫，其以補救單位為一列解碼器之半導體記憶

五、發明1¾明⑶ 體為對象。 I 隱、單元由8個子陣列1 0構成，於1個記憶庫B A N K i ( i = 0， β k‘ 7 )内配置1個子陣列l 0。於此情形下，8個記憶庫 β Q ’ δ A N U， B ANΚ 7例如沿行方向鄰接配置。各記憶庫 1 ( 1 = 0 , 1， ... 7)含有正規單元陣列1 1 ，備用單元陣 1 2、列解碼器1 3、固定備用列解碼器1 4及固定熔絲組 1 5 ^ 正規單元陣列1 1具有例如5 1 2千位元之記憶容置，於正 規單711陣列1 1上配置5 1 2條字線1 6及1 0 2 4數元線對。於本 例子中’列解碼器1 3設定為1 2 8個，4條字線1 6連接於1個 列解碼器。 備用單开_ Xt1 。， 1 @ 阵列1 2例如具有1 6千位元之記憶容置，於備用 又，g]卞扯上配置1 6條備用字線Η及1 〇 2 4位元線對。 於1個固定供 』解碼器1 4設定為4個’ 4條備用字線1 7連接 、 谓用列解碼考。 行解碼器19，鄰故$ BANK7 中最遠的好抵^配置於M固記憶庫MNK〇, BANK1， ··· 庫BANKO BAf^、 ’’庫7。行選擇線（CSL)18共用於8個&己憶 BANU， ‘ΒΑΝΚ7 ’ 配置在記憶庫ΒΑΝΚΟ, ΒΑΝΚΟ側伸延。上。行選擇線18自行解碼器19朝記憶庫 本例子以—今廢由 線）為補救單^憶、庫為補救塊單位’以一列解碼器（4條字 哭。固扯 # ’於—記憶庫内設有4個固定備用列解碼 換4個列解碼器。憶庫内’最多可用固定備用列解碼器替

第6頁 4 59 34 9. 五、發明說明（4) 亦即，於正規單元陣列1 1内含有缺陷記憶單元，且1 2 8 個列解碼器中與缺陷記憶單元有關聯之列解碼器在4個以 内時’可用固定備用列解碼器來替換此缺陷列解碼器。結 果，減低半導體記憶體之不良率，提高製品之成品率。 於各記憶庫BANKiLi=0, 1， ...7)内，對應於4個固定 備用列解碼器1 4，設有4個固定熔絲組1 5。各固定熔絲組 可存儲一失效位址。 輸入位址（外部位址或内部位址）輸入各固定炫絲組，在 例如全部固定熔絲組中輸入位址與失效位址不一致等，列 解碼器13成激活狀態（DISABLE(去能）F = n Γ )，全部固定備 用列解碼器1 4成非激活狀態。 又，於至少1個固定熔絲組中輸入位址與失效位址一致 時，列解碼器1 3成非激活狀態（DISABLE F = ” 0'1 )，於應於 至少1個固定失效熔絲組之固定備用列解碼器成激活狀 態。 第2圖顯示記憶庫内固定熔絲組之例子。 於本例子中，第1圖之4個固定備用列解碼器1 4對應於4 個固定熔絲组1 5。因此，如同第1圖之例子，在半導體記 憶體由8個記憶庫構成情形下，固定備用列解碼器及固定 熔絲組於半導體記憶體（記憶晶片）内設有3 2 ( 4 X 8 )個。 因此，如同第1圖之例子，在1個記憶庫内存在有1 2 8 (27)個列解碼器情形下，為了指定此1 2 8個列解碼器中的1 個，需要7位元之位址信號A 0， A1 , · . . A 6。因此，為了記 憶失效位址，需要至少7個熔絲單元（熔絲元件）2 0。

第7頁 五'發明說明（5) * 由於在本例子中設有1個用來決定是否使用固定熔絲組 1 5，作為賦能熔絲之熔絲單元（熔絲元件）2 0 ’，故於1個固 定熔絲组1 5内，配置合計8個熔絲組2 0、2 0 ’ 。 且，如第3圖所示，1個熔絲組由p通道MOS電晶體即，η 通道Μ 0 S電晶體Q η及烙絲元件F U S Ε構成，溶絲單元之輸出 信號在切斷熔絲元件FUSE情形下成為” 1 "，在半切斷情形 下變成π (Γ 。 存儲失效位址之7個熔絲單元2 0之輸出信號輸入失效位 址重合檢測器2 1内之比較器2 2。比較器2 2進行輸入位址 AO, Α1， ..·Α6與熔絲單元20之輸出信號（失效位址）之比 較。比較器22例如由互斥反或（Exclusive NOR)電路構 成，在二者一致情形下，輸出11厂。 比較器2 2之輸出信號及熔絲單元2 0 ’之輪出信號輸入及 電路（失效位址重合檢測器）2 3。設定熔絲單元（賦能熔絲） 2 0 ’之輸出信號，使其在使用含此熔絲單元2 0 ’之固定熔絲 組1 5情形下為1' Γ ，在不使用情形下為1"。 因此，使用固定熔絲組1 5，且輸入位址與失效位址一致 情形下，及電路（失效位址重合檢測器）2 3之輸出信號變成 ” 1 n ，固定備用列解碼器激活。此時反或電路2 4之輸出信 號DISABLE F為"0"，使列解碼器非活化。又，由於4個固 定熔絲組1 5之輸出信號全部為Μ (Γ時，反或電路2 4之輸出 信號D I S A B L E F成為"1 Μ ，故列解碼器激活。 第4圖顯示記憶庫内之子陣列及其近傍之例子。 於各記憶庫内配置感測放大器2 5及行選擇開關2 6。位元

第8頁 /1 ^9 34 9 五、發明說明（6) - 線對B L，b B L連接於感測放大器2 5。本例子固然顯示位元 線對B L，b B L僅連接於感測放大器一側之情形，惟，位元 線對B L，b B L連接於感測放大器2 5之二側亦無妨。 記憶單元MC連接於字線WL，備用單元（冗餘記憶單元）SC 連接於備用字線SWL 0位元線對BL、bBL經由感測放大器25 及行選擇開關2 6連接於資料線對（DQ線對）DQ，bDQ。 行選擇線CS L連接於行選擇開關2 6。如第1圖之符號1 8所 示，行選擇線CSL共同連接於複數記憶庫。行位址信號藉 行解碼器解碼，經由行選擇線C SL，將此解碼結果傳輸至 行選擇開關2 6。 其次，就半導體記憶體（記憶體晶片）之固定熔絲組（熔 絲元件）數與可藉此固定熔絲組補救之補救單位數之關係 加以檢討。 本例以具有實質上可同時存取之複數記憶庫之半導體記 憶體為對象。首先，假設其前提條件一將補救塊單位定為 1記憶庫，於半導體記憶體内配置2M ( Μ為自然數）個補救塊 單位。又，於1個補救塊單位内配置N ( Ν為自然數）之位址 指定之2Ν個補救單位（例如解碼器），並配置S ( S為自然數） 冗餘補救單位（例如，固定備用解碼器）。 茲檢討1個補救塊單位内之熔絲數。 例如，於2Ν個補救單位中1個不良（失效）情形下，須將1 此個不良補救單位換成S個冗餘補救單位中的1個，並且， 指定此種替換上必安之熔絲數變成決定是否使用熔絲組之 1根賦能熔絲與用來存儲Ν位元位址（失效位址之Ν根熔絲之

第9頁 4 59 34 9 五、發明說明（7) 合計（N + 1 )根數。 因此，於存儲冗餘替換資料的1個熔絲組内配置（N + 1 )根 熔絲。 復由於存在S個冗餘補救單位，故亦需要S個對應設置的 熔絲組，結果，於1個補救塊單位内配置合計（N + 1 ) X S根 熔絲。 並且由於在半導體記憶體（半導體晶片）内配置2M個補救 塊單位，故半導體記憶體内的冗餘用熔絲總數完成（N + 1 ) X S X 2M 根。 於此種配置的半導體記憶體中，可對應在1個補救塊單 位内的S個補救單位内各發生至少1個缺陷記憶單元情形。 亦即，於1個補救塊單位内。若含有缺陷記憶單元之救濟 單位在S個以内，即可作半導體記憶體内的補救，相反 地，若含有缺陷記憶單元之補救單位超過S個，半導體記 憶體的補救即不可能。 因此，就半導體記憶體（記憶體晶片）而言，於含有缺陷 記憶體單元之補救單位在S X 2M個以内情形下，可進行冗 餘電路以冗餘記憶單元對缺陷記憶單元之替換。惟，於1 個補救塊單位内，含有缺陷記憶單元之補救單位須在S個 以内。 兹將以上歸納如次。

① 晶片内冗餘用熔絲總數：（N + 1 ) X S X 2M

② 晶片内冗餘補救單位總數：S X 2M

③ 晶片内熔絲組總數：S X 2M

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第u頁 五' 發明說明（8) ④ 於 晶 片 内 可 替換之 補 救 單 位 數 :S X 2Μ (惟 於補救單位塊内可替換之補救單位之最大數為s 個 ) ⑤ 晶 片 内 之 補 救塊單 位 數 :2* I 近 年 來 Ϊ 具 有 複數記 憶 庫 各 記 憶 庫 同 時， 激 活，同時 對 各 記 憶 庫 進 行 讀/碼操作之方式之丰導體成為主流。 為 了 使 此 種 方 式之半 導 體 記 憶 體 提 高 製 品 成 品率，可 增 進 半 導 體 之 補 救效率 0 又 T 半 導 體 記 憶 體之 補 救效率增 進 可 藉 由 各 記 憶庫（各補救塊單位） 内 之 冗餘 補 救單位數 增 加 來 達 成 0 唯 若 補 救 單 位 數增加 對 應 設 置 之 炫 絲 組數 即 亦增加， 晶 片 内 冗 餘 電 路 之佔有 面 積 增 加 0 因 此 會發 生 有關半導 體 記 憶 體 電 路（除了冗餘電路） 之 配 置 晶 片内 之 面積效率 降 低 晶 片 尺 寸 變大等 問 題 0 特 別 在 晶片 内 缺陷記憶 單 元 之 統 計 分 布 會不均 衡 集 中 於1個記憶庫（補 救 單位）情 形 下 若 想 要 增 進補救 效 率 9 即 使 於1個記憶庫内設置極 多 補 救 單 位 及 熔 絲組， 面 積 效 率 之 降 低 晶片 尺 寸之增大 變 得 很 顯 著 0 又 補 救 單 位 及熔絲 組 數 與 晶 片 内 之 記 憶庫（補救塊單 位 )數成比例 >因此，若- -面維持充份補救效率 ，一面積 加 S 曰曰 片 内 之 記 情 J心 庫數， 補 救 單 位 及 熔 絲 數即 亦 增加。甚 而 f 面 積 效 率 降 低’晶 片 尺 寸 增 大 0 又 1 若 熔 絲（熔絲組） 數 增 多 j 即 有 半 導 體記 憶 體測試 後 j 藉 由 雷 射 切 斷熔絲 登 錄 指 定 含 有 缺 陷 記憶 早 元之失效 4 59 34 9 五、發明說明¢9) 位址之際，熔絲之正確切斷失敗，不可能利用冗餘電路替 換。這沒有希望達到製品之成品率提高。 發明概要 本發明係為解決上述缺點而作成者，其目的在於提供具 有可藉存儲容量少之失效位址記憶體（例如熔絲組）獲得高 補救效率之新穎冗餘電路之半導體記憶體。 本發明半導體記憶體具備正規解碼器，用以補救正規解 碼器之固定備用解碼器，與固定備用解碼器有關聯配置之 固定記憶體，用以補救正規解碼器之映射備用解碼器以及 與映射備用解碼器無關聯配置，存儲映射資料之映射記憶 體。並且，在指定正規解碼器之失效位址登錄於固定記憶 體情形下，正規解碼器換成固定備用解碼器。又，在失效 位址登錄於映射記憶體，且映射資料指定映射備用解碼器 情形下，正規解碼器替換成映射備用解碼器。 本發明半導體記憶體具有複數記憶庫，以及配置於複數 記憶庫外，與映射備用解碼器有關聯一登錄映射資料之映 射記憶體。又，各記憶庫具有正規解碼器，用以補救正規 解碼器之固定備用解碼器，與固定備用解碼器有關聯配置 之固定記憶體，以及用以補救正規解碼器之映射備用解碼 器。並且，映射資料負責使映射記憶體與複數記憶庫中1 個記憶庫内的映射備用解碼器有關聯。又，在指定複數記 憶庫t 1個記憶庫的正規解碼器之失效位址登錄於映射記 憶體情形下，正規解碼器換成與映射記憶體有關聯之複數 記憶庫中1個記憶庫内之映射備用解碼器。

第12頁 459349 五、發明說明（ίο) 本發明半導體記憶體具有複數記憶庫，以及配置於複數 記憶庫外，與映射備用解碼器有關聯，登錄映射解碼器之 至少1個映射記憶體。又，各記憶庫具有正規解碼器，用 以補救正規解碼器之固定備用解碼器，與固定備用解碼器 有關聯配置之固定記憶體，以及用以補救之至少1個映射 備用解碼器。並且，至少1個映射記憶體藉登錄於其中之 映射資料，與至少1個映射備用解碼器有關聯。又，在令 複數記憶庫數為2W ( Μ為自然數），含至少1個映射備用解碼 器數為S 1 ( S 1為自然數），含至少1個映射記憶體數為〈情形 下，滿足1芸L S 2Μ X S1 。 本發明半導體具有複數記憶庫，以及配置於複數記憶庫 外，與映射備用解碼器有關聯，登錄映射解碼器之映射記 憶體。又，各記憶庫具有正規解碼器，以及用以補救正規 解碼器之映射備用解碼器。並且，映射解碼器負責使映射 記憶體與複數記憶庫中1個記憶庫内之映射備用解碼器有 關聯。又，在指定複數記憶庫中1記憶庫内之正規解碼器 之失效位址登錄於映射記憶體情形下，正規解碼器換成與 映射記憶體有關聯之複數記憶庫中1記憶庫之映射備用解 碼器。 本發明半導體記憶體具有複數記憶庫，以及解置於複數 記憶庫外，與映射備用解碼器有關聯，登錄映射資料之至 少1個映射記憶體。又，各記憶庫具有正規解碼器，以及 用以補救正規解碼器之至少1個映射備用解碼器。並且， 至少1個映射記憶體藉登錄於其中之映射資料，與至少1個

第13頁 459 34 9 五、發明說明（11) 映射備用解碼器而關聯。又，在令複數資料庫S數為2M ( Μ 為自然數），令至少1個映射備用解碼器數為S 1 ( S 1為自然 數），令至少1個映射記憶體數為L情形下，滿足1 S L S 2M X S1 。 圖式之簡單說明 第1圖係顯示習知半導體記憶體之圖式； 第2圖係顯示第1圖之固定熔絲組之例子之圖式； 第3圖係顯示第2圖之熔絲單元之例子之圖式； 第4圖係顯示第1圖之子陣列及其近傍之圖式； 第5圖係顯示本發明半導體記憶體之第i例之圖式； 第6圖係顯示第5圖之映射熔絲組之第1例之圖式； 第7圖係顯示第6圖之解碼器例之圖式； 第8圖係顯示第5圖之映射熔絲組之第2例之圖式； 第9圖係顯示第8圖之解碼器例2圖式； 弟1 0圖係顯不第5圖之固定溶絲組之例子之圖式； 第1 1圖係顯示本發明半導體記憶體之第2例之圖式； 第1 2圖係顯示第1 1圖之映射熔絲組之第1例之圖式； 第1 3圖係顯示第1 2圖之解碼器之例子之圊式； 第1 4圖係顯示第1 1圖之映射熔絲組之第2例之圖式.； 第1 5圖係顯示第1 4圖之解碼器例之圖式。 實施例之說明 以下一面參照圖式一面就本發明之半導體記憶體詳加說 明。 第5圖顯示本發明半導體記憶體之第1例之主要部份。

第14頁 459349 五、發明說明（Ο 本例子例如具備有實質上可同時（多少有所出入）存取之 複數記憶庠，補救塊單位為1個記憶庫，補救單位以本身 為列解碼器之半導體記憶體為對象。 - 於本例子中，記憶體陣列由8個子陣列1 〇構成，於1個記 憶庫B A N K i ( i = 〇， 1， ， 7 )内配置1個子陣列1 0。因此’於 半導體記憶體（記憶體晶片）内配置8個記憶庫BANK 0， BANK1, . , . BANK7 ’ 此等BANKO，BANK1，. . . BANK7例如沿· 行方向鄰接配置。 本例子固然於1個記憶庫B A NK i ( i = 0， 1， . . . 7 )内配置1 個子陣列10 ’惟，當然地，於1個記憶庫BANKi(i = 〇, 1， ...7)内配置複數子陣列亦無妨。 一 各記憶庫BANK i (i = 〇， 1，，· . 了）含有正規單元陣列丨i、 備用單元陣列1 2、列解碼器1 3 '固定備用列解碼器1 4 F、 映射備用列解碼器1 4 Μ及固定熔絲組1 5 F。 正規單元陣列U例如具有5 1 2千位元之記憶容置，於正 規單元陣列1 1上配置5 1 2條字線1 6及1 0 2 4位元線對0於本例 * 子中，列解碼器1 3設定為1 2 8個，4條字線1 6連接於i個列 解碼器。且’連接於1個列解碼器之字線數為一條或複數 條均可。 備用單元陣列1 2例如具有1 6千位元之記憶容量，於備用 單元陣列1 2上配置1 6根備用字線1 7及1 0 2 4位元線對。'又， 固义備用列解碼器14F設定為2個’4根備用字線丨7連接於1 ~ 個固定備用列解碼器。又，映射備用列解碼器丨4 M亦設定 為2個’ 4根備用字線1 7連接於1個映射備用列解碼器。

第15頁 ^59349 五、發明說明（13) 且’連接於1個備用列解碼器（固定或映射）之字線數設 定成與連接於1個列解碼器之字線數相同。 行解碼器19配置成鄰接位於8個記憶庫βΑΝΚΟ， BANK 1，. ...BANK7中最遠端之記憶庫BANK7。行選擇線（CSL)18與8 個記憶庫BANKO， BANK1 , . · . BANK7共通，配置於記憶庫. BANKl，·BANK7 上。行選擇性（CSL)18 自行解碼 器1 9朝記憶庫BANK0側伸延。 本例子以1個列解碼器（4條字線）為補救單位，例如，與 第ί圖所示習知例一樣，於1個記憶庫（補救塊單位）B A NK i (i = 〇， 1， . . · 7 )内設有4個備用列解碼器。惟，本例子以 改4個備用列解碼器中的2個為固定備用列解碼器丨4F ，以 剩下的2個為映射備用列解碼器1 4 Μ。 固定備用列解碼器1 4 F具有相同於習知固定備用列解碼 器之功能。亦即，1個記憶庫BA NK i (i = 〇， 1， . · . 7 )内的2 個固定備用列解碼器14F可與此記憶庫BANKi内的2個列解 碼器替換。 於各記憶庫BANKi(i = 0， 1, ...7)内。對應2個固定備用 列解碼器1 4 F，設有2個固定熔絲組1 5 F。各固定熔絲組可 存儲一失效位址。 列位址輸入各固定熔絲組。於一記憶庫内的全部固定熔 絲組中，列位址與失效位址不一致時，此記憶庫内之列解 碼器13成非激活狀態（DISABLE(去能）F = " I'1 )，固定備用列 解碼器1 4 F成非激活狀態。 又’於一記憶庫内的至少1個固定熔絲組中，列位址與

第16頁 4 5 9 34 9 五、發明說明（14) 失效位址一致時，此記憶庫内的列解碼器1 3成非激活狀態 (Di SABLE F = n 0”），對應於至少1個固定熔絲組之固定備用 列解碼器或激活狀態。 映射備用列解碼器1 4 Μ具有置於習知固定備用列解碼器 之功能。亦即，於存在有對應於一記憶庫内映射備用列解 碼器1 4 Μ之映射熔絲組丨5 Μ情形下，映射備用列解碼器1 4 Μ 可與此記憶庫内之列解碼器1 3替換。 又，在例如不同時在取複數記憶庫，僅存取一記憶庫情 形下，可藉映射熔絲組1 5 Μ，將一記憶庫内之列解碼器與 異於此記憶庫内之映射備用列解碼器替換。 於本例子中，映射備用列解碼器1 4 Μ在1個記憶庫内設有 2個。因此，於半導體記憶體（記憶晶片）内存在有1 6個（2 個X 8記憶體）映射備用列解碼器1 4Μ。 並且，如同對應於固定備用列解碼器計有固定熔絲組， 對應於映射備用列解碼器1 4Μ設有映射熔絲組1 5Μ。 惟，映射熔絲組1 5 Μ與固定熔絲組1 5 F不同，並不對應於 映射備用列解碼器1 4 Μ設置。亦即，映射熔絲組1 5 Μ與映射 備用列解碼器1 4Μ之對應關係不受限制。 因此，映射熔絲組1 5 Μ配置於記憶庫外部，其數目最大 為1 6個，最小為1個。映射熔絲組1 5Μ之最大數目為1 6個之 理由在於映射備用列解碼器1 4Μ為1 6個。 本例子設有8個映射熔絲組1 5 Μ。惟，映射熔絲組1 5 Μ存 在有8個與記憶庫存在有ΒΑΝΟ， ΒΑΝΚ1， ...ΒΑΝΚ7 8個並 無任何關係。

第17頁 459 34 9 五、發明說明（15) 對應於1 6個映射備用列解碼器1 4M，設有1 6條信號線（匯 流排）BANK SELECT(記憶庫選擇線）〇A，BANK SELECT 0B， BANK SELECT 1A, BANK SELECT IB, BANK SELECT 2A, . BANK SELECT 2B, BANK SELECT 3A, BANK SELECT 3B, BANK SELECT 4A, BANK SELECT 4B, BANK SELECT 5A, - BANK SELECT 5B, BANK SELECT 6A, BANK SELECT 6B, BANK SELECT 7A, BANK SELECT 7B 。 並且，例如信號線BANK SELECT OA連接於記憶庫BANK 0 内2個映射備用列解碼器1 4M之一，信號線BANK SELECT OB 連接於記憶庫BANK0内2個映射備用列解碼器1 4M之另一 個。如此，信號線BANK SELECT iA (i = 0， 1， .._7)連接 於記憶庫B A N K i内2個映射備用列解碼器1 4 Μ之一，信號線 BANK SELECT iB連接於記憶庫BANKi内2個映射備用列解碼 器1 4 Μ之另一個。 自各映射溶絲組1 5 Μ將1 6條輸出線一 一導出，此1 6條輸 出線連接於與其對應之16條信號線BANK SELECT iA，BANK SELECT i β (i = 0， 1. . 7 )。於本例子中，各映射熔絲组 1 5 Μ之一預定輸出線共同連接於一預定信號線。構成所謂" 線或邏輯”。亦即，彼此共同連接之8個映射熔絲組1 5 Μ之8 條輸出線之值經溫或演算，結果變成共用之一信號線之 值。 輸入位址（記憶庫位址信號及列位址信號）輸入各映射溶 絲組1 5 Μ。具有與此輸入位址一致之失效位址之—映射熔 絲組使16 條信號線BANK SELECT iA，BANK SELECT iB (i =

第18頁 459349 五、發明說明（16) 0， 1， ... 7 )中的一條成激活狀態Γ 1 ")。由於各信號線 BANK SELECT iA， BANK iB (i:0， 1， ...7)構成M 線或邏 輯"，故一輸出線成為"1n的話，與其連接之一信號線即變_ 成"1"。 因此，對應於激活狀態之信號線之記憶庫，亦即輸入位‘ 址所指定之記憶庫内之映射備用列解碼器激活，此記憶庫 内之不良列解碼器以此記憶庫内之映射備用列解碼器替 換。 此時，對應於激活狀態之信號線之記憶庫内之列解碼器 成非激活狀態（DI SABLE 0")。又，於非激活狀態之記 憶庫，亦即輸入位址所指定之記憶庫以外之記憶庫中，列. 解碼器成激活狀態（D I S ABLE M= ” Γ )，映射備用列解碼器 成非激活狀態。 另一方面，具有與輸入位址一致之失效位址之映射熔絲 組不存在時，全部記憶庫之列解碼器成激活狀態（D I SABLE Μ =Ί 1 M )，映射備用列解碼器成非激活狀態。 於本例子中，由於在1個記憶庫内配置2個映射備用列解 碼器，故此記憶庫内的最多2個列解碼器可以此記憶庫内 的映射備用列解碼器替換。惟，映射熔絲組並不對應於映 射備用列解碼器設置。因此，於各映射熔絲組有必要含有 顯示其對應於哪一個記憶庫的哪一個映射備用列解碼器的 資料。 第6圖顯示第5圖之映射熔絲組之第1例。 於本例子中，半導體記憶體由8個記憶庫構成，其考慮

第19頁 459349 五、發明說明（17) 於1個記憶庫内配置1 2 8 ( 27 )個列解碼器與2個映射備用列 解碼器之情形。 另一方面，在1個記憶庫内存在有1 2 8 ( 27 )個列解碼器情 形下，為了指定此1 2 8個列解碼器中的1個，需要7位元之 位址信號A 0， A 1 A 6。因此，為了存儲失效位址，需 要至少7個熔絲單元（熔絲元件）2 Ο Μ A。 又，設有1個用來決定是否使用映射熔絲組1 5 Μ，作為賦 能熔絲之熔絲單元（熔絲元件）20Μ’ 。 合計設有4個用來存儲使映射熔絲組與映射備用列解碼 器對應之資料，即映射資料之熔絲單元（熔絲元件）。3個 熔絲單元2 0 MB係使記憶庫與映射熔絲組對應者，1個熔絲 單元2 Ο Μ M係用來選擇記憶庫内2個映射備用列解碼器中的1 個者。 如此，本例於1個映射熔絲組内配置合計1 2個（7 +1 + 4 )之 熔絲單元（熔絲元件）。 由於本例以8 (23)個記憶庫實質上同時存取之複數記憶 庫同時存取為前提，故列解碼器替換成其加屬記憶庫内之 映射備用列解碼器。因此，使記憶庫與映射熔絲組對應之 熔絲單元20 MB之數目為3個。亦即，可於3個熔絲單元20MB 中存儲具有缺陷記憶單元之列解碼器所屬記憶庫之位址。 惟，於半導體記憶體未進行複數記憶庫同時存取情形 下，亦可把某一記憶庫内之列解碼器換成另一記憶庫内之 映射備用列解碼器。於此情形下，使記憶庫與映射熔絲組 對應之熔單元數有例如用來記憶含有缺陷記憶單元之列解

第20頁 4 59 34 9 五、發明說明（18) 碼器所屬記憶庫之位址的3個’以及用來存儲代替此列解 碼器之映像備用列解碼器所屬記憶庫與位址的3個，亦 即，合計6個。 且’如第3圖所示’ 1個熔絲組由串聯連接於電源端子 VCC ’ VSS間之P通道MOS電晶體Qp、η通道m〇s電晶體^及溶 絲元件F U S Ε構成。輸出節點成為2個Μ 0 S電晶體q p、q η之連 接點。 熔絲資料首先使MOS電晶體Qp成導通狀態，M〇s電晶體Qn 斷開狀態，使輸出節點於vcc預充電，此後，使M〇s $晶體 QP成斷開狀態，使MOS電晶體Qn成導通狀態，予以讀出 在熔絲元件FUSE切斷情形下，熔絲資料成為,，丨"（維^持預充 電電位VCC)，於未切斷情形下，成為"0”（ VSS)。‘ 存儲指定含缺陷記憶單元之列解碼器之失效位址之？個 熔絲單元2 0 Μ A所輸出信號輸入失效位址重合檢測器2 1 Μ内 之比較器2 2 Μ Α。又’存儲含此缺陷記憶單元之列解瑪器所 屬記憶庫之位址（記憶庫位址）之3個炫絲單元2 〇 μ B之輸出 信號輸入失效位址重合檢測器2 1 Μ内之比較器2 2 Μ Β。 比較器2 2 Μ Α進行列位址信號A 0、A 1 ' a 6與嫁絲單元 20MA之輸出信號（失效位址）之比較，比較器22MB進行記憶 庫信號BO、Bl、B2與熔絲單元20MB之輸出信號之比較。 比較器22MA，22MB係由例如互斥NOR(Exclusive NOR)電 路所構成，二者一致時輸出"1” 。 比較器22MA、22MB之輸出信號輸入及電路（失效位址重 合檢測器）2 3 Μ。因此，在列位址A 0、A 1、... a 6與熔絲單

Λ59 3d 9 五'發明說明（19) 元20MA之輸出信號相互一致，且記憶庫位址B〇、B1、B2與 熔絲單元2 Ο Μ B之輸出信號相互一致情形下，及電路（失效 位址重合檢測器）2 3 Μ之輸出信號M A TC Η變成Μ 1 11 。 . 又’熔絲單元20M，之輸出信號ENABLE FUSE SET在使用 含有此熔絲組2 Ο Μ ’之映射熔絲組1 5 Μ情形下設為為"1，'，在‘ 不使用情形下設定為Μ (Γ1 。 又，熔絲單元2 Ο Μ"之輸出信號在使用記憶庫内2映射備 用列解碼器之一情形下設定為"1 "，在使用另一個情形下 設定為Μ 0 "。 解碼器27根據及電路23Μ之輸出信號MATCH、熔絲單元 20MB 之輸出信號SELECT BO > SELECT B1 'SELECT B2、熔 絲單元2 OM’之輸出信號ΕΝ ABLE FUSE SET及熔絲單元2 OM1， 之輸出信號SELECT SRD，使16條輸出線BANK SELECT iA， BANK SELECT iB (i = 0、1、. ..7)中的一條成激活狀態 ("Γ )。

信號MATCH(匹配信號）條顯示存在具有缺陷之列解碼器 之信號，存在具有缺陷之列解碼器時，成激活狀態（"1，，） 。並且，信號MATCH及信號ENABLE FUSE SET分別成激活狀 態（π 1")時，16 條輸出線BANK SELECT iA、BANK SELECT i B ( i = 〇、1、. . Ό可分別成激活狀態（解碼器2 7被激活） 〇 16 條輸出線BANK SELECT iA 、 BANK SELECT iB (i=〇 、 1 、.. 7 )中任一是否成激活狀態由信號SELECT BO、 SELECT B1 'SELECT B2 及信號SELECT SRD 決定。可藉此4

第22頁 4 59 34 9 五、發明說明（20)

SRD Ο 位元之信號SELECT BO 'SELECT B1 'SELECT Β2 'SELECT 選擇 條輸出線8八|^ SELECT iA、BANK SELECT iB 、 · ’ 7 )中的一條。 並且’如第5圖所示，對應成激活狀態（"1 ”）之1條輸出 ί之时固映射備用列解碼器被激活，於具有此映射備用列 ，益之5己憶庫中’藉非或電路28，DISABLE Μ成為_，0"， 列解碼器非教活。 & ΐ ^ Γ 3下的1 5條輸出線全部成非激活狀態’故對應此 ^絃成时^傷用列解碑器不激活。由於在2個映射備用 列解碼器均成& $ MSABU Μ成ϋ數活己憶庫中，藉非或電路28， 笼7 ®瓶-為1 ’故列解碼器被激活。 ’’’、不第6圖之映射熔絲組内之解碼器例。

β〇 器由個ΓΤΊ路29構成。4位元信號SELECT

Η固輸入i 4固及電^ ECT/2、SELECT SRD的16個組合甲的 分別輸入所有又，信號MATCH 'ENABLE FUSE SET

ςΐΜ π r .連接 16 根信號線βΑΝΚ SELEC>T iA、BANK 映射備用列^馬0二i、故斜。由於在1個記憶庫内配置2個 條信號線。’’’裔’故對應各記憶庫’設置2個及電路及2 本例定記憶庠Q 庫位址為11 1 1 〇 » ， 之記憶庫位址$ h 記憶庫5之記.隱庫 之汜憶庫位址為"丨〗丨"’記憶庫1之記憶 記憶庫2之記憶庫位址為1,丨〇丨”，記憶庫3 L 0 0 ’記憶庫4之記憶庫位址為"〇 1 1 '，， 位址為"01 〇 "’記憶庫6之記憶庫位址為

第23頁 4 5 9 34 9' 五、發明說明（21) 0 0 1 "，記憶庫7之記憶庫位址為"〇 〇 〇 ” 。 仰例如，若在記憶庫〇内存在含有缺陷記憶單元之列解碼 即存儲"1 ”於第6圖之映射熔絲組内之熔絲組（賦能熔 絲）20Μ’ ’存儲此列解碼器之列位址於熔絲組2〇ΜΑ，存儲 記憶庫0之記憶庫位址” 11 1，，於熔絲組2 ο Μ Β，存儲”厂或"〇 於熔絲组20Μ1'。 一 於此，若輸入指定記憶庫0内含有缺陷記憶單元之列解 瑪器之記憶庫位址信號BO、Bl、Β2及列位址信號Α0、 A1、· _ . Α6 ’信號MATCH即成為"I11 。又，此時，信號 SELECT BO 'SELECT Bl 、SELECT B2 成為"π厂。因〜此，信

號S E L E C T S R D成為M 1 11時，對應於記憶庠〇之2個映射列解 碼器之一之信號線BANK SELECT ΟA成為"1",信號SELECT SRD成為” 時，對應於記憶庫〇之2個映射備用列解碼器之 另一個之信號線BANK SELECT ΟΒ成為η1"。 第8圖顯示第5圖之映射熔絲組之第2例。 本例之映射熔絲组與第6圖之第1例比較，具有熔絲單元 (賦能熔絲）20Μ’之輸出信號ENABLE FUSE SET不輸入解碼 器27而輸入及電路（失效位址重合檢測器）23M之特徵點。 亦即，信號ENABLE FUSE SET為”11時，及電路23M被激 活。此時’若位址信號（記憶庫信號及列位址信號）與溶絲 單元20MA、20MB之輸出信號一致，信號MATCH即成為"p 。 茲就具體配置說明如下。 於本例中，半導體記憶體由8個記憶庫構成，在1個記情 庫内配置1 2 8 ( 27)個列解碼器及2個映射備用列解碼器。μ

第24頁

4 59 34 9 五、發明說明（22) 於1個記憶庫内存在1 2 8 ( 27)個列解碼器情形下，為了指 -定此1 2 8個列解碼器中的1個，需要7位元之位址信號a 〇、 A 1 、··. A 6。因此，為了存儲失效位址，需要至少7個炫絲.- 單元（熔絲元件）2 Ο Μ A。 又，設有1個用來決定是否使用映射熔絲組1 5 Μ，作為賦· ^ 能熔絲之熔絲單元（熔絲元件）2 Ο Μ ’ 。 _ : 又，合計設有用來存儲使映射熔絲組與映射備用列解碼. 器對應之資料即映射資料之熔絲單元（熔絲元件）2 Ο Μ Β、 2 〇 Μ" ^ 3個溶絲單元2 Ο Μ Β係使記憶庫與映射炫絲組對應 · 者，i個熔絲單元2 Ο Μ"係用來選擇記憶庫内2個映射備用列 解碟器中的1個者。 存儲指定含缺陷記憶單元之列解碼器之失效位址之7個 熔絲單元2 Ο Μ Α之輸出信號輸入失效位址重合檢測器2 1 Μ内 之比較器2 2 Μ Α。又，存儲含此缺陷記憶單元之列解碼器所 ， 屬記憶庫位址（記憶庫位址）之3個熔絲單元2 Ο Μ B之輸出信 號輸入失效位址重合檢測器21Μ内之比較器20ΜΒ» - 比較器2 2 Μ Α進行列位址信號A 0、A 1、·.. A 6與熔絲單元 2 Ο Μ A之輸出信號（失效位址）之比較，比較器2 2 MB進行記憶 庫位址信號、Bl、B2與熔絲單元20MB之輸出信號之比 較。 比較器22MA、22MB例如由互斥非或（Exclusive NOR)電 路構成，在二者一致情形下輸出"1 " β ^ 比較器2 2ΜΑ、2 2ΜΒ之輸出信號及熔絲單元（賦能熔 絲）2〇Μ’之輸出信號ΕΝ ABLE FUSE SET分別輸入及電路（失

第25頁 4 5 9 34 9 五、發明說明（23) 效 及 OB 早 位址重合檢測器）23M。信號ENABLE FUSE SET為"I1，時， 電路2 3 Μ被激活’此時，若列位址A 0、A 1、... A 6與熔絲 元20MA之輸出信號相互一致，記憶庫位址BO、B1與 溶絲單元2 0MB之輸出信號相互一致，輸出信號MATCH即成 為 11 Γ 。 且，熔絲單元2 0M，之輸出信號ENABLE FUSE SET在使用 含此熔絲單元2 0 Μ ’之映射熔絲組1 5 Μ情形下設定為"1 M ，在 不使用情形下設定為11 CT 。 又’熔絲單元2 0 Μ π之輸出信號在使用記憶庫内2個映射 備用列解碼器之一情形下設定為"1” ，在使用另一個情形 下設定為11 0 ” 。 解碼器27根據及電路23Μ之輸入信號MATCH、熔絲單元 20MB 之輸出信號SELECT BO、SELECT Bl、SELECT B2 及熔 絲單元2 0M”之輸出信號SELECT SRD，使1 6條輸出線BANK SELECT iA、BANK SELECT iB (i = 0、1、.·. 7)中的1 條成 激活狀態（M Γ )。 信號MATCH係顯示存在具有缺陷之列解碼器之信號，存 在具有缺陷之列解碼器時，成激活狀態（"1")。並且，信 號MATCH成激活狀態（"lr,)時，16條輸出線BANK SELECT i A、BANK SELECT iB ( i = 0、1、· . . 7)分別成激活狀態（解 瑪器2 7被激活）。 16 條輸出線BANK SELECT iA 、BANK SELECT iB (i=0 、 1、，. . 7)中任一條是否成激活狀態由信號SELECT BO、 SELECT B1、SELECT B2 及信號SELECT SRD 決定。亦即，藉

第26頁 4 5 9 34 9 五、發明說明（24) 此4 位元之信號SELECT B〇、SELECT Bl、SELECT B2、 SELECT SRD ’ 選擇 16條輸出線BANK SELECT iA、BANK SELECT i B ( i =〇、i 、. . · 7)令的][條。 第9圖顯示第8圖之映射炫絲組内之解碼器例。

本例與第7圖之例子相較，具有信號ENABLE FUSE SET輸 入解碼器27之特徵點。其原因在於，信號ENABLE Fl)SE SET輸入第8圖之及電路23M，信號MATCH中含有信號ΕΝ ABLE FUSE SET之資料。

本例之解碼器將各個4位元之信號SELECT BO、SELECT

B1 'SELECT B2 'SELECT SRD 之 16 個組合之一及信號MATCH 輸入16個及電路29。 16個及電路29連接於16條信號線BANK SELET iA、BANK SELECT ιΒ (ι = 〇、ι '·. 7)。由於在j個記憶庫内配置2個 映射備用列解碼器，故對應於各記憶庫，設有2個及電路 及2條信號線。 ^考慮於記憶庫0内存在含缺陷記憶單元之列解碼器之 情形’ M 1 ’’存儲於第8圖之映射熔絲組内之熔絲組（賦能熔 絲）2 0 M’ ’存儲此列解碼器之列位址於熔絲組2 〇M a ,存儲 s己憶庫0之記憶庫位址11 1 ”於惊絲組2 〇 M B，存儲μ 1 μ或"〇 π 於熔絲單元2 〇 Μ "。

於此’若輸入指定記憶庫〇内含缺陷記憶單元之列解碼 器之記憶庫位址BO、Bl、Β2及列位址信號AO、Al、. . . Α0 ’信號MATCH即成為” 1"。又，此時，信號SELECT 、 SELECT B1 'SELECT B2 成為"up 。因此，信號SELECT

第27頁 4 59 34 9 五、發明說明¢25) S R D為1時，對應於記憶庫0之2個映射備用列解碼器之一的 信號線BANK SELECT 0A 成為nl” ，信號SELECT SRD 為”0" 時，對應於記憶庫之2個映射備用列解碼器之另一個之信 號線BANK SELECT 0B 成為"I11 。 第1 0圖顯示記憶庫内固定熔絲組例。 本例對應第5圖之2個固定備用列解碼器1 4 *配置2個固 定熔絲組1 5 F。因此，如第5圖之例子所示，在半導體記憶 體由8個記憶庫構成情形下，於半導體記憶體（記憶體晶 片）内分別存在1 6 ( = 2 X 8)個固定備用列解碼器及固定熔絲 組。 亦即，習知者例如於半導體記憶體内僅設有3 2個固定備 用列解碼器及固定熔絲組。相對於此，本發明例如於半導 體記憶體内設有1 6個固定備用列解碼器及固定熔絲組，進 一步如上述設有1 6個映射備用列解碼器。又，映射熔絲組 設定在1個以上1 6個以下。其效果容後詳述。 其次，如第5圖之例子所示，在1個記憶庫内存在1 2 8 (27)個列解碼器情形下，為了指定此1 2 8個列解碼器中的1 個。需要7位元之位址信號AO、A1、 . . A6。因此，為了存 儲失效位址，需要至少7個熔絲單元（熔絲元件）2 0 F。 由於本例設有1個用以決定是否使用固定熔絲組1 5 F，作 為賦能熔絲之熔絲單元（熔絲元件）2 0 F ’，故於1個固定熔 絲組1 5 F内合計設有8個熔絲單元2 0 F、2 0 F ’ 。且，例如使 用如第3圖所示構成者來作為嫁絲單元。 存儲失效位址之7個熔絲單元2 0 F之輸出信號輸入失效位

459 34 9 五、發明說明（26) 址重合檢測器2 1 F内之比較器2 2 ρ。比較器2 2 ρ進行列位址 A 0、A 1、.·，A 6之溶絲單元2 〇 F之輸出信號（失效位址）之比 較。比較器22F例如由互斥非或（Exciusive n〇R)電路構 成’於二者一致情形下，輸出"P 。 比較器2 2 F之輸出信號及熔絲單元2 〇 F，之輸出信號輸入 及電路（失效位址重合檢測器）2 3。熔絲單元2 0 F ’之輸出信 號在使用含此熔絲單元2 〇 F，之固定熔絲組1 5 F情形下設定 為"1 在不使用情形下設定為II 〇 "。 因此’在使用固定熔絲組1 5 F，且列位址A 0、A 1、·.. A 6 與失效位址一致情形下’及電話23F之輸出信號變成”"， 固定備用解碼器被激活。此時，非或電路2 4之輸出信號 D I S A B L E F變成"〇 π ，列解碼器不激活。復由於2個固定熔 絲組15F之輸出信號同時為"〇π時，N〇R電路24之輸出信號 D ί S A B L E F變成11 111 ，故列解碼器被激活。 而’第5圖之例子中，各記憶庫内之子陣列及其近傍之 例子與習知者一樣，均如第4圖所示。 亦即，為了使複數記憶庫可同時存取’於各記憶庫内配 置感測放大器2 5及行選擇開關2 6。位元線對B L、b B L連接 於感測放大器2 5。本例固然顯示位元線對B L、b B L僅連接 於感測放大器2 5之一側情形，惟，位元線對B L、b B L連接 於感測放大器2 5二側亦無妨。 記憶體MC連接於字線几，備用單元（冗餘記憶單元）SC連 接於備用線S W L。位元線對b L、b B L經由感測放大器2 5及行 選擇開關2 6連接於資料線對（]}Q線對）D Q、bDQ。

第29頁 4 59 34 9. 五、發明說明（27) 行選擇線CS L連接於行選擇開關2 6。如第5圖所示，行選 擇線CSL共同設於複數記憶庫。行位址信號藉行解碼器解 碼，此解碼結果經由行選擇線C SL傳至行選擇開關2 6。 第1 1圖顯示本發明半導體記憶體第2例之主要部份。 本例之半導體記憶體與上述第1例之半導體記憶體相 比，有具備連結映射備用列解碼器1 4Μ與映射熔絲組1 5M之 線或邏輯（w i r e d 0 R 1 〇 g i c )功能之信號線（匯流排）數減少 之特徵點。 亦即，上述半導體記憶體之第1例因對應於映射備用列 解碼器設置信號線（匯流排），故信號線數與映射備用列解 碼器數不相等（第1例為1 6個）。相對於此，本例藉由不在 映射熔絲組内而在映射熔絲組外編組預定邏輯，進行記憶 庫内複數（例如2個）映射備用列解碼器）之選擇，可使信號 線數較第1例少。 茲說明具體配置如下。 本例與第1例一樣，以具備實質上同時（包含若干說差） 存取之複數記憶庫，以1個記憶庫為補救塊單位，補救單 位為列解碼器之列解碼器之半導體記憶體為對象。 記憶單元陣列例如由8個子陣列1 0構成，於1個記憶庫 B A N K i (卜0 , 1， . , 7 )内配置1個子陣列1 0。因此，於半 導體記憶體（記憶體晶片）内配置8個記憶庫B A N K 0、 BANK1、·.,ΒΑΝΚ7，此等記憶庫 ΒΑΝΚΟ、ΒΑΝΚ1 、.，·ΒΑΝΚ7 例如沿行方向鄰接配置。 各記憶庫B A N K i ( i = 0 , 1， . . . 7 )含有正規單元陣列1 1，

第30頁 4 59 34 9 五、發明說明（28) 備用單元陣列1 2、列解碼器1 3、固定備用列解碼器丨4F、 映射備用列解碼器1 4 Μ及固定熔絲組1 5 F。 ° 正規單元陣列丨丨例如具有5丨2千位元記憶體容量，於正 規單元陣列1 1之配置5 1 2條字線1 6與1 0 2 4位元線。本例 中，列解碼器1 3設定為1 2 8個，4條字線1 6連接於1個列解 碼器。且’連接於1個列解碼器之字線數可為1條或為複數 備用單元陣列1 2例如具有1 6千位元之記憶容量，於備用 記憶單元陣列1 2上配置1 6條備用字線1 7及1 〇 2 4位元線對。 又’固定備用列解碼器1 4 F設定為2個，4條備用字線1 7連 接於1、個固疋備用列解碼器。又，映射備用列解碼器14M亦 設定為2個’ 4條備用字線1 7連接於1個映射列解碼器。 且’連接於1個備用列解碼器（固定或映射）之字線數設 定成與連接於1個列解碼器之字線數相同。 行解碼器19鄰接於8個記憶庫βΑΝΚ0、BANjn、. ..ΒΑΝΚ7 中的最外端ΒΑΝΚ7配置。行選擇線（CSij)18共同設於8個記 憶庫ΒΑΝΚΟ、ΒΑΝΚ1、..·βαΝΚ7，配置在記憶庫BANKO、 ΒΑΝΚ1、...ΒΑΝΚ7上。行選擇線（CSL)18自行解碼器19自記 憶庫BANKO側伸延。 本例以1個列解碼器（4條字線）為補救單位，例如，於1 個a己憶庫（補救塊單位）b A N K i (i = 0、1 、，. . 7 )内設有4個備 用列解碼器。又’以此4個備用列解碼器中的2個作為固定 備用解碼器1 4 F ’以剩下的2個作為映射備用列解碼器 1 4 Μ 。

第31頁 4 59 34 9 五、發明說明（29) - 固定備用列解碼器1 4 F具有與習知固定備用列解碼器相 同之功能。亦即，1個記憶庫β A NK i (i = 0、1 、· . _ 7 )内之2 個固定備用列解碼器1 4 F可以此記憶庫B A N ίί i内之2個列解 碼器替換。 於各記憶庫B A N K i (卜0、1、. _ . 7 )内對應2個固定備用列， 解碼器1 4F設有2個固定熔絲組1 5F。各固定熔絲組可存儲 一失效位址。 列位址輸入各固定炼絲組，在例如某一記憶庫内之全部 固定熔絲組中列位址與失效位址不一致時，此記憶庫内之 列解碼器1 3或激活狀態（D I SA BL E F =H 1，，），固定備用解碼 器1 4 F成非激活狀態。 又’於某一記憶庫之至少1個固定熔絲組十列位址與失 效位址一致時’此記憶庫内之列解碼器丨3成非激活狀態 (D I S A B L E F = ” 0 11 ) ’對應至少1個固定炼絲組之固定備用列 解碼器或激活狀態。 映射備用列解碼器具有與習知固定備用列解碼器不同之 功能。亦即，於某一記憶庫内存在對應映射備用列解碼器 之映射熔絲但情形下，映射備用列解碼器可以此記憶庫内 之列解碼器替換。 又’例如在複數記憶庫不同時存取，僅存取1個記憶庫 情形下，可藉映射熔絲組，將某一記憶庫内之列解碼器換 成異於此記憶庫之記憶庫内之映射備用列解碼器。 本例於1個記憶庫内設有2個映射備用列解碼器1 4M。因 此’於半導體記憶體（記憶體晶片）内存在丨6個（2個X 8記

第32頁 4 59 34 9 五、發明說明¢30) 憶庫）映射備用列解碼器1 4 Μ。 並且，如同對應固定備用列解碼器設置固定熔絲組，對 應映射備用列解碼器1 4 Μ設置映射熔絲組1 5 Μ。 惟，映射熔絲組1 5 Μ與固定熔絲組1 5 F不同，不對應於映 射備用列解碼器1 4Μ設置。亦即，不限於映射熔絲組1 5Μ與 映射備用列解碼器1 4 Μ之對應關係。 因此，映射熔絲組1 5 Μ配置於記憶庫外部，其數目最大 為1 6個，最小為1個。映射熔絲组1 5Μ之最大數目為1 6個之 理由在於映射備用列解碼器1 4Μ為1 6個。 本例設有8個映射炼絲組1 5 Μ *惟，存在8個映射您絲組 15Μ與存在8個記憶庫BANK 0、ΒΑΝΚ 1、.·.ΒΑΝΚ 7，沒有 關聯。 對應8個記憶庫BANK 0、ΒΝΑΚ 1、... BANK 7，設置8條 信號線（匯流排）BANK SELECT 0、BANK SELECT 1、BANK SELECT 2 ' BANK SELECT 3 、 BANK SELECT 4 ' BANK SELECT 5、BANK SELECT 6 > BANK SELECT 7。 並且，例如，信號線BANK SELECT 0對應於記憶庫BANK 0内的2個映射備用列解碼器UM，信號線BANK SELECT 1對 應於記憶庫BANK 1内的2個映射備用列解碼器1 4M。如此， 信號線BANK SELECT i ( i = 〇、1 '.·· 7)對應於記憶庫BANK i 内的2個映射備用列解碼器1 4 M。 又，設有1條用以選擇各記憶庫B AN K i ( i = 0、1、. . . 7)内 2個映射備用列解碼器之一之信號線SELECT MAPPING SRD °

第33頁 459349 五、發明說明（31) 亦即，本例中連結映射備用列解碼器1 4 Μ與映射熔絲組 15Μ之信號線（匯流排）數包括8條信號線（匯流排）BANK SELECT 1 及1 條信號線SELECT MAPPING SRD 合計9 條。 自各映射熔絲組1 5 Μ分別導出9條輸出線，此9條輸出線 連接於與其對應之9條信號線BANK SELECT i (i = 〇、 1、…7) ' SELECT MAPPING SRD ° 本例中各映射熔絲組1 5 M之1條預定輸出線共同連接於1 條預定信號線，構成所謂"線或邏輯"。亦即，或演算相互 共同連接之8個映射熔絲组1 5 Μ之8條輸出線之值，結果成 為共通之1條信號線之值。 輸入位址（記憶庫位址信號及列位址信號）輸入各映射熔 絲組1 5 Μ。具有與此輸入位址一致之失效位址之1個映射溶 絲組使8條信號線B A N K S E L E C T i ( i = 0、1、. . 7 )中的1條 或激活狀態（π Γ )。由於各信號線BANK SELECT i ( i = 〇、 1、，. . 7 )構成線或邏輯，故若1條輸出線成為"1 "，與其相 關的1條信號線即成為"Γ 。 又，具有與輸入位址一致之失效位址之1個映射熔絲組 使1條信號線SELECT MAPPING SRD成激活狀態（”1”）或非激 活狀態（"0 _')。亦即，由於具有與輸入位址不一致之失效 位址之映射熔絲組，未使用映射熔絲組之輸出固定為非激 活狀態（” 0")，故構成”線或邏輯"之信號線SELECT MAPPING SRD之值由具有與輸入位址一致之失效位址之1個 映射熔絲組之輸出值決定。 因此，選擇對應於激活狀態之信號線之記憶庫，亦即，

第34頁 4 5 9 34 9 五、發明說明（32) 輸入位址所指定之記憶庫，激活所選擇記憶庫内對應於信 號線SELECT MAPPING SRD之值之映射備用列解碼器。 此時，所選擇記憶庫内之列解碼器成非激活狀態 (D ί S A B L E Μ = " 0 ")。又，於對應非激活狀態之信號線之記 憶庫，亦即，非選擇之記憶庫中1列解碼器或激活狀態 (D I S ABL Ε Μ =Μ 1 Ί )，映射備用列解碼器成非激活狀態。 另一方面，不存在具有與輸入位址一致之失效位址之映 射熔絲組時，全部記憶庫之列解碼器成激活狀態（D I S AB L Ε Μ = η 1 ")，映射備用列解碼器成非激活狀態。 由於本例在1個記憶庫内配置2個映射備用列解碼器，故 可最多2個，將此記憶庫内之列解碼器換成此記憶庫内之 映射列解碼器。惟，映射熔絲組不對應於映射備用列解碼 器設置。 因此，各映射熔絲組須含有顯示其是否對應於某一記憶 庫之某一映射備用列解碼器之映射資料。 第1 2圖顯示第1 1圖之映射熔絲組之第1例。 本例子考慮半導體記憶片由8個記憶庫構成。於1個記憶 庫内配置1 2 8 ( )個列解碼器及2個映射備用列解碼器之情 形。 其次，於1個記憶庫内存在1 2 8 ( 27)個列解碼器情形下， 為了指定此1 2 8個列解碼器中的1個，需要7位元之位址信 號A 0、A1、... Α6。因此，為了存儲失效位址，需要至少7 個熔絲組（熔絲元件）2 Ο Μ A。 又，設有1個用以決定是否使用映射熔絲組1 5 Μ，作為賦

第35頁 459 34 9 五、發明說明（33) 能熔絲之熔絲單元（熔絲元件）2 Ο Μ ’ 。 又，合計設有4個用以存儲使映射熔絲組與映射備用列 解碼器對應之資料即映射資料之熔絲單元（熔絲元 件）2 Ο Μ Β、2 Ο Μ " 。3個熔絲單元2 Ο Μ Β係使記憶庫與映射熔絲 組對應者，1個熔絲組2 Ο Μ"係用來選擇記憶庫内2個映射備 用列解碼器中的1個者。 如此，本例於1個映射熔絲組内配置合計1 2個（7 + 1 + 4)熔 絲單元（熔絲元件）。 由於本例以8 (23)個記憶庫實質上同時存取之複數記憶 庫同時存取為前提，故列解碼器換成其所屬記憶庫内之映 射備用列解碼器。因此，映射熔絲組及對應記憶庫之熔絲 單元20ΜΒ之數目有3個。亦即，可於3個熔絲單元20ΜΒ内存 儲具有缺陷記憶單元之列解碼器所屬記憶庫之位址。 惟在半導體記憶體未進行複數記憶庫同時存取情形下， 亦可將某一記憶庫内之列解碼器換成另一記憶庫内之映射 備用列解碼器。於此情形下，映射熔絲組及對應記憶庫之 熔絲組之數目有例如用來存儲含有缺陷記憶單元之列解碼 器所屬記憶庫之位址之3個，以及用來存儲代替此列解碼 器之映射備用列解碼器之位址之3個，亦即，合計6個。 且，可例如使用第3圖所示配置者來作為熔絲組。 存儲指定含有缺陷記憶單元之列解碼器之生效位址之7 個熔絲單元2 Ο Μ Α所輸出信號輸入失效位址重合檢測器2 1 Μ 内之比較器2 2 Μ Α。又，存儲含有此缺陷記憶單元之列解碼 器所屬記憶庫之位址（記憶庫位址）之3個熔絲單元2 Ο Μ B之

1__11 第36頁 459 34 9 五、發明說明（34) 輸出信號輸入失效位址重合檢測器2 1 Μ内之比較器2 2 Μ B。 比較器22ΜΑ進行列位址信號Α〇、Al 、. .，Α6及熔絲單元 2 Ο Μ Α之輪出信號（失效位址）之比較，比較器2 2 Μ Β進行記憶 庫位址Β0、βΐ、Β2與熔絲單元2 ΟΜΒ之輸出信號之比較。 比較器22ΜA、22ΜΒ例如由互斥非或（Exciusive NOR)電 路構成，於二者一致情形下，輸出"1"。 比較器2 2MA、2 2MB之輸出信號輸入及電路（失效位址重 合檢測器）23M。因此’在列位址A〇、Al、_ . . A6與熔絲單 元20MA之輸出信號相互一致，且記憶庫位址B0 H、b2與 溶絲單元20MB之輸出信號相互一致情形下，及電路（失效 重合檢測器）2 3 Μ之輸出信號M AT CH (匹配）變成"1"。 又，熔絲單元2 0M’之輸出信號ENABLE FUSE SET(賦能熔 絲組）在使用含有此炼絲單元2 〇 Μ ’之映射溶絲組1 5 Μ情形下 設定為” I11 ’在不使用情形下設定為'，〇 ” 。 又，熔絲單元2 〇 Μ ”之輸出信號在使用記憶庫内2映射備 用列解碼器之一情形下設定為” Γ ，在使用另一映射備用 列解碼器情形下設定為” 。 解碼器27根據及電路23Μ之輸出信號MATCH，熔絲單元 20MB 之輸出信號SELECT(選擇）B0、SELECT Bl 、SELECT B2 ’以及熔絲單元20M，之輸出信號ENABLE FUSE SET，使8 條輸出線BANK SELECT i (卜0、1、. . 7)之1成激活狀 態。 信號MATCH係顯示存在具有缺陷之列解碼器之信號，存 在具有缺陷之列解碼器時，成激活狀態（"1")。並且，信 第37頁 4 59 34 9 五'發明說明（35) 號MATCH及信號ENABLE F U S E SE T分別或激活狀態（” r ) 時，8條輸出線BANK SELECT (記憶庫選擇）i (i=〇 ' 1、. . 7 )分別成激活狀態（解碼器2 7活性化）。 8條輪出線BANK SELECT i(i = 0、l、...7)之任一條是否 成激活狀態由信號SELECT BO、SELECT Bl 、SELECT B2決 定°可自此3位元之信號SELECT BO 'SELECT B1、SELECT B2 ’ 選擇8 條輸出線BANK SELECT i (i=0、1、_..7)中的 1 條。 並且’如1 1圖所示，對應於激活狀態（"1")的1條輸出線 的2個及電路3 0激活。且’此2個及電路3 0存在8組，對應 於8 個記憶庫BANK 0、BANK 1、... BANK 7。 又，熔絲單元2 0M"之輸出信號SELECT SRD若經由及電路 31 ，即變成輸出信號SELECT MAPPING SRD。信號MATCH輸 入及電路31。因此，僅有信號MATCH為1 M之記憶庫，亦即 具有與輸入位址一致之失效位址之記憶庫可根據映射資料 (熔絲單元20M")之值，將輸出信號SELECT MAPPING SRD ("1"或π 0")輸出。 由於此輸出信號SELECT MAPPING SRD輸入對應第11圖所 示各記憶庫所設2個及電路30，故選擇對應於活性狀態之 及電路3 0之記憶庫内2個映射備用列解碼器之一，將其激 活。 且，信號MATCH為M 0”的全部殘剩記憶庫的輸出信號 SELECT MAPPING SRD 固定為"〇” 。 如此，具有缺陷記憶單元之列解碼器所屬記憶庫内之2

第38頁 459 34 9 五、發明說明（36) 個映射備用列解碼器之一被激活。此時，此記憶庫藉非或 電路2 8使DISABLE Μ變成"0” ，非活化列解碼器。 且由於剩下的7條輸出線全部為非激活狀態（”（Γ )，故與 其對應之2個及電路30之輸出信號同時變成” 〇"。因此，在 對應於剩下之7條輸出線之7個記憶庫内’非活化映射備用 列解碼器’且由於DISABLE Μ藉非或電路28變成”1” ，故列 解碼器被激活。 第1 3圖顯示第1 2圖之映射熔絲組内之解碼器例。 本例之解碼器由8個及電路32構成。3位元信號SELECT BO、SELECT B1、SELECT B2之8個組合之一輸入各及電路 32。又，信號MATCH、ENABLE FUSE SET輸入全部及電路 32 = 8個及電路32連接於8條信號線BANK SELECT (記憶庫選

擇線）（i = 0、1、· · · 7)。如上述，各信號線BANK SELECT 1 ( 1 = 0 ' 1、. ·· 7 )係用來將對應各記憶庫而設之2個及電路 30(第11圖）激活者。 本例定記憶庫0之記憶庫位址為"丨丨丨"’記憶庫1之記憶 庫位址為"iitr ,記憶庫2之記憶庫位址為"1(ΠΙΙ ，記憶庫3 之記憶庫位址為1 0 0，記憶庫4之記憶庫位址為” 〇丨丨Η ，記 ϋ之記憶庫位址為”010" ’記憶庫6之記憶庫位址為 0 0 1 ,纪憶庫7之記憶庫位址為|，〇 〇 〇 "。 20M， 例^ ^右於圮憶庫0内存在含有缺陷記憶單元之列解碼 w p ^儲於第12圖之映射熔絲組内之熔絲組（賦能熔絲） ，子儲此列解碼器之列位址於熔絲組2 0 Μ A，存儲記憶

IBH 第39頁 4 5 9 3 3 五、發明說明（37) 庫0之記憶庫位址11 1 1 1 "於惊絲組2 Ο Μ B，存儲_，111或H 〇 "於炫 絲組2 Ο Μ。 於此’若輸入指定記憶庫内含有缺陷記憶單元之列解碼. 器之記憶庫位址信號Β 0、Β 1、Β 2及列位址信號A 0、A 1、 .·· A6，信號MATCH即變成"111 。又，此時，信號SELECT — BO 'SELECT Bl、SELECT B2 變成，'1H"。因此，信號線 BANK SELECT 0變成11 Γ’ ’對應於記憶庫〇之2個及電路3〇( 第1 1圖）被激活。 因此’信號線SELECT MAPPING SRD為"1”時，記憶庫〇内 2個映射備用列解碼器之一被激活，信號線s e L E C T M A P P I M G S R D為11 0 "時，記憶庫〇内2個映射備用列解碼器之 另一個被激活。 第1 4圖顯示第1 1圖之映射溶絲組之第2例。 本例之映射熔絲集與第1 2圖之第1例比較，具有溶絲組 C賦能熔絲）20Μ’之輸出信號ENABLE FUSE SET不輸入解碼 器2 7而輸入及電路（失效位址重合檢測器）2 3 M之特徵點 亦即，信號ENABLE FUSE SET為"1"時，及電路2 3M被激 活，此時，若位址信號（記憶庫位址信號及列位址信號）'盥 惊絲單元20MA、20MB之輸出信號一致’信號MATCH即變成、 茲就具體配置說明如次。 就本例而言，半導體記憶體由8個記憶庫構成，於1個士 憶庫内配置1 2 8 ( 27)個列解碼器及2個映射備用列解竭器， 在1個記憶庫内存在1 2 8 ( 27)個列解碼器情形下，為^ _

α D 34 9 五、發明說明（38) 定此1 28個列解碼器之一，需要7位元之位址信號AO、 A1、... A 6。因此，為了存儲失效位址，至少需要7個熔絲 單元（熔絲元件）20MA。 又’設有1個用來決定是否使用映射熔絲組1 5M，作為賦 能熔絲之熔絲組（熔絲元件）2 〇 Μ，。 又，合計設有4個用來記憶使映射熔絲組與映射備用列 解碼器對應之資料即映射資料之熔絲單元（熔絲元 件）20ΜΒ、2 0Μ" 。3個熔絲單元20ΜΒ係使記憶庫與映射熔絲 組對應者’ 1個熔絲單元2 0 Μ係用來選擇記憶庫内2個映射 備用列解碼器之一者。 存儲指定含有缺陷記憶單元之列解碼器之失效位址之7 個熔絲單元20 Μ Α所輸出信號輸入失效位址重合檢測器21Μ 内之比較器2 2 Μ A »又，存儲含有此缺陷記憶單元之列解碼 器所屬記憶庫之位址（記憶庫位址）之3個熔絲單元20MB所 輸出信號輸入失效位址重合檢測器21M内之比較器22MB。 比較器22MA進行列位址信號AO、A1、...A6與熔絲單元 之輸出信號（失效位址）之比較，比較器22MB進行記憶 庫位址信號BO、Bl、B2與熔絲單元20MB之輸出信號之比 較。 比較器22MA、22MB例如由互斥非或（Exclusive NOR)電 路構成。於二者一致情形下，輸出11 1” 。 比較器22ΜΑ、22ΜΒ之輸出信號及熔絲組（賦能熔絲）20Μ’ 之輪出信號ENABLE FUSE SET分別輸入及電路（失效位址重 合檢測器23M。於信號ENABLE FUSE SET為”厂，時，及電路

第41頁 459349 五、發明說明（39) 2 3 Μ被激活’此時，若列位址A 0、A 1、... A 6與熔絲單元 20MA之輸出信號相互一致，記憶庫位址bo、Bl、B2與熔絲 單元20MB之輸出信號相互一致，輸出信號MATCH即成為 "1" » 且’熔絲單元20M’之輸出信號ENABLE FUSE SET在使甩-含此熔絲單元2 0 Μ ’之映射熔絲組1 5 Μ情形下設定為11 1 11 ，在 不使用情形下設定為"（Γ 。 又，熔絲單元2 0Μ之輸出信號SELECT SRD在使用記憶庫 内2個映射備用列解碼器之一情形下設定為"1 "，在使用另 一映射備用列解碼器情形下設定為"〇"。 解碼器27根據及電路23M之輸出信號MATCH及熔絲單元 20MB 之輸出信號SELECT BO 'SELECT Bl、SELECT B2，使8 條輸出線BANK SELECT i( i=〇、1、. . . 7)之一成激活狀態 (” 1 ")。 信號M A T C Η係顯示存在具有缺陷之列解碼器之信號，存 在具有缺陷之列解碼器時，成激活狀態（"1") ^並且，信

號MATCH分別成激活狀態（η Γ )時，8條輸出線BANK SELECT 1 ( i = 0、1、. . · 7)分別成激活狀態（解碼器2 7被激活）。 8條輸出線BANK SELECT i( i = 0、1、... 7)的任一條是否 成激活狀態由信號SELECT BO、SELECT Bl、SELECT B2決

定。可藉此3位元之信號SELECT BO 'SELECT Bl 'SELECT ’ 可選擇 8 條輸岀線 BANK SELECT i(i = 〇、l、...7)之 — 〇 並且’如第1 1圖所示，對應激活狀態（，'1")之1條輸出線

第42頁 4 59 34 9 五、發明說明（40) 之2個及電路3 0被激活。且，此2個及電路3 0存在8組，對 應於8 個記憶庫BANK 0、BANK 1、... BANK 7。 又，熔絲單元2〇Μπ之輸出信號SELECT SRD若經由及電路.—· 32 ’即變成輸出信號SELECT MAPPING SRD。信號MATCH輸 入及電路32。因此，僅有信號MATCH為” 1 n之記憶庫，亦 即’具有與輸入位址一致之失效位址之記憶庫可根據映射 .. 資料（熔絲單元20M"之值），將輸出信號SELECT MAPPING SRD (”1"或” 〇")輸出。 — 由於此輸出信號SELECT MAPPING SRD輸入對應第η圊所. 示各記憶庫而設之2個A N D電路3 0，故選擇對應激活狀態之 及電路3 0之記憶庫内2個映射備用列解碼器之一，將立激 〜 活。 ’、 且’彳§號MATCH為〇之全部剩餘記憶庫之輸出信號SELECT MAPPING SRD 固定為"〇，’ 。 如此，具有缺陷記憶單元之列解碼器所屬記憶庫内2個 — 映射備用列解碼器之一被激活。此時，此記憶庫藉非或電-路2 8 ’令D I S A B L E Μ[成為"0 " ’非活化列解碼器。 且由於剩餘的7條輸出輸全部或非激活狀態（” 〇 ”），故對 應此等輪出線之2個及電路3 0之輸出信號同時成為，，〇 "。因 此’於對應剩餘之7條輸出線之7個記憶庫内，映射備用列 解碼器非活化，並且因DISABLE Μ藉非或電路28成為”'，， 故列解碼器被激活。 一 第1 5圖顯示第1 4圖之映射熔絲組内之解碼器例。

本例與第13圖之例子比較’具有信號ENABLE FUSE SET

第43頁 459349 五、發明說明（41) 輸入解碼器27之特徵 MT輸入第丨4圖之及其根據在於’信號ENABLE FUSE ENABLE FUSE SETii^2〇3M，於信號MATCH 中含有信號 本例之解碼器將3位；^ cFI ffrT DO 姐几信號SELECT BO、SELECT B1、 MLbCT B2的8個組合 路33 〒的1個以及信號MATCH輸入8個及電 8個及電路33連接於8攸， , 妖 ％ 8 條信號線BANK SELECT i ( i = 0、 i 、· · · 7 )。如 h ，女 i 各 k 號線BANK SELECT i(i = 0、l、 也> 糸用來將對應各記憶庫而設之2個及電路3 0 (第1 1圖） 激活者。 纽考慮於記憶庫0内存在含有缺陷記憶單元之列解碼器 月形’，存儲1於第1 4圖之映射熔絲組内之熔絲組（賦能熔 絲）20M ’存儲此列解碼器之列位址於熔絲組2〇ma，存儲 §己憶庫0之記憶庫位址”丨丨丨"於熔絲組2 〇 M B，存儲"丨„戍"〇 n 於熔絲組20M"。 於此’若輸入指定記憶庫〇内含缺陷記憶單元之列解碼 器之s己憶庫位址#號B 0、B 1、B 2及列位址信號A 0、A 1、 ...A 6 ’信號M A T C Η即變成” 1 ’’ 。又，此時，信號s £ L e c τ BO 'SELECT B1 'SELECT B2 變成"111M 。因此，信號線 BANK SELECT 0變成"1"，對應記憶庫〇之2個及電路3〇(第 1 1圖）被激活。 因此，信號線S E L E C T M A P P I N G S R D為"1"時，記憶庫内 的2個映射備用列解碼器之一被激活’信號線S E L E C T M A P P I N G S R D為"0 π時，記憶庫内2個映射備用列解碼器的

第44頁 459349 五、發明說明（42) ' 另一個被激活。 於本發明半導體記憶體之第2例中，固定熔絲組例如依 第1 0圖所示配置，又，各記憶庫内之子陣列及其周邊之構. 造例如依第4圖所示配置。 以上說明本發明半導體記憶體配置之具體例。以下就採' 用此種配置之效果，亦即，半導體記憶體（記憶體晶片）内 熔絲組（熔絲單元）與可藉此熔絲組補救之補救單位數之關 係加以檢討。 首先，以1個記憶庫為補救塊單位，於半導體記憶體内 存在2M ( Μ為自然數）個補救塊單位，以此為前提條件。又 ，於1個救濟塊單位内存在N ( Ν為自然數）位元之位址指定 ’ 之2Ν個補救單位（列解碼器），並存在S 0 ( S 0為自然數）個固 定冗餘補救單位（固定備用列解碼器）及S 1 ( S 1為自然數）個 映射冗餘補救單位（mapping spare row decoder)。 又，映射用失效位址記憶器（映射熔絲組）於半導體記憶 體（記憶體晶片）内存在L ( L為自然數）個。 茲就半導體記憶體内之冗餘用熔絲總根數加以檢討。 首先考慮固定熔絲組。 1個固定熔絲組内之熔絲數如下。 ① 用以決定有無使用固定熔絲組之賦能熔絲：1根。 ② 用以存儲2N個列解碼器之1 ，即N位元位址（失效位址） 之熔絲根（MogUM/logU]) 亦即，於1個固定熔絲組内配置（N + 1 )根熔絲。 又，固定熔絲組對應固定備用列解碼器設置。亦即，半

__ HI 第45頁 459349

五、發明說明（43) 導體記憶體内固定熔絲組數與固定備用 於固定備用列解碼器數為S 〇個，記憶庫解崎器數相等。由 2M個’因此，固定熔絲組於半導體圮 補救塊單位）數為 SO X 2«個。 ° U趙（晶片）内設有 因此，使用於固定熔絲組之半導體 為（N + 1 ) X S 0 x 2m.....( 1 )。 。偬體内熔絲之根數 其次，考慮映射熔絲組。 1個映射熔絲組内之炫絲數如下。 ① 用以決定有無使用映射溶絲組之賦 ② 用以存儲2N個列解碼器之一，亦即N …根〆* 位址）之溶絲根（=log[2N]/i〇g[2])⑼位凡之位址（失多 ③ 用來使映射熔絲組映射（對應）2«個記憮 絲：Μ 根（ = l〇g[2M/log[2]) " ' ④ 用來選擇1個記憶庫内S1個映射備用列解碼器之一之 熔絲：1 〇 g [ S 1 ] / 1 〇 g [ 2 ]根 亦即，於1個映射熔絲組内配置（1 + N + M+l〇g[sl]/lQg[2] )根熔絲。 又’於半導體記憶體内設有L個映射炼絲組，惟[在1以 上’ S 1 X 2M以下。 因此，使用於映射熔絲組之半導體記憶體内之熔絲根數 成為（l + N + M + l〇g[Sl]/log[2]) X L. . . . (2) 根據以上，半導體記憶體内之冗餘用熔絲總根數成為滿 足上述（1)及（2)之數目。 其次考慮具體例。

第46頁 459 34 9 五、發明說明（44) 於半導體記憶體内存在可同時存取的1 6個記憶庫，以1 個記憶庫作為補救塊單元。又，於1個記憶庫内存在7位元 之位址指定之1 2 8個列解碼器，1個列解碼器作為補救單 位。又，於1個記憶庫内設有4個備用解碼器。 於此情形下，就習知（僅有固定備用列解碼器時）者而 言，M = 4，N = 7 ' S = 4 ° 備用列解碼器數為4個的理由如下。 備用解碼器數根據開發對象之製品之晶片内不良分布 (缺陷記憶單元之分布）來決定。亦即，為了補救缺陷記憶 單元，獲得充份成品率，於晶片内僅設有必要數目之備用 解碼器。 惟，於實際製造開發對象之製品前之設計階段，難以正 確把握此不良分布。其原因在於，不存在有開發對象之製 品*無法藉由檢查求得此製品之不良分布。於此情形下， 只有由已開發製品，以類似或相同製造製造之其他製品等 之檢查結果（不良分布），類推開發對象之製品不良分布之 手段。 因此，本例如以下，由已開發製品，以類似或相同製程 製造之其他製品等之檢查結果（不良分布），假設半導體記 憶體之晶片内之不良分布。亦即，就各記憶庫而言，成為 冗餘替換對象（含缺陷記憶單元）之列解碼器大致在2個以 下，偶爾3個，極少為4個，幾乎不會在5個以上。 於此情形下，若在1個記憶庫内設有2個備用列解碼器， 於1個記憶庫内發生3個以上成為冗餘替換對象之列解碼器

第47頁 4 59 34 S 五、發明說明（45) 時，當然，即無法對其全部補救。又，若在1個記憶庫内 設置3個備用列解碼器，於1個記憶庫内發生4個以上成為 冗餘替換對象之列解碼器時，當然，即無法對其全部補 救。 亦即，由於本例中成為冗餘替換對象之列解碼器存在5 個以上的情形幾乎不會發生，故於1個記憶庫内的備用列 解碼器數為4個時，獲得充份成品率。 因此，假定1個記憶庫内的備用列解碼器數為4個。 若設定1個記憶庫内之備用列解碼器數為4個，即於半導 體記憶體（晶片）内設有各計6 4個（4個X 1 6記憶庫）備用列 解碼器。 惟，需要3個或4個備用列解碼器之記憶庫並非1 6個記憶 庫全體，僅數個記憶庫。亦即，半導體記憶體（晶片）内之 不良分布大多不均衡，於大部份記憶庫中有2個備用解碼 器即足夠，僅於數個記憶庫中需要3個或4個備用列解碼 器。 惟，由於此數個記憶庫到底呈哪幾個不可能確切指出， 因此，習知者須於全部記憶庫内配置4個備用列解碼器。 亦即，習知者為了獲得充份成品率。須於半導體記憶體内 合計設有6 4個備用列解碼器及6 4個備用熔絲組。 如此，儘管習知者須於各記憶庫設有4個，合計設有6 4 個備用列解碼器（備用熔絲組），卻幾乎未使用此6 4個備用 列解碼器（備用熔絲組）全體，會存在未使用之多數無用備 用列解碼器（備用熔絲組）。

第48頁 4 59 34 9 五、發明說明（46) 於此，就半導體記憶體（晶片）全體而言，成為冗餘替換 對象之列解碼器假定在4 0個以下。亦即，於半導體記憶體 内若存在4 0個備用列解碼器，即獲得充份成品率。 惟，如上述，晶片内之不良分布不均衡，另一方面，於 哪一個記憶庫發生極多缺陷記憶單元，不得而知"又，於 複數記憶庫同時存取情形下，須將成為冗餘替換對象之列 解碼器換成此列解碼器換成此列解碼器所屬記憶庫内之備 用列解碼器。 結果，即使成為冗餘替換對象之列解碼器在4 0個以下， 習知者亦須在全部記憶庫内配置4個備用列解碼器及4個備 用列解碼器。 現在，計算習知者之晶片内之熔絲總數。 1個固定熔絲組内之熔絲數為N + 1。由於本例為N = 7，故1 個固定熔絲組内之熔絲數為8根。復由於在半導體記憶體 内合計設有S X 2M個固定熔絲組，故晶片内之熔絲總數為 (N+l ) X S X 。由於本例中N = 7 ，S = 4 ，M = 4 ，故晶片内之 熔絲總數為5 1 2根（=8 X 4 X 1 6 )。 本發明於全部記憶庫内分別設有S ( = 4 )個備用列解碼器 一點與習知者相同。惟，本發明將1個記憶庫内S個備用列 解碼器分成SO個固定熔備用列解碼器及S 1個映射列解碼 器。於此情形，固定熔絲組為S 0個，又，映射熔絲組為L 個。 茲考慮例如S 0 = 2，S卜2之情形。 計算本發明晶片内熔絲總數。

第49頁 459 34 9 五、發明說明（47) 1個固定熔絲組内之熔絲數為N + 1。由於本例中N二i ，故1 個固定熔絲組内之熔絲數為8根。復由於在半導體記憶體 内合計設有S Ο X 2M個定熔絲組，故晶片内固定熔絲組用熔 絲總數為（N + 1 ) X SO X 2M。由於本例中N = 7，S0 = 2，M = 4， 故用於熔絲組之晶片内熔絲總數為2 5 6根（=8 x 2 x 1 6 )。 又，1個映射熔絲組内之熔絲數為（1 + N + Μ + 1 〇 g [ S 1 ] / 1 o g [ 2 ])。由於本例f N = 7，Μ = 4，S 1 = 2，故1個映射嫁絲組 内之熔絲數為1 3 ( = 1 + 7 + 4 + 1 )根。又，由於在半導體記憶體 内設有L個映射熔絲組，故晶片内映射熔絲組用熔絲總數 為 1 3 X L。 於此，本發明利用於半導體記憶體内成為冗餘替換對象 之列解碼器在4 0個以下之假設。亦即，此4 0個列解碼器中 的3 2個（2個X 1 6記憶庫）可藉上述固定備用解碼器補救。 因此，若映射備用列解碼器補救剩下的8個列解碼器，即 可達成充份成品率。 因此，若L= 8，即很充份，晶片内映射熔絲組用熔絲總 數為 104 根（ = 13x 8)。 根據以上，本發明晶片内之熔絲總數成為固定熔絲組用 熔絲總數（2 5 6根）與映射熔絲組用熔絲總數（1 0 4根）相加合 計之3 6 0根。 且，在僅設置習知之固定列解碼器情形下，由於如上 述，半導體記憶體内之熔絲總數為5 1 2根，故本發明與習 知者相比，可達到1 5 2根（5 1 2 - 3 6 0 )根熔絲之削減。 又，本發明即使削減熔絲數，亦不會降低製品之成品

第50頁 4 5 9 34 9 五、發明說明（48) 率。亦即，由於在大部份記憶庫中，成為冗餘替換對象之 列解碼器為2個以下發生的可能性極高，故可藉在1個記憶 庫内設有2個的固定備用列解碼器補救此2個以下之列解碼 器。又，於數個記憶庫中，在發生成為冗餘替換對象之列 解碼器為3個以上時，可藉固定備用列解碼器補救2個列解 碼器，藉映射備用列解碼器補救剩下的列解碼器。 具體而言，由於在上述例中，半導體記憶體（晶片）全體 配置成，設有3 2個固定熔絲組及8個映射熔絲組，時4 0個 列解碼器換成備用列解碼器，故相對於發生在各記憶庫成 為冗餘替換對象之列解碼器（缺陷列解碼器）為2個以下情 形，可確定補救半導體記憶體。又，存在具有3個或4個缺 陷列解碼器之J ( J為自然數）個記憶庫時，若自J個記憶庫 内之缺陷列解碼器合計數減去（J X 2)之數目在8個以下， 即可藉映射備用列解碼器將其補救。 且，本例假設發生1個記憶庫内缺陷列解碼器為5個以 上，即無法補救此5個列解碼器。惟，本例幾乎不會發生 於1個記憶庫内缺陷列解碼器為5個以上，即使假設在發生 5個以上時，未對其補救，亦由於其以獲得充份成品率為 前提，故此問題。 亦即，本發明由於如以上，預先根據晶片之不良分布， 對記憶庫（補救塊單位）數為，列解碼器（補救單位）數為 2N之半導.體記憶體，決定獲得充份成品率之最高S 0、S 1、 L值，故可用少的熔絲數來達成高的成品率。 如此，本發明組合，使用固定備用列解碼器及映射備用

第51頁 459 34 9 五、發明說明（49) 列解碼器，並以固定備用列解碼器替換成為冗餘替換對象 之大部份列解碼器，以映射備用列解碼器替換剩下的數個 列解碼器。 亦即，在半導體記憶體内成為冗餘替換對象之列解碼器 總數大數清楚情形下，於各記憶庫配置預定數（S 0個）固定 備用列解碼器（惟，S Ο X 2M不超過成為冗餘替換對象之列 解碼器總數），以映射備用列解碼器補救固定備用列解碼 器未補救之分量。 又，各記憶庫内映射備用列解碼器數（S 1 )設定為自1個 記憶體庫内發生的成為冗餘替換對象的列解碼器最大數 (補救此數目之列解碼器獲得充份成品率之值）減去各記憶 庫内固定備用列解碼器數（S 0 )之值。 又，映射熔絲組數設定為自半導體記憶體内發生的成為 冗餘替換對象的列解碼器總數減去半導體記憶體内的固定 備用列解碼器總數（S Ο X 2M)之值。通常，映射炫絲組數 (L )如上述例子所示，較映射列解碼器數（S 1 )少很多。 因此，根據本發明，可一由確保充份成品率，一面減少 半導體記憶體（晶片）内的熔絲根數，可有助於晶片面積之 縮小，進一步有助於半導體記憶體之低成本化。 因此，就接近本發明之技術而言，亦考慮於半導體記憶 體（晶片）内之各記憶庫，不設置固定備用列解碼器，僅設 置映射備用列解碼器。 惟，於半導體記憶體之全部記憶庫内僅配置映射備用列 解碼器之技術若以可確保充份成品率為條件，視情況，相

第52頁 459349 五、發明說明（50) 較於習知者，溶絲削減效 熔絲削減效果更差）。 亦即，本發明於半導體 用列解碼器及映射備用列 茲考慮具體數值。 例如τ如上述例子所示 位），在各記憶庫内有1 2 8 記憶體為對象。又，半導 象之列解碼器為4 0個者。 充份成品率之記憶庫内之 相同。 於此情形下，於各記憶 器，映射熔絲組變成4 0個 S 1 = 4 >1 = 40 ° 並且，半導體記憶體内 ’以（l + N + M+ log[Sl]/log 憶體内之映射熔絲組用熔 40 ] » 由於本發明半導體記憶 導體記憶體内之熔絲總數 射備用列解碼器之半導體 且，於此技術中，若設 本發明相同程度，即例如 數）X 2 6 (映射熔絲組數）=

果更差（當然，相對於本發明， 記憶體之各記憶庫内設置固定備 解碼器有其意義。 ，以具有1 6個記憶庫（補救塊單 個列解碼器（補救單位）之半導體 體記憶體係發生成為冗餘替換對 又，其他條件，例如，為了獲得 備用列解碼器數等亦與上述例子 體庫内配置4個映射備用列解碼 。亦即’變成M=4 ，N=7 ，S0=0 ，

之映射熔絲組用熔絲總數如上述 [2])xL表示。亦即，半導體記 絲總數變成5 6 0根（=[1 + 7 + 4 + 2] X 體内熔絲總數為3 6 0根，習知半 為5 1 2根，因此，可知僅使用映 之熔絲根數有多少。 定半導體記憶體内之熔絲根數與 成為1 4 ( 1個映射熔絲組内之熔絲 3 6 4根，半導體記憶體全體僅進

第53頁 459 34 9 五、發明說明（51) 行2 6個列解碼器之替換，無法獲得充份成品率。 且，上述本發明半導體記憶體之第1例及第2例固然使用 熔絲組（熔絲元件）本作為失效位址記憶體，惟此失效位址 記憶體若_係非揮發性，即亦可為任何構成。例如，亦可由 PROM、EPROM、EEPROM等之電晶體構成。 如以上說明，根據本發明半導體記憶體，對半導體記憶 體内之各記憶庫（或子陣列）分別設置固定備用列解碼器及 映射備用列解碼器。 例如，第5、1 1圖之例子對8個記憶庫之各個記憶庫，設 有2個固定備用列解碼器與2個映射備用列解碼器，合計4 個備用列解碼器*半導體記憶體全體合計配置3 2個備用列 解碼器。 另一方面，固定熔絲組對應固定備用列解碼器固然每一 記憶庫各設2個，合計設有1 6個，惟，映射熔絲組於半導 體記憶體僅設有8個。亦即，固然若以獲得充份成品率為 條件，習知者即須對應於固定備用列解碼器，設有3 2個固 定熔絲組，惟，本發明可設置2 4個（1 6 + 8 )熔絲組（固定、 映射）。 固然本發明中，1個映射熔絲組内之熔絲根數因存儲有 顯示此熔絲組是否對應哪一個記憶庫内的哪一個映射備用 列解碼器的映射資料《故較1個固定熔絲組内的熔絲根數 多，惟，半導體晶片全體較習知者更可削減熔絲根數。 又，由於本發明在半導體記憶體内之不良分佈均等情形 下，藉固定備用列解碼器及固定炫絲組，進行不良之補

第54頁 ^ 5 9 34 9 五、發明說明（52) 救，在半導體記憶體内之不良分布不均衡情形下，藉映射 資料，使映射熔絲組映射（對應）預定記憶庫内之映射備用 列解碼器，可補救全部不良，故可作自由度高之冗餘替 換。 如此，根據本發明，由於可藉存儲容量少之失效位址記 憶體（例如熔絲），獲得高補救效率，故可謀求晶片面積之 縮小，製造成本之減低。 上述實施例固然說明將列解碼器換成備用列解碼器之情 形，惟，本發明亦為適用於將行解碼器換成備用行解碼器 之情形。於此情形下，固定備用行解碼器與映射備用行解 碼器鄰接正規行解碼器配置。又，固定熔絲組對應固定備 用行解碼器配置，映射熔絲組藉其所存儲之映射資料。與 映射備用行解碼器對應。

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Claims (1)

1. 4 5 9 3 4 9 中,7 >“日修上幻 _案號89104070 气。年9月 曰 修L·孓 補充| 六、申請專利範圍 1 .—種半導體記憶體，其係包括： 正規解碼器； 用以補救前述正規解碼器之固定備用解碼器； 與前述固定備用解碼器有關聯配置之固定記憶體； 用以補救前述正規解碼器之映射備用解碼器；以及 與前述映射備用解碼器有關聯配置，存儲映射資料之 映射記憶體者；其特徵在於： 在指定前述正規解碼器之失效位址登錄於前述固定記 憶體情形下，前述正規解碼器以前述固定備用解碼器替 換，在前述失效位址登錄於前述映射記憶體，且前述映射 資料指定前述映射備用解碼器情形下，前述正規解碼器以 前述映射備用解碼器替換。 2 .如申請專利範圍第1項之半導體記憶體，其中在前述 正規解碼器連接於1條字線情形下，前述固定備用解碼器 及前述映射備用解碼器二者，連接於1條備用字線。 3. 如申請專利範圍第1項之半導體記憶體/其中在前述 正規解碼器連接於η ( η為複數）條字線情形下，前述固定備 用解碼器及前述映射備用解碼器均係連接於η條備用字 線。 4. 如申請專利範圍第1項之半導體記憶體，其中前述固 定記憶體及前述映射記憶體均係由非揮發性記憶體構成。 5. —種半導體記憶體，其係包括： 複數個記憶庫，各記憶庫具有正規解碼器，用以補救 前述正規解碼器之固定備用解碼器，與前述固定備用解碼

   O:\63\63102.ptc 第1頁 2001.07. 04. 057 4 5 9 34 9 _索號89104070_和年7月^ 曰 修正_ 六、申請專利範圍 ^器有關聯配置之固定記憶體，以及用以補救前述正規解碼 器之映射備用解碼器；以及 配置於前述複數記憶庫外，登錄映射解碼器之映射記 憶體；其特徵在於： 前述映射資料負責使給前述映射記憶體與前述複數記 憶庫之一内之前述映射備用解碼器有關聯； 在指定前述複記憶庫之一内前述正規解碼器之失效位 址登錄於前述映射記憶體情形下，前述正規解碼器以前述 —映射記憶體有關聯之前述複數記憶庫之一内前述映射備用 解碼器替換。 6. 如申請專利範圍第5項之半導體記憶體，其中前述複 數記憶庫於寫/讀操作時實質上同時存取。 7. 如申請專利範圍第5項之半導體記憶體，其中前述映 射資料包含指定前述複數個記憶庫之一之記憶庫資料，以 及指定所指定一記憶庫内之前述映射備用解碼器之備用解 碼器資料》 — 8. 如申請專利範圍第5項之半導體記憶體，其進一步包 括： 根據前述映射資料，指定前述記憶庫之一，並指定所 指定一記憶庫内前述映射備用解碼器之指定用解碼器；以 及 比較輸入位址與前述失效位址，二者一致時，激活前 述指定用解碼器之失效位址重合檢測器。 9. 如申請專利範圍第8項之半導體記憶體，其中前述指

   O:\63\63i02.ptc 第 2 頁 2001. 07· 04. 058 459349 _案號89104070_和年夕月/曰 修正_ 六、申請專利範圍 定用資料藉複數個信號線連接於前述複數個記憶庫，並激 ...活前述複數個信號線中連接於前述映射資料所指定一記憶 庫之信號線。 1 0 .如申請專利範圍第9項之半導體記憶體，其進一步包 括非活化前述映射資料所指定一記憶庫内之前述正規解碼 器之邏輯電路。 1 1 .如申請專利範圍第5項之半導體記憶體，其進一步包 括： . 根據前述映射資料，指定前述複數記憶庫之一之指定 用資料； 比較輸入位址與前述失效位址，於二者一致時，激活 -前述指定用資料之失效位址重合檢測器；以及 指定前述映射資料所指定一記憶庫内之前述映射備用 解碼器之邏輯電路。’ 1 2 .如申請專利範圍第1 Γ項之半導體記憶體，其中前述 指定用資料藉複數信號線連接於前述複數記憶庫，且激活 前述複數信號線中連接於前述映射資料所指定一記憶庫之 信號線。 1 3.如申請專利範圍第1 2項之半導體記憶體，其進一步 包括非活化前述映射資料所指定一記憶庫内之前述正規解 碼器之邏輯電路。 1 4.如申請專利範圍第5項之半導體記憶體，其中前述複 數記憶庫中具有前述失效位址所指定前述正規解碼器之記 憶庫與前述複數記憶庫中具有與前述映射記憶體有關聯之

   O:\63\63102.ptc 第3頁 2001.07. 04. 059 459349 _案號 89104070_@年久月6 a__ 六、申請專利範圍 前述映射備用解碼器之記憶庫相同。 1 5 .如申請專利範圍第5項之半導體記憶體，其中前述複 數記憶庫中具有前述失效位址所指定前述正規解碼器之記 憶庫與前述複數記憶庫中具有與前述映射記憶體有關聯之 前述映射備用解碼器之記憶庫彼此相異。 1 6.如申請專利範圍第5項之半導體記憶體，其中在前述 正規解碼器連接於1條字線情形下，前述固定備用解碼器 及前述映射備用解碼器二者連接於1條備用字線。 1 7，如申請專利範圍第5項之半導體記憶體，其中在前述 正規解碼器連接於η ( η為複數）條字線情形下，前述固定備 用解碼器及前述映射備用解碼器二者連接於η條備用字 線。 1 8.如申請專利範圍第5項之半導體記憶體，其中前述固 定記憶體及前述映射記憶體二者由非揮發性記憶體構成。 1 9. 一種半導體記憶體，其係包括： 複數個記憶庫，各記憶庫具有正規解鸡器，用以補 救前述正規解碼器之固定備用解碼器，與前述固定備用解 碼器有關聯配置之固定記憶體，以及用以補救前述正規解 碼器之至少一映射備用解碼器；以及 配置於前述複數記憶庫外，與前述映射備用解碼器 無關聯，登錄映射資料之至少一映射記憶體者；特徵在 於， 前述至少一映射記憶體藉其所登錄之前述映射資 料，與至少一映射備用解碼器有關聯；

   O:\63\63102.ptc 第4頁 2001.07.04.060 459349 _案號89104070_作年夕月6 日 修正_' 六、申請專利範圍 於前述複數記憶庫S數為2M (Μ為自然數），前述至少 一映射備用解碼器數為S 1 ( S1為自然數），前述至少一映射 記憶體數為L情形下，滿足1 S L S 2Μ X S 1。 2 0.如申請專利範圍第1 9項之半導體記憶體，其中前述 複數記憶庫於寫/讀操作時，實質上同時存取。 1 2 1 .如申請專利範圍第1 9項之半導體記憶體，其中前述 ^ 映射資料包含指定前述複數個記憶庫之一之記憶庫資料， 以及指定所指定一記憶庫内之前述映射備用解碼器之備用 ..解碼器資料。 2 2.如申請專利範圍第1 9項之半導體記憶體，其進一步 包括： 根據前述映射資料，指定前述複數記憶庫之一，並 指定所指定一記憶庫内之前述映射備用解碼器之指定用解 碼器；以及 比較輸入位址與前述失效位址，於二者一致時，激 活前述指定用資料之失效位址重合檢測器。_ 2 3.如申請專利範圍第2 2項之半導體記憶體，其中前述 指定用資料藉複數信號線連接於前述複數個記憶庫，並激· 活前述複數信號線中連接於前述映射資料所指定一記憶庫 之信號線。 2 4.如申請專利範圍第2 3項之半導體記憶體，其進一步 包括激活前述映射資料所指定一記憶庫内之前述正規解碼 器之邏輯電路。 2 5.如申請專利範圍第1 9項之半導體記憶體，其進一步

   O:\63\63102.ptc 第5頁 2001.07. 04. 061 459 34 9 _案號89104070_和年〆月&曰 修正_ 六、申請專利範圍 包括： 根據前述映射資料，指定前述複數個記憶庫之一之 __指:定用資料； 比較輸入位址與前述失效位址，於二者一致時，激 活前述指定用解碼器之失效位址重合檢測器；以及 指定前述映射資料所指定一記憶庫内之前述映射備 用資料之邏輯電路。 2 6 .如申請專利範圍第2 5項之半導體記憶體，其中前述 -指定用解碼器藉複數信號線連接於前述復數個記憶庫，並 激活前述複數個信號線中連接於前述映射資料所指定一記 憶庫之信號線。 2 7 .如申請專利範圍第2 6項之半導體記憶體，其進一步 包括非活化前述映射資料所指定一記憶庫内之前述正規資 料之邏輯電路。 2 8.如申請專利範圍第1 9項之半導體記憶體，其中前述 複數個記憶庫中具有前述失效位址所指定前1正規解碼器. 之記憶庫與前述複數個記憶庫中具有關聯前述映射記憶體 之前述映射備用解碼器之記憶庫相同。 - 2 9.如申請專利範圍第1 9項之半導體記憶體，其中前述 複數個記憶庫中具有前述失效位址所指定前述正規解碼器 之記憶庫與前述複數記憶庫中具有關聯前述映射記憶體之 前述映射備用解碼器之記憶庫彼此相異。 ;3 0.如申請專利範圍第1 9項之半導體記憶體，其中在前 述正規解碼器連接於1條字線情形下，前述固定備用解碼

   O:\63\63102.ptc 第6頁 2001.07. 04. 062 4 59 3^-9

   號 89104070 六、申請專利範圍 益及前述映射備用解碼器 31·如申請專利筋阁均係連接於1條備用字線。 述正規解碼器連接於n( 半導體記憶體，其中在前 ^ # Μ Μ >51 5? « -Γ J· f為钹數）條字線S情形下，前述固 字線s。 *述映射備用解碼器均係連接於n條備用 固3U:體專^利/! A第19項之半導體記憶體，#中前述 成。d匕體及别述映射記憶體均係由非揮發性記憶體構 -33. 一種半導體記憶體，其係包括： 以補救複，數ιΛ：記憶庫’纟記憶庫具有正規解碼器，以及用 以補救^4正規解碼器之正少—映射備用解碼胃及用 #庫外H射備用解碼器無關聯，配置於前述複數\ 二庫外，登錄映射資料之至少—映射記憶體者，其複特數徵己在 前述至少一個映射記憶.體藉 料，與前述至少—個映射備用解碍器有關1之;别遗映射資 於則複數個記憶庫數為2«( Μ為自然數），針.十、s , 映射備用解碼器數為S1(S1為自然數），前述至+二= 憶體數為1情形下，滿足1 SL· g 2M x S1。 乂 、射記 34如申請專利範圍第i項之半導體記憶體盆 正規解碼窃連接於】條行選擇線情形^在刖述 。 I陕射備用解碼益均係連接於1條備用行選擇2 前述 35.如申請專利範圍第}項之半導體記憶體’其中在

   O:\63\63102.ptc 第7頁 2001. 07. 04. 063 4 59 3^- 9

   36.如申請專利範圍第5項之半導體記憶體 ΐίϊΚΪ接於1條行選擇線情形下，前述固定傷用'述 碼益及刖述映射備用解碼器均係連接於i條備用行:解 正3箱7，Λ申請專利範圍第5項之半導體記憶體，盆中, 正規解碼盗連接於n ( η為複數）條行選 在前逃 定備用解碼器及前述映射備用解 ，前述固 行選擇線。 3 15岣係連接於η條僑用 、.38·如申請專利範圍第丨9項之半導體情 f正規解碼器連接於1條行選擇線情形下Γ前诚;；中在前 J碼器及前述映射備用解碼器均係連接備：定備用 綠。 拥用行選擇 39‘如申請專利範圍第丨9項之半 述正規解碼遠接於Γ盔適叙〒瓶P匕隱體，其中在乂 IS定借用Z連接（為複數）條行選擇線情形-F則 固疋備用解碼器及前述映射備 =心下，前 用行選擇線。 解碼益均係連接於Π條傷 4 0 _ —種半導體記憶體，其係包括. 單元記憶單元陣列，其具有配列成行及列之複數之記悔 複數之正規解碼器；及 冗餘系統，其係用以替換該記憶單元陣 τ之缺陷

   O:\63\63102.ptc 第8頁 459 34 9 _案號89104070_和年夕月/曰 修正_ 六、申請專利範圍 記憶單元，該冗餘系統具有： 複數之固定備用解碼器，其係用以替換該正規解碼 * 複數之固定儲存電路，其係各用以儲存指定至該缺 陷記憶單元之失效位址，該固定儲存電路各與該固定備用 解碼器關聯配置； 複數之映射備用解碼器，其係用以替換該正規解碼 器：及 複教之映射儲存電路，其係各用以儲存指定至該缺 陷記憶單元之該失效位址，及儲存與該映射備用解碼器關 聯之映射資訊，該映射儲存電路係與該映射備用解碼器獨 立配置；其特徵在於： 在指定該缺陷記憶單元之該失效位址登錄於該固定 儲存電路之情況下，該正規解碼器以該固定備用解碼器替 換，且在指定該缺陷記憶單元·之該失效位址登錄於該映射 儲存電路之情況下，該正規解碼器以該映射—備用解碼器替 換。 4 1 .如申請專利範圍第4 0項之半導體記憶體，其中在每 —個該正規解碼器係連接至η條字線之情況下，該固定備 用解碼器及該映射備用解碼器中之每一個皆各係連接至η (η為複數）條備用字線。 4 2.如申請專利範圍第4 0項之半導體記憶體，其中該映 射儲存電路數目比該映射備用解碼器數目小。 4 3 .如申請專利範圍第4 0項之半導體記憶體，其中在儲

   O:\63\63102.pec 第9頁 2001.07. 04.065 459349 _案號89104070_和年^月# 曰__ 六、申請專利範圍 存於該映射儲存電路中之指定該缺陷記憶單元之該失效位 址，與一輸入位址匹配之情況下，該映射儲存電路各輸出 一替換控制信號。 4 4 .如申請專利範圍第4 3項之半導體記憶體，其中該映 射儲存電路包括： 位址編目用熔絲電路，其係用以儲存指定該缺陷記 憶單元之該失效位址； 映射熔絲電路，其係用以儲存表示與該映射備用解 —碼..器之關聯之映射資訊； 位址匹配檢測電路，其係用以檢測儲存於該位址編 目用熔絲電路之該失效位址是否與該輸入位址匹配； 解碼器，其係在該位址匹配檢測電路輸出指示該等 位址互相匹配之信號之情況下，用以解碼該映射熔絲電路 之輸出信號，以產生該替換控制信號。 4 5.如申請專利範圍第44項之半導體記憶體，其中該固 定儲存電路及該映射儲存電路皆係由非揮發姓記憶體構 成。 4 6. —種半導體記憶體，其特徵在於包括： 第1記憶單元陣列，其係具有配列成行及列之複數之 記憶單元，該第1記憶單元係包含於第1記憶庫； 第2記憶單元陣列，其係具有配列成行及列之複數之 記憶單元，該第2記憶單元係包含於第2記憶庫； 複數之第1正規解碼器，其係包含於第1記憶庫； 複數之第2正規解碼器，其係包含於第2記憶庫；及

   O:\63\63102.ptc 第10頁 2001.07. 04.066 ^ 59 34 9 _案號89104070_价年夕月〆 a 修正_ 六、申請專利範圍 冗餘系統，其係用以替換包含於該第1記憶單元陣列 之第1缺陷記憶單元及包含於該第2記憶單元陣列之第2缺 _陷記憶單元，該冗餘系統包括： 複數之第1固定備用解碼器，其係用以替換該第1正 規解碼器； 複數之第1固定儲存電路，其係各用以儲存指定該第 1缺陷記憶單元之第1失效位址，該第1固定儲存電路係各 與該第1固定備用解碼器關聯配置； 複數之第2固定備用解碼器，其係用以替換該第2正 規解碼器； 複數之第2固定儲存電路，其係各用以儲存指定該第 2缺陷記憶單元之第2失效位址，該第2固定儲存電路係與 該第2固定備用解碼器關聯配置； 複數之第1映射備用解碼器，其係用以替換該第1正 規解碼器； 複數之第2映射備用解碼器，其係用以替換該第2正 規解碼器；及 複數之映射儲存電路，其係各用以儲存指定該第1缺 陷記憶單元或第2缺陷記憶單元之失效位址，該映射儲存 電路係與該第1映射備用解碼器及第2映射備用解碼器獨立 配置，該映射儲存電路係用以替換該第1正規解碼器及第2 正規解碼器中之任一者。 4 7 .如申請專利範圍第4 6項之半導體記憶體，其中該映 射儲存電路亦儲存表示與該第1映射備用解碼器及第2映射

   O:\63\63102.ptc 第11頁 2001.07. 04.067 4 5 9 34 9 _案號89104070_和年夕月名日 修正_ 六、申請專利範圍 備用解碼器關聯之映射資訊。 4 8.如申請專利範圍第4 6項之半導體記憶體，其中在儲 存於該映射儲存電路内之該失效位址與一輸入位址匹配之 情況下，該映射儲存電路各輸出一替換控制信號。 4 9 .如申請專利範圍第4 8項之半導體記憶體，其中該映 射儲存電路各係包括： 位址編目用熔絲電路，其係用以儲存該失效位址； 熔絲電路，其係用以儲存映射資訊，其係表示與該 第1映射備用解碼器及第2備用解碼器關聯者； 位址匹配檢測電路，其係用以檢測儲存於該位址編 目用熔絲電路之該失效位址是否與該輸入位址匹配；及 解碼器，其係在該位址匹配檢測電路輸出指示該等 位址互相匹配之信號之情況下*用以解碼該映射熔絲電路 之輸出信號，以產生該替換控制信號。 5 0,如申請專利範圍第4 9項之半導體記憶體，其中該固 定儲存電路及該映射儲存電路皆係由非揮發'性記憶體構 成。 5 1 .如申請專利範圍第5 0項之半導體記憶體，其中該第1 及第2記憶庫於寫/讀操作時實質上同時存取。 5 2 .如申請專利範圍第4 7項之半導體記憶體，其中該映 射儲存電路各係包括： 指定（specification) 解碼器，其係用以基於該映 射資訊，指定該第1記憶庫及該第2記憶庫中之1個，及指 定該第1映射備用解碼器及該第2映射備用解碼器中之1

   O:\63\63102.ptc 第12頁 2001.07. 04.068 4 5 3 34 9 _案號89U14070_fC年/月厶曰 修正_ 六、申請專利範圍 個；及 失效位址重合檢測器，其係用以將輸入位址與該失 效位址做比較，並於該兩位址一致時激活該指定解碼器。 5 3 .如申請專利範圍第5 2項之半導體記憶體，其中該指 定解碼器由第1及第2信號線連接於該第1記憶庫及該第2記 憶庫，並激活連接至由該映射資訊所指定之記憶庫之該第 1及第2信號線中之1條。 5 4 .如申請專利範圍第4 7項之半導體記憶體，其中該映 .射儲存電路各係包括： 指定解碼器，其係用以基於該映射資料指定該第1記 憶庫及該第2記憶庫中之1個； 失效位址重合檢測器，其係用以比較輸入位址及該 失效位址，並於兩位址一致時激活該指定解碼器；及 邏輯電路，其係用以基於該映射資訊，指定該第1映 射備用解碼器及該第2映射備用解碼器中之1個。 5 5 .如申請專利範圍第5 4項之半導體記憶體，其中該指 定解碼器由第1及第2信號線連接於該第1記憶庫及該第2記 憶庫，並激活連接至由該映射資訊所指定之記憶庫之該第 1及第2信號線中之1條。 5 6. —種半導體記憶體，其係包括： 記憶單元陣列，其具有配列成行及列之複數之記憶 單元，該記憶單元陣列係被分割為複數個記憶庫； 複數個正規解碼器；及 冗餘系統，其係用以替換該記憶單元陣列中之缺陷

   O:\63\63102.ptc 第13頁 2001.07. 04.069 4 5 9 34 9 _案號89104070_f年夕月 < 曰 修正_ 六、申請專利範圍 記憶單元，該冗餘系統具有： 複數之固定備用解碼器，其係用以替換該正規解碼 E2. * Ω ， 複數之固定儲存電路，其係各用以儲存指定至該缺 陷記憶單元之失效位址，該固定儲存電路各與該固定備用 解碼器關聯配置； 複數之映射備用解碼器，其係用以替換該正規解碼 器；及 複數之映射儲存電路，其係各用以儲存指定至該缺 陷記憶單元之該失效位址，及儲存與該映射備用解碼器關 聯之映射資訊，該映射儲存電路係與該映射備用解碼器獨 立配置；其特徵在於： 該映射儲存電路依據該映射資訊，以該映射備用解 碼器替換在該記憶庫之任一者中之該正規解碼器。 5 7 .如申請專利範圍第5 6'項之半導體記憶體，其中在儲 存於該映射儲存電路内之該失效位址與一輸入位址匹配之 情況下，該映射儲存電路各輸出一替換控制信號。 5 8 .如申請專利範圍第5 7項之半導體記憶體，其中該映 射儲存電路各係包括： 位址編目用熔絲電路，其係用以儲存指定該缺陷記 憶單元之該失效位址； 熔絲電路，其係用以儲存映射資訊，其係表示與該 映射備用解碼器關聯者； 位址匹配檢測電路，其係用以檢測儲存於該位址編

   O:\63\63l02.ptc 第14頁 2001.07. 04. 070 4 5 9 34 9 _案號89104070_和年/月：曰 修正_ 六、申請專利範圍 目用熔絲電路之該失效位址是否與該輸入位址匹配；及 解碼器，其係在該位址匹配檢測電路輸出指示該等 位址互相匹配之信號之情況下，用以解碼該映射熔絲電路 之輸出信號，以產生該替換控制信號。 5 9 .如申請專利範圍第5 8項之半導體記憶體，其中該映 射儲存電路各儲存用以指定該記憶庫之中之1個的記憶庫 資料。 6 0 .如申請專利範圍第5 9項之半導體記憶體，其中該固 定儲存電路及該映射儲存電路皆係由非揮發性記憶體構 成。 6 1.如申請專利範圍第6 0項之半導體記憶體，其中該第1 及第2記憶庫於寫/讀操作時實質上同時存取。 6 2 .如申請專利範圍第5 6項之半導體記憶體，其中該映 射儲存電路各係包括： 指定（s p e c i f i c a t i 〇 ti) _-解碼器，其係用以基於該映 射資訊，指定該複數之記憶庫中之1個，及指定該映射備 用解碼器中之1個；及 失效位址重合檢測器，其係用以將輸入位址與該失 效位址做比較，並於該兩位址一致時激活該指定解碼器。 6 3 .如申請專利範圍第6 2項之半導體記憶體，其中該指 定解碼器由複數之信號線連接於該複數之記憶庫，並激活 連接至由該映射資訊所指定之記憶庫之該複數之信號線中 之1條。 6 4.如申請專利範圍第5 6項之半導體記憶體，其中該映

   O:\63\63102.ptc 第15頁 2001.07. 04.071 _案號 89104070 六、申請專利範圍 ❿年夕月〆曰 修正 射儲存電路各係包括： 指定解碼器，其係用以基於該映射資料指定該複數 之記憶庫中之1個； 失效位址重合檢測器，其係用以比較輸入位址及該 失效位址，並於兩位址一致時激活該指定解碼器；及 邏輯電路，其係用以基於該映射資訊，指定該複數 之映射備用解碼器中之1個。 6 5 .如申請專利範圍第6 4項之半導體記憶體，其中該指 定解碼器由複數之信號線連接於該複數之記憶庫，並激活 連接至由該映射資訊所指定之記憶庫之該複數之信號線中 之1條。

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