KR0172748B1 - 플래쉬 메모리 장치 - Google Patents

플래쉬 메모리 장치 Download PDF

Info

Publication number
KR0172748B1
KR0172748B1 KR1019950065666A KR19950065666A KR0172748B1 KR 0172748 B1 KR0172748 B1 KR 0172748B1 KR 1019950065666 A KR1019950065666 A KR 1019950065666A KR 19950065666 A KR19950065666 A KR 19950065666A KR 0172748 B1 KR0172748 B1 KR 0172748B1
Authority
KR
South Korea
Prior art keywords
mux
repair
data
decoder
output
Prior art date
Application number
KR1019950065666A
Other languages
English (en)
Other versions
KR970051376A (ko
Inventor
이풍엽
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950065666A priority Critical patent/KR0172748B1/ko
Publication of KR970051376A publication Critical patent/KR970051376A/ko
Application granted granted Critical
Publication of KR0172748B1 publication Critical patent/KR0172748B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로서, 플래쉬 메모리 셀에서 발생되는 불량(Failure) 셀을 컬럼(Column)방향으로의 리페어 셀 및 퓨즈블럭을 이용하여 리페어 시킬 수 있도록 하므로써, 컬럼(Column)방향으로의 불량 셀에 해당되는 입출력에 대해서만 리페어가 가능하도록 한 플래쉬 메모리 장치에 관한 것이다.

Description

플래쉬 메모리 장치
제1도는 본 발명에 따른 플래쉬 메모리 장치의 블록도.
제2도는 제1도의 퓨즈블럭과 Z-디코더 및 Y-디코더의 상세 회로도.
제3도는 리페어 Y-디코더에 필요한 8-3 인코더 회로.
제4도는 제1도의 퓨즈그룹에 접속된 디코더의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메인 셀어레이(Main cell array) 2 : Y-먹스(Y-MUX)
3 : Z-먹스(Z-MUX) 4 : 센스앰프 회로
5 : 먹스(MUX) 회로 6 : 리페어 Z-먹스
7 : 리페어 Y-먹스 8 : Z-디코더(Z-decoder)
9 : 퓨즈블럭(Fuse block) 10 : Y-디코더
10 : 엔코더(encoder) 11 : 디코더(Decoder)
12 : 리페어 셀어레이
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리셀에서 발생되는 불량(Failure) 셀을 리페어(Repair) 시킬 수 있도록 한 플레쉬 메모리 장치에 관한 것이다.
일반적으로 플래쉬 메모리셀에서 발생되는 불량 셀을 리페어 하기 위한 로우(Low) 셀들의 리페어는 여러방식에 의해 진행되어 왔다. 그러나 컬럼 리페어 장치는 Y-디코더 및 Z-디코더의 디코딩(Decoding)을 바꾸지 않고는 리페어가 어려워 그다지 많지 않은 실정이다. 이러한 종래의 리페어 회로는 리페어시 한 어드레스(address)에 해당되는 모든 입/출력(I/O)이 불량 셀에 관계없이 리페어 되는 단점이 있다.
따라서 본 발명은 플래쉬 메모리셀에서 발생되는 불량(Failure) 셀을 컬럼(Column)방향으로의 리페어 셀 및 퓨즈블럭을 이용하여 리페어 시킬 수 있도록 하므로써, 상술한 단점을 해소할 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 메인 셀어레이에 접속되며, 상기 메인 셀어레이의 데이터를 입/출력 하기 위한 Z-먹스 및 Y-먹스와, 리페어 셀어레이에 접속되며, 상기 리페어 셀어레이의 테이타를 입/출력 하기위한 리페어 Z-먹스 및 리페어 Y-먹스와, 상기 리페어 Z-먹스 및 리페어 Y-먹스간에 직렬로 접속되는 Z-디코더, 8개의 3 비트 입/출력 데이터를 입력으로 하는 퓨즈블럭, 엔코더 및 Y-디코더와, 상기 Y-먹스의 데이터 및 기준전압을 입력으로 하는 센스앰프 회로와, 상기 메인 셀어레이의 데이터 및 리페어 셀어레이의 데이터를 상기 센스앰프회로에 선택적으로 공급하기 위한 먹스회로로 구성되는 것을 특징으로 한다.
본 발명에 의하면 리페어 하고자 하는 리페어 어드레스와 각각의 입출력(I/O)을 퓨즈블럭에 저장시켜 놓음으로써 독립적으로 리페어 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제1도는 본 발명에 따른 플래쉬 메모리장치의 블록도로서 그 동작을 설명하면 다음과 같다.
메인 셀어레이(1)에 접속되며, 상기 메인 셀어레이(1)의 데이터를 입/출력 하기 위한 Z-먹스(3) 및 Y-먹스(2)와, 리페어 셀어레이(12)에 접속되며, 상기 리페어 셀어레이(12)의 데이터를 입/출력 하기위한 리페어 Z-먹스(6) 및 리페어 Y-먹스(7)와, 상기 리페어 Z-먹스(6) 및 리페어 Y-먹스(7)간에 직렬로 접속되는 Z-디코더(8), 입/출력 데이타(I/00 - 7)를 입력으로 하는 퓨즈블럭(9) 및 Y-디코더(10)와, 상기 퓨즈블럭(9)에 접속되는 디코더(11)와, 상기 Y-먹스(2)의 데이터 및 기준전압(Vref)을 입력으로 하는 센스 앰프 회로(4)와, 상기 메인셀어레이(1)의 데이터 및 리페어 셀어레이(12)의 데이터를 상기 센스앰프회로(4)에 선택적으로 공급하기 위한 먹스회로(5)로 구성되는 플래쉬 메모리 장치의 동작을 설명하면 다음과 같다.
셀을 테스트한 후 리페어 알고리즘(Algorithm)에 의해 불량(Fail)난 8개의 어드레스와, 상기 불량난 8개의 어드레스의 컬럼이 속한 입/출력의 위치를 바이너리(Binary; 000 내지 111)로 저장하게 된다. 상기 불량난 컬럼이 엑세스(Access)될 경우, 퓨즈블럭(9)으로부터 출력되는 데이터(FG0 내지 FG7)중 어느 하나의 데이터가 하이(High)로 되게 된다. 이는 Z-디코더(8)의 출력 데이터(ZA1 내지 ZA7 및 ZB1 내지 ZB7)중 어느 하나의 데이터를 구동시키게 된다. 또한 상기 퓨즈블럭(9)으로부터 출력되는 데이터(FG0 내지 FG7)는 인코더(10A)로 입력되어 Y-디코더(10)에 필요한 3 비트 데이터로 변화되어 상기 Y-디코더(10)로 입력된다. 상기 Y-디코더(10)에서는 리페어 Y-먹스(7)에 필요한 Y-게이트 신호(YA 및 YB)를 출력시키게 된다. 동시에 센스앰프(4)에 접속된 먹스회로(5)를 통해 불량난 입/출력의 Y-먹스(2)의 경로가 차단되고 리페어 셀로 센스앰프를 선택적으로 접속시켜 준다. 또한 선택되지 않은 나머지 7개의 입출력의 컬럼 셀은 원래의 센스앰프로 접속된다. 이때 먹스회로가 불량난 컬럼셀 하나를 선택하기 위해서는 퓨즈블럭에 저장된 입출력 데이터(I/O no; 3 비트)를 디코딩하여 얻은 입/출력 신호(I/00 내지 I/07)에 의해 선택되게 된다. 즉, 리페어된 하나의 입/출력만을 선택하여 출력하고, 나머지 출력은 메인 셀어레이(1)의 데이터에 의해 출력되게 된다.
제2도는 제1도의 퓨즈블럭과 Z-디코더 및 Y-디코더의 상세회로도로서, 리페어 어드레스가 선택되면 퓨즈블럭(9)으로부터 출력되는 데이터(FG0 내지 FG7)중 어느 하나의 데이터가 하이(High)로 되게 된다. 이는 Z-디코더(8)의 한 출력 데이터(ZA1 내지 ZA7)중 어느 하나의 데이터를 구동시키게 된다. 또한 16컬럼의 리페어셀 블록을 동시에 선택시키는 출력신호(ZB)를 하이로 출력시키게 된다. 그리고 상기 퓨즈블럭(9)으로부터 출력되는 데이터(FG0 내지 FG7)는 인코더(10A)로 입력되어 Y-디코더(10)에 필요한 3 비트 신호로 바뀌어 Y-디코더(10)로 입력 된다. 이때 Y-디코더(10)에서는 리페어 Y-먹스(7)에 필요한 Y-게이트 신호(YA 및 YB)를 출력시키게 된다. 즉, 퓨즈블럭(9)의 첫번째 데이터(FG0)가 하이(High)로 되면, 첫번째 두쌍의 컬럼을 선택하게 되고, LSB인 A10을 이용하여 우수(Even) 및 기수(Odd)중의 한 컬럼만을 선택하게 된다.
제3도는 제1도의 리페어 Y-디코더에 필요한 8-3 인코더 회로도로서, 상기 퓨즈블럭(9)으로부터 출력되는 데이터(FG0 내지 FG7)중 임의의 데이터가 각각의 4입력 노아케이트(NOR1 내지 NOR3)로 입력되어 반전게이트(I1 내지 I3)를 통해 3 비트(RA1 내지 RA3)로 출력된다. 이때 최하위비트(LSB)는 두개의 인버트(I4 및 I5)를 통해 I 비트(RA0)로 출력된다. 즉, Y-먹스에 필요한 다수의 Y-디코더 신호를 출력시키게 된다.
제4도는 제1도의 퓨즈그룹 및 디코더의 상세 회로도로서, 퓨즈블럭(9)에 기억된 8개의 3비트(3Bit) 입/출력 데이터중 하나를 선택하기 위한 입/출력 데이터 디코더이다. 퓨즈블럭(9)으로부터 출력되는 데이터(FG0 내지 FG7 및 FG0b 내지 FG7b)를 이용하여 8개의 기억된 3비트 입/출력 데이터중 선택된 하나의 입/출력의 데이터 만을 선택하게 된다. 이는 한 3 비트 입/출력 데이터만 선택되도록 3 비트-8라인 디코딩을 실시하게 된다. 이때 X-디코더인에이블신호(XDECEN)는 리페어 실행시에만 인에이블(Enable) 시키게 된다. 정상적인 메인 셀어레이의 데이터만을 엑세스(Access) 할 경우에는 디스에이블(Disable)시키게 되어 상기 디코더(11)의 입/출력 신호(I/00 내지 I/07)를 디스에이블 시키게 된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리셀에서 발생되는 불량(Failure) 셀을 컬럼(Column)방향으로의 리페어 셀 및 퓨즈블럭을 이용하여 리페어 시킬 수 있도록 하므로써, 컬럼(Column)방향으로의 불량 셀에 해당되는 입출력에 대해서만 리페어가 가능하여 소자의 생산성 및 신뢰성 향상에 탁월한 효과가 있다.

Claims (5)

  1. 메인 셀어레이에 접속되며, 상기 메인 셀어레이의 데이터를 입/출력 하기 위한 Z-먹스 및 Y-먹스와, 리페어 셀어레이에 접속되며, 상기 리페어 셀어레이의 데이터를 입/출력 하기위한 리페어 Z-먹스 및 리페어 Y-먹스와, 상기 리페어 Z-먹스 및 리페어 Y-먹스간에 직렬로 접속되는 Z-디코더, 8개의 3 비트 입/출력 데이터를 입력으로 하는 퓨즈블럭, 엔코더 및 Y-디코더와, 상기 퓨즈블럭에 접속되는 디코더와, 상기 Y-먹스의 데이터 및 기준전압을 입력으로 하는 센스앰프 회로와, 상기 메인 셀어레이의 데이터 및 리페어 셀어레이의 데이터를 상기 센스앰프회로에 선택적으로 공급하기 위한 먹스회로로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제1항에 있어서, 퓨즈블럭으로부터 출력되는 데이터를 이용하여 8개의 기억된 3 비트 입/출력 데이터중 선택된 입/출력 데이터에 의해 리페어 되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제1항에 있어서, 상기 퓨즈블럭으로부터 출력되는 데이터를 입력으로 하는 Y-디코더의 출력 데이터에 의해 리페어 셀의 어느한 컬럼이 선택 되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제1항에 있어서, 상기 X-디코더 인에이블신호는 리페어 실행시에만 인에이블 되어 상기 디코더의 3 비트 입/출력 데이터를 인에이블 시킬수 있도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제1항에 있어서, 상기 먹스회로의 입력인 메인 셀어레이의 데이터 및 리페어 셀어레이의 데이터는 퓨즈블럭에 저장된 입/출력 데이터를 디코딩 하여 얻은 입/출력신호에 의해 선택되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
KR1019950065666A 1995-12-29 1995-12-29 플래쉬 메모리 장치 KR0172748B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950065666A KR0172748B1 (ko) 1995-12-29 1995-12-29 플래쉬 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950065666A KR0172748B1 (ko) 1995-12-29 1995-12-29 플래쉬 메모리 장치

Publications (2)

Publication Number Publication Date
KR970051376A KR970051376A (ko) 1997-07-29
KR0172748B1 true KR0172748B1 (ko) 1999-03-30

Family

ID=19447131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950065666A KR0172748B1 (ko) 1995-12-29 1995-12-29 플래쉬 메모리 장치

Country Status (1)

Country Link
KR (1) KR0172748B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9852815B2 (en) 2016-01-08 2017-12-26 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9852815B2 (en) 2016-01-08 2017-12-26 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including the same

Also Published As

Publication number Publication date
KR970051376A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
US4727516A (en) Semiconductor memory device having redundancy means
US5576633A (en) Block specific spare circuit
KR100273293B1 (ko) 리던던트 워드라인의 리프레쉬 구조
US7376025B2 (en) Method and apparatus for semiconductor device repair with reduced number of programmable elements
US6163489A (en) Semiconductor memory having multiple redundant columns with offset segmentation boundaries
US20040133826A1 (en) Memory redundancy with programmable non-volatile control
KR970076893A (ko) 비휘발성 집적회로용 리던던시 방법 및 장치
KR20190107861A (ko) 리던던시 영역을 리페어 하는 반도체 장치
US6160745A (en) Semiconductor storage device
US5432745A (en) Method for testing a memory device
US7218558B2 (en) Semiconductor memory devices having column redundancy circuits therein that support multiple memory blocks
US6307794B1 (en) Semiconductor memory device and signal line shifting method
KR100379556B1 (ko) 반도체 메모리의 컬럼 리페어 장치
US6339554B1 (en) Semiconductor memory device with replacement programming circuit
JPH08162538A (ja) 半導体記憶装置
US11972829B2 (en) Semiconductor apparatus
KR0172748B1 (ko) 플래쉬 메모리 장치
US7263011B2 (en) Memory circuit with flexible bitline-related and/or wordline-related defect memory cell substitution
KR0172527B1 (ko) 플래쉬 메모리 장치
KR100217910B1 (ko) 플래쉬 메모리셀의 리페어 회로 및 리페어 방법
KR100450114B1 (ko) 반도체 메모리장치의 결함구제방법 및 반도체 메모리장치
US7782706B2 (en) Semiconductor memory device having a word line activation circuit and/or a bit line activation circuit and a redundant word line activation circuit and/or a redundant bit line acitvation circuit
US6473872B1 (en) Address decoding system and method for failure toleration in a memory bank
KR100231723B1 (ko) 플래쉬 메모리 장치
KR0172349B1 (ko) 로우 리던던시 회로를 가지는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee