KR100231723B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 읽기 동작을 위한 어드레스 입력 후, 메인 셀을 엑세스 하기 위한 어드레스로 메인 셀의 Y-디코더를 동작 시키는 동시에 리페어 셀을 엑세스 하기 위한 리페어 셀 Y-디코더를 구동시키고, 리던던시 퓨즈 블록을 통해 입력되는 어드레스 및 리페어 어드레스를 비교하여 리페어 여부를 판단함으로써, 리페어 셀의 엑세스 시간을 단축 시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.

Description

플래쉬 메모리 장치
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리 셀에서 발생되는 불량(fail) 셀을 컬럼(column) 방향으로 리페어 셀(repair cell) 및 퓨즈 블록(fuse block)을 이용하여 리페어 시킬 수 있도록 한 플래쉬 메모리 장치에 관한 것이다.
일반적으로 컬럼 리페어시 리페어 셀을 위한 Y-디코딩과 Z-디코딩을 위해 특정 어드레스로 변환 시킨 후 변환된 어드레스를 Y-디코더 및 Z-디코더로 입력시키므로써, 리페어 셀이 입력된다. 이때 어드레스 입력 후 이를 퓨즈 블록에 저장된 리페어 어드레스와 비교한 후 두 어드레스가 매칭되면 리페어 셀을 엑세스(Access)하기 위한 새로운 특정 어드레스를 만들어 준다. 상기 특정 어드레스가 다시 Y-디코더와 Z-디코더로 입력되어 디코딩 된 후 Y-멀티플렉스(Y-MUX) 회로를 구동하게 됨으로써, 리페어 셀의 엑세스 시간이 오래 걸리게 되는 단점이 있다.
따라서, 본 발명은 읽기 동작을 위한 어드레스 입력 후, 메인 셀을 엑세스 하기 위한 어드레스로 메인 셀의 Y-디코더를 동작 시키는 동시에 리페어 셀을 엑세스 하기 위한 리페어 셀 Y-디코더를 구동시키고, 리던던시 퓨즈 블록을 통해 입력되는 어드레스 및 리페어 어드레스를 비교하여 리페어 여부를 판단함으로서, 리페어 셀의 엑세스 시간을 단축 시킬 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 메인 셀 어레이 및 더미 셀 어레이로 구성된 셀 어레이 블록과, 상기 셀 어레이 블록의 데이터를 각각 입력으로 하는 제1 및 제2멀티플렉스 블록과, 상기 셀 어레이 블록의 데이터를 각각 입력으로 하는 제1 및 제2멀티플렉스 블록과, 상기 제1 및 제2멀티플렉스 블록을 제어하기 위한 제1 및 제2 리페어 멀티플렉스 블록과, 상기 제1 및 제2 컬럼-멀티플렉스 블록을 제어하기 위한 제3 내지 제5 리페어 멀티플렉스 블록과, 어드레스 입력에 따라 상기 셀 어레이 블록 내의 메인 셀 어레이를 액세스 하기 위한 제1 내지 제5 디코더 블록과, 상기 어드레스 입력에 따라 상기 셀 어레이 블록 내의 리페어 셀 어레이를 엑세스 하기 위한 제6 및 제 7디코더 블록과, 상기 입력되는 어드레스 및 리페어 하기 위한 어드레스를 비교하여 리페어 여부를 판단하는 리던던시 퓨즈 블록으로 구성된 것을 특징으로 한다.
제1도는 본 발명에 따른 플래쉬 메모리 장치의 블록도.
제2도는 제1도의 리던던시 퓨즈 블록의 상세한 회로도.
제3a도 내지 3c도는 제1도의 제1 내지 제5 리페어 멜티플렉스 블록에 각기 적용되는 멀티플렉스 회로의 상세한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 셀 어레이 블록 2 및 3 : 제1 및 제2 멀티플렉스 블록
4 및 5 : 제1 및 제2 컬럼-멀티플렉스 블록
6 및 7 : 제1 및 제2 리페어 멀피플렉스 블록
8 내지 10 : 제3 내지 제5 리페어 멀티플렉스 블록
11 내지 15 : 제1 내지 제5 디코더
16 및 17 : 제6 및 제7 디코더 블록 18 : 리던던시 퓨즈 블록
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명에 따른 플래쉬 메모리 장치의 블록도이다. 메인 셀 어레이(Main cell array) 와 더미 셀 어레이(Dummy cell array)로 구성된 셀 어레이 블록(1)과, 상기 셀 어레이 블록(1)의 데이터를 각각 입력으로 하는 제1 및 제2 멀티플렉스 블록(2 및 3)과, 상기 셀 어레이 블록(1)의 데이터를 각각 입력으로 하는 제1 및 제2 컬럼-멀티플렉스 블록(4 및 5)과, 상기 제1 및 제2 멀티플렉스 블록(2 및 3)을 제어하기 위한 제1 및 제2 리페어 멀티플렉스 블록(6 및 7)과, 상기 제1 및 제2 컬럼-멀티플렉스 블록(4 및 5)을 제어하기 위한 제3 내지 제5 리페어 멀티플렉스 블록(8 내지 10)과, 어드레스 입력에 따라 상기 셀 어레이 블록(1) 내의 메인 셀 어레이를 엑세스 하기 위한 제1 내지 제5 디코더(11 내지 15)와, 어드레스 입력에 따라 상기 셀 어레이 블록(1) 내의 리페어 셀 어레이를 엑세스 하기 위한 제6 및 제7 디코더 블록(16 및 17)과, 입력되는 어드레스 및 리페어 하기 위한 어드레스를 비교하여 리페어 여부를 판단하는 리던던시 퓨즈 블록(18)으로 구성된다.
제1디코더(11)는 제1멀티플렉스 블록(2)의 8개의 멀티플렉스 블록 중 어느 한 멀티플렉스 블록을 선택하게 된다. 제2 디코더(12)는 선택된 1개의 멀티플렉스 블록에서 8개의 콘트롤 게이트 중 어느 하나만을 선택하게 된다. 상기 제1 및 제2 디코더(11 및 12)의 출력은 리페어 신호의 입력 여부에 따라 제1 및 제2 리페어 멀티플렉스 블록(6 및 7)을 통해 셀 어레이 블록(1) 내의 메인 셀 어레이와 더미 셀 어레이를 엑세스하게 된다.
리던던시 퓨즈 블록(18)은 리페어 가능한 어드레스를 미리 저장해 두는 단위 기억체로서, 기억되어 있는 리페어 어드레스와 입력되는 어드레스를 비교하여 리페어 여부를 판단해 주는 비교 블록이다.
제4 디코더 블록(14)은 제4 리페어 멀티플렉스 블록(9)을 통해 셀 어레이 블록(1) 내의 메인 셀 어레이 데이터를 입출력으로 하는 제1 컬럼-멀티플렉스 블록(4)중 어느 한 블록을 선택하기 위한 디코더이다. 제3 및 제5 디코더 블록(13 및 15)은 제3 및 제5 리페어 멀티플렉스 블록(8 및 10)을 통해 상기 제4 디코더 블록(14)에 의해 선택된 제1 컬럼-멀티플렉스 블록(4) 중 어느 한 블록 내의 다수의 비트 라인 중 선택하고자 하는 비트 라인을 선택하기 위한 제어신호를 출력하도록 하는 디코더이다.
제6 및 제7 디코더 블록(16 및 17)은 제3 및 제5 리페어 멀티플렉스 블록(8 및 10)을 통해 셀 어레이 블록(1) 내의 리페어 셀 어레이를 엑세스 하고자 할 때, 요구되는 제어 신호를 출력하기 위한 디코더이다.
상술한 바와 같은 플래쉬 메모리 장치는 어드레스 입력 후 메인 셀 어레이를 엑세스 하기 위해 발생되는 신호(ZB＜7:0＞, ZA＜7:0＞, YA＜15:1:2＞, YG＜14:0:2＞, YB＜7:0＞, YAEVEN, YAODD, YGEVEN, YGODD)와, 리페어 셀 어레이를 엑세스 하기 위해 발생되는 신호(YA_REP＜15:3:1:2＞, YG_REP＜14:0:2＞, YAEVEN_REP, YAODD_REP, YGEVEN_REP, YGODD_REP)가 동시에 발생되어 디코딩 동작을 수행하게 된다. 또한, 동시에 리던던시 퓨즈 블록(18)에서 리페어 여부를 비교 판단하여 리페어 신호를 발생하게 된다.
상기 발생되는 리페어 신호에 따라 제1 내지 제5 리페어 멀티플렉스 블록(6 내지 10)이 셀 어레이 블록(1) 내의 메인 셀 어레이와 더미 셀 어레이를 엑세스 하기 위해 제1 멀티플렉스 블록(2) 및 제1 컬럼-멀티플렉스 블록(4)에 요구되는 신호((ZB'＜7:0＞, ZB_REP', ZA'＜7:0＞, ZA_REP', YA'＜15:1:2＞, YG'＜14:0:2＞, YB'＜7:0＞, YB_REP', YAEVEN', YAODD', YGEVEN', YGODD')들로 전단의 신호들을 여과하게 된다.
제2도는 제1도의 리던던시 퓨즈 블록의 상세한 회로도이다.
입력되는 어드레스를 리페어 할 것인지를 판단하는 비교 블록으로서, 어드레스 입력 후, 퓨즈 블록(21)의 데이터를 리던던시 디코더 블록(22) 및 오알 게이트(23)를 통해 모든 어드레스가 매칭되는지를 판단하여 리페어 신호를 출력 시키게 된다.
제3a도 내지 3c도는 제1도의 제1 내지 제5 리페어 멀티플렉스 블록에 각기 적용되는 멀티플렉스 회로의 상세한 회로도이다. 셀 어레이 블록(1) 내의 메인 셀 어레이 및 리페어 셀 어레이를 엑세스 하기 위해 디코딩 되어진 코딩(coding)신호를 리페어 여부에 따라 여과시켜 출력하도록 하는 멀티플렉스 회로들을 나타내었다.
상술한 바와 같이 본 발명에 의하면 읽기 동작을 위한 어드레스 입력 후, 메인 셀을 엑세스 하기 위한 어드레스로 메인 셀의 Y-디코더를 동작시키는 동시에 리페어 셀을 엑세스 하기 위한 리페어 셀 Y-디코더를 구동시키고, 리던던시 퓨즈 블록을 통해 입력되는 어드레스 및 리페어 어드레스를 비교하여 리페어 여부를 판단함으로써, 소자의 생산성 및 신뢰성 향상에 탁월한 효과가 있다.

Claims (2)

  1. 메인 셀 어레이 및 더미 셀 어레이로 구성된 셀 어레이 블록과, 상기 셀 어레이 블록의 데이터를 각각 입력으로 하는 제1 및 제2 멀티플렉스 블록과, 상기 셀 어레이 블록의 데이터를 각각 입력으로 하는 제1 및 제2 컬럼-멀티플렉스 블록과, 상기 제1 및 제2 멀티플렉스 블록을 제어하기 위한 제1 및 제2 리페어 멀티플렉스 블록과, 상기 제1 및 제2 컬럼-멀티플렉스 블록을 제어하기 위한 제3 및 제5 리페어 멀티플렉스 블록과, 어드레스 입력에 따라 상기 셀 어레이 블록 내의 메인 셀 어레이를 엑세스 하기 위한 제1 내지 제5 디코더 블록과, 상기 어드레스 입력에 따라 상기 셀 어레이 블록 내의 리페어 셀 어레이를 엑세스 하기 위한 제6 및 제7 디코더 블록과, 상기 입력되는 어드레스 및 리페어 하기 위한 어드레스를 비교하여 리페어 여부를 판단하는 리던던시 퓨지 블록으로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제1항에 있어서, 상기 리던던시 퓨즈 블록은 입력되는 어드레스 및 퓨즈 블록 내의 리페어 어드레스를 각각 입력으로 하는 리던던시 디코더와, 상기 리던던시 디코더를 통해 출력되는 두 어드레스를 비교하여 매칭 여부를 판단하여 리페어 신호를 출력시키는 오알 게이트 회로로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
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