KR20060075310A - 리페어 효율을 향상시킨 반도체 메모리 장치 - Google Patents

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KR20060075310A
KR20060075310A KR1020040114082A KR20040114082A KR20060075310A KR 20060075310 A KR20060075310 A KR 20060075310A KR 1020040114082 A KR1020040114082 A KR 1020040114082A KR 20040114082 A KR20040114082 A KR 20040114082A KR 20060075310 A KR20060075310 A KR 20060075310A
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Abstract

본 발명은 리페어 공정에서 한전 구제된 어드레스 경로에 대해 다시 에러가 발생하게 되더라도 리페어가 다시 가능한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 어드레스 비교부는 입력된 어드레스가 리페어 공정시에 리페어된 어드레스인지에 따라 비교신호를 출력하는 리페어 어드레스 감지부; 인에이블신호의 활성화에 응답하여 상기 비교신호를 버퍼링하여 리페어 어드레스 감지신호로 출력하고, 상기 인에이블신호의 비활성화에 응답하여 상기 리페어 어드레스 감지신호를 비활성화시켜 출력하는 감지신호 출력부; 및 구비된 인에이블 퓨즈의 블로잉여부에 의해서 상기 인에이블신호를 활성화 또는 비활성화시켜 출력하는 리페어 어드레스 비교 인에이블부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 퓨즈, 리페어, 어드레스.

Description

리페어 효율을 향상시킨 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR ENHANCING REPAIR EFFICIENCY}
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도.
도2는 도1에 도시된 반도체 메모리 장치의 어드레스 비교부를 나타내는 회로도.
도3은 도2에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도4는 본 발명에 의한 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.
도5는 도4에 도시된 반도체 메모리 장치의 어드레스 비교부를 나타내는 회로도.
도6은 도4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 어드레스 래치부
200_1 ~ 200_n : 어드레스 비교부
fa1 ~ fan : 어드레스용 퓨즈
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어된 어드레스를 비교하는 리페어 회로부에 관한 것이다.
반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 인에이블신호(ax_en)에 응답하여 어드레스(A<0:n>)를 입력받아 래치한 다음 전달하는 어드레스 래치부(10)와, 어드레스 래치부(10)에서 전달되는 래치된 어드레스를 리페어된 어드레스인지 비교하는 어드레스 비교부(20)와, 어드레스 비교부(20)에서 출력되는 감지신호(comp)에 응답하여 노멀셀에 대한 데이터를 억세스할 신호(Nor_en)와, 리페어 공정에서 에러가 발견된 노멀셀을 대체한 예비셀에 대한 데이터를 억세스할 신호(Red_en)를 선택적으로 출력하는 제어부(30)를 구비한다.
도2는 도1에 도시된 반도체 메모리 장치의 어드레스 비교부를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 어드레스 비교부20)는 다수의 어드레스용 퓨즈(fa1 ~ fan)와, 어드레스 퓨즈(fa1 ~ fan)의 일측단으로 전원전압을 공급하는 모스트랜지스터(MP1)와, 각 다수의 어드레스용 퓨즈(fa1 ~ fan)에 대응하며 게이트로 래치된 어드레스(at_lat<0> ~ at_lat<n>)중 한 신호를 입력받아 대응하는 퓨즈의 타측단과 접지전압(VSS)을 연결하는 모스트랜지스터(MN1 ~ MNn)와, 각 어드레스 퓨 즈(fa1 ~ fan)의 일측단에 인가되는 신호를 래치하여 감지신호(comp)로 출력하는 래치(I1,I2)를 구비한다.
도3은 도2에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서 도1 내지 도3을 참조하여 종래기술에 의한 반도체 메모리 장치의 동작을 살펴본다.
먼저 제조가 완료된 반도체 메모리 장치를 테스트하여 결함이 있는 노멀셀을 찾아낸다. 찾아낸 에러셀을 반도체 메모리 장치에 추가로 구비되는 예비셀로 치환하는 리페어 공정을 진행한다.
리페어 공정에서는 퓨즈회로부에 구비되는 어드레스 퓨즈를 선택적으로 블로잉함으로서 리페어된 어드레스를 저장시키고, 그에 따라 반도체 메모리 장치가 동작할 때에 리페어 된 어드레스가 입력되면, 리페어 공정에서 대체된 예비셀이 억세스될 수 있도록 동작이 되는 것이다.
계속해서 도2에 도시된 어드레스 비교부의 동작을 살펴보면, 반도체 메모리 장치가 동작중에 모스트랜지스터(MP1)는 로우레벨로 입력되는 인에이블신호(f_en)에 활성화되어 일측으로 제공되는 전원전압(VDD)을 각 어드레스가 공통으로 연결된 노드(A)에 공급하게 된다. 따라서 노드(A)는 전원전압 레벨로 차지가 된 상태가 된다.
이 때 각 어드레스 퓨즈는 리페어 공정시에 리페어된 어드레스에 따라 선택적으로 블로잉되어 있는 상태이다.
이어서 모스트랜지스터(MN1 ~ MNn)의 각 게이트로는 어드레스 래치부(10)에 의해 래치된 어드레스(at_lat<0> ~ at_lat<n>)가 입력이 된다.
래치된 어드레스(at_lat<0> ~ at_lat<n>)와 블로잉된 퓨즈가 일치하지 않으면, 노드(A)는 로우레벨로 디스차지되어, 출력단은 로우레벨의 감지신호(comp)가 출력되고, 래치된 어드레스(at_lat<0> ~ at_lat<n>)와 블로잉된 퓨즈가 일치하게 되면, 노드(A)는 하이레벨의 차지상태가 유지되어, 출력단으로 하이레벨의 감지신호(comp)가 출력이 된다.
따라서 어드레스 비교부(20)에서 하이레벨의 감지신호(comp)가 출력이 되면 입력된 어드레스는 리페어된 어드레스로 판명되어, 대체된 예비셀에서 데이터가 억세스된다.
도3의 왼쪽 파형도를 참조하면, 리페어 되지 않은 어드레스가 입력되는 경우(X)일 때에는 노드(A)가 하이레벨로 되었다가 래치된 어드레스(at_lat<0> ~ at_lat<n>)에 응답하여 로우레벨로 디스차지되어, 감지신호는 로우레벨(comp)로 출력되는 것을 알 수 있다. 이 때에는 제어부(30)에서 노멀셀에 대한 데이터를 억세스할 신호(Nor_en)를 하이레벨로 활성화시켜 출력한다.
도3의 오른쪽 파형도를 참조하면, 리페어된 어드레스가 입력되는 경우(X)에는 노드(A)가 하이레벨로 되었다가, 래치된 어드레스(at_lat<0> ~ at_lat<n>)에 응답하여 하이레벨을 유지하게 된다. 따라서 감지신호(comp)는 하이레벨로 되어 출력된다. 감지신호(comp)가 하이레벨로 입력되면 제어부(30)에서는 리페어 공정시에 노멀셀을 대체한 예비셀에 대한 데이터를 억세스할 신호(Red_en)를 하이레벨로 활성화시켜 출력하게 된다.
다음에 어드레스가 리페어되지 않은 어드레스가 입력되는 경우(Y)에는 다시 감지신호(comp)는 로우레벨로 출력되고, 그로 인해 제어부(30)에서 노멀셀에 대한 데이터를 억세스할 신호(Nor_en)를 하이레벨로 활성화시켜 출력하게 된다.
이상에서 살펴본 바와 같이, 리페어 공정을 진행하고 메모리 장치를 동작시키면, 반도체 메모리 장치의 제조공정시 노멀셀에 에러가 발생하더라도 리페어 공정시에 구제가되어 실제 동작시에는 에러셀 없이 정상적으로 동작시킬 수 있다.
그러나, 리페어 공정시에 대체된 예비셀에서도 에러가 발생하는 경우가 생길 수 있다.
에러가 발생된 예비셀을 구제하는 방법의 종래에는 전혀 없었기 때문에 대체된 예비셀에서 조차 에러가 발생하면 더이상 구제할 방법이 없는 것이 문제점으로 나타나고 있다.
본 발명은 리페어 공정에서 한전 구제된 어드레스 경로에 대해 다시 에러가 발생하게 되더라도 리페어가 다시 가능한 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 어드레스 비교부는 입력된 어드레스가 리페어 공정시에 리페어된 어드레스인지에 따라 비교신호를 출력하는 리페어 어드레스 감지부; 인에이블신호 의 활성화에 응답하여 상기 비교신호를 버퍼링하여 리페어 어드레스 감지신호로 출력하고, 상기 인에이블신호의 비활성화에 응답하여 상기 리페어 어드레스 감지신호를 비활성화시켜 출력하는 감지신호 출력부; 및 구비된 인에이블 퓨즈의 블로잉여부에 의해서 상기 인에이블신호를 활성화 또는 비활성화시켜 출력하는 리페어 어드레스 비교 인에이블부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명에 의한 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 인에이블신호(ax_en)에 응답하여 어드레스(A<0:n>)를 입력받아 래치한 다음 전달하는 어드레스 래치부(100)와, 어드레스 래치부(100)에서 전달되는 래치된 어드레스(at_lat<0:n>)를 리페어된 어드레스인지 감지하는 다수의 어드레스 비교부(200_1 ~ 200_m)와, 다수의 어드레스 비교부(200)에서 각각 출력되는 감지신호(comp0 ~ compm)에 응답하여 노멀셀에 대한 데이터를 억세스할 신호(Nor_en_0 ~ Nor_en_m)와, 리페어 공정에서 에러가 발견된 노멀셀을 대체한 예비셀에 대한 데이터를 억세스할 신호(Red_en_0 ~ Red_en_m)를 선택적으로 출력하는 제어부(30)를 구비한다.
여기서 노어게이트를 구비하는 감지부(400)은 리페어 된 어드레스 경로로 데 이터가 억세스된다는 것을 알려주기 위한 것으로 각 어드레스 비교부중 어떤 하나에서도 감지신호가 하이레벨로 출력되면 노어게이트의 출력이 하이레벨로 되어 각 제어부에 알려주게 되는 것이다.
도5는 도4에 도시된 반도체 메모리 장치의 어드레스 비교부를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 어드레스 비교부(200_1)는 입력된 어드레스가 리페어 공정시에 리페어된 어드레스인지에 따라 비교신호를 출력하는 리페어 어드레스 감지부(220)와, 인에이블신호(enable)의 활성화에 응답하여 비교신호(co)를 버퍼링하여 리페어 어드레스 감지신호(comp0)로 출력하고, 인에이블신호(enable)의 비활성화에 응답하여 리페어 어드레스 감지신호(comp0)를 비활성화시켜 출력하는 감지신호 출력부(230)와, 구비된 인에이블 퓨즈(fen)의 블로잉여부에 의해서 인에이블신호(enable)를 활성화 또는 비활성화시켜 출력하는 리페어 어드레스 비교 인에이블부(210)를 구비한다.
리페어 어드레스 비교 인에이블부(210)는 차지신호(fch)를 공통으로 게이트로 입력받으며, 일측으로 전원전압 공급단과 접지전압 공급단에 각각 접속된 피모스트랜지스터(MP3)와 앤모스트랜지스터(MNa)와, 피모스트랜지스터(MP3)의 타측과 앤모스트랜지스터(MNa)의 타측에 접속된 인에이블 퓨즈(fen)와, 인에이블 퓨즈(fen)와 앤모스트랜지스터(MNa)의 타측에 입력단이 접속된 인버터(I4)와, 인버터(I4)의 출력을 래치하여 인에이블신호(enable)로 출력하기 위한 제1 래치(I5,I6)을 구비한다.
감지신호 출력부(230)는 제1 래치의 출력과 비교신호(co)를 출력하는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력을 래치하여 리페어 어드레스 감지신호(comp0)로 출력하는 제2 래치(I7,I8)를 구비한다.
리페어 어드레스 감지부(220)는 차지신호(fch)를 게이트로 인가받아 일측에 접속된 전원전압 공급단에 의해 제공되는 전원전압을 타측으로 전달하기 위한 피모스트랜지스터(MP2)와, 피모스트랜지스터(MP2)의 타측에 일측이 공통 접속된 다수의 어드레스용 퓨즈(fa1 ~ fan)와, 다수의 어드레스용 퓨즈(fa1 ~ fan)에 각각 대응하며, 게이트로는 대응하는 어드레스 신호(at_lat<0> ~ at_lat<n>)를 입력받아 일측으로는 접지전압 공급단에 접속하고, 타측은 대응하는 퓨즈의 타측에 접속된 다수의 앤모스트랜지스터(MN1 ~ MNn)를 구비한다.
도6은 도4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도4 내지 도6을 참조하여 반도체 메모리 장치의 동작을 살펴본다.
먼저 제조가 완료된 반도체 메모리 장치를 테스트하여 결함이 있는 노멀셀을 찾아낸다. 찾아낸 에러셀을 반도체 메모리 장치에 추가로 구비되는 예비셀로 치환하는 리페어 공정을 진행한다.
리페어 공정에서는 퓨즈회로부에 구비되는 어드레스 퓨즈를 선택적으로 블로잉함으로서 리페어된 어드레스를 저장시키고, 그에 따라 반도체 메모리 장치가 동작할 때에 리페어 된 어드레스가 입력되면, 리페어 공정에서 대체된 예비셀이 억세스될 수 있도록 동작이 되는 것이다.
리페어된 어드레스의 저장은 다수 구비된 어드레스용 퓨즈(fa1 ~ fan)을 선 택적으로 블로잉시킴으로서 이루어진다.
반도체 메모리 장치가 동작중에 어드레스가 입력되면 어드레스 래치부에 래치되고, 래치된 어드레스는 각 어드레스비교부에 전달된다.
각 어드레스 비교부는 리페어된 어드레스를 저장하여, 입력된 어드레스가 리페어된 어드레스인지를 비교하여 일치하면 감지신호(comp)를 활성화시켜 출력하게 된다.
어드레스 비교부에 대응하는 제어부는 감지신호가 활성화되어 입력되면, 노멀셀을 대체한 예비셀에 대한 데이터를 억세스할 신호(Red_en)를 하이레벨로 활성화시켜 출력하게 된다. 한편, 제어부에 감지신호가 비활성화상태로 입력되면, 노멀셀에 대한 데이터를 억세스할 신호(Nor_en)를 하이레벨로 활성화시켜 출력하게 된다.
계속해서 도5를 참조하여 어드레스 비교부의 동작을 살펴본다.
먼저 차지신호에 응답하여 리페어 어드레스 비교 인에이블부(210)는 인에이블신호를 하이레벨로 활성화시켜 출력하게 된다.
어드레스 비교부의 리페어 어드레스 감지부(220)는 차지신호에 의해 노드(A)가 전원전압레벨로 충전되어 있는 상태에서 래치되어 입력된 어드레스가 선택적으로 블로잉된 퓨즈와 같으면, 노드(A)는 하이레벨로 유지된다.
그로 인해 비교신호(co)가 하이레벨이 되고, 감지신호 출력부(230)는 감지신호(comp0)를 하이레벨로 활성화시켜 출력하게 된다.
만약 래치되어 입력된 어드레스가 선택적으로 블로잉된 퓨즈와 같지 않게 되 면, 노드(A)는 로우레벨로 천이가 된다. 따라서 이 경우에는 비교신호(co)가 로우레벨로 되고, 감지신호 출력부(230)는 감지신호(comp0)를 로우레벨로 비활성화시켜 출력하게 된다.
이 때 감지신호(comp0)가 활성화되어 출력된다는 것은 리페어된 어드레스라는 것을 나타내고, 그로 인해 어드레스 경로가 대체되어 데이터 억세스가 일어나게 된다.
그런데, 이 때 리페어 공정에서 대체된 어드레스 경로에서도 에러가 발생하게 되면 리페어 공정을 거쳤지만 여전히 에러가 해결되지 않은 상태로 남아있게 된다.
이 경우에 본 실시예에 따른 반도체 메모리 장치는 인에이블 퓨즈(fen)를 블로잉시켜 강제로 감지신호를 비활성화시켜 출력하도록 한다.
따라서 이 어드레스 비교부에 의해 대체된 어드레스 경로를 사용하지 못하도록 하는 것이다.
인에이블 퓨즈(fen)가 블로잉되면, 리페어 어드레스 비교 인에이블부(210)에서 출력되는 인에이블신호(enable)는 항상 로우레벨의 비활성화 상태로 출력이 된다. 따라서 리페어 어드레스 감지부에서 어떤 신호가 출력되더라도 감지신호 출력부에서는 항상 감지신호(comp)를 비활성화상태로 출력되도록 하는 것이다.
리페어 공정에서 대체된 어드레스 경로에서 에러가 발생하였을 때, 대체된 어드레스 경로의 사용을 금지하고, 다시 리페어 공정을 진행하게 함으로서, 반도체 메모리 장치의 수율증가를 기대할 수 있다.
도6에는 인에이블 퓨즈(fen)가 컷팅되었을 때와 컷팅되지 않았을 때의 파형이 도시되어 있는데, 컷팅되지 않았을 때에는 리페어된 어드레스와 일치하게 되면 감지신호(comp0)가 하이레벨로 출력되고, 리페어된 어드레스와 일치하지 않으면 감지신호가 로우레벨로 출력이 되는 것을 알 수 있다.
또한 인에이블 퓨즈가 컷팅되었을 때에는 입력되는 어드레스와 관계없이 감지신호(comp0)가 항상 로우레벨로 비활성화되는 것을 알 수 있다. 여기서 X의 경우가 리페어된 어드레스와 일치하는 어드레스가 입력되는 경우이고, Y의 경우가 리페어되지 않은 어드레스가 입력되는 경우를 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 반도체 메모리 장치에서 리페어 된 부분에서 다시 에러가 발생하더라도 한번 더 어드레스 경로를 대체할 수 있으므로, 리페어 공정시 구제효율을 크게 높일 수 있으며, 이로 인해 반도체 메모리 장치의 제조 공정상 수율을 향상시킬 수 있다.

Claims (4)

  1. 입력된 어드레스가 리페어 공정시에 리페어된 어드레스인지에 따라 비교신호를 출력하는 리페어 어드레스 감지부;
    인에이블신호의 활성화에 응답하여 상기 비교신호를 버퍼링하여 리페어 어드레스 감지신호로 출력하고, 상기 인에이블신호의 비활성화에 응답하여 상기 리페어 어드레스 감지신호를 비활성화시켜 출력하는 감지신호 출력부; 및
    구비된 인에이블 퓨즈의 블로잉여부에 의해서 상기 인에이블신호를 활성화 또는 비활성화시켜 출력하는 리페어 어드레스 비교 인에이블부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리페어 어드레스 비교 인에이블부는
    차지신호를 공통으로 게이트로 입력받으며, 일측으로 전원전압 공급단과 접지전압 공급단에 각각 접속된 피모스트랜지스터와 앤모스트랜지스터; 및
    상기 피모스트랜지스터의 타측과 앤모스트랜지스터의 타측에 접속된 상기 인에이블 퓨즈; 및
    상기 인에이블 퓨즈와 상기 앤모스트랜지스터의 타측에 입력단이 접속된 인버터;
    상기 인버터의 출력을 래치하여 상기 인에이블신호로 출력하기 위한 제1 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 감지신호 출력부는
    상기 래치의 출력과 상기 비교신호를 입력받는 낸드게이트; 및
    상기 낸드게이트의 출력을 래치하여 상기 리페어 어드레스 감지신호로 출력하는 제2 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리페어 어드레스 감지부는
    상기 차지신호를 게이트로 인가받아 일측에 접속된 전원전압 공급단에 의해 제공되는 전원전압을 타측으로 전달하기 위한 피모스트랜지스터;
    상기 피모스트랜지스터의 타측에 일측이 공통 접속된 다수의 어드레스용 퓨즈; 및
    상기 다수의 어드레스용 퓨즈에 각각 대응하며, 게이트로는 대응하는 어드레스 신호를 입력받아 일측으로는 접지전압 공급단에 접속하고, 타측은 대응하는 퓨즈의 타측에 접속된 다수의 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도 체 메모리 장치.
KR1020040114082A 2004-12-28 2004-12-28 리페어 효율을 향상시킨 반도체 메모리 장치 KR20060075310A (ko)

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