KR100295047B1 - 리던던시퓨즈박스및복수개의메모리블락들에공유되는칼럼리던던시퓨즈박스를구비하는반도체장치 - Google Patents

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Abstract

칼럼 리던던시 퓨즈박스의 개수가 감소되는 반도체장치 및 칩 면적이 작은 리던던시 퓨즈박스가 개시된다. 상기 반도체장치는, 정상 메모리셀들과 리던던트 메모리셀들을 포함하는 복수개의 메모리블락들과, 복수개의 정상 칼럼선택라인 드라이버들과, 복수개의 리던던트 칼럼선택라인 드라이버들, 및 칼럼 리던던시 퓨즈박스를 구비하며, 특히 상기 정상 칼럼선택라인 드라이버들 및 상기 리던던트 칼럼선택라인 드라이버들이 모두 퓨즈를 포함하고 상기 칼럼 리던던시 퓨즈박스는 상기 복수개의 리던던트 칼럼선택라인 드라이버들에 공유되어 연결되는 것을 특징으로 한다. 또한 상기 리던던시 퓨즈박스는, 리페어 어드레스를 미리 래치하고, 입력 어드레스와 상기 래치된 리페어 어드레스를 비교하여 상기 입력 어드레스가 상기 리페어 어드레스와 동일한 지를 판단하는 리페어 어드레스 판단부와, 상기 리페어 어드레스 판단부의 출력신호들에 응답하여 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호 발생부를 구비하는 것을 특징으로 한다.

Description

리던던시 퓨즈박스 및 복수개의 메모리블락들에 공유되는 칼럼 리던던시 퓨즈박스를 구비하는 반도체장치{Redundancy fuse box and semiconductor device including column redundancy fuse box shared by a plurality of memory blocks}
본 발명은 반도체장치에 관한 것으로, 리던던시 퓨즈박스 및 이를 구비하는 반도체장치에 관한 것이다.
반도체 메모리장치 및 메모리와 로직이 하나의 칩에 병합된 반도체장치는, 정상 메모리셀에 결함이 발생했을 때 이를 대체하기 위하여 리던던시 회로를 구비하고 있다. 상기 리던던시 회로는, 일반적으로 리던던시 메모리 셀들, 리던던시 퓨즈 박스들을 포함한다. 상기 리던던시 메모리 셀들은 결함이 발생한 메모리 셀들을 대신하여 사용하기 위한 것이다. 상기 리던던시 퓨즈 박스들은 결함이 발생한 메모리 셀들의 어드레스(Address)가 입력될 때 이들을 인식하고, 상기 리던던시 메모리 셀들을 구동하기 위한 리던던시 인에이블 신호를 발생시키기 위한 것이다.
도 1은 종래의 칼럼 리던던시 스킴을 갖는 반도체장치의 블락도이다. 여기에서는 칼럼 리던던시에 관련된 블락들만 도시되었다.
도 1을 참조하면, 종래의 칼럼 리던던시 스킴을 갖는 반도체장치는, 메모리셀들을 포함하는 복수개의 메모리블락(101,103)과, 상기 각 메모리블락(101,103)의 칼럼선택라인(CSLn0,CSLn1)을 각각 구동하는 복수개의 정상 칼럼선택라인 드라이버들(109,111)과, 상기 각 메모리블락(101,103)의 리던던트 칼럼선택라인(RCSL0,RCSL1)을 각각 구동하는 복수개의 리던던트 칼럼선택라인 드라이버들(105,107), 및 상기 각 리던던트 칼럼선택라인 드라이버들(105,107)에 각각 연결되는 복수개의 칼럼 리던던시 퓨즈박스(113,115)를 구비하는 것을 특징으로 한다.
상기 각 칼럼 리던던시 퓨즈박스(113,115)에는 대응되는메모리블락(101,103)에 불량 메모리셀이 있을 경우에, 상기 불량 메모리셀에 대한 어드레스가 미리 저장된다. 이에 따라 상기 각 칼럼 리던던시 퓨즈박스(113,115)는 입력되는 칼럼 어드레스(CA)에 응답하여 상기 대응되는 리던던트 칼럼선택라인 드라이버들(105,107)을 각각 엑티브시킨다.
도 2는 도 1에 도시된 정상 칼럼선택라인 드라이버의 회로도이고, 도 3은 도 1에 도시된 리던던트 칼럼선택라인 드라이버의 회로도이다. 도 2 및 도 3을 참조하면, 상기 정상 칼럼선택라인 드라이버에만 퓨즈(F21)이 포함되어 있다.
상술한 종래의 칼럼 리던던시 스킴을 갖는 반도체 메모리장치에서는, 하나의 리던던트 칼럼선택라인에 하나의 칼럼 리던던시 퓨즈박스가 할당되므로 리던던트 칼럼선택라인의 개수만큼 칼럼 리던던시 퓨즈박스가 필요하게 된다. 그런데 상기 칼럼 리던던시 퓨즈박스는 레이아웃(Layout) 면적이 상당히 크고 또한 레이져(Laser)로 절단이 가능토록 하기 위해 퓨즈 부위를 오픈(Open)해 놓아야 하므로, 상기 퓨즈박스의 개수가 증가하면 칩 면적이 증가하는 단점이 있다.
따라서 본 발명의 목적은, 칼럼 리던던시 퓨즈박스의 개수가 줄어들고 효율적으로 칼럼 리던던시가 구현되는 반도체장치를 제공하는 데 있다.
본 발명의 다른 목적은, 사용되는 퓨즈의 갯수가 적고 전류소모가 감소되는 리던던시 퓨즈박스를 제공하는 데 있다.
본 발명의 또 다른 목적은, 상기 리던던시 퓨즈박스를 구비하고 리던던시 동작시 전류소모가 감소되는 반도체장치를 제공하는 데 있다.
도 1은 종래의 칼럼 리던던시 스킴을 갖는 반도체장치의 블락도
도 2는 도 1에 도시된 정상 칼럼선택라인 드라이버의 회로도
도 3은 도 1에 도시된 리던던트 칼럼선택라인 드라이버의 회로도
도 4는 본 발명의 실시예에 따른 칼럼 리던던시 스킴을 갖는 반도체장치의 블락도
도 5는 도 4에 도시된 정상 칼럼선택라인 드라이버의 회로도
도 6은 도 4에 도시된 리던던트 칼럼선택라인 드라이버의 회로도
도 7은 도 4에 도시된 칼럼 리던던시 퓨즈박스의 회로도
도 8은 본 발명의 실시예에 따른 리던던시 퓨즈박스의 회로도
도 9는 본 발명의 실시예에 따른 반도체장치의 어드레스 차단부를 포함하는 도면
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 복수개의 메모리블락들과, 복수개의 정상 칼럼선택라인 드라이버들과, 복수개의 리던던트 칼럼선택라인 드라이버들, 및 상기 리던던트 칼럼선택라인 드라이버들에 공유되어 연결되는 칼럼 리던던시 퓨즈박스를 구비하는 것을 특징으로 한다.
상기 메모리블락들은 정상 메모리셀들과 리던던트 메모리셀들을 포함한다. 상기 정상 칼럼선택라인 드라이버들은 상기 메모리블락들중 대응되는 메모리블락에 각각 연결되고, 상기 대응되는 메모리블락의 칼럼선택라인을 각각 구동한다. 상기 리던던트 칼럼선택라인 드라이버들은 상기 메모리블락들중 대응되는 메모리블락에 각각 연결되고, 상기 대응되는 메모리블락의 리던던트 칼럼선택라인을 각각 구동한다. 특히 상기 칼럼 리던던시 퓨즈박스는 상기 리던던트 칼럼선택라인 드라이버들에 공유되어 연결되고, 리페어 칼럼 어드레스가 미리 저장되며, 입력되는 칼럼 어드레스에 응답하여 상기 리던던트 칼럼선택라인 드라이버들을 엑티브시킨다.
상기 정상 칼럼선택라인 드라이버들 및 상기 리던던트 칼럼선택라인 드라이버들이 모두 퓨즈를 포함한다. 또는 상기 정상 칼럼선택라인 드라이버들만이 퓨즈를 포함하고 상기 리던던트 칼럼 선택라인 드라이버들은 퓨즈를 포함하지 않는다. 상기 리페어 칼럼 어드레스는 상기 정상 메모리셀들중 결함이 있는 메모리셀에 대한 칼럼 어드레스이다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 리던던시 퓨즈박스는, 리페어 어드레스 판단부와 리던던시 인에이블 신호 발생부를 구비하는 것을 특징으로한다.
상기 리페어 어드레스 판단부는, 리페어 어드레스를 미리 래치하고, 입력 어드레스와 상기 래치된 리페어 어드레스를 비교하여 상기 입력 어드레스가 상기 리페어 어드레스와 동일한 지를 판단한다. 상기 리던던시 인에이블 신호 발생부는, 상기 리페어 어드레스 판단부에 연결되고, 상기 리페어 어드레스 판단부의 출력신호들에 응답하여 리던던시 인에이블 신호를 발생한다. 상기 리페어 어드레스는 메모리셀들중 결함이 있는 메모리셀에 대한 어드레스이다. 상기 입력 어드레스와 상기 리페어 어드레스가 동일할 때 상기 리던던시 인에이블 신호가 엑티브된다.
상기 리페어 어드레스 판단부는, 상기 리페어 어드레스를 래치시키는 래치부와, 상기 래치부의 출력신호와 상기 입력 어드레스를 비교하여 상기 리페어 어드레스 판단부의 출력신호들을 발생하는 비교부, 및 상기 래치부를 제어하는 제어부를 구비한다. 상기 리던던시 인에이블 신호 발생부는, 상기 리페어 어드레스 판단부의 출력신호 및 제어신호에 응답하여 출력노드를 방전시키는 방전부와, 상기 제어신호에 응답하여 상기 출력노드를 프리차지시키는 프리차지부와, 칼럼어드레스 스트로브 신호 및 클락신호를 입력으로 하여 상기 제어신호를 발생하는 제어부, 및 상기 출력노드로부터 출력되는 신호를 버퍼링하여 상기 리던던시 인에이블 신호를 발생하는 버퍼부를 구비한다.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 리던던시 리페어 구조를 포함하는 반도체장치에 있어서, 리페어 어드레스 판단부와, 리던던시 인에이블 신호 발생부와, 어드레스 입력버퍼, 및 어드레스 차단부를 구비하는것을 특징으로 한다.
상기 리페어 어드레스 판단부는, 리페어 어드레스를 미리 래치하고, 입력 어드레스와 상기 래치된 리페어 어드레스를 비교하여 상기 입력 어드레스가 리페어 어드레스와 동일한 지를 판단한다. 상기 리던던시 인에이블 신호 발생부는, 상기 리페어 어드레스 판단부에 연결되고, 상기 리페어 어드레스 판단부의 출력신호에 응답하여 리던던시 인에이블 신호를 발생한다. 상기 어드레스 입력버퍼는, 상기 입력 어드레스를 버퍼링하여 칩 내부로 전달한다. 상기 어드레스 차단부는, 상기 리던던시 인에이블 신호 발생부 및 상기 어드레스 입력버퍼 사이에 연결되고, 상기 입력 어드레스가 상기 리페어 어드레스와 동일할 경우에 상기 입력 어드레스가 어드레스 입력버퍼로 전달되는 것을 차단한다.
상기 리페어 어드레스는 메모리셀들중 결함이 있는 메모리셀에 대한 어드레스이다. 상기 입력 어드레스와 상기 리페어 어드레스가 동일할 때 상기 리던던시 인에이블 신호가 엑티브된다.
상기 리페어 어드레스 판단부는, 상기 리페어 어드레스를 래치시키는 래치부와, 상기 래치부의 출력신호와 상기 입력 어드레스를 비교하여 상기 리페어 어드레스 판단부의 출력신호들을 발생하는 비교부, 및 상기 래치부를 제어하는 제어부를 구비한다. 상기 리던던시 인에이블 신호 발생부는, 상기 리페어 어드레스 판단부의 출력신호 및 제어신호에 응답하여 출력노드를 방전시키는 방전부와, 상기 제어신호에 응답하여 상기 출력노드를 프리차지시키는 프리차지부와, 칼럼어드레스 스트로브 신호 및 클락신호를 입력으로 하여 상기 제어신호를 발생하는 제어부, 및 상기출력노드로부터 출력되는 신호를 버퍼링하여 상기 리던던시 인에이블 신호를 발생하는 버퍼부를 구비한다. 상기 어드레스 차단부는, 상기 리던던시 인에이블 신호에 응답하여 상기 입력 어드레스를 상기 어드레스 입력버퍼로 전달하는 전송게이트를 구비한다. 상기 어드레스 차단부는 상기 리던던시 인에이블 신호가 엑티브될 때 상기 입력 어드레스가 상기 어드레스 입력버퍼로 전달되는 것을 차단한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4는 본 발명의 실시예에 따른 칼럼 리던던시 스킴을 갖는 반도체장치의 블락도이다.
도 4를 참조하면, 상기 본 발명의 실시예에 따른 칼럼 리던던시 스킴을 갖는 반도체장치는, 복수개의 메모리블락들(401,403)과, 복수개의 정상 칼럼선택라인 드라이버들(409,411)과, 복수개의 리던던트 칼럼선택라인 드라이버들(405,407), 및 상기 리던던트 칼럼선택라인 드라이버들에 공유되어 연결되는 칼럼 리던던시 퓨즈박스(413)를 구비하는 것을 특징으로 한다.
상기 메모리블락들(401,403)은 정상 메모리셀들과 리던던트 메모리셀들을 포함한다. 상기 정상 칼럼선택라인 드라이버들(409,411)은 어드레스 정보신호, 즉 디코드된 칼럼어드레스 펄스(DCA)에 응답하여 상기 각 메모리블락의 칼럼선택라인(CSLn0,CSLn1)을 각각 구동한다. 상기 리던던트 칼럼선택라인 드라이버들(405,407)은 리던던시 인에이블 신호(RENi)에 응답하여 상기 각 메모리블락의 리던던트 칼럼선택라인(RCSL0,RCSL1)을 각각 구동한다. 특히 상기 칼럼 리던던시퓨즈박스(413)은 상기 복수개의 리던던트 칼럼선택라인 드라이버들(405,407)에 공유되어 연결되고, 입력되는 칼럼 어드레스(CA)에 응답하여 출력신호인 상기 리던던트 인에이블 신호(RENi)를 엑티브시킨다. 즉 상기 리던던시 인에이블 신호(RENi)가 엑티브되면 상기 리던던트 칼럼선택라인 드라이버들(405,407)의 동작이 시작된다.
메모리블락들(401,403)중 적어도 어느 하나에 불량 메모리셀이 있을 경우에 상기 공유되는 하나의 칼럼 리던던시 퓨즈박스(413)에 리페어 칼럼 어드레스(또는 디펙티브 칼럼 어드레스)가 미리 저장되게 된다. 상기 리페어 칼럼 어드레스는 상기 정상 메모리셀들중 결함이 있는 메모리셀에 대한 칼럼 어드레스이다. 또한 상기 정상 칼럼선택라인 드라이버들(409,411) 및 상기 리던던트 칼럼선택라인 드라이버들(405,407)은 모두 퓨즈를 포함한다. 또는 필요에 따라 상기 정상 칼럼선택라인 드라이버들(409,411)만 퓨즈를 포함하도록 구성될 수 있다. 상세한 동작설명은 뒷 부분에서 하도록 하겠다.
도 5는 도 4에 도시된 정상 칼럼선택라인 드라이버의 회로도이다.
도 5를 참조하면, 상기 정상 칼럼선택라인 드라이버는, 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 디코드된 칼럼어드레스 펄스(DCA)가 인가되는 제1피모스 트랜지스터(P51)과, 소오스에 상기 제1피모스 트랜지스터(P51)의 드레인이 접속되고 게이트에 칼럼선택라인 디스에이블 신호(CSLDIS)가 인가되는 제2피모스 트랜지스터(P53)과, 드레인에 상기 제2피모스 트랜지스터(P53)의 드레인이 접속되고 게이트에 상기 디코드된 칼럼어드레스 펄스(DCA)가 인가되는 엔모스 트랜지스터(N51)과, 일단이 상기 엔모스 트랜지스터(N51)의 소오스에 접속되고 타단이 접지전압(VSS)에 접속되는 퓨즈(F51)과, 상기 공통접속된 제2피모스 트랜지스터(P53) 및 엔모스 트랜지스터(N51)의 드레인들로부터 출력되는 신호를 래치하여 상기 칼럼선택라인(CSLni, i=0,1,...)으로 전달하는 래치(501)을 포함하여 구성된다.
상기 래치(501)은, 입력단이 상기 제2피모스 트랜지스터(P53) 및 엔모스 트랜지스터(N51)의 드레인들에 공통 접속되고 출력단이 상기 칼럼선택라인(CSLni, I=0,1,...)에 접속되는 인버터(I51)과, 입력단이 상기 인버터(I51)의 출력단에 접속되고 출력단이 상기 인버터(I51)의 입력단에 접속되는 인버터(I53)을 포함하여 구성된다.
도 6은 도 4에 도시된 리던던트 칼럼선택라인 드라이버의 회로도이다.
도 6을 참조하면, 상기 리던던트 칼럼선택라인 드라이버는, 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 리던던시 인에이블 신호(RENi)가 인가되는 제1피모스 트랜지스터(P61)과, 소오스에 상기 제1피모스 트랜지스터(P61)의 드레인이 접속되고 게이트에 상기 칼럼선택라인 디스에이블 신호(CSLDIS)가 인가되는 제2피모스 트랜지스터(P63)과, 드레인에 상기 제2피모스 트랜지스터(P63)의 드레인이 접속되고 게이트에 상기 리던던시 인에이블 신호(REN)이 인가되는 엔모스 트랜지스터(N61)과, 일단이 상기 엔모스 트랜지스터(N61)의 소오스에 접속되고 타단이 접지전압(VSS)에 접속되는 퓨즈(F61)과, 상기 공통접속된 제2피모스 트랜지스터(P63) 및 엔모스 트랜지스터(N61)의 드레인들로부터 출력되는 신호를 래치하여 상기 리던던트 칼럼선택라인(RCSLi, i=0,1,..)으로 전달하는 래치(601)을 포함하여 구성된다.
상기 래치(601)은, 입력단이 상기 제2피모스 트랜지스터(P63) 및 엔모스 트랜지스터(N61)의 드레인들에 공통 접속되고 출력단이 상기 리던던트 칼럼선택라인(RCSLi, i=0,1,...)에 접속되는 인버터(I61)과, 입력단이 상기 인버터(I61)의 출력단에 접속되고 출력단이 상기 인버터(I61)의 입력단에 접속되는 인버터(I63)을 포함하여 구성된다. 도 6에 도시된 리던던트 칼럼선택라인 드라이버는 퓨즈(F61)을 포함하고 있으나, 필요에 따라 퓨즈를 포함하지 않고 구성될 수도 있다.
도 7은 도 4에 도시된 칼럼 리던던시 퓨즈박스의 회로도이다. 이는 로우 리던던시 퓨즈박스로 사용될 수 있다.
도 7을 참조하면, 상기 칼럼 리던던시 퓨즈박스는, 방전부(701)과, 프리차지부(703), 및 버퍼부(705)를 구비한다.
상기 방전부(701)은, 입력 어드레스(A0,A0B,A1,A1B,...,Ai,AiB)에 응답하여 출력노드(ND1)을 방전시킨다. 상기 입력 어드레스(A0,A0B,A1,A1B,...,Ai,AiB)는 도 4에서의 칼럼 어드레스(CA)에 해당된다. 상기 방전부(701)은, 리페어 어드레스(또는 디펙티브 어드레스)를 미리 저장하는 어드레스 저장블락으로서, 상기 입력 어드레스(A0,A0B,A1,A1B,...,Ai,AiB)를 미리 저장된 상기 리페어 어드레스와 비교하기 위한 것이다. 상기 리페어 어드레스는 결함이 있는 메모리셀의 어드레스를 의미한다. A0,...,Ai는 상기 입력 어드레스의 각 비트를 나타내고, A0B,...,AiB는 상기 입력 어드레스에 대한 상보 어드레스의 각 비트를 나타낸다. 상기 프리차지부(703)은 제어신호(PCLKD)에 응답하여 상기 출력노드(ND1)을 프리차지시킨다. 상기 버퍼부(705)는 상기 제어신호(PCLKD)가 두 개의 인버터(I73,I75)에서 버퍼링된 신호에 응답하여 상기 출력노드(ND1)으로부터 출력되는 신호를 반전 버퍼링하여 리던던시 인에이블 신호(RENi)을 발생한다.
상기 방전부(701)은, 각각의 일단이 상기 출력노드(ND1)에 접속되는 복수개의 퓨즈들(F0,F0B,...,Fi,FiB)와, 각각의 드레인에 상기 각 퓨즈의 타단이 접속되고 각각의 게이트에 상기 입력 어드레스의 각 비트(A0,A0B,...,Ai,AiB)가 접속되는 복수개의 엔모스 트랜지스터들(N0,N0B,...,Ni,NiB), 및 드레인이 상기 엔모스 트랜지스터들(N0,N0B,...,Ni,NiB)의 소오스들에 접속되고 게이트에 상기 제어신호(PCLKD)가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(N71)을 포함하여 구성된다.
또한 상기 프리차지부(703)은, 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 제어신호(PCLKD)가 인가되며 드레인이 상기 출력노드(ND1)에 접속되는 피모스 트랜지스터(P71)과, 상기 출력노드(ND1)의 전압을 반전시키는 인버터(I71), 및 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 인버터(I71)의 출력신호가 인가되며 드레인이 상기 출력노드(ND1)에 접속되는 피모스 트랜지스터(P73)을 포함하여 구성된다.
상기 버퍼부(705)는, 상기 출력노드(ND1)의 출력신호와 상기 인버터(I75)의 출력신호를 입력으로 하는 낸드게이트(ND71)과, 이의 출력신호를 반전시키는 인버터(I77)과, 상기 인버터(I77)의 출력신호를 반전시켜 상기 리던던시 인에이블 신호(RENi)를 발생하는 인버터(I79)를 포함하여 구성된다.
이하 도 4 내지 도 7을 참조하여 본 발명에 따른 칼럼 리던던시 스킴을 갖는 반도체장치의 동작을 설명하면 다음과 같다. 상기 메모리블락들(401,403)중 적어도 어느 하나에 불량 메모리셀이 있을 경우에는 상기 공유되는 하나의 칼럼 리던던시 퓨즈박스(413), 즉 도 7에 도시된 칼럼 리던던시 퓨즈박스에 상기 불량 메모리셀의 칼럼 어드레스가 저장된다. 즉 리페어 칼럼 어드레스가 미리 저장된다. 이는 상기 칼럼 리던던시 퓨즈박스 내의 퓨즈들(F0,F0B,...,Fi,FiB)중 상기 리페어 어드레스에 대응되는 퓨즈들을 절단함으로써 이루어진다.
좀더 상세히 설명하면, 첫 번째 예로서 상기 메모리블락(401)의 칼럼어드레스, 예컨데 A0에 불량 메모리셀이 존재하고 상기 메모리블락(403)의 A0에는 불량 메모리셀이 존재하지 않는 경우에, A0, 즉 리페어 어드레스가 상기 공유되는 하나의 칼럼 리던던시 퓨즈박스(413)에 미리 저장된다. 또한 상기 메모리블락(401)의 상기 불량 메모리셀에 대응되는 정상 칼럼선택라인 드라이버(409)의 퓨즈가 절단되고 상기 메모리블락(403)에 대응되는 리던던트 칼럼선택라인 드라이버(407)의 퓨즈가 절단된다. 이에 따라 상기 정상 칼럼선택라인 드라이버(409)의 출력인 정상 칼럼선택라인(CSLn0)와 상기 리던던트 칼럼선택라인 드라이버(407)의 출력인 리던던트 칼럼선택라인(RCSL1)은 넌엑티브된다. 따라서 상기 칼럼 리던던시 퓨즈박스(413)에 상기 리페어 어드레스와 동일한 칼럼 어드레스(CA)가 입력될 때, 상기 칼럼 리던던시 퓨즈박스(413)의 출력인 리던던시 인에이블 신호(RENi)가 엑티브되고, 이에 따라 리던던트 칼럼선택라인 드라이버(405)의 출력인 리던던트 칼럼선택라인(RCSL0) 만이 엑티브된다. 이에 따라 상기 불량 메모리셀이 리던던트 메모리셀로 대체되게 된다.
두 번째 예로서 상기 메모리블락(401)의 칼럼 어드레스 A0에 불량 메모리셀이 존재하고 상기 메모리블락(403)의 A0에도 불량 메모리셀이 존재하는 경우에, 상기 동일한 칼럼 어드레스 A0가 상기 공유되는 하나의 칼럼 리던던시 퓨즈박스(413)에 미리 저장된다. 또한 상기 두 메모리블락(401,403)의 각 불량 메모리셀에 대응되는 두 정상 칼럼선택라인 드라이버(409,411)의 퓨즈들이 모두 절단되고 상기 두 리던던트 칼럼선택라인 드라이버(405,407)의 퓨즈는 절단되지 않는다. 이에 따라 상기 두 정상 칼럼선택라인 드라이버(409,411)의 출력들인 정상 칼럼선택라인들(CSLn0,CSLn1)은 모두 넌엑티브된다. 따라서 상기 칼럼 리던던시 퓨즈박스(413)에 상기 리페어 어드레스와 동일한 칼럼 어드레스(CA)가 입력될 때, 상기 칼럼 리던던시 퓨즈박스(413)의 출력인 리던던시 인에이블 신호(RENi)가 엑티브되고, 이에 따라 상기 두 리던던트 칼럼선택라인 드라이버(405,407)의 출력들인 리던던트 칼럼선택라인들(RCSL0,RCSL1)이 모두 엑티브된다. 이에 따라 상기 두 메모리블락(401,403)의 각 불량 메모리셀이 동시에 리던던트 메모리셀로 대체되게 된다.
세 번째 예로서 상기 메모리블락(401)의 칼럼어드레스, 예컨데 A0에는 불량 메모리셀이 존재하지 않고 상기 메모리블락(403)의 A0에는 불량 메모리셀이 존재하는 경우에는, 상술한 첫 번째 예와 반대로 동작하므로 여기에서 상세한 설명은 생략하겠다.
또한 상술하였듯이, 상기 정상 칼럼선택라인 드라이버들(409,411)은 모두 퓨즈를 포함하고 상기 리던던트 칼럼선택라인 드라이버들(405,407)은 모두 퓨즈를 포함하지 않도록 구성될 수 있다. 따라서 상기 메모리블락들(401,403)중 어느 한 메모리블락에 불량 메모리셀이 존재할 경우 상기 리던던트 칼럼선택라인 드라이버들(405,407)이 모두 엑티브된다. 즉 상기 두 리던던트 칼럼선택라인 드라이버들(405,407)이 모두 퓨즈를 포함하고 있지 않으므로, 상기 칼럼 리던던시 퓨즈박스(413)에 상기 리페어 어드레스와 동일한 칼럼 어드레스(CA)가 입력될 때 상기 두 리던던트 칼럼선택라인 드라이버(405,407)의 출력들인 리던던트 칼럼선택라인들(RCSL0,RCSL1)이 모두 엑티브된다. 이에 따라 상기 두 메모리블락(401,403)에 모두 불량 메모리셀이 존재하거나 또는 상기 두 메모리블락중 어느 하나에만 불량 메모리셀이 존재하는 경우에도, 동시에 리던던트 메모리셀로 대체되게 된다.
따라서 상술한 본 발명에 따른 칼럼 리던던시 스킴을 갖는 반도체 메모리장치에서는, 하나의 칼럼 리던던시 퓨즈박스가 두 개의 메모리블락에 공유되므로 칼럼 리던던시 퓨즈박스의 개수가 종래기술에 비해 반으로 줄어들게 되어 칩 면적이 감소되며 또한 효율적으로 칼럼 리던던시가 구현되는 장점이 있다.
도 7에 도시된 리던던시 퓨즈박스는 반도체장치에 통상 사용되는 것으로서, 입력 어드레스의 각 비트당 2개의 퓨즈가 요구된다. 따라서 입력 어드레스의 비트 수가 증가될 경우, 전체 퓨즈의 개수가 증가하게 되며 이에 따라 칩 면적이 증가된다. 또한 상기 리던던시 퓨즈박스는 동작시 DC 전류가 소모되므로 칩 전체의 동작전류를 증가시킨다. 따라서 본 발명의 다른 목적을 달성하기 위해, 사용되는 퓨즈의 개수가 적고 전류소모가 적은 리던던시 퓨즈박스를 제공하고자 한다.
도 8은 본 발명의 실시예에 따른 리던던시 퓨즈박스의 회로도로서, 이는 도 4에 도시된 칼럼 리던던시 퓨즈박스로서 사용될 수 있다.
도 8을 참조하면, 상기 리던던시 퓨즈박스는, 리페어 어드레스 판단부(801)과, 리던던시 인에이블 신호 발생부(803)을 구비한다.
상기 리페어 어드레스 판단부(801)은, 리페어 어드레스를 미리 저장하여 래치하고, 입력 어드레스(A0,A1,...,Ai)와 상기 래치된 리페어 어드레스를 비교하여 상기 입력 어드레스(A0,A1,...,Ai)가 상기 리페어 어드레스와 동일한 지를 판단한다. 상기 리던던시 인에이블 신호 발생부(803)은, 상기 리페어 어드레스 판단부(801)의 출력신호들(FREN0 내지 FRENi, PMAST)에 응답하여 리던던시 인에이블 신호(RENi)를 발생한다.
상기 리페어 어드레스 판단부(801)은, 상기 리페어 어드레스를 래치시키는 래치부(801a)와, 상기 래치부(801a)의 출력신호들(O0 내지 Oi)와 상기 입력 어드레스(A0,A1,...,Ai)를 비교하여 상기 리페어 어드레스 판단부의 출력신호들(FREN0 내지 FRENi)를 발생하는 비교부(801b), 및 칼럼어드레스 스트로브 신호(CASB), 클락신호(CLK), 제어신호(PR)을 입력으로 하여 상기 래치부(801a)를 제어하는 제어부(801c)를 구비한다.
상기 래치부(801a)는, 전원공급전압(VDD)에 일단이 접속되는 퓨즈들(F01 내지 Fi1, Fx)와, 소오스에 상기 퓨즈들(F01 내지 Fi1, Fx)의 타단이 각각 접속되고 게이트에 상기 제어부(801c)의 출력신호가 인가되는 피모스 트랜지스터들(P01 내지Pi1, Px)와, 드레인에 상기 피모스 트랜지스터들(P01 내지 Pi1, Px)의 드레인이 각각 접속되고 게이트에 상기 제어부(801c)의 출력신호가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터들(N01 내지 Ni1, Nx)와, 공통접속된 상기 피모스 트랜지스터들(P01 내지 Pi1, Px) 및 엔모스 트랜지스터들(N01 내지 Ni1, Nx)의 드레인들로부터 각각 출력되는 신호들을 래치하여 상기 래치부의 출력신호들(O0 내지 Oi, Ox)로서 출력하는 래치(L0 내지 Li, Lx)를 포함하여 구성된다. 소정의 어드레스에 불량 메모리셀이 존재하는 경우에는 상기 퓨즈들(F01 내지 Fi1)중 해당되는 퓨즈를 절단하여 상기 소정의 어드레스, 즉 리페어 어드레스가 저장된다. 또한 마스터신호(PMAST)와 관련되는 퓨즈(Fx)는, 불량 메모리셀이 존재하는 경우에는 절단되고 불량 메모리셀이 존재하지 않는 경우에는 절단되지 않는다.
상기 비교부(801b)는, 클락신호(CLK)에 응답하여 상기 입력 어드레스(A0,A1,...,Ai)의 각 비트를 전달하는 전송게이트들(T0 내지 Ti)와, 상기 전송게이트들(T0 내지 Ti)를 통해 전달된 상기 입력 어드레스(A0,A1,...,Ai)의 각 비트와 상기 래치부(801a)의 각 출력신호(O0 내지 Oi)를 비교하여 상기 출력신호들(FREN0 내지 FRENi)를 발생하는 배타적 오아게이트들(XOR0 내지 XORi)와, 상기 래치부(801a)의 출력신호(Ox)를 반전시켜 상기 마스터신호(PMAST)를 발생하는 인버터(Ix)를 포함하여 구성된다.
상기 제어부(801c)는, 칼럼어드레스 스트로브 신호(CASB)를 반전시키는 인버터(I84)와, 로우어드레스 스트로브 체인 마스터 신호(PR)와 상기 인버터(I84)의 출력신호를 논리곱하는 낸드게이트 및 인버터(ND1,I85)와, 상기 인버터(I85)의 출력신호 및 클락신호(CLK)를 낸드게이팅하여 상기 래치부(801a)를 제어하기 위한 제어신호를 발생하는 낸드게이트(ND2)를 포함하여 구성된다.
또한 상기 리던던시 인에이블 신호 발생부(803)은, 상기 리페어 어드레스 판단부의 출력신호들(FREN0 내지 FRENi, PMAST) 및 제어신호(CT)에 응답하여 출력노드(ND2)를 방전시키는 방전부(803a)와, 상기 제어신호(CT)에 응답하여 상기 출력노드(ND2)를 프리차지시키는 프리차지부(803b)와, 칼럼어드레스 스트로브 신호(CASB) 및 클락신호(CLK)를 입력으로 하여 상기 제어신호(CT)를 발생하는 제어부(803c), 및 상기 출력노드(ND2)로부터 출력되는 신호를 버퍼링하여 상기 리던던시 인에이블 신호(RENi)를 발생하는 버퍼부(803d)를 구비한다.
상기 방전부(803a)는, 각각의 드레인에 상기 출력노드(ND2)가 접속되고 각각의 게이트에 대응되는 상기 리페어 어드레스 판단부의 출력신호들(FREN0 내지 FRENi, PMAST)가 각각 인가되는 엔모스 트랜지스터들(N02 내지 Ni2, Nx2)와, 드레인이 상기 엔모스 트랜지스터들(N02 내지 Ni2, Nx2)의 소오스들에 접속되고 게이트에 상기 제어신호(CT)가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(Na)를 포함하여 구성된다.
상기 프리차지부(803b)는, 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 제어신호(CT)가 인가되며 드레인이 상기 출력노드(ND2)에 접속되는 피모스 트래지스터(P3)와, 상기 출력노드(ND2)의 전압을 반전시키는 인버터(I87), 및 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 인버터(I87)의 출력신호가 인가되며 드레인이 상기 출력노드(ND2)에 접속되는 피모스 트랜지스터(P4)를 포함하여 구성된다.
상기 제어부(803c)는, 상기 클락신호(CLK)를 반전시키는 인버터(I88)과, 상기 인버터(I88)의 출력신호 및 상기 칼럼어드레스 스트로브 신호(CASB)를 노아링하여 상기 제어신호(CT)를 발생하는 노아게이트(NR1)을 포함하여 구성된다. 상기 버퍼부(803d)는, 직렬연결되는 짝수개의 인버터(I89,I80)를 포함하여 구성된다.
이하 도 8에 도시된 본 발명의 리던던시 퓨즈박스의 동작을 간단히 설명하면 다음과 같다.
먼저 상기 래치부(801a)의 래치(L0 내지 Li, Lx)에 리페어 어드레스가 래치되도록 상기 리페어 어드레스의 각 비트가 논리"하이"인 경우에만 해당 퓨즈들을 미리 절단한다. 예컨데 퓨즈(F01)이 절단되어 있지 않으면, 칼럼어드레스 스트로브 신호(CASB)가 논리"로우"이고 클락신호(CLK)가 논리"로우"에서 논리"하이"로 천이시에 피모스 트랜지스터(P01)이 턴온되어 래치(L0)의 출력신호(O0)는 논리"로우"가 된다. 퓨즈(F01)이 절단되어 있으면, 이전상태, 즉 논리"로우"의 클락신호(CLK)에 의해 엔모스 트랜지스터(N01)이 턴온되어 래치(L0)의 출력신호(O0)는 논리"하이"가 된다. 다음에 상기 배타적 오아게이트(XOR0)가 상기 래치(L0)의 출력신호(O0)와 상기 전송게이트(T0)를 통해 전달된 입력 어드레스 비트(A0)를 비교하여 출력신호(FREN0)를 발생한다. 이와 동일한 방법으로 나머지 퓨즈들(F11 내지 Fi1, Fx)의 절단 여부에 따라 래치(L1 내지 Li, Lx)의 출력신호(O1 내지 Oi, Ox)의 값이 결정되고, 배타적 오아게이트(XOR1 내지 XORi)가 출력신호(O1 내지 Oi)와 입력 어드레스 비트(A1 내지 Ai)를 각각 비교하여 출력신호(FREN1 내지 FRENi)를 발생한다. 또한 인버터(Ix)가 출력신호(Ox)를 반전하여 마스터신호인 출력신호(PMAST)를 발생한다.
상기 입력 어드레스(A0,A1,...,Ai)가 상기 리페어 어드레스와 동일하면, 즉 상기 입력 어드레스(A0,A1,...,Ai)가 상기 래치들(L0 내지 Li)의 출력신호들(O0 내지 Oi)와 동일하면, 상기 리페어 어드레스 판단부(801)의 출력신호(FREN0 내지 FRENi)는 모두 논리"로우"가 되고 또한 마스터신호(PMAST)도 논리"로우"가 된다. 이에 따라 상기 리던던시 인에이블신호 발생부(803)에서의 방전부(803a)의 엔모스 트랜지스터들(N02 내지 Ni2, Nx2)가 모두 턴오프되고, 이에 따라 출력노드(ND2)의 전압레벨은 방전되지 못하여 논리"하이" 상태를 유지하고 리던던시 인에이블 신호(RENi)는 논리"하이"가 된다. 따라서 리던던시 메모리셀들이 엑세스된다. 즉 불량 메모리셀 대신에 엑세스되는 리던던시 메모리셀이 사용되게 된다.
반면에 상기 입력 어드레스(A0,A1,...,Ai)가 상기 리페어 어드레스와 동일하지 않으면, 즉 상기 입력 어드레스(A0,A1,...,Ai)가 상기 래치들(L0 내지 Li)의 출력신호들(O0 내지 Oi)과 동일하지 않으면, 상기 리페어 어드레스 판단부(801)의 출력신호(FREN0 내지 FRENi)중 적어도 어느 하나가 논리"하이"가 된다. 이에 따라 상기 방전부(803a)의 엔모스 트랜지스터들(N02 내지 Ni2, Nx2)중 적어도 어느 하나가 턴온된다. 또한 이때 엔모스 트랜지스터(Na)는 제어신호(CT)에 의해 턴온되어 있으므로 출력노드(ND2)의 전압레벨은 방전되어 논리"로우"가 되고 리던던시 인에이블 신호(RENi)는 논리"로우"가 된다. 따라서 리던던시 메모리셀들이 엑세스되지 않는다.
도 9는 본 발명의 실시예에 따른 반도체장치의 어드레스 차단부를 포함하는 도면이다.
도 9을 참조하면, 어드레스 입력버퍼(903)의 입력단에 어드레스 차단부(901)이 접속된다. 상기 어드레스 차단부(901)은 상기 입력 어드레스(A0,A1,...,Ai)가 상기 리페어 어드레스와 동일한 경우에 상기 입력 어드레스(A0,A1,...,Ai)가 상기 어드레스 입력버퍼(903)으로 전달되는 것을 차단하기 위한 것이다.
상기 어드레스 차단부(901)은, 상기 리던던시 인에이블 신호(REN0 내지 RENi)에 응답하여 상기 입력 어드레스(A0,A1,...,Ai)의 각 비트를 상기 어드레스 입력버퍼(903)의 각 버퍼(B0 내지 Bi)로 전달하는 전송게이트들(T09 내지 Ti9)를 포함한다. 따라서 상기 입력 어드레스(A0,A1,...,Ai)가 상기 리페어 어드레스와 동일할 때, 즉 상기 리던던시 인에이블 신호(REN0 내지 RENi)가 논리"하이"로 엑티브될 때 상기 입력 어드레스(A0,A1,...,Ai)가 상기 어드레스 입력버퍼(903)으로 전달되는 것이 차단된다. 이에 따라 상기 어드레스 입력버퍼 및 그 뒷단의 동작이 잠시 중단됨으로써 반도체장치의 전류소모가 감소된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
결론적으로 상술한 본 발명에 따른 칼럼 리던던시 스킴을 갖는 반도체 메모리장치에서는, 하나의 칼럼 리던던시 퓨즈박스가 두 개의 메모리블락에 공유되므로 칼럼 리던던시 퓨즈박스의 개수가 종래기술에 비해 반으로 줄어들게 되고 이에 따라 칩 면적이 감소되는 장점이 있다. 또한 상술한 본 발명에 따른 리던던시 퓨즈박스에서는, 사용되는 퓨즈의 개수가 종래기술에 비해 1/2로 줄어듬으로써 칩 면적이 줄어들고 또한 전류소모가 감소되는 장점이 있다. 또한 본 발명에 따른 어드레스 차단부를 포함하는 반도체장치에서는, 입력 어드레스가 리페어 어드레스와 동일할 때 상기 입력 어드레스가 어드레스 입력버퍼로 전달되는 것이 차단되고, 이에 따라 상기 어드레스 입력버퍼 및 그 뒷단의 동작이 잠시 중단됨으로써 전류소모가 감소되는 장점이 있다.

Claims (31)

  1. 정상 메모리셀들과 리던던트 메모리셀들을 포함하는 복수개의 메모리블락들;
    상기 메모리블락들중 대응되는 메모리블락에 각각 연결되고, 각각 퓨즈를 포함하고 퓨즈의 절단여부에 따라 상기 대응되는 메모리블락의 칼럼선택라인을 구동하는 복수개의 정상 칼럼선택라인 드라이버들;
    상기 메모리블락들중 대응되는 메모리블락에 각각 연결되고, 각각 퓨즈를 포함하고 퓨즈의 절단여부에 따라 상기 대응되는 메모리블락의 리던던트 칼럼선택라인을 구동하는 복수개의 리던던트 칼럼선택라인 드라이버들; 및
    상기 리던던트 칼럼선택라인 드라이버들에 공유되어 연결되고, 퓨즈들을 포함하고 퓨즈들의 선택적인 절단에 의해 리페어 칼럼 어드레스가 미리 저장되며, 입력되는 칼럼 어드레스가 상기 리페어 칼럼 어드레스와 일치할 때 상기 리던던트 칼럼선택라인 드라이버들을 엑티브시키는 칼럼 리던던시 퓨즈박스를 구비하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 리던던트 칼럼 선택라인 드라이버들이 퓨즈를 포함하지 않는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 리페어 칼럼 어드레스는 상기 정상 메모리셀들중 결함이 있는 메모리셀에 대한 칼럼 어드레스인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 정상 칼럼선택라인 드라이버들은, 소오스에 전원공급전압이 인가되고 게이트에 디코드된 칼럼어드레스 펄스가 인가되는 제1피모스 트랜지스터와, 소오스에 상기 제1피모스 트랜지스터의 드레인이 접속되고 게이트에 칼럼선택라인 디스에이블 신호가 인가되는 제2피모스 트랜지스터와, 드레인에 상기 제2피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 디코드된 칼럼어드레스 펄스가 인가되는 엔모스 트랜지스터와, 일단이 상기 엔모스 트랜지스터의 소오스에 접속되고 타단이 접지전압에 접속되는 퓨즈와, 상기 공통접속된 제2피모스 트랜지스터 및 엔모스 트랜지스터의 드레인들로부터 출력되는 신호를 래치하여 상기 칼럼선택라인으로 전달하는 래치를 구비하는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 리던던트 칼럼선택라인 드라이버들은, 소오스에 전원공급전압이 인가되고 게이트에 상기 퓨즈박스의 출력인 리던던시 인에이블 신호가 인가되는 제1피모스 트랜지스터와, 소오스에 상기 제1피모스 트랜지스터의 드레인이 접속되고 게이트에 칼럼선택라인 디스에이블 신호가 인가되는 제2피모스 트랜지스터와, 드레인에 상기 제2피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 리던던시 인에이블 신호가 인가되는 엔모스 트랜지스터와, 일단이 상기 엔모스 트랜지스터의 소오스에 접속되고 타단이 접지전압에 접속되는 퓨즈와, 상기 공통접속된 제2피모스 트랜지스터 및 엔모스 트랜지스터의 드레인들로부터 출력되는 신호를 래치하여 상기 리던던트 칼럼선택라인으로 전달하는 래치를 구비하는 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서, 상기 정상 칼럼선택라인 드라이버들은, 소오스에 전원공급전압이 인가되고 게이트에 디코드된 칼럼어드레스 펄스가 인가되는 제1피모스 트랜지스터와, 소오스에 상기 제1피모스 트랜지스터의 드레인이 접속되고 게이트에 칼럼선택라인 디스에이블 신호가 인가되는 제2피모스 트랜지스터와, 드레인에 상기 제2피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 디코드된 칼럼어드레스 펄스가 인가되는 엔모스 트랜지스터와, 일단이 상기 엔모스 트랜지스터의 소오스에 접속되고 타단이 접지전압에 접속되는 퓨즈와, 상기 공통접속된 제2피모스 트랜지스터 및 엔모스 트랜지스터의 드레인들로부터 출력되는 신호를 래치하여 상기 칼럼선택라인으로 전달하는 래치를 구비하는 것을 특징으로 하는 반도체장치.
  7. 제2항에 있어서, 상기 리던던트 칼럼선택라인 드라이버들은, 소오스에 전원공급전압이 인가되고 게이트에 상기 퓨즈박스의 출력인 리던던시 인에이블 신호가 인가되는 제1피모스 트랜지스터와, 소오스에 상기 제1피모스 트랜지스터의 드레인이 접속되고 게이트에 칼럼선택라인 디스에이블 신호가 인가되는 제2피모스 트랜지스터와, 드레인에 상기 제2피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 리던던시 인에이블 신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터와, 상기 공통접속된 제2피모스 트랜지스터 및 엔모스 트랜지스터의 드레인들로부터 출력되는 신호를 래치하여 상기 리던던트 칼럼선택라인으로 전달하는 래치를 구비하는 것을 특징으로 하는 반도체장치.
  8. 리페어 어드레스를 미리 래치하고, 입력 어드레스와 상기 래치된 리페어 어드레스를 비교하여 상기 입력 어드레스가 상기 리페어 어드레스와 동일한 지를 판단하는 리페어 어드레스 판단부; 및 상기 리페어 어드레스 판단부에 연결되고, 상기 리페어 어드레스 판단부의 출력신호들에 응답하여 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호 발생부를 구비하고,
    상기 리페어 어드레스 판단부는, 상기 리페어 어드레스를 래치시키는 래치부; 상기 래치부의 출력신호와 상기 입력 어드레스를 비교하여 상기 리페어 어드레스 판단부의 출력신호들을 발생하는 비교부; 및 상기 래치부를 제어하는 제1제어부를 구비하며,
    상기 리던던시 인에이블 신호 발생부는, 상기 리페어 어드레스 판단부의 출력신호에 응답하여 출력노드를 방전시키는 방전부; 상기 출력노드를 프리차지시키는 프리차지부; 상기 방전부 및 상기 프리차지부를 제어하는 제2제어부; 및 상기 출력노드로부터 출력되는 신호를 버퍼링하여 상기 리던던시 인에이블 신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  9. 제8항에 있어서, 상기 리페어 어드레스는 메모리셀들중 결함이 있는 메모리셀에 대한 어드레스인 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  10. 제8항에 있어서, 상기 입력 어드레스와 상기 리페어 어드레스가 동일할 때 상기 리던던시 인에이블 신호가 엑티브되는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  11. 제8항에 있어서, 상기 래치부는, 전원공급전압에 일단이 접속되는 퓨즈와, 소오스에 상기 퓨즈의 타단이 접속되고 게이트에 상기 제어부의 출력신호가 인가되는 피모스 트랜지스터와, 드레인에 상기 피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 제어부의 출력신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터와, 공통접속된 상기 피모스 및 엔모스 트랜지스터의 드레인들로부터 출력되는 신호를 래치하여 상기 래치부의 출력신호로서 출력하는 래치를 구비하는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  12. 제8항에 있어서, 상기 비교부는, 클락신호에 응답하여 상기 입력 어드레스를 전달하는 전송게이트와, 상기 전송게이트를 통해 전달된 상기 입력 어드레스와 상기 래치부의 출력신호를 비교하여 상기 리페어 어드레스 판단부의 출력신호를 발생하는 배타적 오아게이트를 구비하는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  13. 제8항에 있어서, 상기 제1제어부는, 칼럼어드레스 스트로브 신호를 반전시키는 인버터와, 로우어드레스 스트로브 체인 마스터 신호 및 상기 인버터의 출력신호를 앤드게이팅하는 앤드게이트와, 상기 앤드게이트의 출력신호 및 클락신호를 낸드게이팅하여 상기 래치부를 제어하기 위한 제어신호를 발생하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  14. 제8항에 있어서, 상기 방전부는, 각각의 드레인에 상기 출력노드가 접속되고 각각의 게이트에 대응되는 상기 리페어 어드레스 판단부의 출력신호가 인가되는 복수개의 엔모스 트랜지스터들과, 드레인이 상기 엔모스 트랜지스터들의 소오스들에 접속되고 게이트에 상기 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  15. 제8항에 있어서, 상기 프리차지부는, 소오스에 전원공급전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인이 상기 출력노드에 접속되는 제1피모스 트랜지스터와, 상기 출력노드의 전압을 반전시키는 인버터, 및 소오스에 전원공급전압이 인가되고 게이트에 상기 인버터의 출력신호가 인가되며 드레인이 상기 출력노드에 접속되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  16. 제8항에 있어서, 상기 제2제어부는, 클락신호를 반전시키는 인버터와, 상기 인버터의 출력신호 및 칼럼어드레스 스트로브 신호를 노아링하여 상기 방전부와 상기 프리차지부를 제어하는 제어신호를 발생하는 노아게이트를 구비하는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  17. 제8항에 있어서, 상기 버퍼부는, 직렬연결되는 짝수개의 인버터를 구비하는 것을 특징으로 하는 반도체장치의 리던던시 퓨즈박스.
  18. 리던던시 리페어 구조를 포함하는 반도체장치에 있어서,
    리페어 어드레스를 미리 래치하고, 입력 어드레스와 상기 래치된 리페어 어드레스를 비교하여 상기 입력 어드레스가 리페어 어드레스와 동일한 지를 판단하는 리페어 어드레스 판단부;
    상기 리페어 어드레스 판단부에 연결되고, 상기 리페어 어드레스 판단부의 출력신호에 응답하여 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호발생부;
    상기 입력 어드레스를 버퍼링하여 칩 내부로 전달하는 어드레스 입력버퍼; 및
    상기 리던던시 인에이블 신호 발생부 및 상기 어드레스 입력버퍼 사이에 연결되고, 상기 입력 어드레스가 상기 리페어 어드레스와 동일할 경우에 상기 입력 어드레스가 어드레스 입력버퍼로 전달되는 것을 차단하는 어드레스 차단부를 구비하는 것을 특징으로 하는 반도체장치.
  19. 제18항에 있어서, 상기 리페어 어드레스는 메모리셀들중 결함이 있는 메모리셀에 대한 어드레스인 것을 특징으로 하는 반도체장치.
  20. 제18항에 있어서, 상기 입력 어드레스와 상기 리페어 어드레스가 동일할 때 상기 리던던시 인에이블 신호가 엑티브되는 것을 특징으로 하는 반도체장치.
  21. 제18항에 있어서, 상기 리페어 어드레스 판단부는, 상기 리페어 어드레스를 래치시키는 래치부와, 상기 래치부의 출력신호와 상기 입력 어드레스를 비교하여 상기 리페어 어드레스 판단부의 출력신호들을 발생하는 비교부, 및 상기 래치부를 제어하는 제어부를 구비하는 것을 특징으로 하는 반도체장치.
  22. 제21항에 있어서, 상기 래치부는, 전원공급전압에 일단이 접속되는 퓨즈와,소오스에 상기 퓨즈의 타단이 접속되고 게이트에 상기 제어부의 출력신호가 인가되는 피모스 트랜지스터와, 드레인에 상기 피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 제어부의 출력신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터와, 공통접속된 상기 피모스 및 엔모스 트랜지스터의 드레인들로부터 출력되는 신호를 래치하여 상기 래치부의 출력신호로서 출력하는 래치를 구비하는 것을 특징으로 하는 반도체장치.
  23. 제21항에 있어서, 상기 비교부는, 클락신호에 응답하여 상기 입력 어드레스를 전달하는 전송게이트와, 상기 전송게이트를 통해 전달된 상기 입력 어드레스와 상기 래치부의 출력신호를 비교하여 상기 리페어 어드레스 판단부의 출력신호를 발생하는 배타적 오아게이트를 구비하는 것을 특징으로 하는 반도체장치.
  24. 제21항에 있어서, 상기 제어부는, 칼럼어드레스 스트로브 신호를 반전시키는 인버터와, 로우어드레스 스트로브 체인 마스터 신호 및 상기 인버터의 출력신호를 앤드게이팅하는 앤드게이트와, 상기 앤드게이트의 출력신호 및 클락신호를 낸드게이팅하여 상기 래치부를 제어하기 위한 제어신호를 발생하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체장치.
  25. 제18항에 있어서, 상기 리던던시 인에이블 신호 발생부는, 상기 리페어 어드레스 판단부의 출력신호 및 제어신호에 응답하여 출력노드를 방전시키는 방전부와,상기 제어신호에 응답하여 상기 출력노드를 프리차지시키는 프리차지부와, 칼럼어드레스 스트로브 신호 및 클락신호를 입력으로 하여 상기 제어신호를 발생하는 제어부, 및 상기 출력노드로부터 출력되는 신호를 버퍼링하여 상기 리던던시 인에이블 신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 반도체장치.
  26. 제25항에 있어서, 상기 방전부는, 각각의 드레인에 상기 출력노드가 접속되고 각각의 게이트에 대응되는 상기 리페어 어드레스 판단부의 출력신호가 인가되는 복수개의 엔모스 트랜지스터들과, 드레인이 상기 엔모스 트랜지스터들의 소오스들에 접속되고 게이트에 상기 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치.
  27. 제25항에 있어서, 상기 프리차지부는, 소오스에 전원공급전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인이 상기 출력노드에 접속되는 제1피모스 트랜지스터와, 상기 출력노드의 전압을 반전시키는 인버터, 및 소오스에 전원공급전압이 인가되고 게이트에 상기 인버터의 출력신호가 인가되며 드레인이 상기 출력노드에 접속되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치.
  28. 제25항에 있어서, 상기 제어부는, 상기 클락신호를 반전시키는 인버터와, 상기 인버터의 출력신호 및 상기 칼럼어드레스 스트로브 신호를 노아링하여 상기 제어신호를 발생하는 노아게이트를 구비하는 것을 특징으로 하는 반도체장치.
  29. 제25항에 있어서, 상기 버퍼부는, 직렬연결되는 짝수개의 인버터를 구비하는 것을 특징으로 하는 반도체장치.
  30. 제18항에 있어서, 상기 어드레스 차단부는, 상기 리던던시 인에이블 신호에 응답하여 상기 입력 어드레스를 상기 어드레스 입력버퍼로 전달하는 전송게이트를 구비하는 것을 특징으로 하는 반도체장치.
  31. 제30항에 있어서, 상기 어드레스 차단부는 상기 리던던시 인에이블 신호가 엑티브될 때 상기 입력 어드레스가 상기 어드레스 입력버퍼로 전달되는 것을 차단하는 것을 특징으로 하는 반도체장치.
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