JPH1166880A - 冗長救済判定回路 - Google Patents
冗長救済判定回路Info
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- JPH1166880A JPH1166880A JP9221375A JP22137597A JPH1166880A JP H1166880 A JPH1166880 A JP H1166880A JP 9221375 A JP9221375 A JP 9221375A JP 22137597 A JP22137597 A JP 22137597A JP H1166880 A JPH1166880 A JP H1166880A
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Abstract
(57)【要約】
【課題】 ヒューズ素子の溶断状況やプロセスのばらつ
き等による動作不良の発生をなくし、少ないヒューズ素
子の溶断により冗長救済を実現し、冗長救済を必要とし
ない場合にヒューズ素子の溶断なしに消費電力の低減の
図れる冗長救済判定回路を実現する。 【解決手段】 ヒューズ素子を用いずにトランジスタを
用いて構成され冗長アドレスとメモリアドレスとの一致
・不一致を判定する冗長判定部１と、冗長アドレスおよ
びその反転信号を発生する１ビット構成について１個の
ヒューズ素子ＲＦ１を用いた冗長アドレス発生部２と、
１個のヒューズ素子ＥＮＲＦ１を用い欠陥メモリセルが
存在するか否かを示す冗長採用判定信号ＲＥＮを出力す
る冗長採用判定部３と、ヒューズ素子ＥＮＲＦ１の溶断
がなく冗長採用判定信号ＲＥＮが欠陥メモリセルが存在
しないことを示す場合に冗長救済判定ラインＮ２を接地
電位に固定する冗長不採用手段４とを設けている。
き等による動作不良の発生をなくし、少ないヒューズ素
子の溶断により冗長救済を実現し、冗長救済を必要とし
ない場合にヒューズ素子の溶断なしに消費電力の低減の
図れる冗長救済判定回路を実現する。 【解決手段】 ヒューズ素子を用いずにトランジスタを
用いて構成され冗長アドレスとメモリアドレスとの一致
・不一致を判定する冗長判定部１と、冗長アドレスおよ
びその反転信号を発生する１ビット構成について１個の
ヒューズ素子ＲＦ１を用いた冗長アドレス発生部２と、
１個のヒューズ素子ＥＮＲＦ１を用い欠陥メモリセルが
存在するか否かを示す冗長採用判定信号ＲＥＮを出力す
る冗長採用判定部３と、ヒューズ素子ＥＮＲＦ１の溶断
がなく冗長採用判定信号ＲＥＮが欠陥メモリセルが存在
しないことを示す場合に冗長救済判定ラインＮ２を接地
電位に固定する冗長不採用手段４とを設けている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
おいて使用される冗長救済判定回路に関するものであ
る。
おいて使用される冗長救済判定回路に関するものであ
る。
【０００２】
【従来の技術】半導体記憶装置の高集積化と大容量化が
進むにつれ、製造工程におけるパーティクル等に起因す
るパターニング不良やメモリセルの欠陥を、予めメモリ
内に準備していた予備のメモリセルに置き換える冗長救
済技術が、非常に重要になっている。半導体記憶装置の
冗長救済は、行列状に配置された多数の通常メモリセル
と、この多数の通常メモリセル中に欠陥メモリセルが存
在することを想定し、欠陥メモリセルの属する行または
列単位を置換するために多数の通常メモリセルと隣接し
て行または列方向に配置された多数の予備メモリセルか
らなる予備行または予備列とを備えたメモリについて、
外部から入力されるメモリアドレスと欠陥メモリセルに
対応した冗長アドレスとの一致を冗長救済判定回路でも
って比較判定し、判定結果が一致した場合、そのアドレ
スの行または列を同一チップ上に設けられた予備行また
は予備列に置き換えることによって行われる。大容量化
に伴い、冗長救済の使用頻度も急激に増えるにつれ、冗
長救済判定回路での消費電力の増加、およびヒューズ素
子の溶断のための冗長救済工程時間の増加等が問題とな
ってきている。
進むにつれ、製造工程におけるパーティクル等に起因す
るパターニング不良やメモリセルの欠陥を、予めメモリ
内に準備していた予備のメモリセルに置き換える冗長救
済技術が、非常に重要になっている。半導体記憶装置の
冗長救済は、行列状に配置された多数の通常メモリセル
と、この多数の通常メモリセル中に欠陥メモリセルが存
在することを想定し、欠陥メモリセルの属する行または
列単位を置換するために多数の通常メモリセルと隣接し
て行または列方向に配置された多数の予備メモリセルか
らなる予備行または予備列とを備えたメモリについて、
外部から入力されるメモリアドレスと欠陥メモリセルに
対応した冗長アドレスとの一致を冗長救済判定回路でも
って比較判定し、判定結果が一致した場合、そのアドレ
スの行または列を同一チップ上に設けられた予備行また
は予備列に置き換えることによって行われる。大容量化
に伴い、冗長救済の使用頻度も急激に増えるにつれ、冗
長救済判定回路での消費電力の増加、およびヒューズ素
子の溶断のための冗長救済工程時間の増加等が問題とな
ってきている。
【０００３】以下、従来の冗長救済判定回路について図
４を参照しながら説明する。図４は従来の冗長救済判定
回路の回路図である（特開平５−３０７８９８号公報参
照）。図４において、Ｑ１１，Ｑ１２〜Ｑｎ１，Ｑｎ２
はＮＭＯＳトランジスタ、Ｑ１，Ｑ２はＰＭＯＳトラン
ジスタ、ＩＮＶ１，ＩＮＶ２はインバータ回路、Ｆ１
１，Ｆ１２〜Ｆｎ１，Ｆｎ２はヒューズ素子、Ｎ１は冗
長救済判定ラインであり、ＰＲはプリチャージ信号、Ｒ
ＥＤは冗長判定信号、Ａ１〜Ａｎはメモリアドレス、Ａ
１Ｂ〜ＡｎＢはメモリアドレスの反転信号を示す。
４を参照しながら説明する。図４は従来の冗長救済判定
回路の回路図である（特開平５−３０７８９８号公報参
照）。図４において、Ｑ１１，Ｑ１２〜Ｑｎ１，Ｑｎ２
はＮＭＯＳトランジスタ、Ｑ１，Ｑ２はＰＭＯＳトラン
ジスタ、ＩＮＶ１，ＩＮＶ２はインバータ回路、Ｆ１
１，Ｆ１２〜Ｆｎ１，Ｆｎ２はヒューズ素子、Ｎ１は冗
長救済判定ラインであり、ＰＲはプリチャージ信号、Ｒ
ＥＤは冗長判定信号、Ａ１〜Ａｎはメモリアドレス、Ａ
１Ｂ〜ＡｎＢはメモリアドレスの反転信号を示す。
【０００４】この従来の冗長救済判定回路は、判定ライ
ンＮ１を“Ｈ”（ハイ）レベルにプリチャージするため
のトランジスタＱ１およびヒューズ素子Ｆ１と、冗長ア
ドレスをプログラムするためのヒューズ素子Ｆ１１〜Ｆ
ｎ２と、メモリアドレスとの一致検出を行うためのトラ
ンジスタＱ１１〜Ｑｎ２と、冗長判定結果を記憶するた
めのトランジスタＱ２およびインバータ回路ＩＮＶ１，
ＩＮＶ２とから構成されている。ここで、ｎビットの冗
長救済アドレスをプログラムするために、２×ｎ本のヒ
ューズ素子Ｆ１１〜Ｆｎ２があり、この２×ｎ本のヒュ
ーズ素子Ｆ１１〜Ｆｎ２のうち、ｎ本のヒューズ素子を
溶断することによって、冗長アドレスをプログラミング
していた。
ンＮ１を“Ｈ”（ハイ）レベルにプリチャージするため
のトランジスタＱ１およびヒューズ素子Ｆ１と、冗長ア
ドレスをプログラムするためのヒューズ素子Ｆ１１〜Ｆ
ｎ２と、メモリアドレスとの一致検出を行うためのトラ
ンジスタＱ１１〜Ｑｎ２と、冗長判定結果を記憶するた
めのトランジスタＱ２およびインバータ回路ＩＮＶ１，
ＩＮＶ２とから構成されている。ここで、ｎビットの冗
長救済アドレスをプログラムするために、２×ｎ本のヒ
ューズ素子Ｆ１１〜Ｆｎ２があり、この２×ｎ本のヒュ
ーズ素子Ｆ１１〜Ｆｎ２のうち、ｎ本のヒューズ素子を
溶断することによって、冗長アドレスをプログラミング
していた。
【０００５】以下、このように構成された従来の冗長救
済判定回路の動作を説明する。まず、メモリアドレスお
よびその反転信号Ａ１，Ａ１Ｂ〜Ａｎ，ＡｎＢが“Ｌ”
（ロー）レベルの状態において、プリチャージ信号ＰＲ
を“Ｌ”レベルにすると、トランジスタＱ１が導通しヒ
ューズ素子Ｆ１を介して、判定ラインＮ１が“Ｈ”レベ
ルとなり、インバータ回路ＩＮＶ１の出力が“Ｌ”レベ
ルとなり、トランジスタＱ２が導通し、判定ラインＮ１
は“Ｈ”レベルを保つ。その後、メモリアドレスがイネ
ーブルになるとトランジスタＱ１１〜Ｑｎ２のいずれか
が導通状態となる。この時、トランジスタＱ１１〜Ｑｎ
２に直列に接続されたヒューズ素子Ｆ１１〜Ｆｎ２が冗
長アドレスのプログラミングのために溶断されていれ
ば、判定ラインＮ１の電荷が引き抜かれず、判定ライン
Ｎ１は“Ｈ”レベルを保持し、冗長アドレスとメモリア
ドレスが一致したことを判定し、冗長メモリと置き換え
る。一方、溶断されていなければ判定ラインＮ１の電荷
が引き抜かれるため、判定ラインＮ１は“Ｌ”レベルと
なり、冗長アドレスとメモリアドレスが不一致であるこ
とを判定し、冗長メモリとの置き換えは行わない。この
時、ヒューズ素子の溶断状況やプロセスのばらつき等に
よっては、高速動作時に十分に判定ラインＮ１の電荷が
引き抜けず冗長判定を誤ってしまい、動作不良を起こす
可能性がある。なお、判定ラインＮ１のレベルは、イン
バータ回路ＩＮＶ１，ＩＮＶ２により２回反転され、冗
長判定信号ＲＥＤとして出力される。
済判定回路の動作を説明する。まず、メモリアドレスお
よびその反転信号Ａ１，Ａ１Ｂ〜Ａｎ，ＡｎＢが“Ｌ”
（ロー）レベルの状態において、プリチャージ信号ＰＲ
を“Ｌ”レベルにすると、トランジスタＱ１が導通しヒ
ューズ素子Ｆ１を介して、判定ラインＮ１が“Ｈ”レベ
ルとなり、インバータ回路ＩＮＶ１の出力が“Ｌ”レベ
ルとなり、トランジスタＱ２が導通し、判定ラインＮ１
は“Ｈ”レベルを保つ。その後、メモリアドレスがイネ
ーブルになるとトランジスタＱ１１〜Ｑｎ２のいずれか
が導通状態となる。この時、トランジスタＱ１１〜Ｑｎ
２に直列に接続されたヒューズ素子Ｆ１１〜Ｆｎ２が冗
長アドレスのプログラミングのために溶断されていれ
ば、判定ラインＮ１の電荷が引き抜かれず、判定ライン
Ｎ１は“Ｈ”レベルを保持し、冗長アドレスとメモリア
ドレスが一致したことを判定し、冗長メモリと置き換え
る。一方、溶断されていなければ判定ラインＮ１の電荷
が引き抜かれるため、判定ラインＮ１は“Ｌ”レベルと
なり、冗長アドレスとメモリアドレスが不一致であるこ
とを判定し、冗長メモリとの置き換えは行わない。この
時、ヒューズ素子の溶断状況やプロセスのばらつき等に
よっては、高速動作時に十分に判定ラインＮ１の電荷が
引き抜けず冗長判定を誤ってしまい、動作不良を起こす
可能性がある。なお、判定ラインＮ１のレベルは、イン
バータ回路ＩＮＶ１，ＩＮＶ２により２回反転され、冗
長判定信号ＲＥＤとして出力される。
【０００６】一方、メモリセルの不良が無い完全良品の
場合には、冗長救済は必要としないので、ヒューズ素子
Ｆ１を溶断することにより判定ラインＮ１への電荷供給
を遮断し、冗長救済判定回路での消費電力の低減を図っ
ている。
場合には、冗長救済は必要としないので、ヒューズ素子
Ｆ１を溶断することにより判定ラインＮ１への電荷供給
を遮断し、冗長救済判定回路での消費電力の低減を図っ
ている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ｎビットの冗長アドレスをプログラミン
グするためには２×ｎ本のヒューズ素子Ｆ１１〜Ｆｎ２
が必要となり、更にこの２×ｎ本中、ｎ本のヒューズ素
子の溶断を必要としていた。そのため、メモリの大容量
化が進むに連れて冗長救済判定回路の使用数が増える
中、このヒューズ素子のレーザーカッター等による溶断
工程が製造工程内に占める割合は、大きくなってきてお
り、時間削減が必要とされてきている。
来の構成では、ｎビットの冗長アドレスをプログラミン
グするためには２×ｎ本のヒューズ素子Ｆ１１〜Ｆｎ２
が必要となり、更にこの２×ｎ本中、ｎ本のヒューズ素
子の溶断を必要としていた。そのため、メモリの大容量
化が進むに連れて冗長救済判定回路の使用数が増える
中、このヒューズ素子のレーザーカッター等による溶断
工程が製造工程内に占める割合は、大きくなってきてお
り、時間削減が必要とされてきている。
【０００８】また、近年のメモリ動作周波数の高速化に
伴い、冗長救済判定回路の高速化が要求されてきてお
り、従来の構成では、判定ラインＮ１を一旦“Ｈ”レベ
ルにプリチャージした後、冗長アドレスと一致しない場
合は、ヒューズ素子Ｆ１１〜Ｆｎ２及びトランジスタＱ
１１〜Ｑｎ２を介して電荷を引き抜くため、ヒューズ素
子Ｆ１１〜Ｆｎ２の溶断状況やプロセスのばらつき等に
より、高速動作不良が発生しやすい。
伴い、冗長救済判定回路の高速化が要求されてきてお
り、従来の構成では、判定ラインＮ１を一旦“Ｈ”レベ
ルにプリチャージした後、冗長アドレスと一致しない場
合は、ヒューズ素子Ｆ１１〜Ｆｎ２及びトランジスタＱ
１１〜Ｑｎ２を介して電荷を引き抜くため、ヒューズ素
子Ｆ１１〜Ｆｎ２の溶断状況やプロセスのばらつき等に
より、高速動作不良が発生しやすい。
【０００９】また、完全良品など冗長救済を必要としな
い場合でも、ヒューズ素子Ｆ１の溶断により電源供給の
遮断を行うことで、冗長救済判定回路での消費電力の低
減を図っていたため、レーザーカッター等によるヒュー
ズ素子の溶断工程を必要としていた。本発明の目的は、
ヒューズ素子の溶断状況やプロセスのばらつき等による
動作不良が発生しない冗長救済判定回路を提供すること
である。
い場合でも、ヒューズ素子Ｆ１の溶断により電源供給の
遮断を行うことで、冗長救済判定回路での消費電力の低
減を図っていたため、レーザーカッター等によるヒュー
ズ素子の溶断工程を必要としていた。本発明の目的は、
ヒューズ素子の溶断状況やプロセスのばらつき等による
動作不良が発生しない冗長救済判定回路を提供すること
である。
【００１０】さらに、本発明の目的は、少ないヒューズ
素子の溶断により、冗長救済を実現することのできる冗
長救済判定回路を提供することである。さらに、本発明
の目的は、冗長救済を必要としない場合にヒューズ素子
の溶断なしに消費電力の低減を実現することができる冗
長救済判定回路を提供することである。
素子の溶断により、冗長救済を実現することのできる冗
長救済判定回路を提供することである。さらに、本発明
の目的は、冗長救済を必要としない場合にヒューズ素子
の溶断なしに消費電力の低減を実現することができる冗
長救済判定回路を提供することである。
【００１１】
【課題を解決するための手段】請求項１記載の冗長救済
判定回路は、プリチャージ信号に応答して電源電位に引
き上げられる冗長救済判定ラインを設け、この冗長救済
判定ラインとグラウンド間に、冗長アドレスの反転信号
の各ビットに対応して設けられその各ビットの信号によ
りオンオフする第１のトランジスタと、メモリアドレス
の各ビットに対応して設けられその各ビットの信号によ
りオンオフする第２のトランジスタとを直列接続すると
ともに、冗長アドレスの各ビットに対応して設けられそ
の各ビットの信号によりオンオフする第３のトランジス
タと、メモリアドレスの反転信号の各ビットに対応して
設けられその各ビットの信号によりオンオフする第４の
トランジスタとを直列接続し、冗長アドレスとメモリア
ドレスとの対応するビットの信号が一致するときには第
１または第２のトランジスタと第３または第４のトラン
ジスタとをオフし、冗長アドレスとメモリアドレスとの
対応するビットの信号が一致しないときには第１と第２
のトランジスタまたは第３と第４のトランジスタをオン
し、冗長救済判定ラインの信号を冗長判定信号として出
力するようにした冗長判定部と、冗長アドレスおよびそ
の反転信号を発生し冗長判定部へ供給する冗長アドレス
発生部と、多数の通常メモリセル中に欠陥メモリセルが
存在するか否かを示す冗長採用判定信号を出力する冗長
採用判定部と、冗長採用判定部の出力する冗長採用判定
信号が欠陥メモリセルが存在しないことを示す場合にプ
リチャージ信号に関わらず冗長判定部の冗長救済判定ラ
インを電源に接続不可能にするとともに冗長救済判定ラ
インをグラウンドに接続する冗長不採用手段とを設けた
ことを特徴とする。
判定回路は、プリチャージ信号に応答して電源電位に引
き上げられる冗長救済判定ラインを設け、この冗長救済
判定ラインとグラウンド間に、冗長アドレスの反転信号
の各ビットに対応して設けられその各ビットの信号によ
りオンオフする第１のトランジスタと、メモリアドレス
の各ビットに対応して設けられその各ビットの信号によ
りオンオフする第２のトランジスタとを直列接続すると
ともに、冗長アドレスの各ビットに対応して設けられそ
の各ビットの信号によりオンオフする第３のトランジス
タと、メモリアドレスの反転信号の各ビットに対応して
設けられその各ビットの信号によりオンオフする第４の
トランジスタとを直列接続し、冗長アドレスとメモリア
ドレスとの対応するビットの信号が一致するときには第
１または第２のトランジスタと第３または第４のトラン
ジスタとをオフし、冗長アドレスとメモリアドレスとの
対応するビットの信号が一致しないときには第１と第２
のトランジスタまたは第３と第４のトランジスタをオン
し、冗長救済判定ラインの信号を冗長判定信号として出
力するようにした冗長判定部と、冗長アドレスおよびそ
の反転信号を発生し冗長判定部へ供給する冗長アドレス
発生部と、多数の通常メモリセル中に欠陥メモリセルが
存在するか否かを示す冗長採用判定信号を出力する冗長
採用判定部と、冗長採用判定部の出力する冗長採用判定
信号が欠陥メモリセルが存在しないことを示す場合にプ
リチャージ信号に関わらず冗長判定部の冗長救済判定ラ
インを電源に接続不可能にするとともに冗長救済判定ラ
インをグラウンドに接続する冗長不採用手段とを設けた
ことを特徴とする。
【００１２】この構成によれば、冗長判定部において、
メモリアドレスと冗長アドレスとの一致の判定を、ヒュ
ーズ素子を用いずに、第１〜第４のトランジスタのオン
オフにより行っているため、従来のようなヒューズ素子
の溶断のばらつきに伴う高抵抗化やプロセスばらつきに
伴う動作不良をなくすことができる。なお、冗長採用判
定部および冗長不採用手段により、冗長救済を行わない
場合に冗長判定部の消費電力を低減することができる。
メモリアドレスと冗長アドレスとの一致の判定を、ヒュ
ーズ素子を用いずに、第１〜第４のトランジスタのオン
オフにより行っているため、従来のようなヒューズ素子
の溶断のばらつきに伴う高抵抗化やプロセスばらつきに
伴う動作不良をなくすことができる。なお、冗長採用判
定部および冗長不採用手段により、冗長救済を行わない
場合に冗長判定部の消費電力を低減することができる。
【００１３】請求項２記載の冗長救済判定回路は、請求
項１記載の冗長救済判定回路において、冗長アドレス発
生部は、発生する冗長アドレスのビット数に対応した個
数の冗長アドレスプログラム回路からなり、この各冗長
アドレスプログラム回路は、２つのインバータ回路で構
成したラッチ回路を設け、このラッチ回路の一方の出力
とグラウンド間に第１のスイッチング素子を接続し、ラ
ッチ回路の他方の出力とグラウンド間に第１のスイッチ
ング素子とは逆にオンオフする第２のスイッチング素子
とヒューズ素子とを直列に接続し、冗長アドレスの各ビ
ットの信号に応じてヒューズ素子を溶断しておき、電源
投入時に第１および第２のスイッチング素子のオンオフ
を行い、ラッチ回路の２つの出力を冗長アドレスの１ビ
ットと冗長アドレスの反転信号の１ビットとするように
したことを特徴とする。
項１記載の冗長救済判定回路において、冗長アドレス発
生部は、発生する冗長アドレスのビット数に対応した個
数の冗長アドレスプログラム回路からなり、この各冗長
アドレスプログラム回路は、２つのインバータ回路で構
成したラッチ回路を設け、このラッチ回路の一方の出力
とグラウンド間に第１のスイッチング素子を接続し、ラ
ッチ回路の他方の出力とグラウンド間に第１のスイッチ
ング素子とは逆にオンオフする第２のスイッチング素子
とヒューズ素子とを直列に接続し、冗長アドレスの各ビ
ットの信号に応じてヒューズ素子を溶断しておき、電源
投入時に第１および第２のスイッチング素子のオンオフ
を行い、ラッチ回路の２つの出力を冗長アドレスの１ビ
ットと冗長アドレスの反転信号の１ビットとするように
したことを特徴とする。
【００１４】このように、メモリ動作周波数に依存しな
い冗長アドレス発生部においてヒューズ素子を使った冗
長救済プログラミングを使用し、しかもヒューズ素子の
個数は冗長アドレスの１ビットおよびその反転信号の１
ビットに対して１個で、従来の半分の個数ですみ、その
溶断すべき個数も従来より少なくてすみ、従来よりも少
ないヒューズ素子の溶断回数で冗長救済を実現すること
ができる。
い冗長アドレス発生部においてヒューズ素子を使った冗
長救済プログラミングを使用し、しかもヒューズ素子の
個数は冗長アドレスの１ビットおよびその反転信号の１
ビットに対して１個で、従来の半分の個数ですみ、その
溶断すべき個数も従来より少なくてすみ、従来よりも少
ないヒューズ素子の溶断回数で冗長救済を実現すること
ができる。
【００１５】請求項３記載の冗長救済判定回路は、請求
項１記載の冗長救済判定回路において、冗長採用判定部
は、２つのインバータ回路で構成したラッチ回路を設
け、このラッチ回路の一方の出力とグラウンド間に第１
のスイッチング素子を接続し、ラッチ回路の他方の出力
とグラウンド間に第１のスイッチング素子とは逆にオン
オフする第２のスイッチング素子とヒューズ素子とを直
列に接続し、多数の通常メモリセル中に欠陥メモリセル
が存在する場合にヒューズ素子を溶断しておき、電源投
入時に第１および第２のスイッチング素子のオンオフを
行い、ラッチ回路の１つの出力を冗長採用判定信号とす
るようにしたことを特徴とする。
項１記載の冗長救済判定回路において、冗長採用判定部
は、２つのインバータ回路で構成したラッチ回路を設
け、このラッチ回路の一方の出力とグラウンド間に第１
のスイッチング素子を接続し、ラッチ回路の他方の出力
とグラウンド間に第１のスイッチング素子とは逆にオン
オフする第２のスイッチング素子とヒューズ素子とを直
列に接続し、多数の通常メモリセル中に欠陥メモリセル
が存在する場合にヒューズ素子を溶断しておき、電源投
入時に第１および第２のスイッチング素子のオンオフを
行い、ラッチ回路の１つの出力を冗長採用判定信号とす
るようにしたことを特徴とする。
【００１６】この構成によれば、欠陥メモリセルが存在
しない完全良品など冗長救済を必要としない場合に、ヒ
ューズ素子の溶断なしに冗長判定部の消費電力を低減す
ることができる。請求項４記載の冗長救済判定回路は、
ソースが電源側に接続されドレインが冗長救済判定ライ
ンとなりゲートにプリチャージ信号を入力してオンする
第１のＰＭＯＳトランジスタを設け、この第１のＰＭＯ
Ｓトランジスタのドレインである冗長救済判定ラインと
グラウンド間に、冗長アドレスの反転信号の各ビットに
対応して設けられその各ビットの信号をゲートに入力す
る第１のＮＭＯＳトランジスタと、メモリアドレスの各
ビットに対応して設けられその各ビットの信号をゲート
に入力する第２のＮＭＯＳトランジスタとを直列接続す
るとともに、冗長アドレスの各ビットに対応して設けら
れその各ビットの信号をゲートに入力する第３のＮＭＯ
Ｓトランジスタと、メモリアドレスの反転信号の各ビッ
トに対応して設けられその各ビットの信号をゲートに入
力する第４のＮＭＯＳトランジスタとを直列接続し、冗
長救済判定ラインを第１のインバータ回路の入力に接続
し、第１のインバータ回路の出力を第２のインバータ回
路の入力に接続するとともにソースが電源に接続されド
レインが冗長救済判定ラインに接続された第２のＰＭＯ
Ｓトランジスタのゲートに接続し、第２のインバータ回
路の出力を冗長判定信号として出力するようにした冗長
判定部と、冗長アドレスのビット数に対応した個数の冗
長アドレスプログラム回路からなり、この各冗長アドレ
スプログラム回路は、２つのインバータ回路で構成した
第１のラッチ回路を設け、この第１のラッチ回路の一方
の出力とグラウンド間に第１のスイッチング素子を接続
し、第１のラッチ回路の他方の出力とグラウンド間に第
１のスイッチング素子とは逆にオンオフする第２のスイ
ッチング素子と第１のヒューズ素子とを直列に接続し、
冗長アドレスの各ビットの信号に応じて第１のヒューズ
素子を溶断しておき、電源投入時に第１および第２のス
イッチング素子のオンオフを行い、第１のラッチ回路の
２つの出力を冗長アドレスの１ビットと冗長アドレスの
反転信号の１ビットとして冗長判定部へ供給する冗長ア
ドレス発生部と、２つのインバータ回路で構成した第２
のラッチ回路を設け、この第２のラッチ回路の一方の出
力とグラウンド間に第３のスイッチング素子を接続し、
第２のラッチ回路の他方の出力とグラウンド間に第３の
スイッチング素子とは逆にオンオフする第４のスイッチ
ング素子と第２のヒューズ素子とを直列に接続し、多数
の通常メモリセル中に欠陥メモリセルが存在する場合に
第２のヒューズ素子を溶断しておき、電源投入時に第３
および第４のスイッチング素子のオンオフを行い、第２
のラッチ回路の１つの出力を多数の通常メモリセル中に
欠陥メモリセルが存在するか否かを示す冗長採用判定信
号として出力する冗長採用判定部と、電源と冗長判定部
の第１のＰＭＯＳトランジスタとの間に設けられ冗長採
用判定部の出力する冗長採用判定信号をゲートに入力
し、冗長採用判定信号が欠陥メモリセルが存在しないこ
とを示す場合にオフする第３のＰＭＯＳトランジスタ
と、冗長判定部の冗長救済判定ラインとグラウンドとの
間に設けられ冗長採用判定信号をゲートに入力し、冗長
採用判定信号が欠陥メモリセルが存在しないことを示す
場合にオンする第５のＮＭＯＳトランジスタとからなる
冗長不採用手段とを設けたことを特徴とする。
しない完全良品など冗長救済を必要としない場合に、ヒ
ューズ素子の溶断なしに冗長判定部の消費電力を低減す
ることができる。請求項４記載の冗長救済判定回路は、
ソースが電源側に接続されドレインが冗長救済判定ライ
ンとなりゲートにプリチャージ信号を入力してオンする
第１のＰＭＯＳトランジスタを設け、この第１のＰＭＯ
Ｓトランジスタのドレインである冗長救済判定ラインと
グラウンド間に、冗長アドレスの反転信号の各ビットに
対応して設けられその各ビットの信号をゲートに入力す
る第１のＮＭＯＳトランジスタと、メモリアドレスの各
ビットに対応して設けられその各ビットの信号をゲート
に入力する第２のＮＭＯＳトランジスタとを直列接続す
るとともに、冗長アドレスの各ビットに対応して設けら
れその各ビットの信号をゲートに入力する第３のＮＭＯ
Ｓトランジスタと、メモリアドレスの反転信号の各ビッ
トに対応して設けられその各ビットの信号をゲートに入
力する第４のＮＭＯＳトランジスタとを直列接続し、冗
長救済判定ラインを第１のインバータ回路の入力に接続
し、第１のインバータ回路の出力を第２のインバータ回
路の入力に接続するとともにソースが電源に接続されド
レインが冗長救済判定ラインに接続された第２のＰＭＯ
Ｓトランジスタのゲートに接続し、第２のインバータ回
路の出力を冗長判定信号として出力するようにした冗長
判定部と、冗長アドレスのビット数に対応した個数の冗
長アドレスプログラム回路からなり、この各冗長アドレ
スプログラム回路は、２つのインバータ回路で構成した
第１のラッチ回路を設け、この第１のラッチ回路の一方
の出力とグラウンド間に第１のスイッチング素子を接続
し、第１のラッチ回路の他方の出力とグラウンド間に第
１のスイッチング素子とは逆にオンオフする第２のスイ
ッチング素子と第１のヒューズ素子とを直列に接続し、
冗長アドレスの各ビットの信号に応じて第１のヒューズ
素子を溶断しておき、電源投入時に第１および第２のス
イッチング素子のオンオフを行い、第１のラッチ回路の
２つの出力を冗長アドレスの１ビットと冗長アドレスの
反転信号の１ビットとして冗長判定部へ供給する冗長ア
ドレス発生部と、２つのインバータ回路で構成した第２
のラッチ回路を設け、この第２のラッチ回路の一方の出
力とグラウンド間に第３のスイッチング素子を接続し、
第２のラッチ回路の他方の出力とグラウンド間に第３の
スイッチング素子とは逆にオンオフする第４のスイッチ
ング素子と第２のヒューズ素子とを直列に接続し、多数
の通常メモリセル中に欠陥メモリセルが存在する場合に
第２のヒューズ素子を溶断しておき、電源投入時に第３
および第４のスイッチング素子のオンオフを行い、第２
のラッチ回路の１つの出力を多数の通常メモリセル中に
欠陥メモリセルが存在するか否かを示す冗長採用判定信
号として出力する冗長採用判定部と、電源と冗長判定部
の第１のＰＭＯＳトランジスタとの間に設けられ冗長採
用判定部の出力する冗長採用判定信号をゲートに入力
し、冗長採用判定信号が欠陥メモリセルが存在しないこ
とを示す場合にオフする第３のＰＭＯＳトランジスタ
と、冗長判定部の冗長救済判定ラインとグラウンドとの
間に設けられ冗長採用判定信号をゲートに入力し、冗長
採用判定信号が欠陥メモリセルが存在しないことを示す
場合にオンする第５のＮＭＯＳトランジスタとからなる
冗長不採用手段とを設けたことを特徴とする。
【００１７】この構成によれば、冗長判定部において、
メモリアドレスと冗長アドレスとの一致の判定を、ヒュ
ーズ素子を用いずに、第１〜第４のＮＭＯＳトランジス
タのオンオフにより行っているため、従来のようなヒュ
ーズ素子の溶断のばらつきに伴う高抵抗化やプロセスば
らつきに伴う動作不良をなくすことができる。そして、
メモリ動作周波数に依存しない冗長アドレス発生部にお
いてヒューズ素子を使った冗長救済プログラミングを使
用し、しかもヒューズ素子の個数は冗長アドレスの１ビ
ットおよびその反転信号の１ビットに対して１個で、従
来の半分の個数ですみ、その溶断すべき個数も従来より
少なくてすみ、従来よりも少ないヒューズ素子の溶断回
数で冗長救済を実現することができる。また、冗長採用
判定部および冗長不採用手段により、欠陥メモリセルが
存在しない完全良品など冗長救済を必要としない場合
に、ヒューズ素子の溶断なしに冗長判定部の消費電力を
低減することができる。
メモリアドレスと冗長アドレスとの一致の判定を、ヒュ
ーズ素子を用いずに、第１〜第４のＮＭＯＳトランジス
タのオンオフにより行っているため、従来のようなヒュ
ーズ素子の溶断のばらつきに伴う高抵抗化やプロセスば
らつきに伴う動作不良をなくすことができる。そして、
メモリ動作周波数に依存しない冗長アドレス発生部にお
いてヒューズ素子を使った冗長救済プログラミングを使
用し、しかもヒューズ素子の個数は冗長アドレスの１ビ
ットおよびその反転信号の１ビットに対して１個で、従
来の半分の個数ですみ、その溶断すべき個数も従来より
少なくてすみ、従来よりも少ないヒューズ素子の溶断回
数で冗長救済を実現することができる。また、冗長採用
判定部および冗長不採用手段により、欠陥メモリセルが
存在しない完全良品など冗長救済を必要としない場合
に、ヒューズ素子の溶断なしに冗長判定部の消費電力を
低減することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の実施
の形態の冗長救済判定回路の回路図である。図１におい
て、１は冗長判定部、２は冗長アドレスプログラム回路
２１〜２ｎからなる冗長アドレス発生部、３は冗長採用
判定部、４は冗長不採用手段、Ｑ１１１〜Ｑ１ｎ１，Ｑ
１１２〜Ｑ１ｎ２，Ｑ１１３〜Ｑ１ｎ３，Ｑ１１４〜Ｑ
１ｎ４，Ｑ２０３，Ｑ３００，Ｑ４０１はＮＭＯＳトラ
ンジスタ、Ｑ２００，Ｑ２０１，Ｑ２０２，Ｑ３０１，
Ｑ４０２はＰＭＯＳトランジスタ、ＩＮＶ１１〜ＩＮＶ
１６はインバータ回路、ＥＮＲＦ１，ＲＦ１はヒューズ
素子、Ｎ２は冗長救済判定ラインであり、ＰＲはプリチ
ャージ信号、ＲＥＤは冗長判定信号、Ａ１〜Ａｎはメモ
リアドレス、Ａ１Ｂ〜ＡｎＢはメモリアドレスの反転信
号、ＲＡ１〜ＲＡｎは冗長アドレス、ＲＡ１Ｂ〜ＲＡｎ
Ｂは冗長アドレスの反転信号、ＲＥＮは冗長採用判定信
号、ＰＯＲは電源Ｖｃｃ投入時にのみ発生する冗長アド
レス確定信号を示す。
て、図面を参照しながら説明する。図１は本発明の実施
の形態の冗長救済判定回路の回路図である。図１におい
て、１は冗長判定部、２は冗長アドレスプログラム回路
２１〜２ｎからなる冗長アドレス発生部、３は冗長採用
判定部、４は冗長不採用手段、Ｑ１１１〜Ｑ１ｎ１，Ｑ
１１２〜Ｑ１ｎ２，Ｑ１１３〜Ｑ１ｎ３，Ｑ１１４〜Ｑ
１ｎ４，Ｑ２０３，Ｑ３００，Ｑ４０１はＮＭＯＳトラ
ンジスタ、Ｑ２００，Ｑ２０１，Ｑ２０２，Ｑ３０１，
Ｑ４０２はＰＭＯＳトランジスタ、ＩＮＶ１１〜ＩＮＶ
１６はインバータ回路、ＥＮＲＦ１，ＲＦ１はヒューズ
素子、Ｎ２は冗長救済判定ラインであり、ＰＲはプリチ
ャージ信号、ＲＥＤは冗長判定信号、Ａ１〜Ａｎはメモ
リアドレス、Ａ１Ｂ〜ＡｎＢはメモリアドレスの反転信
号、ＲＡ１〜ＲＡｎは冗長アドレス、ＲＡ１Ｂ〜ＲＡｎ
Ｂは冗長アドレスの反転信号、ＲＥＮは冗長採用判定信
号、ＰＯＲは電源Ｖｃｃ投入時にのみ発生する冗長アド
レス確定信号を示す。
【００１９】なお、トランジスタＱ１１１〜Ｑ１ｎ１が
第３のトランジスタ（請求項１），第３のＮＭＯＳトラ
ンジスタ（請求項４）に相当し、トランジスタＱ１１２
〜Ｑ１ｎ２が第１のトランジスタ（請求項１），第１の
ＮＭＯＳトランジスタ（請求項４）に相当し、トランジ
スタＱ１１３〜Ｑ１ｎ３が第４のトランジスタ（請求項
１），第４のＮＭＯＳトランジスタ（請求項４）に相当
し、トランジスタＱ１１４〜Ｑ１ｎ４が第２のトランジ
スタ（請求項１），第２のＮＭＯＳトランジスタ（請求
項４）に相当する。また、トランジスタＱ２０３が第５
のＮＭＯＳトランジスタ（請求項４）に相当し、トラン
ジスタＱ２００が第１のＰＭＯＳトランジスタ（請求項
４）に、トランジスタＱ２０２が第２のＰＭＯＳトラン
ジスタ（請求項４）に、トランジスタＱ２０１が第３の
ＰＭＯＳトランジスタ（請求項４）に、インバータ回路
ＩＮＶ１１，ＩＮＶ１２が第１，第２のインバータ回路
（請求項４）に相当する。また、トランジスタＱ３００
が第１のスイッチング素子（請求項２，請求項４）に相
当し、トランジスタＱ３０１が第２のスイッチング素子
（請求項２，請求項４）に相当する。トランジスタＱ４
０１が第１のスイッチング素子（請求項３），第３のス
イッチング（請求項４）に相当し、トランジスタＱ４０
２が第２のスイッチング素子（請求項３），第４のスイ
ッチング素子（請求項４）に相当する。
第３のトランジスタ（請求項１），第３のＮＭＯＳトラ
ンジスタ（請求項４）に相当し、トランジスタＱ１１２
〜Ｑ１ｎ２が第１のトランジスタ（請求項１），第１の
ＮＭＯＳトランジスタ（請求項４）に相当し、トランジ
スタＱ１１３〜Ｑ１ｎ３が第４のトランジスタ（請求項
１），第４のＮＭＯＳトランジスタ（請求項４）に相当
し、トランジスタＱ１１４〜Ｑ１ｎ４が第２のトランジ
スタ（請求項１），第２のＮＭＯＳトランジスタ（請求
項４）に相当する。また、トランジスタＱ２０３が第５
のＮＭＯＳトランジスタ（請求項４）に相当し、トラン
ジスタＱ２００が第１のＰＭＯＳトランジスタ（請求項
４）に、トランジスタＱ２０２が第２のＰＭＯＳトラン
ジスタ（請求項４）に、トランジスタＱ２０１が第３の
ＰＭＯＳトランジスタ（請求項４）に、インバータ回路
ＩＮＶ１１，ＩＮＶ１２が第１，第２のインバータ回路
（請求項４）に相当する。また、トランジスタＱ３００
が第１のスイッチング素子（請求項２，請求項４）に相
当し、トランジスタＱ３０１が第２のスイッチング素子
（請求項２，請求項４）に相当する。トランジスタＱ４
０１が第１のスイッチング素子（請求項３），第３のス
イッチング（請求項４）に相当し、トランジスタＱ４０
２が第２のスイッチング素子（請求項３），第４のスイ
ッチング素子（請求項４）に相当する。
【００２０】本実施の形態の冗長救済判定回路は、冗長
判定部１と、冗長アドレス発生部２と、冗長採用判定部
３と、冗長不採用手段４とから構成される。冗長アドレ
ス発生部２は、１ビットの冗長アドレスに対して設けた
冗長アドレスプログラム回路２１〜２ｎからなり、冗長
アドレスプログラム回路２１〜２ｎのそれぞれは、２つ
のインバータ回路ＩＮＶ１３とＩＮＶ１４の出力をそれ
ぞれの入力に接続することによってラッチ回路を構成
し、インバータ回路ＩＮＶ１４の出力をヒューズ素子Ｒ
Ｆ１の一端に接続し、ヒューズ素子ＲＦ１の他端をトラ
ンジスタＱ３０１のソースに接続し、ドレインをグラウ
ンドに短絡し、ゲートに冗長アドレスを確定させる信号
ＰＯＲを接続し、インバータ回路ＩＮＶ１３の出力をト
ランジスタＱ３００のドレインに接続し、ソースをグラ
ウンドに接続し、ゲートを冗長アドレス確定信号ＰＯＲ
に接続することによって構成される。したがって、冗長
アドレスがｎビットの場合、ｎ個の冗長アドレスプログ
ラム回路２１〜２ｎが構成される。
判定部１と、冗長アドレス発生部２と、冗長採用判定部
３と、冗長不採用手段４とから構成される。冗長アドレ
ス発生部２は、１ビットの冗長アドレスに対して設けた
冗長アドレスプログラム回路２１〜２ｎからなり、冗長
アドレスプログラム回路２１〜２ｎのそれぞれは、２つ
のインバータ回路ＩＮＶ１３とＩＮＶ１４の出力をそれ
ぞれの入力に接続することによってラッチ回路を構成
し、インバータ回路ＩＮＶ１４の出力をヒューズ素子Ｒ
Ｆ１の一端に接続し、ヒューズ素子ＲＦ１の他端をトラ
ンジスタＱ３０１のソースに接続し、ドレインをグラウ
ンドに短絡し、ゲートに冗長アドレスを確定させる信号
ＰＯＲを接続し、インバータ回路ＩＮＶ１３の出力をト
ランジスタＱ３００のドレインに接続し、ソースをグラ
ウンドに接続し、ゲートを冗長アドレス確定信号ＰＯＲ
に接続することによって構成される。したがって、冗長
アドレスがｎビットの場合、ｎ個の冗長アドレスプログ
ラム回路２１〜２ｎが構成される。
【００２１】冗長採用判定部３は、冗長アドレス発生回
路２の１ビット分の構成（冗長アドレスプログラム回
路）と同様の構成であり、冗長採用判定信号ＲＥＮを出
力する。冗長判定部１は、冗長不採用手段４のトランジ
スタＱ２０１を介して電源ＶｃｃにトランジスタＱ２０
０のソースを接続し、トランジスタＱ２００のゲートに
プリチャージ信号ＰＲを入力し、トランジスタＱ２００
のドレインが冗長救済判定ラインＮ２となっている。ま
た、判定ラインＮ２を冗長不採用手段４のトランジスタ
Ｑ２０３のドレインに接続している。なお、冗長不採用
手段４は、トランジスタＱ２０１およびＱ２０３からな
り、トランジスタＱ２０１のソースが電源Ｖｃｃに接続
されドレインがトランジスタＱ２００のソースに接続さ
れ、トランジスタＱ２０３のソースがグラウンドに接続
されており、トランジスタＱ２０１およびＱ２０３のゲ
ートには冗長採用判定部３からの冗長採用判定信号ＲＥ
Ｎが入力される。
路２の１ビット分の構成（冗長アドレスプログラム回
路）と同様の構成であり、冗長採用判定信号ＲＥＮを出
力する。冗長判定部１は、冗長不採用手段４のトランジ
スタＱ２０１を介して電源ＶｃｃにトランジスタＱ２０
０のソースを接続し、トランジスタＱ２００のゲートに
プリチャージ信号ＰＲを入力し、トランジスタＱ２００
のドレインが冗長救済判定ラインＮ２となっている。ま
た、判定ラインＮ２を冗長不採用手段４のトランジスタ
Ｑ２０３のドレインに接続している。なお、冗長不採用
手段４は、トランジスタＱ２０１およびＱ２０３からな
り、トランジスタＱ２０１のソースが電源Ｖｃｃに接続
されドレインがトランジスタＱ２００のソースに接続さ
れ、トランジスタＱ２０３のソースがグラウンドに接続
されており、トランジスタＱ２０１およびＱ２０３のゲ
ートには冗長採用判定部３からの冗長採用判定信号ＲＥ
Ｎが入力される。
【００２２】また、冗長判定部１では、冗長アドレスと
メモリアドレスが一致しているかどうかを判定するため
のトランジスタＱ１１１〜Ｑ１ｎ１およびトランジスタ
Ｑ１１２〜Ｑ１ｎ２の各ドレインが判定ラインＮ２に接
続され、トランジスタＱ１１１〜Ｑ１ｎ１の各ソースが
トランジスタＱ１１３〜Ｑ１ｎ３のドレインに接続さ
れ、トランジスタＱ１１２〜Ｑ１ｎ２の各ソースがトラ
ンジスタＱ１１４〜Ｑ１ｎ４のドレインに接続され、ト
ランジスタＱ１１１〜Ｑ１ｎ１のゲートが、冗長アドレ
ス発生部２で発生した冗長アドレスＲＡ１〜ＲＡｎに接
続され、トランジスタＱ１１２〜Ｑ１ｎ２のゲートが、
冗長アドレス発生部２で発生した冗長アドレスの反転信
号ＲＡ１Ｂ〜ＲＡｎＢに接続され、トランジスタＱ１１
３〜Ｑ１ｎ３及びトランジスタＱ１１４〜Ｑ１ｎ４の各
ソースをグラウンドに接続し、トランジスタＱ１１４〜
Ｑ１ｎ４の各ゲートにメモリアドレスＡ１〜Ａｎを接続
し、トランジスタＱ１１３〜Ｑ１ｎ３の各ゲートにメモ
リアドレスの反転信号Ａ１Ｂ〜ＡｎＢを接続している。
メモリアドレスが一致しているかどうかを判定するため
のトランジスタＱ１１１〜Ｑ１ｎ１およびトランジスタ
Ｑ１１２〜Ｑ１ｎ２の各ドレインが判定ラインＮ２に接
続され、トランジスタＱ１１１〜Ｑ１ｎ１の各ソースが
トランジスタＱ１１３〜Ｑ１ｎ３のドレインに接続さ
れ、トランジスタＱ１１２〜Ｑ１ｎ２の各ソースがトラ
ンジスタＱ１１４〜Ｑ１ｎ４のドレインに接続され、ト
ランジスタＱ１１１〜Ｑ１ｎ１のゲートが、冗長アドレ
ス発生部２で発生した冗長アドレスＲＡ１〜ＲＡｎに接
続され、トランジスタＱ１１２〜Ｑ１ｎ２のゲートが、
冗長アドレス発生部２で発生した冗長アドレスの反転信
号ＲＡ１Ｂ〜ＲＡｎＢに接続され、トランジスタＱ１１
３〜Ｑ１ｎ３及びトランジスタＱ１１４〜Ｑ１ｎ４の各
ソースをグラウンドに接続し、トランジスタＱ１１４〜
Ｑ１ｎ４の各ゲートにメモリアドレスＡ１〜Ａｎを接続
し、トランジスタＱ１１３〜Ｑ１ｎ３の各ゲートにメモ
リアドレスの反転信号Ａ１Ｂ〜ＡｎＢを接続している。
【００２３】また、冗長判定結果を記憶するために、判
定ラインＮ２をインバータ回路ＩＮＶ１１の入力に接続
し、インバータ回路ＩＮＶ１１の出力をトランジスタＱ
２０２のゲートに接続し、トランジスタＱ２０２のソー
スを電源に接続し、トランジスタＱ２０２のドレインを
判定ラインＮ２に接続し、インバータ回路ＩＮＶ１１の
出力をインバータ回路ＩＮＶ１２の入力に接続してい
る。そして、判定ラインＮ２のレベルは、インバータ回
路ＩＮＶ１１，ＩＮＶ１２により２回反転され、冗長判
定信号ＲＥＤとして出力される。
定ラインＮ２をインバータ回路ＩＮＶ１１の入力に接続
し、インバータ回路ＩＮＶ１１の出力をトランジスタＱ
２０２のゲートに接続し、トランジスタＱ２０２のソー
スを電源に接続し、トランジスタＱ２０２のドレインを
判定ラインＮ２に接続し、インバータ回路ＩＮＶ１１の
出力をインバータ回路ＩＮＶ１２の入力に接続してい
る。そして、判定ラインＮ２のレベルは、インバータ回
路ＩＮＶ１１，ＩＮＶ１２により２回反転され、冗長判
定信号ＲＥＤとして出力される。
【００２４】以上のように構成される本発明の実施の形
態の冗長救済判定回路について、その動作を、さらに図
２および図３を参照しながら説明する。図２は冗長救済
を行う場合の動作タイミング図、図３は冗長救済を行わ
ない場合の動作タイミング図である。まず、冗長救済を
行う場合、ヒューズ素子溶断工程で、冗長採用判定部３
のヒューズ素子ＥＮＲＦ１と、冗長アドレス発生部２の
冗長アドレスプログラム回路２１〜２ｎにおいて、冗長
アドレスのビットが“０”、言い換えれば冗長アドレス
の反転信号のビットが“１”となる回路のヒューズ素子
ＲＦ１とを、レーザーカッター等で溶断しておく。
態の冗長救済判定回路について、その動作を、さらに図
２および図３を参照しながら説明する。図２は冗長救済
を行う場合の動作タイミング図、図３は冗長救済を行わ
ない場合の動作タイミング図である。まず、冗長救済を
行う場合、ヒューズ素子溶断工程で、冗長採用判定部３
のヒューズ素子ＥＮＲＦ１と、冗長アドレス発生部２の
冗長アドレスプログラム回路２１〜２ｎにおいて、冗長
アドレスのビットが“０”、言い換えれば冗長アドレス
の反転信号のビットが“１”となる回路のヒューズ素子
ＲＦ１とを、レーザーカッター等で溶断しておく。
【００２５】図２に示すように、冗長アドレス確定信号
ＰＯＲは電源Ｖｃｃ投入時にのみ“Ｈ”レベルになり、
この冗長アドレス確定信号ＰＯＲが“Ｈ”レベルになる
と、冗長採用判定部３のトランジスタＱ４０１がオン
し、インバータ回路ＩＮＶ１５とＩＮＶ１６で構成され
るラッチ回路を介した冗長採用判定信号ＲＥＮを“Ｌ”
レベルにする。この後、冗長アドレス確定信号ＰＯＲが
“Ｌ”レベルになると、トランジスタＱ４０１がオフ
し、トランジスタＱ４０２がオンするが、ヒューズ素子
ＥＮＲＦ１は溶断されているので、冗長採用判定信号Ｒ
ＥＮは“Ｌ”レベルのままとなる。これにより、冗長不
採用手段４のトランジスタＱ２０１がオンし、トランジ
スタＱ２０３はオフとなる。
ＰＯＲは電源Ｖｃｃ投入時にのみ“Ｈ”レベルになり、
この冗長アドレス確定信号ＰＯＲが“Ｈ”レベルになる
と、冗長採用判定部３のトランジスタＱ４０１がオン
し、インバータ回路ＩＮＶ１５とＩＮＶ１６で構成され
るラッチ回路を介した冗長採用判定信号ＲＥＮを“Ｌ”
レベルにする。この後、冗長アドレス確定信号ＰＯＲが
“Ｌ”レベルになると、トランジスタＱ４０１がオフ
し、トランジスタＱ４０２がオンするが、ヒューズ素子
ＥＮＲＦ１は溶断されているので、冗長採用判定信号Ｒ
ＥＮは“Ｌ”レベルのままとなる。これにより、冗長不
採用手段４のトランジスタＱ２０１がオンし、トランジ
スタＱ２０３はオフとなる。
【００２６】また、冗長アドレスプログラム回路２１に
おいて、冗長アドレス確定信号ＰＯＲが電源投入直後
“Ｈ”レベルになるとトランジスタＱ３００がオンし、
冗長アドレスＲＡ１は一旦“Ｌ”レベルに設定され、冗
長アドレス確定信号ＰＯＲが“Ｈ”レベルから“Ｌ”レ
ベルになると、トランジスタＱ３０１がオンするが、も
しヒューズ素子ＲＦ１が溶断されていれば、冗長アドレ
スＲＡ１は“Ｌ”レベルのままである。また、ヒューズ
素子ＲＦ１が溶断されていなければ、冗長アドレス確定
信号ＰＯＲが“Ｌ”レベルになるとトランジスタＱ３０
１がオンし冗長アドレスＲＡ１は“Ｌ”レベルから
“Ｈ”レベルに再設定される。冗長アドレスプログラム
回路２２〜２ｎについても同様である。以上は、電源投
入直後に設定される。
おいて、冗長アドレス確定信号ＰＯＲが電源投入直後
“Ｈ”レベルになるとトランジスタＱ３００がオンし、
冗長アドレスＲＡ１は一旦“Ｌ”レベルに設定され、冗
長アドレス確定信号ＰＯＲが“Ｈ”レベルから“Ｌ”レ
ベルになると、トランジスタＱ３０１がオンするが、も
しヒューズ素子ＲＦ１が溶断されていれば、冗長アドレ
スＲＡ１は“Ｌ”レベルのままである。また、ヒューズ
素子ＲＦ１が溶断されていなければ、冗長アドレス確定
信号ＰＯＲが“Ｌ”レベルになるとトランジスタＱ３０
１がオンし冗長アドレスＲＡ１は“Ｌ”レベルから
“Ｈ”レベルに再設定される。冗長アドレスプログラム
回路２２〜２ｎについても同様である。以上は、電源投
入直後に設定される。
【００２７】以降は、冗長アドレスＲＡ１〜ＲＡｎ＝０
を例にして冗長判定の動作について説明する。まず、メ
モリアドレスＡ１〜Ａｎが、冗長アドレスＲＡ１〜ＲＡ
ｎと一致しない場合について説明する。電源投入後、図
２に示すように、冗長アドレスＲＡ１〜ＲＡｎ＝０，冗
長アドレスの反転信号ＲＡ１Ｂ〜ＲＡｎＢ＝１に設定さ
れており、プリチャージ信号ＰＲが“Ｌ”レベルになる
と、判定ラインＮ２が“Ｈ”レベルになり、インバータ
回路ＩＮＶ１１の出力は“Ｌ”レベルとなるため、トラ
ンジスタＱ２０２はオンし、判定ラインＮ２は“Ｈ”レ
ベルをラッチし、冗長判定信号ＲＥＤも“Ｈ”レベルと
なる。その後、プリチャージ信号ＰＲは“Ｈ”レベルと
なる。この時、メモリアドレスＡ１〜Ａｎおよびメモリ
アドレスの反転信号Ａ１Ｂ〜ＡｎＢは、“Ｌ”レベルで
ある。
を例にして冗長判定の動作について説明する。まず、メ
モリアドレスＡ１〜Ａｎが、冗長アドレスＲＡ１〜ＲＡ
ｎと一致しない場合について説明する。電源投入後、図
２に示すように、冗長アドレスＲＡ１〜ＲＡｎ＝０，冗
長アドレスの反転信号ＲＡ１Ｂ〜ＲＡｎＢ＝１に設定さ
れており、プリチャージ信号ＰＲが“Ｌ”レベルになる
と、判定ラインＮ２が“Ｈ”レベルになり、インバータ
回路ＩＮＶ１１の出力は“Ｌ”レベルとなるため、トラ
ンジスタＱ２０２はオンし、判定ラインＮ２は“Ｈ”レ
ベルをラッチし、冗長判定信号ＲＥＤも“Ｈ”レベルと
なる。その後、プリチャージ信号ＰＲは“Ｈ”レベルと
なる。この時、メモリアドレスＡ１〜Ａｎおよびメモリ
アドレスの反転信号Ａ１Ｂ〜ＡｎＢは、“Ｌ”レベルで
ある。
【００２８】この後、メモリアドレス（Ａｎ，Ａｎ−
１，．．．Ａ２，Ａ１）が（０，０，．．．０，１）＝
１で、冗長アドレスＲＡ１〜ＲＡｎと一致しない場合、
トランジスタＱ１１４とトランジスタＱ１２３〜Ｑ１ｎ
３とがオンし、トランジスタＱ１１３とトランジスタＱ
１２４〜Ｑ１ｎ４とがオフする。また、冗長アドレスＲ
Ａ１〜ＲＡｎ＝０であるのでトランジスタＱ１１１〜Ｑ
１ｎ１はオフし、冗長アドレスの反転信号ＲＡ１Ｂ〜Ｒ
ＡｎＢ＝１であるのでトランジスタＱ１１２，Ｑ１２２
〜Ｑ１ｎ２はオンする。よって、トランジスタＱ１１２
とこれに直列に接続されたトランジスタＱ１１４がオン
するため、判定ラインＮ２は“Ｌ”レベルになる。イン
バータ回路ＩＮＶ１１の出力は“Ｈ”レベルとなり、イ
ンバータ回路ＩＮＶ１２の出力である冗長判定信号ＲＥ
Ｄは“Ｌ”レベルとなり、予備の行または列への置き換
えは行わない。このとき、本実施の形態では、ヒューズ
素子ＲＦ１を冗長アドレス発生部２にいれ、判定ライン
Ｎ２の電荷の引き抜きをトランジスタのみで構成したの
で、高速動作時のヒューズ素子の溶断状況やプロセスの
ばらつき等の影響に伴う不具合発生を解消することがで
きた。
１，．．．Ａ２，Ａ１）が（０，０，．．．０，１）＝
１で、冗長アドレスＲＡ１〜ＲＡｎと一致しない場合、
トランジスタＱ１１４とトランジスタＱ１２３〜Ｑ１ｎ
３とがオンし、トランジスタＱ１１３とトランジスタＱ
１２４〜Ｑ１ｎ４とがオフする。また、冗長アドレスＲ
Ａ１〜ＲＡｎ＝０であるのでトランジスタＱ１１１〜Ｑ
１ｎ１はオフし、冗長アドレスの反転信号ＲＡ１Ｂ〜Ｒ
ＡｎＢ＝１であるのでトランジスタＱ１１２，Ｑ１２２
〜Ｑ１ｎ２はオンする。よって、トランジスタＱ１１２
とこれに直列に接続されたトランジスタＱ１１４がオン
するため、判定ラインＮ２は“Ｌ”レベルになる。イン
バータ回路ＩＮＶ１１の出力は“Ｈ”レベルとなり、イ
ンバータ回路ＩＮＶ１２の出力である冗長判定信号ＲＥ
Ｄは“Ｌ”レベルとなり、予備の行または列への置き換
えは行わない。このとき、本実施の形態では、ヒューズ
素子ＲＦ１を冗長アドレス発生部２にいれ、判定ライン
Ｎ２の電荷の引き抜きをトランジスタのみで構成したの
で、高速動作時のヒューズ素子の溶断状況やプロセスの
ばらつき等の影響に伴う不具合発生を解消することがで
きた。
【００２９】次に、メモリアドレスＡ１〜Ａｎが、冗長
アドレスＲＡ１〜ＲＡｎと一致する場合について説明す
る。前述のように、電源投入後、冗長アドレスＲＡ１〜
ＲＡｎ＝０，冗長アドレスの反転信号ＲＡ１Ｂ〜ＲＡｎ
Ｂ＝１に設定されており、プリチャージ信号ＰＲが
“Ｌ”レベルになると、判定ラインＮ２は“Ｈ”レベル
になり、インバータ回路ＩＮＶ１１の出力は“Ｌ”レベ
ルとなるため、トランジスタＱ２０２はオンし、判定ラ
インＮ２は“Ｈ”レベルをラッチし、冗長判定信号ＲＥ
Ｄも“Ｈ”レベルとなる。その後、プリチャージ信号Ｐ
Ｒは“Ｈ”レベルとなる。
アドレスＲＡ１〜ＲＡｎと一致する場合について説明す
る。前述のように、電源投入後、冗長アドレスＲＡ１〜
ＲＡｎ＝０，冗長アドレスの反転信号ＲＡ１Ｂ〜ＲＡｎ
Ｂ＝１に設定されており、プリチャージ信号ＰＲが
“Ｌ”レベルになると、判定ラインＮ２は“Ｈ”レベル
になり、インバータ回路ＩＮＶ１１の出力は“Ｌ”レベ
ルとなるため、トランジスタＱ２０２はオンし、判定ラ
インＮ２は“Ｈ”レベルをラッチし、冗長判定信号ＲＥ
Ｄも“Ｈ”レベルとなる。その後、プリチャージ信号Ｐ
Ｒは“Ｈ”レベルとなる。
【００３０】この後、メモリアドレス（Ａｎ、Ａｎ−
１，．．．Ａ２，Ａ１）が（０，０，．．．０，０）＝
０で、冗長アドレスＲＡ１〜ＲＡｎと一致する場合、ト
ランジスタＱ１１３〜Ｑ１ｎ３がオンし、トランジスタ
Ｑ１１４〜Ｑ１ｎ４がオフする。また、冗長アドレスＲ
Ａ１〜ＲＡｎ＝０であるのでトランジスタＱ１１１〜Ｑ
１ｎ１はオフし、冗長アドレスの反転信号ＲＡ１Ｂ〜Ｒ
ＡｎＢ＝１であるのでトランジスタＱ１１２〜Ｑ１ｎ２
はオンする。よって、判定ラインＮ２とグラウンド間に
接続されたトランジスタＱ１１１〜Ｑ１ｎ１，トランジ
スタＱ１１３〜Ｑ１ｎ３，トランジスタＱ１１２〜Ｑ１
ｎ２，トランジスタＱ１１４〜Ｑ１ｎ４で、直列に接続
されたトランジスタ同士がオンしないので、判定ライン
Ｎ２は“Ｈ”レベルを保持する。よって、冗長判定信号
ＲＥＤは“Ｈ”レベルとなり、予備の行または列への置
き換えが行われる。
１，．．．Ａ２，Ａ１）が（０，０，．．．０，０）＝
０で、冗長アドレスＲＡ１〜ＲＡｎと一致する場合、ト
ランジスタＱ１１３〜Ｑ１ｎ３がオンし、トランジスタ
Ｑ１１４〜Ｑ１ｎ４がオフする。また、冗長アドレスＲ
Ａ１〜ＲＡｎ＝０であるのでトランジスタＱ１１１〜Ｑ
１ｎ１はオフし、冗長アドレスの反転信号ＲＡ１Ｂ〜Ｒ
ＡｎＢ＝１であるのでトランジスタＱ１１２〜Ｑ１ｎ２
はオンする。よって、判定ラインＮ２とグラウンド間に
接続されたトランジスタＱ１１１〜Ｑ１ｎ１，トランジ
スタＱ１１３〜Ｑ１ｎ３，トランジスタＱ１１２〜Ｑ１
ｎ２，トランジスタＱ１１４〜Ｑ１ｎ４で、直列に接続
されたトランジスタ同士がオンしないので、判定ライン
Ｎ２は“Ｈ”レベルを保持する。よって、冗長判定信号
ＲＥＤは“Ｈ”レベルとなり、予備の行または列への置
き換えが行われる。
【００３１】また、不良メモリセルが無く、冗長救済を
必要としない場合は、冗長採用判定部３のヒューズ素子
ＥＮＲＦ１を溶断しない。この場合、図３に示すよう
に、電源Ｖｃｃ投入時にのみ発生する冗長アドレス確定
信号ＰＯＲが“Ｈ”レベルになると、冗長採用判定部３
のトランジスタＱ４０１がオンし、冗長採用判定信号Ｒ
ＥＮを“Ｌ”レベルにする。この後、冗長アドレス確定
信号ＰＯＲが“Ｌ”レベルになるとトランジスタＱ４０
１がオフし、トランジスタＱ４０２がオンし、ヒューズ
素子ＥＮＲＦ１は溶断されていないので、冗長採用判定
信号ＲＥＮは“Ｈ”レベルとなる。よって、冗長不採用
手段４のトランジスタＱ２０１がオフし、トランジスタ
Ｑ２０３がオンとなり、判定ラインＮ２は“Ｌ”レベル
に固定される。よって、冗長救済を行わない場合には、
メモリアドレスＡ１〜Ａｎにかかわらず冗長判定信号Ｒ
ＥＤが常に“Ｌ”レベルとなり、予備の行または列への
置き換えが行われなくなる。また、判定ラインＮ２の充
放電が行われなくなるので冗長判定部１での消費電流が
なくなる。
必要としない場合は、冗長採用判定部３のヒューズ素子
ＥＮＲＦ１を溶断しない。この場合、図３に示すよう
に、電源Ｖｃｃ投入時にのみ発生する冗長アドレス確定
信号ＰＯＲが“Ｈ”レベルになると、冗長採用判定部３
のトランジスタＱ４０１がオンし、冗長採用判定信号Ｒ
ＥＮを“Ｌ”レベルにする。この後、冗長アドレス確定
信号ＰＯＲが“Ｌ”レベルになるとトランジスタＱ４０
１がオフし、トランジスタＱ４０２がオンし、ヒューズ
素子ＥＮＲＦ１は溶断されていないので、冗長採用判定
信号ＲＥＮは“Ｈ”レベルとなる。よって、冗長不採用
手段４のトランジスタＱ２０１がオフし、トランジスタ
Ｑ２０３がオンとなり、判定ラインＮ２は“Ｌ”レベル
に固定される。よって、冗長救済を行わない場合には、
メモリアドレスＡ１〜Ａｎにかかわらず冗長判定信号Ｒ
ＥＤが常に“Ｌ”レベルとなり、予備の行または列への
置き換えが行われなくなる。また、判定ラインＮ２の充
放電が行われなくなるので冗長判定部１での消費電流が
なくなる。
【００３２】以上のように本発明の実施の形態によれ
ば、冗長判定部１において、メモリアドレスと冗長アド
レスとの一致の判定を、ヒューズ素子を用いずに行うた
め、従来のようなヒューズ素子の溶断のばらつきに伴う
高抵抗化やプロセスばらつきに伴う動作不良をなくすこ
とができる。また、メモリ動作周波数に依存しない冗長
アドレス発生部２においてヒューズ素子ＲＦ１を使った
冗長救済プログラミングを使用し、しかもヒューズ素子
ＲＦ１の個数は冗長アドレスの１ビットおよびその反転
信号の１ビットに対して１個で、従来の半分の個数です
み、その溶断すべき個数も従来より少なくてすみ、従来
よりも少ないヒューズ素子の溶断回数で冗長救済を実現
することができる。
ば、冗長判定部１において、メモリアドレスと冗長アド
レスとの一致の判定を、ヒューズ素子を用いずに行うた
め、従来のようなヒューズ素子の溶断のばらつきに伴う
高抵抗化やプロセスばらつきに伴う動作不良をなくすこ
とができる。また、メモリ動作周波数に依存しない冗長
アドレス発生部２においてヒューズ素子ＲＦ１を使った
冗長救済プログラミングを使用し、しかもヒューズ素子
ＲＦ１の個数は冗長アドレスの１ビットおよびその反転
信号の１ビットに対して１個で、従来の半分の個数です
み、その溶断すべき個数も従来より少なくてすみ、従来
よりも少ないヒューズ素子の溶断回数で冗長救済を実現
することができる。
【００３３】また、冗長採用判定部３および冗長不採用
手段４により、欠陥メモリセルが存在しない完全良品な
ど冗長救済を必要としない場合に、ヒューズ素子（ＥＮ
ＲＦ１，ＲＦ１）の溶断なしに冗長判定部１の消費電力
を低減することができる。
手段４により、欠陥メモリセルが存在しない完全良品な
ど冗長救済を必要としない場合に、ヒューズ素子（ＥＮ
ＲＦ１，ＲＦ１）の溶断なしに冗長判定部１の消費電力
を低減することができる。
【００３４】
【発明の効果】以上のように本発明によれば、冗長判定
部において、メモリアドレスと冗長アドレスとの一致の
判定を、ヒューズ素子を用いずに行うため、従来のよう
なヒューズ素子の溶断のばらつきに伴う高抵抗化やプロ
セスばらつきに伴う動作不良をなくすことができる。
部において、メモリアドレスと冗長アドレスとの一致の
判定を、ヒューズ素子を用いずに行うため、従来のよう
なヒューズ素子の溶断のばらつきに伴う高抵抗化やプロ
セスばらつきに伴う動作不良をなくすことができる。
【００３５】また、メモリ動作周波数に依存しない冗長
アドレス発生部においてヒューズ素子を使った冗長救済
プログラミングを使用し、しかもヒューズ素子の個数は
冗長アドレスの１ビットおよびその反転信号の１ビット
に対して１個で、従来の半分の個数ですみ、その溶断す
べき個数も従来より少なくてすみ、従来よりも少ないヒ
ューズ素子の溶断回数で冗長救済を実現することができ
る。
アドレス発生部においてヒューズ素子を使った冗長救済
プログラミングを使用し、しかもヒューズ素子の個数は
冗長アドレスの１ビットおよびその反転信号の１ビット
に対して１個で、従来の半分の個数ですみ、その溶断す
べき個数も従来より少なくてすみ、従来よりも少ないヒ
ューズ素子の溶断回数で冗長救済を実現することができ
る。
【００３６】また、冗長採用判定部および冗長不採用手
段により、欠陥メモリセルが存在しない完全良品など冗
長救済を必要としない場合に、ヒューズ素子の溶断なし
に冗長判定部の消費電力を低減することができる。
段により、欠陥メモリセルが存在しない完全良品など冗
長救済を必要としない場合に、ヒューズ素子の溶断なし
に冗長判定部の消費電力を低減することができる。
【図１】本発明の実施の形態の冗長救済判定回路の回路
図。
図。
【図２】本発明の実施の形態における冗長救済を行う場
合の動作タイミング図。
合の動作タイミング図。
【図３】本発明の実施の形態における冗長救済を行わな
い場合の動作タイミング図。
い場合の動作タイミング図。
【図４】従来の冗長救済判定回路の回路図。
１ 冗長判定部 ２ 冗長アドレス発生部 ３ 冗長採用判定部 ４ 冗長不採用手段 ２１〜２ｎ 冗長アドレスプログラム回路 Ｑ１１１〜Ｑ１ｎ１，Ｑ１１２〜Ｑ１ｎ２，Ｑ１１３〜
Ｑ１ｎ３，Ｑ１１４〜Ｑ１ｎ４，Ｑ２０３，Ｑ３００，
Ｑ４０１ ＮＭＯＳトランジスタ Ｑ２００，Ｑ２０１，Ｑ２０２，Ｑ３０１，Ｑ４０２
ＰＭＯＳトランジスタ ＩＮＶ１１〜ＩＮＶ１６ インバータ回路 ＥＮＲＦ１，ＲＦ１ ヒューズ素子 Ｎ２ 冗長救済判定ライン ＰＲ プリチャージ信号 ＲＥＤ 冗長判定信号 Ａ１〜Ａｎ メモリアドレス Ａ１Ｂ〜ＡｎＢ メモリアドレスの反転信号 ＲＡ１〜ＲＡｎ 冗長アドレス ＲＡ１Ｂ〜ＲＡｎＢ 冗長アドレスの反転信号 ＲＥＮ 冗長採用判定信号 ＰＯＲ 冗長アドレス確定信号
Ｑ１ｎ３，Ｑ１１４〜Ｑ１ｎ４，Ｑ２０３，Ｑ３００，
Ｑ４０１ ＮＭＯＳトランジスタ Ｑ２００，Ｑ２０１，Ｑ２０２，Ｑ３０１，Ｑ４０２
ＰＭＯＳトランジスタ ＩＮＶ１１〜ＩＮＶ１６ インバータ回路 ＥＮＲＦ１，ＲＦ１ ヒューズ素子 Ｎ２ 冗長救済判定ライン ＰＲ プリチャージ信号 ＲＥＤ 冗長判定信号 Ａ１〜Ａｎ メモリアドレス Ａ１Ｂ〜ＡｎＢ メモリアドレスの反転信号 ＲＡ１〜ＲＡｎ 冗長アドレス ＲＡ１Ｂ〜ＲＡｎＢ 冗長アドレスの反転信号 ＲＥＮ 冗長採用判定信号 ＰＯＲ 冗長アドレス確定信号
Claims (4)
- 【請求項１】 多数の通常メモリセルと、この多数の通
常メモリセル中に存在する欠陥メモリセルを置換するた
めの予備メモリセルとを備えたメモリにアクセスする際
に、外部から入力されるメモリアドレスが前記欠陥メモ
リセルに対応した冗長アドレスに一致した場合に、前記
予備メモリセルにアクセスする旨を示す冗長判定信号を
出力する冗長救済判定回路であって、 プリチャージ信号に応答して電源電位に引き上げられる
冗長救済判定ラインを設け、この冗長救済判定ラインと
グラウンド間に、前記冗長アドレスの反転信号の各ビッ
トに対応して設けられその各ビットの信号によりオンオ
フする第１のトランジスタと、前記メモリアドレスの各
ビットに対応して設けられその各ビットの信号によりオ
ンオフする第２のトランジスタとを直列接続するととも
に、前記冗長アドレスの各ビットに対応して設けられそ
の各ビットの信号によりオンオフする第３のトランジス
タと、前記メモリアドレスの反転信号の各ビットに対応
して設けられその各ビットの信号によりオンオフする第
４のトランジスタとを直列接続し、前記冗長アドレスと
前記メモリアドレスとの対応するビットの信号が一致す
るときには前記第１または第２のトランジスタと前記第
３または第４のトランジスタとをオフし、前記冗長アド
レスと前記メモリアドレスとの対応するビットの信号が
一致しないときには前記第１と第２のトランジスタまた
は前記第３と第４のトランジスタをオンし、前記冗長救
済判定ラインの信号を前記冗長判定信号として出力する
ようにした冗長判定部と、 前記冗長アドレスおよびその反転信号を発生し前記冗長
判定部へ供給する冗長アドレス発生部と、 前記多数の通常メモリセル中に前記欠陥メモリセルが存
在するか否かを示す冗長採用判定信号を出力する冗長採
用判定部と、 前記冗長採用判定部の出力する前記冗長採用判定信号が
前記欠陥メモリセルが存在しないことを示す場合に前記
プリチャージ信号に関わらず前記冗長判定部の前記冗長
救済判定ラインを電源に接続不可能にするとともに前記
冗長救済判定ラインをグラウンドに接続する冗長不採用
手段とを設けたことを特徴とする冗長救済判定回路。 - 【請求項２】 冗長アドレス発生部は、発生する冗長ア
ドレスのビット数に対応した個数の冗長アドレスプログ
ラム回路からなり、この各冗長アドレスプログラム回路
は、２つのインバータ回路で構成したラッチ回路を設
け、このラッチ回路の一方の出力とグラウンド間に第１
のスイッチング素子を接続し、前記ラッチ回路の他方の
出力とグラウンド間に前記第１のスイッチング素子とは
逆にオンオフする第２のスイッチング素子とヒューズ素
子とを直列に接続し、前記冗長アドレスの各ビットの信
号に応じて前記ヒューズ素子を溶断しておき、電源投入
時に前記第１および第２のスイッチング素子のオンオフ
を行い、前記ラッチ回路の２つの出力を冗長アドレスの
１ビットと冗長アドレスの反転信号の１ビットとするよ
うにしたことを特徴とする請求項１記載の冗長救済判定
回路。 - 【請求項３】 冗長採用判定部は、２つのインバータ回
路で構成したラッチ回路を設け、このラッチ回路の一方
の出力とグラウンド間に第１のスイッチング素子を接続
し、前記ラッチ回路の他方の出力とグラウンド間に前記
第１のスイッチング素子とは逆にオンオフする第２のス
イッチング素子とヒューズ素子とを直列に接続し、多数
の通常メモリセル中に欠陥メモリセルが存在する場合に
前記ヒューズ素子を溶断しておき、電源投入時に前記第
１および第２のスイッチング素子のオンオフを行い、前
記ラッチ回路の１つの出力を冗長採用判定信号とするよ
うにしたことを特徴とする請求項１記載の冗長救済判定
回路。 - 【請求項４】 多数の通常メモリセルと、この多数の通
常メモリセル中に存在する欠陥メモリセルを置換するた
めの予備メモリセルとを備えたメモリにアクセスする際
に、外部から入力されるメモリアドレスが前記欠陥メモ
リセルに対応した冗長アドレスに一致した場合に、前記
予備メモリセルにアクセスする旨を示す冗長判定信号を
出力する冗長救済判定回路であって、 ソースが電源側に接続されドレインが冗長救済判定ライ
ンとなりゲートにプリチャージ信号を入力してオンする
第１のＰＭＯＳトランジスタを設け、この第１のＰＭＯ
Ｓトランジスタのドレインである前記冗長救済判定ライ
ンとグラウンド間に、前記冗長アドレスの反転信号の各
ビットに対応して設けられその各ビットの信号をゲート
に入力する第１のＮＭＯＳトランジスタと、前記メモリ
アドレスの各ビットに対応して設けられその各ビットの
信号をゲートに入力する第２のＮＭＯＳトランジスタと
を直列接続するとともに、前記冗長アドレスの各ビット
に対応して設けられその各ビットの信号をゲートに入力
する第３のＮＭＯＳトランジスタと、前記メモリアドレ
スの反転信号の各ビットに対応して設けられその各ビッ
トの信号をゲートに入力する第４のＮＭＯＳトランジス
タとを直列接続し、前記冗長救済判定ラインを第１のイ
ンバータ回路の入力に接続し、前記第１のインバータ回
路の出力を第２のインバータ回路の入力に接続するとと
もにソースが電源に接続されドレインが前記冗長救済判
定ラインに接続された第２のＰＭＯＳトランジスタのゲ
ートに接続し、前記第２のインバータ回路の出力を前記
冗長判定信号として出力するようにした冗長判定部と、 前記冗長アドレスのビット数に対応した個数の冗長アド
レスプログラム回路からなり、この各冗長アドレスプロ
グラム回路は、２つのインバータ回路で構成した第１の
ラッチ回路を設け、この第１のラッチ回路の一方の出力
とグラウンド間に第１のスイッチング素子を接続し、前
記第１のラッチ回路の他方の出力とグラウンド間に前記
第１のスイッチング素子とは逆にオンオフする第２のス
イッチング素子と第１のヒューズ素子とを直列に接続
し、前記冗長アドレスの各ビットの信号に応じて前記第
１のヒューズ素子を溶断しておき、電源投入時に前記第
１および第２のスイッチング素子のオンオフを行い、前
記第１のラッチ回路の２つの出力を冗長アドレスの１ビ
ットと冗長アドレスの反転信号の１ビットとして前記冗
長判定部へ供給する冗長アドレス発生部と、 ２つのインバータ回路で構成した第２のラッチ回路を設
け、この第２のラッチ回路の一方の出力とグラウンド間
に第３のスイッチング素子を接続し、前記第２のラッチ
回路の他方の出力とグラウンド間に前記第３のスイッチ
ング素子とは逆にオンオフする第４のスイッチング素子
と第２のヒューズ素子とを直列に接続し、前記多数の通
常メモリセル中に前記欠陥メモリセルが存在する場合に
前記第２のヒューズ素子を溶断しておき、電源投入時に
前記第３および第４のスイッチング素子のオンオフを行
い、前記第２のラッチ回路の１つの出力を前記多数の通
常メモリセル中に前記欠陥メモリセルが存在するか否か
を示す冗長採用判定信号として出力する冗長採用判定部
と、 前記電源と前記冗長判定部の第１のＰＭＯＳトランジス
タとの間に設けられ前記冗長採用判定部の出力する前記
冗長採用判定信号をゲートに入力し、前記冗長採用判定
信号が前記欠陥メモリセルが存在しないことを示す場合
にオフする第３のＰＭＯＳトランジスタと、前記冗長判
定部の冗長救済判定ラインとグラウンドとの間に設けら
れ前記冗長採用判定信号をゲートに入力し、前記冗長採
用判定信号が前記欠陥メモリセルが存在しないことを示
す場合にオンする第５のＮＭＯＳトランジスタとからな
る冗長不採用手段とを設けたことを特徴とする冗長救済
判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221375A JPH1166880A (ja) | 1997-08-18 | 1997-08-18 | 冗長救済判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221375A JPH1166880A (ja) | 1997-08-18 | 1997-08-18 | 冗長救済判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166880A true JPH1166880A (ja) | 1999-03-09 |
Family
ID=16765815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9221375A Pending JPH1166880A (ja) | 1997-08-18 | 1997-08-18 | 冗長救済判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1166880A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
| US6819605B2 (en) | 2001-11-16 | 2004-11-16 | Fujitsu Limited | Semiconductor memory device and redundancy judging method |
-
1997
- 1997-08-18 JP JP9221375A patent/JPH1166880A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
| US6819605B2 (en) | 2001-11-16 | 2004-11-16 | Fujitsu Limited | Semiconductor memory device and redundancy judging method |
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