KR100560764B1

KR100560764B1 - 리던던시회로

Info

Publication number: KR100560764B1
Application number: KR1020030054662A
Authority: KR
Inventors: 김병술
Original assignee: 삼성전자주식회사
Priority date: 2003-08-07
Filing date: 2003-08-07
Publication date: 2006-03-13
Also published as: KR20050015721A; US20050041492A1; US7154791B2

Abstract

본 발명은 반도체메모리장치에 관한 것으로, 더욱 상게하게는 반도체메모리장치의 리던던시회로에 관한 것이다.

본 발명에 의하면, 디코딩되기 전의 외부어드레스마다 그에 대응하는 하나의 퓨즈를 사용하여 리던던시회로를 구현함으로써 리던던시회로에 필요한 퓨즈의 갯수를 줄일 수 있으며, 결과적으로 칩의 크기를 줄이고 리페어효율을 증가시킬 수 있다.

리던던시, 퓨즈, 피치, 리페어어드레스, 적층구조

Description

리던던시회로{Redundancy Circuit}

도 1은 종래의 리던던시구조의 구성을 보여주는 블록도,

도 2는 종래의 리던던시회로의 구성을 보여주는 회로도,

도 3은 퓨즈피치와 퓨즈를 용융하기 위한 스팟의 크기를 보여주는 도면,

도 4는 단층형 퓨즈박스구조와 적층형 퓨즈박스구조를 보여주는 도면,

도 5는 본 발명의 실시예에 따른 리던던시구조의 구성을 보여주는 블록도,

도 6은 본 발명의 실시예에 따른 리던던시회로의 구성을 보여주는 회로도이다.

본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.

*도면의 주요부분에 대한 부호의 설명*

M10 : 마스터퓨즈회로

AF20 ~ AF80 : 어드레스퓨즈박스

100 : 비교부 200 : 리던던시인에이블판단부

본 발명은 반도체메모리장치에 관한 것으로, 더욱 상세하게는 반도체메모리장치의 리던던시회로에 관한 것이다.

반도체 메모리 장치들을 제조할 때 고려되는 사항들 중 수율(yield rate)을 향상시키는 것은 매우 중요한 사항이다. 일반적으로, 반도체 메모리 장치가 몇 개의 결함 메모리 셀(defective memory cell)들, 심지어는 단지 한 개의 결함 셀 만을 가지더라도 그 메모리 장치는 제품으로서 출하될 수 없다. 예외적으로, 전화기의 자동 응답 등과 같은 특정 기술 분야들에서는, 가능한한 저가의 제품을 생산하기 위해, 결함 셀들을 가지는 DRAM(dynamic radom access memory), SRAM(static random access memory), EEPROM(electirically erasable and programmable read only memory) 장치들이 사용되기도 한다. 고집적 반도체 메모리 장치의 제조시에 결함 셀들이 생길 확률은 상대적으로 낮은 집적율을 갖는 장치의 제조시의 그것보다 더 높다. 즉, 메모리 장치가 고집적화될수록 그것의 제조 공정(manufacturing process) 상에는 더 많은 곤란한 점들이 수반되고 장치가 부스러기(debris) 등에 더 큰 악영향을 받기 때문에 수율이 더욱 저하되기 마련이다. 이와 같이, 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해, 여러 가지 시도들이 진행되고 있다.

좋은 수율을 얻기 위해서는, 물론, 메모리 장치의 제조에 있어서, 결함 셀들의 발생을 가능한한 억제할 수 있도록 제조 공정을 개선하는 것이 가장 바람직하나, 이런 노력에는 한계가 있다. 따라서, 수율 개선을 위한 여러 가지 다른 기술들이 제안되고 있다. 이들 중에는, 메모리 장치의 구조(construction)를 개량(modify)하여 제조 과정에서 발생된 결함 영역들을 구제하는 기술이 있다.

상기 구조 개량 기술로서, 잘 알려져 있는 것이 바로 리던던시 기술이다. 이 기술에 의하면, 메모리 장치에는, 2 진 데이터(binary data)의 저장을 위한 주 메모리 셀 어레이(main memory cell array)와 더불어 그것의 각 행 방향과 열 방향으로 예비 메모리 셀 어레이(spare or redundant memory cell array)가 제공된다. 주 메모리 셀 어레이의 검사 과정에서, 수 개 내지 수천 개의 결함 셀들이 발견되었다면, 이들은 예비 메모리 셀들에 의해 대체된다. 이것에 의해, 전체 칩(chip)은 결함이 없는 제품(non-defective article)으로서 유지된다. 만일, 결함 셀들의 개수가 할당된 예비 메모리 셀들의 개수를 초과한다면, 일반적으로, 그 메모리 장치는 보수할 수 없게 되므로 폐기된다.

통상적으로, 주 셀 어레이의 행들(rows) 상에 존재하는 결함 셀들을 대체하기 위한 예비 셀 어레이는 행 리던던시 어레이(row redundancy array)라 불리우고, 그것의 열들(columns) 상에 존재하는 결함 셀들을 대체하기 위한 예비 셀 어레이는 열 리던던시 어레이(column redundancy array)라 불리운다. 결함 메모리 셀들을 리던던트 메모리 셀들로 대체하기 위해서는, 결함 셀들의 위치 정보 즉, 리페어 어드레스(repair address)들을 저장하기 위한 회로와 외부로부터 입력된 어드레스가 리페어 어드레스와 일치하는 지를 구분하는 회로가 필요하다. 이런 회로들을 일반적으로 리던던시 회로라 불리운다. 행 리던던시 회로(row redundancy circuit)는 임의의 행 어드레스(row address)를 해독(decoding)하여 그 어드레스가 저장된 리페어 행 어드레스들 중의 하나와 일치할 때 그 영역을 리던던트 셀 어레이의 대응 하는 행 영역으로 대체하는 기능을 수행한다. 열 리던던시 회로(column redundancy circuit)도, 위에 기술한 행 리던던시 회로와 마찬가지로, 열 어드레스와 저장된 리페어 열 어드레스를 비교하여 결함을 갖는 주 셀 어레이의 열 영역들을 리던던트 셀 어레이의 대응하는 열 영역들로 각각 대체하는 기능을 한다.

리던던시 기술에 있어서, 리페어 어드레스들을 저장하는 기능을 하는 회로는 불휘발성 메모리 특성을 가져야 한다. 이런 리던던시 기술로서는, 금속, 폴리실리콘 등으로 이루어지는 복수 개의 퓨즈(fuse)들을 갖는 퓨즈 회로를 리페어 행 어드레스 저장 회로로서 사용하는 기술과, PROM, EPROM, EEPROM 등과 같은 불휘발성 메모리를 리페어 행 어드레스 저장 회로로서 사용하는 기술이 있는 데, 이들 중에서 퓨즈 회로를 사용하는 리던던시 기술이 널리 사용되고 있다.

일반적으로, 퓨즈 회로는 프로그램 회로라고도 불리우는 데, 그 이유는 퓨즈들을 선택적으로 용융절단(blown-out)하는 것에 의해 리페어 어드레스들이 거기에 프로그램(저장)되기 때문이다.

도 1은 종래의 리던던시구조의 구성을 보여주는 블록도이다.

도 1을 참조하면, 반도체메모리장치로 외부어드레스가 입력되면 이 외부어드레스는 프리디코더에 의해 디코딩되어 주디코더와 리던던시회로에 입력된다. 리던던시회로에서 디코딩된 어드레스를 검사하여 저장되어 있는 리페어어드레스와 동일한 어드레스이면 주디코더에 디스에이블신호를 보내고 디던던시인에이블신호를 생성하여 정상셀어레이 대신 예비셀어레이가 선택되도록 한다.

도 2는 종래의 리던던시회로의 구성을 보여주는 회로도이다.

도 2를 참조하면, 종래의 리던던시회로는 마스터퓨즈회로(M10)와, A2 ~ A4의 3비트의 외부어드레스를 프리디코딩하여 얻어진 8개의 신호(1 ~8)를 입력으로 하고 퓨즈절단에 의하여 리페어어드레스를 저장하는 어드레스퓨즈박스(AF1)와, A5 ~ A6의 2비트의 외부어드레스를 프리디코딩하여 얻어진 4개의 신호(9 ~12)를 입력으로 하고 퓨즈절단에 의하여 리페어어드레스를 저장하는 어드레스퓨즈박스(AF2)와, A7 ~ A8의 2비트의 외부어드레스를 프리디코딩하여 얻어진 4개의 신호(13 ~ 16)를 입력으로 하고 퓨즈절단에 의하여 리페어어드레스를 저장하는 어드레스퓨즈박스(AF3)와, 상기 어드레스퓨즈박스들(AF1 ~ AF3)의 출력을 그 입력들로 하고 리던던시인에이블신호를 출력하는 앤드게이트(AND1)로 구성된다.

상기 어드레스퓨즈박스들(AF1 ~ AF3)은 상기 마스터퓨즈회로(M10)의 출력을 게이트입력으로 하는 다수 개의 트랜지스터들과 상기 각 트랜지스터에 연결되는 각 퓨즈들(F1 ~F16)로 구성된다.

상기와 같이 구성된 종래의 리던던시회로는 마스터퓨즈회로(M10)에 의해 리던던시회로의 사용여부가 결정되면, 상기 어드레스퓨즈박스들(AF1 ~ AF3)에서 저장된 리페어어드레스와 입력된 어드레스가 동일한지 여부를 판단한다.

저장된 리페어어드레스와 입력된 어드레스가 동일하면, 예비셀이 엑세스된다.

그러나 도 2에서와 같은 종래의 리던던시회로의 경우 리페어어드레스에 대한 정보를 저장하기 위해서는 n비트의 외부어드레스에 대하여 2ⁿ 개의 퓨즈가 필요하 다. 어드레스퓨즈박스에서 리페어어드레스를 저장할 때 n비트의 어드레스를 디코딩한 2ⁿ개의 신호마다 퓨즈를 연결하여 어드레스를 저장하기 때문이다.

이와 같이 종래의 리던던시회로에서는 어드레스비트수의 증가에 따라 퓨즈의 수가 급격히 증가한다. 동일한 크기의 퓨즈박스내에서 퓨즈갯수의 증가는 결과적으로 퓨즈피치의 감소를 가져온다.

도 3은 퓨즈피치와 퓨즈를 용융하기 위한 스팟의 크기를 보여주는 도면이다.

도 3을 참조하면, 동일한 면적 내에 퓨즈의 수가 증가하여 퓨즈피치가 감소할 경우 리페어설비의 스팟의 크기를 줄여야 하지만, 리페어설비의 스팟의 크기를 줄이는데는 한계가 있다.

따라서 퓨즈의 수를 늘리면서도 퓨즈피치를 줄이지 않고 유지하기 위한 방법으로 적층형 퓨즈박스구조가 이용된다.

도 4는 단층형 퓨즈박스구조와 적층형 퓨즈박스구조를 보여주는 도면이다.

도 4에서 볼 수 있는 바와 같이 적층형 퓨즈박스구조는 단층형 퓨즈박스구조에 비하여 퓨즈피치가 감소되지 않도록 하면서도 동일한 면적 내에 보다 많은 퓨즈를 형성할 수 있다.

그러나 이러한 적층형 퓨즈박스구조를 사용할 경우 퓨즈의 길이가 길어져 결과적으로 칩사이즈가 증가하게 된다는 문제점이 있다.

또한 퓨즈의 절단(Cutting)시 단층형 퓨즈박스의 경우에는 절단장치를 한쪽 방향으로 한번의 이동으로 전체퓨즈의 절단이 가능하지만, 적층형 퓨즈박스의 경우 에는 도 4에서 볼 수 있는 바와 같이 왕복으로 이동하면서 퓨즈를 절단해야 하므로 퓨즈절단에 많은 시간이 소요되고 결과적으로 리페어시간이 증가한다는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 적은 수의 퓨즈를 사용함으로써 칩사이즈를 줄일 수 있는 반도체메모리장치의 리던던시회로를 제공하는데 있다.

특히, 퓨즈의 갯수를 줄임으로써 적층형 퓨즈박스구조 대신 단층형 퓨즈박스구조를 사용할 수 있는 반도체메모리장치의 리던던시회로를 제공하는데 있다.

상기의 목적을 달성하기 위한 본 발명의 구성은 반도체메모리장치에 있어서, 입력어드레스비트들을 저장하는 입력어드레스버퍼들과; 리페어어드레스비트들을 저장하는 퓨즈박스들과; 상기 입력어드레스버퍼에 저장된 어드레스비트들과 상기 퓨즈박스에 저장된 리페어어드레스비트들을 비교하는 비교부와; 상기 비교부의 비교결과에 따라 리던던시 인에에블여부를 판단하는 리던던시인에이블판단부를 구비하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 입력어드레스버퍼들과 상기 퓨즈박스들에 저장되는 어드레스비트들은 디코더에 의해 디코딩되기 전의 외부어드레스비트들을 사용한다.

바람직한 실시예에 있어서, 상기 퓨즈박스는: 퓨즈와; 드레인이 상기 퓨즈의 일단에 연결되고 소오스가 전원전압에 연결된 피모스트랜지스터와; 드레인이 상기 퓨즈의 타단에 연결되고 소오스가 접지에 연결되는 엔모스트랜지스터를 구비한다.

바람직한 실시예에 있어서, 상기 상기 비교부는 상기 퓨즈박스의 출력단(NO1)과 상기 입력어드레스버퍼를 입력으로 하는 익스클루시브오아 논리게이트를 사용한다.

이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 5는 본 발명의 실시예에 따른 리던던시구조의 구성을 보여주는 블록도이고, 도 6은 본 발명의 실시예에 따른 리던던시회로의 구성을 보여주는 회로도이다.

도 5를 참조하면, 본 발명의 실시예에 따른 리던던시구조는 도 1의 종래의 리던던시구조와 달리 프리디코더에 의해 디코딩되기 전의 외부어드레스가 그대로 리던던시회로에 입력된다. 리던던시회로에서 저장하고 있는 리페어어드레스 역시 디코딩된 신호가 아니라 디코딩되기 전의 외부어드레스이다.

도 6에서는 외부어드레스 A2 ~ A8의 7비트의 외부어드레스비트를 입력으로 하여 리페어어드레스와의 동일여부를 판단하는 리던던시회로의 실시예를 보여준다.

도 6을 참조하면, 본 발명의 실시예에 따른 리던던시회로는 리던던시회로를 사용할 것인지 여부를 결정하기 위한 마스터퓨즈회로(M10)와; 리페어어드레스를 저장하고 있는 어드레스퓨즈박스들(AF20 ~ AF80)과; A2부터 A8까지의 각각의 외부어드레스비트들을 상기 어드레스퓨즈박스에 저장되어 있는 리페어어드레스와 비교하기 위한 비교부(100)와; 상기 비교부의 출력들을 입력으로 하여 예비셀을 사용할 것인지 여부를 결정하는 리던던시인에이블판단부(200)로 구성된다.

상기 마스터퓨즈회로(M10)는 일단이 전원전압(Vpp)에 연결되는 제 1마스터퓨즈(MF1)와; 소오스가 상기 제 1마스터퓨즈(MF1)에 연결되는 피모스트랜지스터(PM1)와; 일단이 상기 피모스트랜지스터(PM1)의 드레인에 연결되는 제 2마스터퓨즈(MF2)와; 드레인이 상기 제 2마스터퓨즈(MF2)에 연결되는 엔모스트랜지스터(NM1)와; 상기 피모스트랜지스터(PM1)의 드레인단을 입력단으로 하는 인버터(IN1)로 구성된다.

마스터퓨즈회로(M10)는 상기한 바와 같이 리던던시회로를 사용하여 예비셀을 엑세스할 것인지 여부를 결정하는 회로이다.

제 1마스터퓨즈(MF1)가 절단되고 제 2마스터퓨즈(MF2)가 절단되지 않으면 전원VCCHB가 인가되었을 때 상기 엔모스트랜지스터(NM1)는 턴온되고 상기 피모스트랜지스터(PM1)의 드레인단(PFD)은 접지로 되고 마스터퓨즈회로(M10)의 출력단(PFU)은 논리하이로 된다. 이 경우 입력외부어드레스와 상기 어드레스퓨즈박스의 어드레스가 모두 동일하게 일치하면 앤드게이트는 논리하이값, 즉 리던던시인에이블신호를 출력하여 예비셀을 엑세스할 수 있게 한다.

제 1마스터퓨즈(MF1)가 연결되고 제 2마스터퓨즈(MF2)가 절단되면 상기 피모스트랜지스터(PM1)의 드레인단(PFD)은 전원전압Vpp로 인해 논리하이 값을 갖게 되고 마스터퓨즈회로(M10)의 출력단(PFU)은 논리로우값을 갖게 된다. 입력외부어드레스와 상기 어드레스퓨즈박스의 어드레스가 모두 동일하게 일치한다 하더라도 앤드게이트는 논리로우값을 출력하여 예비셀을 엑세스하지 못하게 된다.

상기 어드레스퓨즈박스(AF20)는 상기 마스터퓨즈회로(M10)의 인버터(IN1)의 출력단(PFU)이 게이트에 연결되는 엔모스트랜지스터(NA2)와; 일단이 상기 엔모스트 랜지스터(NA2)의 드레인에 연결되는 퓨즈(FA2)와; 드레인이 상기 퓨즈(FA2)의 타단에 연결되고 소오스가 전원전압(Vdd)에 연결되는 피모스트랜지스터(PA2)로 구성된다.

나머지 어드레스퓨즈박스들(AF30 ~ AF80) 역시 상기 어드레스퓨즈박스(AF20)와 동일한 회로구성을 갖는다.

어드레스퓨즈박스들(AF30 ~ AF80)에서는 퓨즈가 절단되어 있는지 절단되지 않고 연결되어 있는지에 따라 서로 상보되는 값을 저장한다. 즉, 퓨즈가 절단되어 있으면 논리하이인 '1'의 값을 저장하고 퓨즈가 연결되어 있으면 논리로우인 '0'의 값을 저장하며, 이러한 방법을 이용하여 리페어어드레스비트값들을 저장한다.

상기 비교부(100)는 익스클루시브노아 논리게이트들(XNOR2 ~ XNOR8)에 의해 구현된다. 상기 익스클루시브노아 논리게이트(XNOR2)는 상기 어드레스퓨즈박스(AF20)의 출력값과 외부어드레스비트(A2)를 입력으로 한다. 나머지 익스클루시브노아 논리게이트들(XNOR3 ~ XNOR8) 역시 각각 대응하는 어드레스퓨즈박스의 출력값과 외부어드레스비트를 입력으로 한다.

상기 비교부(100)는 익스클루시브노아게이트로 구현되므로 어드레스퓨즈박스의 출력값과 입력되는 외부어드레스비트가 동일한 값을 갖는 경우에만 논리하이값을 출력한다.

상기 리던던시인에이블판단부(200)는 앤드게이트(AND2)에 의해 구현된다. 상기 비교부(100)의 출력이 모두 논리하이값을 출력하는 경우 즉, 각 외부어드레스비트들이 비교부에 함께 입력되는 어드레스퓨즈박스들의 출력값들과 모두 동일한 값 을 갖는 경우에만 앤드게이트(AND2)는 논리하이값을 출력하여 리던던시인에이블신호를 출력한다. 리던던시인에이블신호가 출력되면 상기 외부어드레스에 대응하는 예비셀이 엑세스된다.

상기와 같이 구성된 리던던시회로는 다음과 같이 동작한다.

먼저, 마스터퓨즈회로(M10)에 의해 리던던시회로를 사용할 것인지를 결정한다.

어드레스퓨즈박스(AF20)의 퓨즈(FA2)는 리페어어드레스에 따라 절단(Cutting)되거나 연결(No Cutting)된다.

퓨즈(FA2)가 절단되어 있으면 어드레스퓨즈박스(AF20)는 논리하이값을 갖게 된다. 퓨즈(FA2)가 연결되어 있으면 어드레스퓨즈박스(AF20)는 논리로우값을 갖게 된다.

상기 마스터퓨즈회로(M10)에 의해 리던던시회로 사용이 결정되고 A2의 외부어드레스비트의 입력과 함께 전압VCCHB가 인가되면 엔모스트랜지스터(NA2)가 턴온된다.

익스클루시브노아게이트(XNOR2)는 상기 어드레스퓨즈박스(AF20)에 저장된 값과 입력된 외부어드레스 A2의 값을 비교한다.

어드레스퓨즈박스(AF20)의 출력값과 외부어드레스 A2가 동일한 값을 갖는 경우, 즉 둘 다 논리하이값을 갖거나 둘다 논리로우값을 갖는 경우에만 익스클루시브노아게이트(XNOR2)는 논리하이값을 출력한다.

상기 어드레스퓨즈박스(AF20)와 익스클루시브노아게이트(XNOR2)의 각부분의 신호값에 대하여 논리표를 작성하면 다음 표 1과 같다.

PFU	A2	FA2	IN A2	RED
0	X	X	X	0
1	0	0	1	1
1	0	1	0	0
1	1	0	0	0
1	1	1	1	1

나머지 어드레스퓨즈박스들(AF30 ~ AF80)과 익스클루시브노아게이트들(XNOR3 ~ XNOR8)의 역시 상기 어드레스퓨즈박스(F2)과 익스클루시브노아게이트(XNOR2)의 동작과 동일한 동작을 수행한다.

리던던시인에이블판단부(200)인 앤드게이트(AND2)는 상기 마스터퓨즈회로(M10)의 출력단(PFU)이 논리하이상태를 유지하고 상기 익스클루시브노아게이트들(XNOR2 ~ XNOR8)이 모두 논리하이값을 갖는 경우, 즉 어드레스퓨즈박스들(AF20 ~ AF80)의 각 출력값이 A2 ~ A8의 각 외부어드레스비트와 동일한 논리값을 갖는 경우에만 앤드게이트가 논리하이값을 출력하여 리던던시인에이블신호를 출력한다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이 본 발명에 의하면,

종래의 리던던시회로에 비하여 동일한 외부어드레스에 대한 리페어를 하는데 있어서, 퓨즈박스 내의 퓨즈의 갯수를 대폭 줄일수가 있으므로 공정집적도가 높아질수록 발생하는 피치제약을 극복할 수 있다는 장점이 있다.

특히, 본 발명에 의하면 퓨즈갯수를 줄일수 있는 리던던시회로를 구현함으로써 칩크기 및 리페어시간이 증가하는 문제점을 갖는 적층구조 대신 단층구조를 사용할 수 있다는 장점이 있다.

단층구조를 사용함으로써 칩크기 및 리페어시간을 줄일수 있으며, 퓨즈갯수 감소에 의해 리던던시의 추가증가를 가능하게 하여 리페어효율 및 생산성 향상을 가져올수 있다는 장점이 있다.

Claims

삭제
반도체메모리장치에 있어서,

입력어드레스비트들을 저장하는 입력어드레스버퍼들과;

리페어어드레스비트들을 저장하는 퓨즈박스들과;

상기 입력어드레스버퍼에 저장된 어드레스비트들과 상기 퓨즈박스에 저장된 리페어어드레스비트들을 비교하는 비교부와;

상기 비교부의 비교결과에 따라 리던던시 인에에블여부를 판단하는 리던던시인에이블판단부를 구비하며,

상기 입력어드레스버퍼들과 상기 퓨즈박스들에 저장되는 어드레스비트들은 디코더에 의해 디코딩되기 전의 외부어드레스비트들인 것을 특징으로 하는 리던던시회로.
제 2항에 있어서,

상기 퓨즈박스들은 퓨즈들의 절단여부를 이용하여 각각 논리하이값을 저장할 것인지 또는 논리로우값을 저장할 것인지를 결정하는 것을 특징으로 하는 리던던시회로.
제 2항에 있어서,

상기 퓨즈박스는:

퓨즈와;

드레인이 상기 퓨즈의 일단에 연결되고 소오스가 전원전압에 연결된 피모스트랜지스터와;

드레인이 상기 퓨즈의 타단에 연결되고 소오스가 접지에 연결되는 엔모스트랜지스터를 구비하는 것을 특징으로 하는 리던던시회로.
제 2항에 있어서,

상기 상기 비교부는 상기 퓨즈박스의 출력단과 상기 입력어드레스버퍼를 입력으로 하는 논리회로인 것을 특징으로 하는 리던던시회로.
제 5항에 있어서,

상기 논리회로는 익스클루시브오아 논리게이트인 것을 특징으로 하는 리던던시회로.
제 2항에 있어서,

상기 리던던시인에이블판단부는 상기 비교부의 출력들을 그 입력으로 하는 엔드게이트인것을 특징으로 하는 리던던시회로.