KR0120582B1 - 반도체 기억소자의 부 로우 디코더 회로 - Google Patents

반도체 기억소자의 부 로우 디코더 회로

Info

Publication number
KR0120582B1
KR0120582B1 KR1019940017291A KR19940017291A KR0120582B1 KR 0120582 B1 KR0120582 B1 KR 0120582B1 KR 1019940017291 A KR1019940017291 A KR 1019940017291A KR 19940017291 A KR19940017291 A KR 19940017291A KR 0120582 B1 KR0120582 B1 KR 0120582B1
Authority
KR
South Korea
Prior art keywords
decoder
nmos transistor
poly
sub
line
Prior art date
Application number
KR1019940017291A
Other languages
English (en)
Other versions
KR960005611A (ko
Inventor
정창호
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940017291A priority Critical patent/KR0120582B1/ko
Priority to TW084113090A priority patent/TW366493B/zh
Publication of KR960005611A publication Critical patent/KR960005611A/ko
Application granted granted Critical
Publication of KR0120582B1 publication Critical patent/KR0120582B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 기억소자인 디램(DRAM)소자의 워드라인(word line )을 선택하기 위한 부 디코더 회로에 관한 것으로 부 디코더 페어(sub-decoder pair)에서 디스차지(discharge ) 트랜지스터의 게이트와 부스트랩용 트랜지스터의 게이트를 크로스 커플(cross couple )로 연결하도록 하므로써, 디램의 밀도에 따라 발생되는 워드라인의 메탈 피치(Metal pitch) 문제를 해결한 부 디코더 회로에 관한 것이다.

Description

반도체 기억소자의 부 로우 디코더 회로
제1도는 종래의 기본적인 디램 셀 배열을 도시한 회로도.
제2도는 종래의 워드라인의 메탈 스트랩을 이용한 셀 배열을 도시한 회로도.
제3도는 종래의 부 디코딩 방식에 의한 일반적인 셀 배열을 도시한 회로도.
제4도는 본 발명을 이용한 제1실시예로서 셀 배열을 도시한 회로도.
제5도는 본 발명을 이용한 제2실시예로서 셀 배열을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 부 디코더
본 발명은 반도체 기억소자인 디램(DRAM)소자의 워드라인(word line)을 선택하기 위한 부 로우 디코더 회로에 관한 것으로 특히, 부 디코더 페어(sub_decoder pair)에서 디스차지(discharge) 트랜지스터의 게이트와 부스트랩용 트랜지스터의 게이트를 크로스 커플(cross couple)로 연결하도록 하므로써, 디램의 밀도에 따라 발생되는 워드라인의 메탈 피치(Metal pitch) 문제를 해결한 부 로우 디코더 회로에 관한 것이다.
본 발명은 디램(DRAM)뿐 아니라 SRAM, VRAM등 여타의 고밀도 기억소자의 워드라인을 디코딩하는데 사용할 수 있다.
일반적으로 디램소자의 데이터를 저장하는 셀 어레이 블록(cell array block)은 그물모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 캐패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
제1도는 종래의 기본적인 디램 셀 배열을 나타낸 것으로 디코드에서부터 워드라인의 게이트가 직접 연결되어 사용되었다. 그 후 게이트의 재료가 금속(Material)에서 폴리(Poly)로 바뀌어지면서 메모리의 용량이 증가하는 반면에, 폴리 실리콘(polysilicon)의 부동작 시간(propagation delay)를 줄어들었다. 따라서 상기의 문제를 해결하기 위해서 종래에서는 제2도와 같이 각 워드라인의 일정 거리마다 금속으로 스트랩(strap)을 하였다. 그런데 칩(chip)의 밀도가 부 마이크론(Sub-Micron) 기술개발로 인해 점점 높아짐에 따라 상응하는 워드라인의 타이트 피치(tight pitch)를 금속(Metal)이 따르지 못하므로 부 디코더의 방식으로 전환하게 되었다.
제3도는 종래의 부 디코딩에 의한 일반적인 셀 어레이를 도시한 것으로서, 주 디코더(Main X-Decoder)에서 부 디코더(sub decoder)를 각각 인에이블(Enable) 및 디스에이블(Disable)되도록 구성하므로 인해 주-디코더에서부터 인에이블 및 디스에이블용 메탈 라인이 공존해야 한다.
이로 말미암아 공정진행중에 발생되는 어떤 메탈 브리지(Metal Bridge)에 대해서도 Vpp와 GND의 쇼트(short)로 인해 칩의 동작을 기대하기가 어렵다. 물론 공정상의 문제가 야기되지 않는다면 문제가 되지 않지만, 메탈 브리지가 일어나지 않을 확률이 아주 낮으며 또한 리페어(repair)하는데도 메탈 브리지에 대한 페일(fail)에 대해서는 리스페어(repair)할 수 없는 문제가 발생한다.
따라서, 본 발명에서는 디램의 부 디코더 페어(pair)에서 디스차지 트랜지스터의 밀도(density)에 따라 발생되는 워드라인의 메탈 피치 문제를 해결할 수 있는 부 디코더 회로를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 각 부 디코더 블록에 LSB(Least Significnt Bit)에 의한 두 개의 부 디코더 페어(pair)의 서로다른 부디코더의 디스차지(discharge) 트랜지스터의 게이트와 부스트랩(Bootstrap)용 트랜지스터의 게이트를 크로스 커플로 구현하였다.
이하, 첨부된 도면을 참조하여 본 발명의 부 디코더 회로에 관해 상세히 설명하기로 한다.
제4도는 본 발명을 이용한 제1 실시예의 셀 배열을 도시한 회로도로서 크로스-커플 논리를 이용한 부 디코딩 방식을 구현한 것이다.
상기 워드라인의 부동작 시간을 줄이기 위하여 메탈라인을 네 개의 워드라인마다 하나씩 두어 메탈 라인의 피치를 크게 하였다.
글로벌 X-디코더(Global X-Decoder)의 출력을 메탈 라인으로 하고 폴리(poly) 게이트로 연결되는 부 디코더를 두 개의 LSB 어드레스에 의해 네 개의 폴리 워드 라인 중의 하나를 디코딩한다.
이때 하나의 부 디코더 블록에 두 개의 부 디코더를 페어로 두어서 서로 다른 LSB 어드레스의 보수(complement)에 의해 트랜지스터 Q2, Q5 및 Q8, Q11의 게이트에 연결하여 트랜지스터 Q1, Q4 혹은 Q11 Q10의 패스트랜지스터(Pass transister)중 하나의 게이트를 부스트랩되게 한다. 그리고 워드라인 디스차지용 트랜지스터인 Q3, Q6 혹은 Q7, Q12의 게이트는 서로 다른 부스트랩을 위한 트랜지스터의 게이트와 크로스 커플되게 연결하므로 워드라인의 플로팅(Floating) 현상을 막아주게 된다.
a2~an의 다른 어드레스가 입력되어 그 다음 글로벌 디코더에 연결되는 워드라인이 선택될 경우에도 XA0_0 어드레스가 하이(HIGH)일때는 XA01_1, XA01_2 및 XA01_3가 모두 로우(LOW)이므로 트랜지스터 Q1 및 Q2를 통하여 글로벌 X-디코더에 의해 디스차지되며, 다른 워드라인은 Q6, Q9 및 Q12에 의해 디스차지되게 된다.
이 경우 글로벌 X-디코더 출력의 메탈 피치는 네 개의 워드 라인 피치로 할 수 있으며, 이로인해 디팩트(defact)가 일어날 확율이 아주 낮아지게 되고, 폴리 워드라인의 브리지(bridge) 혹은 디스팩트(depair)에 의한 페일(fail)에 대해서는 2개의 LSB 어드레스 혹은 글로벌 디코더의 어드레스를 조절하므로써 쉽게 리스페어(repair)할 수 있다.
제5도는 본 발명의 제2실시예의 셀 배열을 도시한 회로도로서, 부 디코더(Sub Decoder)의 면적에 Vcc를 배치할 수 있을 경우 사용할 수 있다.
XA01의 각 어드레스의 보수에 의해 선택되지 않는 워드라인은 Q23, Q26, Q29 Q32를 통해 디스차지된다. 이 경우에도 글로벌 X-디코더 출력의 메탈피치의 네 개의 워드라인 피치로 제작할 수 있다.
이상에서 설명한 본 발명은 부 디코더 회로를 반도체 소자의 내부에 구현하게 되면, 코어(core)지역의 전체에 연결되어 있는 글로벌 로우 디코더(Global row Decoder) 출력의 메탈 라인 브리지(Bridge)에 의해 일어날 페어(Fail)의 확률을 1/4이하로 크게 격감시킬 수 있는 효과가 있다.

Claims (6)

  1. 반도체 기억 소자인 디램 소자의 워드라인을 선택하기 위한 부 디코더 회로에 있어서, 상기 워드라인의 부동작시간을 줄이기 위하여 메탈라인을 네 개의 폴리 워드라인마다 하나씩 두고 메탈라인의 피치를 크게 한 수단과, 상기 폴리 게이트에 연결된 부 디코더를 두 개의 LSB(최하위 비트)어드레스에 의해 네 개의 폴리 워드라인 중의 하나를 디코딩하는 수단과, 상기 하나의 부 디코더 블록에 두 개의 부 디코더를 페어로 두어서 서로 다른 LSB 어드레스의 보수에 의해 디스차지하는 수단을 포함하는 것을 특징으로 하는 부 디코더 회로.
  2. 제1항에 있어서, 상기 부 디코더는, 2개의 LSB(최하위 비트)를 어드레스로 하는 것을 특징으로 하는 부 디코더 회로.
  3. 제1항에 있더서, 상기 부 디코더는, 상기 메탈라인과 폴리 워드라인 사이에 연결된 NMOS 트랜지스터(Q1)와, 상기 NMOS 트랜지스터(Q1)의 게이트 단자와 어드레스라인 사이에 연결된 NMOS 트랜지스터(Q2)와, 상기 메탈라인과 폴리 워드라인 사이에 연결된 NMOS 트랜지스터(Q4)와, 상기 NMOS 트랜지스터(Q4)의 게이트단자와 어드레스 라인 사이에 연결된 NMOS 트랜지스터(Q5)와, 상기 폴리 워드라인과 접지전압 사이에 연결된 NMOS 트랜지스터 Q3 및 Q6과, 상기 NMOS 트랜지스터 Q2와 Q6의 게이트 단자가 어드레스 바에 연결되고, 상기 NMOS 트랜지스터 Q5와 Q3의 게이트단자가 어드레스 바에 연결된 것을 특징으로 하는 부 디코더 회로.
  4. 반도체 기억소자인 디램 소자의 워드라인을 선택하기 위한 부 디코더 회로에 있어서, 상기 워드라인의 부동작시간을 줄이기 위하여 메탈라인을 네 개의 폴리 워드라인마다 하나씩 두어 메탈라인의 피치를 크게 한 수단과, 상기 폴리 게이트에 연결된 부 디코더를 두 개의 LSB(최하위 비트)어드레스에 의해 네 개의 폴리 워드라인 중의 하나를 디코딩하는 수단과, 상기 하나의 부 디코더 블록에 두 개의 부 디코더를 페어로 두어서 각 LSB 어드레스의 보수에 의해 디스차지하는 수단을 포함하는 것을 특징으로 하는 부 디코더 회로.
  5. 제4항에 있어서, 상기 부 디코더는, 부 디코더의 면적에 전원전압(Vcc)을 사용한 것을 특징으로하는 부 디코더 회로.
  6. 제4항에 있어서, 상기 부 디코더는, 상기 메탈라인과 폴리 워드라인 사이에 연결된 NMOS 트랜지스터(Q21)와, 상기 NMOS 트랜지스터(Q21)의 게이트 단자와 어드레스라인 사이에 연결된 NMOS 트랜지스터(Q22)와, 상기 메탈라인과 폴리 워드라인 사이에 연결된 NMOS 트랜지스터(Q24)와, 상기 NMOS 트랜지스터(Q24)의 게이트단자와 어드레스라인 사이에 연결된 NMOS 트랜지스터(Q25)와, 상기 폴리 워드라인과 접지전압 사이에 연결된 NMOS 트랜지스터 Q23 및 Q26과, 상기 NMOS 트랜지스터 Q23와 Q26의 게이트단자가 어드레스 바에 연결되고, 상기 NMOS 트랜지스터 Q22와 Q25의 게이트 단자가 전원전압에 연결된 것을 특징으로하는 부 디코더 회로.
KR1019940017291A 1994-07-18 1994-07-18 반도체 기억소자의 부 로우 디코더 회로 KR0120582B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019940017291A KR0120582B1 (ko) 1994-07-18 1994-07-18 반도체 기억소자의 부 로우 디코더 회로
TW084113090A TW366493B (en) 1994-07-18 1995-12-08 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940017291A KR0120582B1 (ko) 1994-07-18 1994-07-18 반도체 기억소자의 부 로우 디코더 회로

Publications (2)

Publication Number Publication Date
KR960005611A KR960005611A (ko) 1996-02-23
KR0120582B1 true KR0120582B1 (ko) 1997-10-20

Family

ID=19388232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940017291A KR0120582B1 (ko) 1994-07-18 1994-07-18 반도체 기억소자의 부 로우 디코더 회로

Country Status (2)

Country Link
KR (1) KR0120582B1 (ko)
TW (1) TW366493B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076872A (ko) * 1996-05-28 1997-12-12 구오 젱-종 고밀도, 고속 읽기전용 메모리

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655279B1 (ko) * 2000-12-14 2006-12-08 삼성전자주식회사 불휘발성 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076872A (ko) * 1996-05-28 1997-12-12 구오 젱-종 고밀도, 고속 읽기전용 메모리

Also Published As

Publication number Publication date
TW366493B (en) 1999-08-11
KR960005611A (ko) 1996-02-23

Similar Documents

Publication Publication Date Title
US4837747A (en) Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
US5617365A (en) Semiconductor device having redundancy circuit
US5349556A (en) Row redundancy circuit sharing a fuse box
US5386386A (en) Redundancy circuit having a spare memory block replacing defective memory cells in different blocks
KR950005579B1 (ko) 반도체 기억 장치
US4648075A (en) Redundancy circuit for a semiconductor memory device
KR970076893A (ko) 비휘발성 집적회로용 리던던시 방법 및 장치
US6026036A (en) Synchronous semiconductor memory device having set up time of external address signal reduced
KR100498610B1 (ko) 뱅크 구분없이 휴즈 박스를 사용하는 로우 리던던시 회로
US4881202A (en) Semiconductor memory device using partial decoders for redundancy
US6307794B1 (en) Semiconductor memory device and signal line shifting method
KR0120582B1 (ko) 반도체 기억소자의 부 로우 디코더 회로
US6195299B1 (en) Semiconductor memory device having an address exchanging circuit
US4754434A (en) Switching plane redundancy
US5245579A (en) Semiconductor memory device
US5640338A (en) Semiconductor memory device
KR100375599B1 (ko) 로오 리던던시 회로
US6473872B1 (en) Address decoding system and method for failure toleration in a memory bank
US5712821A (en) Redundancy circuit of semiconductor memory device
KR100526455B1 (ko) 리던던시 인에이블 회로를 포함하는 반도체장치
KR0177407B1 (ko) 리던던시 재 리페어 회로
KR100454632B1 (ko) 반도체소자의워드라인리페어장치
KR20020002913A (ko) 반도체 메모리 소자의 리던던시 장치
KR970005122B1 (ko) 반도체 소자의 리던던시 회로
KR19990086158A (ko) 반도체 메모리의 칼럼 리페어장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee