KR100454632B1 - 반도체소자의워드라인리페어장치 - Google Patents

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Abstract

본 발명은 단일의 퓨즈 박스로 동시에 복수개의 워드 라인을 리페어함으로써 수율증대 및 퓨즈 박스의 면적 줄임을 도모하도록 된 반도체 소자의 워드 라인 리페어 장치를 제공하기 위한 것이다.
이를 위해 본 발명은 불량이 발생한 두 워드라인을 동시에 리페어 하기 위한 여분의 리페어 워드라인을 동시에 복수개의 라인선택신호를 출력하는 퓨즈박스수단과 상기 복수개의 라인선택신호에 의해 선택된 리던던시 워드라인을 구동시키는 리던던시 X-디코더를 포함하여 구성하고, 상기 퓨즈박스 수단은, 복수개의 퓨즈를 구비하는 퓨즈부와 불량이 발생한 두 워드 라인에 상응하는 여분의 워드 라인에 대한 상기 복수개의 라인선택신호를 생성하는 라인 선택부를 구비하여, 수율이 증대될 뿐만 아니라 퓨즈 박스가 차지하는 면적이 줄어들게 된다.

Description

반도체 소자의 워드 라인 리페어 장치
본 발명은 반도체 소자의 워드 라인 리페어 장치에 관한 것으로, 보다 상세하게는 워드 라인 고장으로 발생되는 교체 대상 워드 라인 쌍을 여분의 워드 라인으로 교체하도록 된 반도체 소자의 워드 라인 리페어 장치에 관한 것이다.
일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell)중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식을 채용하고 있다.
특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭별로 설치해 두는데, 예를 들어 16 메가 디램의 경우 256K 셀어레이마다 예비 로우 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로된 메모리 셀을 로우(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다.
다시 말해서, 웨이퍼 프로세스(Wafer Process)가 종료되면 에비 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용시에 불량 라인에 해당하는 어드레스가 입력되면 이대신 예비 라인으로 선택이 바뀌게 되는 것이다.
이와 같이 종래에 사용되고 있는 리페어 방법은 퓨즈 박스 하나에 워드 라인 하나라는 방식으로서, 퓨즈 박스 하나가 고장이 발생된 하나의 워드 라인을 교체하게 되어 있다.
그런데, 이 경우 퓨즈 박스의 면적이 많이 차지하게 되므로 칩에 들어가는 퓨즈 박스는 어느 한계를 가지게 된다.
또한, 현재 나타나고 있는 워드 라인의 고장 양상은 인접한 두 워드 라인의 전기적 접속(금속 또는 폴리 브릿지)에 의한 고장이 대부분이며 이것은 최소한 두 워드 라인의 동시 고장을 의미한다.
그러므로, 종래의 경우 상기 인접한 두 워드 라인을 리페어하기 위해서는 퓨즈 박스 두개를 사용해야 된다는 불리함이 있다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 단일의 퓨즈 박스로 동시에 복수개의 워드 라인을 리페어함으로써 수율증대 및 퓨즈 박스의 면적 줄임을 도모하도록 된 반도체 소자의 워드 라인 리페어 장치를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 불량이 발생한 두 워드라인을 동시에 리페어 하기 위한 여분의 리페어 워드라인을 동시에 복수개의 라인선택신호를 출력하는 퓨즈박스수단과 상기 복수개의 라인선택신호에 의해 선택된 리던던시 워드라인을 구동시키는 리던던시 X-디코더를 포함하여 구성하고, 상기 퓨즈박스 수단은, 복수개의 퓨즈를 구비하는 퓨즈부와 불량이 발생한 두 워드 라인에 상응하는 여분의 워드 라인에 대한 상기 복수개의 라인선택신호를 생성하는 라인 선택부를 구비하도록 된 반도체 소자의 워드 라인 리페어 장치가 제공된다.
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 워드 라인 리페어 장치의 개략적인 블럭구성도로서, 본 발명의 실시예는 소정의 프리차지 신호를 생성하는 프리차지부(100)와, 그 프리차지부(100)로부터의 신호를 반전시켜 출력하는 인버터(23)와, 복수개의 퓨즈(101∼114) 및 각 퓨즈(101∼114)와 접지전압단 사이에 설치된 복수의 NMOS소자(201∼214)를 갖춘 퓨즈 박스 수단(10)과; 이 퓨즈 박스 수단(10)으로부터의 신호에 의해 제어되어 불량이 발생한 복수의 워드 라인을 리페어하는 복수의 리던던시 X-디코더(12, 14)로 구성된다.
여기서, 상기 프리차지부(100)는 전원전압단과 복수개의 퓨즈(101∼114) 사이에서 프리차지 신호(xdpb)에 의해 턴온/턴오프되는 PMOS소자(20)와, 이 PMOS소자(20)와 상기 복수개의 퓨즈(101∼114) 사이의 노드에 상호 접속되어 그 노드의 전위를 반전시키는 인버터(21)와, 이 인버터(21)의 양단에 설치된 PMOS소자(22)로 구성된다.
상기 인버터(21)에 의해 반전된 신호는 상기 인버터(23)에 재차 반전되어 최종 출력(nrd)으로 되는데, 그 최종출력(nrd)은 리페어했을 때 노멀 워드 라인이 선택되는 것을 방지하는 신호로서, 리페어하지 않으면 어드레스가 입력될 때 "로우"로 변하게 된다.
그리고, 상기 퓨즈 박스 수단(10)은 고장난 두 워드 라인(예컨대, 도 1에 도시된 4개의 노멀 워드 라인중에서 두개의 워드 라인)에 상응하는 여분의 워드 라인 선택 신호를 생성하는 라인 선택부(300)가 더 갖추어 지게 된다.
즉, 상기 라인 선택부(300)는 복수개의 워드 라인중에서 중간에 위치한 워드라인 쌍(W2, W3)에 대한 리페어신호를 출력하는 제 1선택기(350)와, 프리디코딩된 어드레스(00, 01, 10, 11)와 상기 제 1선택기(350)로부터의 신호(nr12b)를 기초로 복수개의 워드 라인중에서 처음의 두개 워드 라인(W1, W2) 또는 마지막 두개의 워드 라인(W3, W4)에 대한 리페어신호를 출력하는 제 2선택기(370)로 구성된다.
상기 제 1선택기(350)는 상기 복수개의 퓨즈(101∼114)와는 별도로 구비된 퓨즈(30)를 매개로 전원전압단과 접지전압단 사이에 설치된 모스 캐패시터(31)와 제 1MOS소자(32)와, 게이트가 상기 퓨즈(30)와 제 1MOS소자(32) 사이의 노드에 공통 접속되고 전원전압단과 접지전압단 사이에 상호 직렬 접속되면서 상호간의 접속노드가 상기 제 1MOS소자(32)의 게이트에 접속된 제 2MOS소자(33)와 제 3MOS소자(34)및, 상기 제 2MOS소자(33)와 제 3MOS소자(34) 사이의 노드의 전위를 반전시켜 출력시키는 인버터(35)로 구성된다.
상기 제 1선택기(350)에서는 상기 인버터(35)에 의해 반전된 최종 출력(nr12b)와 상기 인버터(35)의 이전에서 생성된 신호(nr12)를 출력시키게 된다.
본 발명의 실시예의 경우 상기 제 1 및 제 3MOS소자(32, 34)는 NMOS트랜지스터이고, 상기 제 2MOS소자(33)는 PMOS트랜지스터로 구현됨이 바람직하다.
또한, 상기 제 2선택기(370)는 프리디코딩된 어드레스(01)와 상기 제 1선택기(350)로부터의 신호(nr12b)를 낸드처리하는 낸드게이트(40)와, 프리디코딩된 어드레스(10)와 상기 제 1선택기(350)로부터의 신호(nr12b)를 낸드처리하는 낸드게이트(41)와, 상기 낸드게이트(40, 41)의 출력치를 반전시키는 복수의 인버터(42, 43)와, 프리디코딩된 어드레스(00)와 상기 인버터(42)의 출력치를 노어처리하는 노어게이트(44)와, 프리디코딩된 어드레스(11)와 상기 인버터(43)의 출력치를 노어처리하는 노어게이트(45) 및, 입력단이 상기 노어게이트(44)의 출력단에 접속되고 출력단은 상기 NMOS소자(201)의 게이트에 접속된 인버터(46) 및, 입력단이 상기 노어게이트(45)의 출력단에 접속되고 출력단은 상기 NMOS소자(202)의 게이트에 접속된 인버터(47)로 구성된다.
그리고, 상기 리던던시 X-디코더(12)는 도 3에 도시된 바와 같이 어드레스(ax01〈0〉)와 상기 퓨즈 박스 수단(10)의 최종 출력(nrd)과 상기 제 1선택기(350)로부터의 신호(nr12b)를 낸드처리하는 낸드게이트(50)와, 어드레스(ax01〈1〉)와 상기 퓨즈 박스 수단(10)의 최종 출력(nrd)과 상기 제 1선택기(350)로부터의 신호(nr12)를 낸드처리하는 낸드게이트(51)와, 어드레스(ax01〈2〉)와 상기 퓨즈 박스 수단(10)의 최종 출력(nrd)과 상기 제 1선택기(350)로부터의 신호(nr12b)를 낸드처리하는 낸드게이트(52)와, 상기 낸드게이트(50, 51, 52)의 출력치를 반전시키는 복수의 인버터(53, 54, 55)와, 그 인버터(53, 54, 55)의 출력치를 노어처리하는 노어게이트(56) 및, 그 노어게이트(56)의 출력치를 반전시켜 해당 워드 라인으로 전달하는 인버터(57)로 구성된다.
한편, 상기 리던던시 X-디코더(14)는 상술한 리던던시 X-디코더(12)와 동일한 내부구성을 갖추게 된다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 반도체 소자의 워드 라인 리페어 장치의 동작에 대해 도 4의 신호파형도를 참조하여 설명하면 다음과 같다.
본 발명의 실시예 설명에서는, 도 1에 도시된 바와 같이 4개의 노멀 워드 라인(W1, W2, W3, W4)에 대한 리페어동작에 한하여 설명한다.
먼저, 퓨즈(101, 102, 30)가 끊어지지 않은 노멀한 상태에서 프리차지 신호(xdpb)가 "로우"레벨이고 프리디코딩된 어드레스(00, 01, 10, 11)가 입력되지 않은 상태에서는 프리차지부(100)내의 PMOS소자(20)가 턴온되어 노드(N1)에는 전원전압(예컨대, Vcc)이 걸리게 되므로 인버터(21, 23)를 거치면서 최종 출력(nrd)은 "하이"레벨로 프리차지된다.
그 후, 상기 프리차지 신호(xdpb)가 "하이"로 되고 임의의 어드레스가 입력되었을 때 상기 퓨즈(101, 102, 30)가 끊어지지 않았으면(즉, 고장난 워드 라인 쌍이 존재하지 않는 정상적인 상태) 상기 노드(N1)의 전위는 퓨즈(101 또는 102) 및 해당 NMOS소자(201 또는 202)를 통해 접지단으로 바이패스되므로 상기 최종 출력(nrd)은 "로우"레벨로 바뀌게 된다.
그런데, 상기 프리차지 신호(xdpb)가 "하이"로 되고 임의의 어드레스가 입력되었을 때 상기 퓨즈(101)가 끊어진 경우에는 상기 최종 출력(nrd)은 계속 "하이"레벨을 유지하게 된다. 이때 퓨즈(30)는 끊어지지 않았기 때문에 상기 제 1선택기(350)에서의 출력(nr12b)은 "하이"레벨이고, 출력(nr12)은 "로우"레벨이 된다.
그에 따라, 상기 리던던시 X-디코더(12, 14)로 상기 "하이"레벨의 최종 출력(nrd)과 출력(nr12b) 및 "로우"레벨의 출력(nr12)이 인가됨에 따라 그 리던던시 X-디코더(12, 14)에서는 고장난 워드 라인(즉, W1, W2)을 여분의 워드 라인으로 교체하게 된다.
이에 반해, 상기 프리차지 신호(xdpb)가 "하이"로 되고 임의의 어드레스가 입력되었을 때 상기 퓨즈(102)가 끊어진 경우에는 상기 최종 출력(nrd)은 계속 "하이"레벨을 유지하게 된다. 이때 퓨즈(30)는 끊어지지 않았기 때문에 상기 제 1선택기(350)에서의 출력(nr12b)은 "하이"레벨이고, 출력(nr12)은 "로우"레벨이 된다.
그에 따라, 상기 리던던시 X-디코더(12, 14)로 상기 "하이"레벨의 최종 출력(nrd)과 출력(nr12b) 및 "로우"레벨의 출력(nr12)이 인가됨에 따라 그 리던던시 X-디코더(12, 14)에서는 고장난 워드 라인(즉, W3, W4)을 여분의 워드 라인으로 교체하게 된다.
마지막으로, 상기 프리차지 신호(xdpb)가 "하이"로 되고 임의의 어드레스가 입력되었을 때 상기 퓨즈(30)가 끊어진 경우에는 상기 출력(nr12)이 "하이"레벨로 되고 상기 출력(nr12b)이 "로우"레벨로 되므로, 상기 제 2선택기(370)에서 프리디코딩된 어드레스(01, 10)를 차단하여 상기 퓨즈 박스 수단(10)의 최종 출력(nrd)의 정상적인 발생을 제어한다(최종 출력(nrd)은 "하이"레벨을 유지함).
그에 따라, 상기 리던던시 X-디코더(12, 14)로 상기 "하이"레벨의 최종 출력(nrd)과 출력(nr12) 및 "로우"레벨의 출력(nr12b)이 인가됨에 따라 그 리던던시 X-디코더(12, 14)에서는 고장난 워드 라인(즉, W2, W3)을 여분의 워드 라인으로 교체하게 된다.
이상 설명한 바와 같은 본 발명에 의하면, 한개의 퓨즈 박스로 동시에 두개의 워드 라인을 리페어할 수 있으므로, 수율이 증대될 뿐만 아니라 퓨즈 박스가 차지하는 면적이 줄어들게 된다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 워드 라인 리페어 장치의 개략적인 블럭구성도,
도 2는 도 1에 도시된 퓨즈 박스 수단의 내부구성 회로도,
도 3은 도 1에 도시된 리던던시 X-디코더의 내부구성 회로도,
도 4는 본 발명의 실시예에 따른 각 부의 신호파형도이다.
〈 도면의 주요부분에 대한 부호의 설명 〉
10 : 퓨즈 박스 수단 12 : 리던던시 X-디코더
14 : 리던던시 X-디코더 100 : 프리차지부
300 : 라인 선택부 350 : 제 1선택기
370 : 제 2선택기

Claims (6)

  1. 불량이 발생한 두 워드라인을 동시에 리페어 하기 위한 여분의 리페어 워드라인을 동시에 복수개의 라인선택신호를 출력하는 퓨즈박스수단;
    상기 복수개의 라인선택신호에 의해 선택된 리던던시 워드라인을 구동시키는 리던던시 X-디코더; 을 포함하여 구성하고,
    상기 퓨즈박스 수단은,
    복수개의 퓨즈를 구비하는 퓨즈부; 및
    불량이 발생한 두 워드 라인에 상응하는 여분의 워드 라인에 대한 상기 복수개의 라인선택신호를 생성하는 라인 선택부
    를 포함하여 구성함을 특징으로 하는 반도체 소자의 워드 라인 리페어 장치.
  2. 제 1항에 있어서, 상기 라인 선택부는,
    복수개의 워드 라인중에서 중간에 위치한 워드 라인 쌍에 대한 상기 복수개의 라인선택신호 중 제 1 라인선택신호를 출력하는 제 1선택기;
    프리디코딩된 어드레스와 상기 제 1 라인선택신호를 이용하여 복수개의 워드 라인중에서 처음의 두개 워드 라인 또는 마지막 두개의 워드 라인 중에 하나에 대한 상기 복수개의 라인선택신호 중 제 2 라인선택신호를 출력하는 제 2선택기;
    로 구성된 것을 특징으로 하는 반도체 소자의 워드 라인 리페어 장치,
  3. 제 2항에 있어서, 상기 제 1선택기는 별도의 퓨즈를 매개로 전원전압단과 접지전압단 사이에 설치된 모스 캐패시터와 제 1MOS소자와, 게이트가 상기 퓨즈와 제 1MOS소자 사이의 노드에 공통접속되고 전원전압단과 접지전압단 사이에 상호 직렬 접속되면서 상호간의 접속노드가 상기 제 1MOS소자의 게이트에 접속된 제 2MOS소자와 제 3MOS소자 및, 상기 제 2MOS소자와 제 3MOS소자 사이의 노드의 전위를 반전시켜 출력시키는 인버터로 구성된 것을 특징으로 하는 반도체 소자의 워드 라인 리페어 장치.
  4. 제 3항에 있어서, 상기 제 1 및 제 3 MOS소자는 NMOS트랜지스터인 것을 특징으로 하는 반도체 소자의 워드 라인 리페어 장치.
  5. 제 3항에 있어서, 상기 제 2 MOS소자는 PMOS트랜지스터인 것을 특징으로 하는 반도체 소자의 워드 라인 리페어 장치.
  6. 제 2항에 있어서, 상기 제 2선택기는 프리디코딩된 어드레스와 상기 제 1선택기로부터의 신호를 낸드처리하는 복수의 낸드게이트와, 그 각각의 낸드게이트의 출력을 반전시키는 복수의 인버터와, 프리디코딩된 어드레스와 상기 각각의 인버터 출력을 노어처리하는 복수의 노어게이트 및, 그 각각의 노어게이트의 출력을 반전시켜 상기 복수개의 퓨즈중 최하위 두 비트에 해당하는 퓨즈하단에 설치된 각 MOS소자의 게이트로 인가시키는 복수의 인버터로 구성된 것을 특징으로 하는 반도체 소자의 워드 라인 리페어 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375987B1 (ko) * 2000-12-28 2003-03-15 삼성전자주식회사 반도체 메모리 장치의 리던던시 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940020428A (ko) * 1993-02-19 1994-09-16 문정환 메모리 리던던시 회로
KR960015902A (ko) * 1994-10-12 1996-05-22 김주용 반도체 기억소자를 리페어하기 위한 장치
KR970011718A (ko) * 1995-08-31 1997-03-27 김광호 냉장고의 제상운전제어장치
KR970051400A (ko) * 1995-12-11 1997-07-29 문정환 반도체 메모리 소자의 리페어 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940020428A (ko) * 1993-02-19 1994-09-16 문정환 메모리 리던던시 회로
KR100266624B1 (ko) * 1993-02-19 2000-10-02 김영환 메모리 리던던시 회로
KR960015902A (ko) * 1994-10-12 1996-05-22 김주용 반도체 기억소자를 리페어하기 위한 장치
KR970011718A (ko) * 1995-08-31 1997-03-27 김광호 냉장고의 제상운전제어장치
KR970051400A (ko) * 1995-12-11 1997-07-29 문정환 반도체 메모리 소자의 리페어 회로
KR0172844B1 (ko) * 1995-12-11 1999-03-30 문정환 반도체 메모리 소자의 리페어 회로

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