KR20000042474A - 메모리 셀 테스트 회로 - Google Patents

메모리 셀 테스트 회로 Download PDF

Info

Publication number
KR20000042474A
KR20000042474A KR1019980058641A KR19980058641A KR20000042474A KR 20000042474 A KR20000042474 A KR 20000042474A KR 1019980058641 A KR1019980058641 A KR 1019980058641A KR 19980058641 A KR19980058641 A KR 19980058641A KR 20000042474 A KR20000042474 A KR 20000042474A
Authority
KR
South Korea
Prior art keywords
test
precharge node
signal
fuse
potential
Prior art date
Application number
KR1019980058641A
Other languages
English (en)
Inventor
김인홍
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980058641A priority Critical patent/KR20000042474A/ko
Publication of KR20000042474A publication Critical patent/KR20000042474A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 퓨즈 프로그래밍없이도 리던던트 셀을 테스트할 수 있도록 하여 노멀 셀영역과 리던던트 셀 영역의 테스트를 병행할 수 있도록 한 메모리 셀 테스트 회로에 관한 것이다.
이를 위해, 본 발명은 리던던트 비트라인 셀과 노멀 비트라인 셀의 테스트결과에 따라 논리적 리페어필요성 여부를 판단하고 소자의 불량여부를 판정함으로써, 불필요한 FIB를 통한 퓨즈 프로그래밍작업을 하지 않고 실제 리페어가능한 소자에만 퓨즈 프로그래밍작업을 하게 할 수 있다.

Description

메모리 셀 테스트 회로
본 발명은 다이렉트 램버스 디램(Direct Rambus DRAM)의 메모리 셀 테스트 회로에 관한 것으로, 보다 상세하게는 퓨즈 프로그램없이도 리던던트 셀을 테스트할 수 있도록 한 메모리 셀 테스트 회로에 관한 것이다.
일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell)중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식을 채용하고 있다.
특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭별로 설치해 두는데, 예를 들어 16 메가 디램의 경우 256K 셀 어레이마다 예비 로오 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀을 로오(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다.
종래의 컬럼 퓨즈 박스회로는 도 1에 예시된 바와 같이, 퓨즈 프로그래밍 논리적 리페어를 위한 제 1입력신호(ry_eval_b)의 상태에 따라 온/오프되어 프리차지노드(N1)의 전위를 결정하는 PMOS트랜지스터(P1)와, 이 프리차지노드(N1)에 접속되어 이 프리차지노드(N1)의 전위를 래치하는 인버터(IV1, IV2)로 된 래치와, 상기 프리차지노드(N1)에 접속되고 각각의 글로벌 컬럼 어드레스(GYA01<0:3>, GYA23<0:3>, GYA45<0:3>)의 제어에 의해 스위칭동작하는 NMOS트랜지스터(N1∼N4; N5∼N8; N9∼N12)를 매개로 상기 프리차지노드(N1)와 접지단 사이에 설치된 복수의 퓨즈(f1∼f12) 및, 상기 프리차지노드(N1)와 접지단 사이에 설치되고 상기 제 1입력신호(ry_eval_b)보다 소정시간 지연되어 신호반전된 제 2입력신호(ry_eval__rst)에 의해 상기 프리차지노드(N1)의 전위를 초기상태로 복귀시키는 NMOS트랜지스터(N13)로 구성된다. 그리고, 상기 인버터(IV1, IV2)로 된 래치의 출력단이 상술한 컬럼 퓨즈 박스회로의 출력단(Fuse<0>)이 된다.
상기의 컬럼 퓨즈 박스회로의 경우, 제일 먼저 제 1입력신호(ry_eval_b)에 의해 프리차지노드(N1)가 하이레벨로 프리차지되어 있고, 퓨즈(f1∼f12)가 절단되지 않은 경우에는 글로벌 컬럼 어드레스(GYA01<0:3>, GYA23<0:3>, GYA45<0:3>)에 의해 상기 프리차지노드(N1)는 로우레벨로 방전되므로, 출력신호(Fuse<0>)는 로우레벨상태를 유지한다.
그런데, 상기 글로벌 컬럼 어드레스(GYA01<0:3>, GYA23<0:3>, GYA45<0:3>)에 해당하는 라인에 결함이 발생되어 그 어드레스에 해당하는 퓨즈가 끊어지게 되면 상기 프리차지노드(N1)는 하이레벨상태를 유지하게 되고, 그로 인해 상기 출력신호(Fuse<0>)는 하이레벨을 유지하여 퓨즈의 절단사실을 알리게 된다.
이와 같이 구성된 종래의 컬럼 퓨즈 박스회로에서, 리던던트 셀 어드레스에 해당하는 퓨즈를 절단하지 않은 상태에서는 리던던트 셀을 선택할 수가 없기 때문에 노멀 테스트가 끝난 뒤에 논리적 리페어로서의 리페어가 가능하다면 해당 결함 어드레스에 해당하는 퓨즈 박스회로의 퓨즈를 끊어준 다음 다시 테스트하여 대치된 리던던트 셀에 결함이 없는지를 테스트하여 최종 불량여부를 판정한다. 이 판정과정에서 대치된 리던던트 셀마저도 결함일 경우 불필요한 FIB작업과 테스트작업을 한 것이 되므로 인력과 시간을 낭비한 결과가 된다.
따라서 본 발명은 상기한 종래 사정을 감안하여 이루어진 것으로, 퓨즈 프로그래밍없이도 리던던트 셀을 테스트할 수 있도록 하여 노멀 셀영역과 리던던트 셀 영역의 테스트를 병행할 수 있도록 한 메모리 셀 테스트 회로를 제공함에 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 메모리 셀 테스트 회로는, 입력되는 제어신호에 의해 프리차지노드를 일정 레벨의 전위로 프리차지시키는 프리차지수단과,
상기 프리차지노드와 접지단 사이에 접속되고 노멀 셀 테스트를 수행하기 위해 퓨즈박스로부터의 신호에 의해 상기 프리차지노드의 전위를 조정하는 제 1프리차지노드 전위조정수단과,
리던던트 셀 테스트에 대한 테스트신호를 출력하는 테스트신호 발생수단 및,
상기 프리차지노드와 접지단 사이에 접속되고 리던던트 셀 테스트를 수행하기 위해 상기 테스트신호 발생수단으로부터의 테스트신호에 의해 상기 프리차지노드의 전위를 조정하는 제 2프리차지노드 전위조정수단을 구비한다.
도 1은 일반적인 컬럼 퓨즈 박스 회로도,
도 2는 본 발명의 실시예에 따른 메모리 셀 테스트 회로도,
도 3은 도 2에 도시된 테스트신호 발생수단의 회로도,
도 4는 본 발명의 실시예에 따른 동작타이밍도이다.
< 도면의 주요부분에 대한 부호의 설명>
10 : 프리차지수단 20 : 제 1프리차지노드 전위조정수단
30 : 테스트신호 발생수단 40 : 래치
50 : 논리연산부
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 메모리 셀 테스트 회로도로서, 입력되는 제어신호(red_reset_b)에 의해 프리차지노드(N2)를 일정 레벨의 전위로 프리차지시키는 프리차지수단(10)과, 상기 프리차지노드(N2)와 접지단 사이에 접속되고 노멀 셀 테스트를 수행하기 위해 퓨즈박스(도 1참조)로부터의 신호(Fuse<0:7>)에 의해 상기 프리차지노드(N2)의 전위를 조정하는 제 1프리차지노드 전위조정수단(20)과, 리던던트 셀 테스트에 대한 테스트신호(TEST_fuse)를 출력하는 테스트신호 발생수단(30) 및, 상기 프리차지노드(N2)와 접지단 사이에 접속되고 리던던트 셀 테스트를 수행하기 위해 상기 테스트신호 발생수단(30)으로부터의 테스트신호(TEST_fuse)에 의해 상기 프리차지노드(N2)의 전위를 조정하는 제 2프리차지노드 전위조정수단(NS)을 구비한다.
상기 프리차지수단(10)은 전원전압단과 상기 프리차지노드(N2) 사이에 접속되고 제어신호(red_reset_b)에 의해 온/오프스위칭구동하는 PMOS트랜지스터(PT1)와, 상기 프리차지노드(N2)와 출력신호단(Redun_SEL) 사이에 접속되어 상기 프리차지노드(N2)의 전위를 래치하는 인버터(IV3, IV4)로 된 래치(5)로 구성된다.
상기 제 1프리차지노드 전위조정수단(20)은 퓨즈박스(도 1참조)로부터의 신호(Fuse<0:7>)에 의해 각각 온/오프스위칭구동하는 다수의 NMOS트랜지스터(NT1∼NT8)로 구성된다.
상기 테스트신호 발생수단(30)은 도 3에 도시된 바와 같이, 노멀 셀 테스트/리던던트 셀 테스트시 입력되는 제 1입력신호(ry_eval_b)에 따라 자신의 출력단을 일정레벨로 래치하는 래치(40)와, 외부로부터의 리던던트 테스트신호(TEST_Redun)와 상기 래치(40)의 출력신호를 입력받아 논리연산하여 상기 테스트신호(TEST_fuse)를 출력하는 논리연산부(50)를 구비한다. 상기 래치(40)는 2개의 낸드게이트(ND1, ND2)로 구성되는데, 낸드게이트(ND1)의 제 1입력단은 제 1입력신호(ry_eval_b)를 소정시간 동위상으로 지연시킨 신호(ry_eval_b_delay)를 입력받고 제 2입력단에는 상기 낸드게이트(ND2)의 출력신호가 피드백된다. 낸드게이트(ND2)의 제 1입력단은 상기 낸드게이트(ND1)의 출력신호 및 파워업신호(pwrup)에 의해 온/오프동작하는 PMOS트랜지스터(P2)의 드레인신호를 입력받고 제 2입력단은 상기 제 1입력신호(ry_eval_b)를 그대로 입력받는다. 상기 논리연산부(50)는 2입력 낸드게이트(ND3)와 인버터(IV5)로 된 앤드게이트 로직으로 구현되는데, 상기 낸드게이트(ND3)의 제 1입력단에는 상기 래치(40)의 출력노드(N3)의 신호가 입력되고 제 2입력단에는 외부로부터의 리던던트 테스트신호(TEST_Redun)가 입력된다.
그리고, 상기 제 2프리차지노드 전위조정수단(NS)은 NMOS트랜지스터로 이루어진다.
도 3에서, 파워업신호(pwrup)는 파워(Vcc)가 인가될 때에는 로우레벨("LOW")로 있다가 안정된 파워가 공급되면 하이상태("HIGH")로 변하는데, 이때 연결된 PMOS트랜지스터(P2)를 통해 공급된 파워(Vcc)로서 그 노드(즉, 낸드게이트(ND2의 제 1입력단)의 상태를 초기에 하이상태("HIGH")로 유지하는 역할을 한다. 이 하이상태는 테스트시에 제 1입력신호(ry_eval_b)와 함께 래치(40)의 초기상태를 결정짓는다.
그리고, 도 3에서 리던던트 테스트신호(TEST_Redun)가 하이상태일 때는 제 1입력신호(ry_eval_b)가 초기 하이상태에서 로우로 천이하였다가 다시 하이로 되는 펄스동안에 로우레벨이었던 테스트신호(TEST_fuse)를 하이레벨로 만들어주고, 일정시간 지연된 후의 신호(ry_eval_b_delay)가 하이에서 로우로 천이할 때 상기 테스트신호(TEST_fuse)는 로우상태로 천이하게 된다. 이렇게 생성된 테스트신호(TEST_fuse)는 NMOS트랜지스터(NS)의 입력신호로 사용되어 최종출력인 Redun_SEL을 하이상태로 천이시키는 역할을 한다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 메모리 셀 테스트 회로의 동작에 대해 도 4의 동작타이밍도를 참조하여 설명하면 다음과 같다.
테스트가 종료된 정상제품의 컬럼 동작의 경우 도 1의 결함 어드레스에 해당하는 퓨즈를 끊은 상태에서 제 1입력신호(ry_eval_b)의 상태가 하이에서 로우로 잠시 천이되는 펄스를 발생했을 때 PMOS트랜지스터(P1)를 통하여 전원이 공급되는데, 입력된 어드레스가 결함 어드레스가 아니면 다수의 NMOS트랜지스터(N1∼N12)중에서 하나 이상이 턴온되고, 그 결과 퓨즈박스의 출력(Fuse<0>)은 초기 로우상태를 유지한다. 반면에 결함 어드레스에 해당하는 어드레스가 입력되면 턴온되는 NMOS트랜지스터의 연결이 단락되어 퓨즈박스의 출력(Fuse<0>)은 하이상태로 천이하게 된다. 그리고 제 2입력신호(ry_eval_rst)의 상태가 로우에서 하이로 천이하는 펄스를 생성할 때 다시 초기상태인 로우상태로 복귀한다. 이렇게 생성된 출력(Fuse<0>)은 도 2의 제 1프리차지노드 전위조정수단(20)으로 인가되는 신호(Fuse<0:7>)가 되고, 최종출력인 Redun_SEL의 상태를 하이로 천이시키게 된다. 이와 같은 퓨즈박스의 수가 8개가 있기 때문에 퓨즈신호(Fuse<0:7>)가 입력되며 각각 다른 뱅크의 리던던트 컬럼을 선택하게 된다.
상술한 경우는 테스트가 종료된 때이며, 테스트시에는 퓨즈가 아직 프로그래밍되지 않은 상태이므로 어떠한 어드레스가 입력되더라도 퓨즈신호(Fuse<0>)는 로우상태를 유지하게 된다.
이 상태에서 리던던트 테스트신호(TEST_Redun)가 로우상태로 있을 때에는 테스트신호(TEST_fuse)도 항상 로우상태를 유지하기 때문에 최종출력인 Redun_SEL은 로우상태를 유지하며, 컬럼 디코더(도시 생략)는 정상상태의 비트라인을 선택하게 된다.
다시 말해서, 리던던트 셀 테스트시(즉, 리던던트 테스트신호(TEST_Redun)가 하이상태)에 퓨즈박스(도 1참조)로부터의 퓨즈신호(Fuse<0:7>)의 상태는 로우상태를 유지하고, 테스트신호 발생수단(30)에서의 테스트신호(TEST_fuse)의 상태는 초기 로우상태에서 하이상태로의 펄스가 생성된 후 다시 원상태인 로우상태로 된다. 이때 상기 하이상태의 펄스에 의해 제 2프리차지노드 전위조정수단으로서의 NMOS트랜지스터(NS)가 턴온된다. 그에 따라 프리차지노드(N2)는 초기 하이상태에서 로우상태로 천이하고 최종출력인 Redun_SEL이 로우상태에서 하이상태로 천이한다. 이때 리던던트 비트라인의 셀이 선택되어 데이터정보가 올바르게 저장되고 출력되는지를 확인할 수 있다. 상기 최종출력인 Redun_SEL은 제어신호(red_reset_b)의 상태가 하이에서 로우로 잠시 천이되는 펄스에 의해서 다시 초기상태인 로우상태로 된다.
한편, 노멀 셀 테스트시(리던던트 테스트신호(TEST_Redun)가 로우상태)에는 퓨즈박스(도 1참조)로부터의 퓨즈신호(Fuse<0:7>) 및 테스트신호 발생수단(30)의 출력신호(TEST_fuse)의 상태가 모두 로우상태로 되므로 최종출력인 Redun_SEL 신호 역시 로우상태를 유지한다. 이때에는 컬럼 디코더(도시 생략)로 입력된 컬럼 어드레스 정보에 해다하는 노멀 비트라인의 셀이 선택되어 데이터정보의 결함여부를 테스트하게 된다.
이상 설명한 바와 같은 본 발명에 의하면, 리던던트 비트라인 셀과 노멀 비트라인 셀의 테스트결과에 따라 논리적 리페어필요성 여부를 판단하고 소자의 불량여부를 판정함으로써 불필요한 FIB를 통한 퓨즈 프로그래밍작업을 하지 않고 실제 리페어가능한 소자에만 퓨즈 프로그래밍작업을 하게 할 수 있다. 이렇게 함으로써 제품의 양산을 위한 테스트 시간을 줄이고 연구단계에서의 제품 개발 기간을 앞당길 수 있으며, 불필요한 테스트단계를 최소화함으로써 인력과 자원의 낭비를 최소화할 수 있다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (6)

  1. 입력되는 제어신호에 의해 프리차지노드를 일정 레벨의 전위로 프리차지시키는 프리차지수단과,
    상기 프리차지노드와 접지단 사이에 접속되고 노멀 셀 테스트를 수행하기 위해 퓨즈박스로부터의 신호에 의해 상기 프리차지노드의 전위를 조정하는 제 1프리차지노드 전위조정수단과,
    리던던트 셀 테스트에 대한 테스트신호를 출력하는 테스트신호 발생수단 및,
    상기 프리차지노드와 접지단 사이에 접속되고 리던던트 셀 테스트를 수행하기 위해 상기 테스트신호 발생수단으로부터의 테스트신호에 의해 상기 프리차지노드의 전위를 조정하는 제 2프리차지노드 전위조정수단을 구비하는 것을 특징으로 하는 메모리 셀 테스트 회로.
  2. 제 1항에 있어서, 상기 테스트신호 발생수단은 노멀 셀 테스트/리던던트 셀 테스트시 입력되는 제 1입력신호에 따라 자신의 출력단을 일정레벨로 래치하는 래치와, 외부로부터의 리던던트 테스트신호와 상기 래치의 출력신호를 입력받아 논리연산하여 상기 테스트신호를 출력하는 논리연산부를 구비하는 것을 특징으로 하는 메모리 셀 테스트 회로.
  3. 제 2항에 있어서, 상기 래치는 두개의 낸드게이트로 구성된 래치인 것을 특징으로 하는 메모리 셀 테스트 회로.
  4. 제 2항에 있어서, 상기 논리연산부는 앤드게이트 로직으로 구성된 것을 특징으로 하는 메모리 셀 테스트 회로.
  5. 제 1항에 있어서, 상기 제 2프리차지노드 전위조정수단은 MOS소자로 구성되는 것을 특징으로 하는 메모리 셀 테스트 회로.
  6. 제 5항에 있어서, 상기 MOS소자는 NMOS트랜지스터인 것을 특징으로 하는 메모리 셀 테스트 회로.
KR1019980058641A 1998-12-24 1998-12-24 메모리 셀 테스트 회로 KR20000042474A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980058641A KR20000042474A (ko) 1998-12-24 1998-12-24 메모리 셀 테스트 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980058641A KR20000042474A (ko) 1998-12-24 1998-12-24 메모리 셀 테스트 회로

Publications (1)

Publication Number Publication Date
KR20000042474A true KR20000042474A (ko) 2000-07-15

Family

ID=19565721

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980058641A KR20000042474A (ko) 1998-12-24 1998-12-24 메모리 셀 테스트 회로

Country Status (1)

Country Link
KR (1) KR20000042474A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390939B1 (ko) * 2000-12-18 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴
KR101143443B1 (ko) * 2010-03-29 2012-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390939B1 (ko) * 2000-12-18 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴
KR101143443B1 (ko) * 2010-03-29 2012-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
US8375558B2 (en) 2010-03-29 2013-02-19 SK Hynix Inc. Semiconductor apparatus and repairing method thereof

Similar Documents

Publication Publication Date Title
US4689494A (en) Redundancy enable/disable circuit
US4714839A (en) Control circuit for disabling or enabling the provision of redundancy
US5387823A (en) Fuse-programmable redundancy control circuit
US6940765B2 (en) Repair apparatus and method for semiconductor memory device to be selectively programmed for wafer-level test or post package test
US5200922A (en) Redundancy circuit for high speed EPROM and flash memory devices
KR100248165B1 (ko) 여분구조를 가진 집적반도체메모리
US20060203580A1 (en) Programmable element latch circuit
US5414659A (en) Semiconductor memory device having address transition detector quickly enabling redundancy decoder
GB2296583A (en) Defective cell repairing
US6741117B2 (en) Antifuse circuit
JP4824182B2 (ja) アンチヒューズリペア回路
US5907514A (en) Circuit and method for controlling a redundant memory cell in an integrated memory circuit
JP2003007081A (ja) 半導体集積回路装置
US5495446A (en) Pre-charged exclusionary wired-connected programmed redundant select
US5381371A (en) Semiconductor memory device incorporating redundancy memory cells capable of accessing defective memory cells
US5768197A (en) Redundancy circuit for semiconductor memory device
KR19990003769A (ko) 반도체 소자의 리던던트 장치
US6545920B2 (en) Defective address storage scheme for memory device
KR20000042474A (ko) 메모리 셀 테스트 회로
US5712821A (en) Redundancy circuit of semiconductor memory device
US6954399B2 (en) Column repair circuit
KR100546175B1 (ko) 로오 리페어장치
KR0172431B1 (ko) 저전력 소비용 반도체 메모리장치
KR100258900B1 (ko) 리페어 회로
KR100454632B1 (ko) 반도체소자의워드라인리페어장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination