KR100248165B1 - 여분구조를 가진 집적반도체메모리 - Google Patents

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Abstract

집적 반도체 메모리는 블록 선택 신호(BKS)를 가진 블록 디코더(BKDEC)와 개별적으로 활성화될 수 있는 다수의 메인 메모리 영역 블록 유니트(BK)를 가진다. 메인 메모리 영역 블록 유니트(BK)는 워드 및 비트라인(NWL, NBL,

Description

여분구조를 가진 집적 반도체 메모리
본 발명은 청구범위 제 1 항의 전술부에 따른 여분을 가진 집적 반도체 메모리, 즉 여분소자와 다음 특성; 즉
- 정상 메모리 위치(NMC)는 관련 활성소자(ACT)를 통하여 개별적으로 활성화될 수 있는 다수의 메인 메모리 영역 블록 유니트(BK)에 배열되며,
- 메인 메모리 영역 블록 유니트(BK)는 블록 선택신호(BKS)에 의해 활성소자 (ACT)를 통하여 활성화될 수 있으며, 반도체 메모리에 공급될 수 있는 워드라인 어드레스 신호(WLAD)의 제 1 부분(BKAD)으로부터 블록 디코더(BKDEC1)에 의해 블록 선택 신호(BKS)를 생성하는 것이 가능하며,
- 정상 메모리 위치(NMC)는 정상 워드라인(NML)과 정상 비트라인을 통하여 각각의 메인 메모리 영역 블록 유니트(BK)에서 어드레싱될 수 있으며,
- 정상 워드라인 디코더(NMDEC)는 각각의 메인 메모리 영역 블록 유니트(BK)에 할당된 블록 선택 신호(BKS)에 의해 제어되는 워드라인 어드레스 신호(WLAD)의 제 2 부분(WL2AD)의 기능으로써 메인 메모리 영역 블록 유니트(BK)에서 정상 워드라인(NWL)을 선택하며,
- 비트라인 디코더(BDEC)는 반도체 메모리에 공급될 수 있는 비트라인 어드레스 신호(BLAD)의 기능으로써 정상 비트라인을 선택하며,
- 여분 메모리 위치(RMC)는 여분 워드라인(RWL)을 따라 메인 메모리 영역 블록 유니트(BK)에 존재하며,
- 여분 워드라인 디코더(RWDEC)를 수행하는 프로그램을 기준으로 각각의 여분 워드라인(RWL)을 통하여 어드레싱될 수 있는 여분 메모리 위치(RMC)가 정상 워드라인(NWL)을 따라 메모리 위치를 기능적으로 대체하려는 경우에 메인 메모리 영역 블록 유니트(BK)내의 프로그램 가능 여분 워드라인 디코더(RWDEC)가 워드라인 어드레스 신호(WLAD)의 제 2 부분(WL2AD)의 기능으로써 여분 워드라인(RWL)을 선택하는 특성을 가지는 집적 반도체 메모리에 관한 것이다.
현 집적 반도체 메모리에서, 메모리 장소는 다수의 메인 메모리 영역 블럭에 대해 다양한 하나의 메인 메모리 영역 블럭 유니트가 배열되어 있다. 동작시에 파워 및 시간을 절약하기 위하여, 단지 하나의 메인 메모리 영역 블럭 유니트가 어드레스 신호의 기능에 따라 각 경우에 활성화된다. 여분 워드라인을 따라 여분 메모리 위치를 가진 소위 여분 워드라인을 제공하는 것은 이러한 반도체 메모리의 생산성 증가 목적때문에 오래 전에 공지되왔다. 따라서 다수의 메인 메모리 영역 블럭 유니트를 가진 메모리는 통상적인 메모리 장소를 가진 통상적인 워드라인에 부가하여 주 메모리 영역 블럭 유니트에 여분 메모리 장소를 가진 예를 들어 8 또는 16개의 여분 워드라인에 대해 추가로 하나를 가진다. 여분 워드라인 필요시에 동작동안 선택되고, 상기 필요시기는 다시 말해서 여분 메모리 장소가 통상적인 워드라인 대신에 결함있는 통상적인 메모리 위치("여분경우")를 대치해야 할 때이다. 상기는 대치될 결함있는 메모리 위치를 가진 각 통상적인 워드라인의 어드레스에 대해 프로그램될 수 있는 소위 여분 디코더를 경유하여 수행됨이 알려져 있다. (프로그래밍 작업은 레이저빔의 수단 또는 전기 전류수단에 의해 중단될 수 있는 소위 퓨즈를 경유하여 일어나는 것으로 알려졌다.)
다양한 여분 아키텍쳐는 "고밀도 DRAM을 위한 유연한 여분 기술"이라는 제목의 IEEE Journal of Solid-state Circuits, Vol. 26, No. 1, January 1991, pages 12 내지 17에는 상기 여분 방법의 효율성을 증가시킬 목적으로 게재되어 있다. 각각 개별적으로 많은 통상적인 워드라인처럼 기껏해야 단지 메인 메모리 영역 블럭 유니트만이 상기 메인 메모리 영역 블럭유니트의 여분 워드라인의 수에 대응하여 여분 워드라인에 의채 대체될 수 있다. 이것은 실제적으로 대응하는 여분 메모리 장소를 가진 동일 메인 메모리 영역 블럭 유니트 여분 워드라인에 나타난 것보다 결함있는 메모리 장소를 가진 좀 더 일반적인 워드라인을 포함하는 메인 메모리 영역 블럭장치인 실질적인 상기 반도체 메모리가 된다. 상기 메모리는 현재까지 공지된 여분 아키텍쳐의 도움으로 고쳐질 수 없으며, 비록 여분 메모리 장소를 가진 충분한 여분 워드라인으로 여겨지는 메인 메모리 블럭장치보다 다른 메인 메모리 영역 블럭장치에 여전히 나타나 있으며, 상기가 상기 다른 메인 메모리 영역 블럭장치에서 사용되지 않았을지라도 그러하다.
본 발명의 목적은 필요한 경우에, 다시 말해서 결함있는 메모리 장소를 가진 통상적인 워드라인의 존재가 주어지는 경우에 여분소자의 좀 더 나은 이용성을 허용하는 여분 소자를 가진 집적된 반도체 메모리를 제공하는 것이다.
상기 목적은 특허 청구 범위 제 1 항의 특징부 즉, 선택될 대체 여분 메모리 위치(RMC)를 가지는 여분 워드라인(RWL)이 대체될 메모리 셀을 가지는 정상 워드라인(NWL)과 같은 메인 메모리 영역 블록 유니트(BK)에 지정되는 경우와, 선택될 대체 여분 메모리 위치(RMC)가 대체될 메모리 위치를 가지는 정상 워드라인(NWL) 이외의 다른 워드라인(NWL)에 지정되는 경우에, 적어도 하나의 프로그램가능 여분 블록 디코더(RBK)는 여분 워드라인 디코더(RWDEC)를 선택하는 것을 특징으로 하는 집적 반도체 메모리에 의해 달성된다. 바람직한 실시예 및 개발안은 종속항에 의해 특징지워진다.
본 발명은 도면을 참고로 아래에서 좀 더 상세히 기술될 것이다.
제1도 내지 제5도는 요약하여 본 발명의 다른 실시예를 도시한 도시도.
제6도 내지 제13도는 본 발명의 바람직한 상세도.
제1내지 제5도는 본 발명에 따른 반도체 메모리의 다른 실시예를 매우 도식적인 형태로 도시하며, 일부는 이미 공지된 회로부를 포함하고, 비록 본 발명에 의해 직접 영향을 받지는 않지만 이해를 용이하게 할 것이다. 활성화된 신호 또는 활성화된 상태에서의 신호가 언급되는 곳에서, 상기 신호들은 상태 "논리. 1"을 가져야 하고, 그렇지 않으면 상태 "논리. 0"을 가져야 한다. 상기는 소위 포지티브 논리에 대응하고 단순히 표현의 좀 더 단순한 모드 역할을 한다. 물론, 다른 논리 규정도 가능하다. 표현된 반도체 메모리는 안에 포함된 메모리 장소를 가진 다수의 메인 메모리 영역 블럭 유니트 (BK)(단지 두 개의 메인 메모리 영역 블럭 유니트(BK)가 명확하게 하기 위하여 각 경우에 표현된다)를 포함한다. 메인 메모리 영역 블럭 유니트(BK)는 이러한 경우에 하나 이상의 메모리 장소 어레이를 가진 장치(다시말해 메인 메모리 영역 블럭)로 이해되며, 상기 장치는 추후 상기 장치들과 독립적으로 활성되고 동작될 수 있다. 메모리 장소는 개념적으로 통상적인 메모리 장소(NMC) 및 여분 메모리 장소(RMC)로 분할된다. 통상적인 메모리 장소(NMC)는 상기 경우에 어드레싱 및 동작이 여분 회로의 어떤 종류에 의존하지 않고 수행될 수 있는 메모리 장소로 이해될 수 있다. 여분 메모리 장소(RMC)는 결함있는 메모리 장소(주로 통상적인 메모리 장소(NMC))를 대체하기 위하여 사용될 수 있는 메모리 장소로 이해되며, 메모리 장소 둘 다에서 일어나는 결함은 자체적으로 또는, 동작, 예를 들어 지정 비트라인, 워드라인, 판독증폭기 또는 어드레스 디코더와 연계하여 대체되는 것이 가능하다. 결함 메모리 장소 대신에 여분 메모리 장소를 사용하는 기술은 일반적으로 공지되어 있다.
통상적인 메모리 장소(NMC)는 통상적인 비트라인은 물론 통상적인 워드라인(NWL)을 따라서(따라서 어드레스 가능한 형태로) 정열되고, 각 통상적인 비트라인은 대개 2을 포함한다. 일반적으로 공지된 판독증폭기(SA)는 통상적인 비트 라인에 접속된다. 여분 메모리 장소(RMC)는 통상적인 워드라인(NWL) 및 여분 비트 라인을 따라서는 물론 여분 워드라인(RWL) 및 통상적인 비트라인을 따라서(따라서 어드레스 가능한 형태로) 정열된다. 물론 본 발명에 대해 관심의 첫번째 및 주요한 것은 여분 워드라인(RWL)을 따르는 장치들이다.
메모리 장소(NMC, RMC)는 각 관련된 통상적인 비트라인, 여분 비트라인, 통상적인 워드라인(NWL) 및 여분 워드라인(RWL)을 경유하여 반도체 메모리에 가해질 수 있는 어드레스 신호에 의하여 어드레스 될 수 있으며, 통상 일반적으로 공지된 어드레스 다중화 방법을 사용한다. 상기 경우에, 워드라인 어드레싱에 응답 가능한 워드라인 어드레스 신호(WLAD)가 즉시 저장되고, 워드라인 어드레스 버퍼(WLADBF)에서 처음 순간에 클럭신호에 의해 제어된다. 대응 형태로, 비트라인 어드레싱에 응답가능한 비트라인 어드레스 신호(BLAD)가 두 번째 순간에 즉시 저장되고, 비트라인 어드레스 버퍼(BLADBF)에서 클럭신호에 의해 제어된다. 이 때 상기 어드레스 신호는 실제로 어드레스 버퍼 및 보상형태( 의 출력에서 나타난다.
이미 지적된 바와 같이, 상기 반도체 메모리의 동작동안 모든 메인 메모리 영역 블럭 장치(BK)가 동시에 활성화되어 동작되는 것이 아니라, 각 경우에 단지 하나의 메인 메모리 영역 블럭 장치(BK)만이 그러하다. 상기는 또한 본 발명에 따른 반도체 메모리에 관한 경우이다 : 상기 목적을 위해, 각 메인 메모리 영역 블럭 장치(BK)는 각 메인 메모리 영역 블럭 장치(BK)에 할당된 블럭 선택 신호(BKs)에 의해 선택될 수 있다. 상기 선택은 블럭 디코더(BKDEC)에 의해서 수행되고, 워드라인 어드레스 신호(WLAD)(및 보조적인 신호의 제 1 부(BKAD)에 의해 제어된다.
메인 메모리 영역 블럭 장치(BK)는 통상적인 워드라인(NWL) 및 여분 워드라인(RWL)을 선택하기 위한 통상적인 워드라인 디코더(NWDEC) 및 여분 워드라인 디코더(RWDEC)을 포함한다. 통상적인 워드라인(NWL) 또는 여분 워드라인(RWL)의 선택은 워드라인 어드레스 신호(WLAD,의 제 2 부(WL2AD)의 기능으로써 선택된 메인 메모리 영역 블럭 유니트(BK) 안에서 수행된다.
대응하는 형태로, 반도체 메모리는 또한 통상적인 비트라인및 여분 비트라인을 선택하기 위한 통상적인 비트라인 디코더(NBDEC) 및 여분 비트라인 디코더(RBDEC)를 포함하며, 상기는 일반적으로 통상적인 것이다. 선택은 비트라인 어드레스 신호에 의해 수행된다.
여분 워드라인 디코더(RWDEC) 및 여분 비트라인 디코더(RBDEC)는 일반적으로 알려진 바와 같이, 소위 퓨즈를 경유하여 예를 들어 레이저 빔 또는 전류에 의해 수행될 수 있다. 여분 메모리 장소(RMC)는 따라서 각기 연관된 디코더(RWDEC(여분 워드라인에 대해) 및/또는 RBDEC(여분 비트라인에 대해))가 대응하는 어드레스 결합에 대해 프로그램되었을 때 대응하는 통상적인 메모리 장소(NMC)를 대체하기 위한 목적으로 어드레스 될 수 있다. 본 발명에 대해서, 다음 기술에서 통상적인 워드라인(NWL)을 따라 정열된 상기 여분 메모리 장소(RMC)는 통상적인 메모리 장소(NMC)와 동일한 것으로 취급되는 바, 이는 통상적인 워드라인(NWL)에 대한 그들의 접속때문에 그들이 통상적인 메모리 장소(NMC)와 동일한 방식으로 본 발명에 의해 영향받기 때문이며, 결과적으로 이 정도까지는 본 발명에 비해 차이가 없다.
본 발명에 따라 제1도에 따른 실시예에서 상기 반도체 메모리는 각 메인 메모리 영역 블럭 유니트(BK)에 여분 블럭 디코더(RDK)를 포함하며, 예를 들어 상기 디코더는 퓨즈를 경우하여 프로그램될 수 있고, 상기 디코더에 의해 각 메인 메모리 영역 블럭 유니트(BK)가 선택되어 프로그램된 상태로 활성화될 수 있다. 결과적으로, 각 메인 메모리 영역 블럭 유니트(BK)에 포함된 여분 워드라인 디코더(RWDEC)를 선택하는 것 또한 가능하다. 여분 블럭 디코더(RBK)의 선택은 블럭 디코더(BKAD)에서처럼 워드라인 어드레스 신호의 제 1 부(BKAI)에 의해서 수행된다. 프로그램된 여분 블럭 디코더(RBK)는 이 때 결합을 적용하자마자 프로그램에 대응하여 워드라인 어드레스 신호의 제 1 부(BKAD)의 신호를 발생하고, 여분 블럭 선택신호(RBKS)는 각 메인 메모리 영역 블럭 유니트(BK)에 대응하고 각 메인 메모리 영역 블럭 유니트(BK)의 여분 워드라인 디코더(RWDEC)에 공급된다.
제1도에서, 각 메인 메모리 영역 블럭 유니트(BK)는 상기 프로그램 가능한 여분 블럭 디코더(RBK)를 포함한다. 그렇지만, 전체 반도체 메모리에 대응하는 여분 블럭 선택신호(RBKS)를 가진 프로그램 가능한 여분 블럭 디코더(RBK)를 제공하는 것이 가능하며, 상기 신호 각각은 각 메인 메모리 영역 블럭 유니트(BK)에 공급될 수 있다. 상기는 제 2 도에 따른 실시예에서 도식적으로 표현된다. 제 2 도는 추후 기술될 것이다.
제1도에 따른 실시예에서, 각 프로그램 가능한 여분 블럭 디코더(RBK)는 프로그램된 상태에서 워드라인 어드레스 신호(WLAD)의 제 1 부로부터 발생하는 디코더이고, 여분 블럭선택신호(RBKS)는 워드라인 어드레스 신호(WLAD)가 대체될 메모리 장소를 가진 통상적인 워드라인(NWL)을 포함한 상기 메인 메모리 영역 블럭 유니트(BK)에 대응할 때마다 활성된 상태를 가진다.
반대로, 제2도에 따른 실시예에서 공통 여분 블럭 선택 디코더(RBK)는 또 다른 하나에 독립적으로 프로그램될 수 있는 여분 블럭 선택신호(RBKS)를 위한 다수의 디코더를 포함한다. 상기 경우에, 각 디코더는 메인 메모리 영역 블럭 유니트(BK) 중 하나에 대해 프로그램될 수 있고, 그 결과 대응하는 어드레싱의 경우에 대응하는 프로그램된 상태에서 여분 블럭 선택신호(RBKS)는 활성 상태에서 일어난다.
종래 기술에서 이미 공지된 블럭 선택 신호(BKS)는 활성상태에서 그들에 할당된 메인 메모링 영역 블럭 유니트(BK)를 활성화하는데 도움을 주고, 따라서 상기 활성된 유니트가 동작될 수 있다고 알려졌다. 활성소자(ACT)는 각 메인 메모리 영역 블럭 유니트(BK)에 이러한 목적을 위해 나타나 있는데, 상기 유니트는 예를들어 워드라인 디코더의 워드라인 드라이버(WLDVR) 하류(명료함을 위해 표시되지 않음), 비트라인을 미리 충전하기 위한 선충전 장치, 판독 증폭기(SA) 및 그와 같은 것을 제어하기 위한 신호 및 신호발생기와 같이 활성화될 회로부를 활성화한다. 활성소자(ACT)의 상기 활성효과는 제 1 도 내지 제 5 도에 그려진 신호(ON)에 의해 전체적인 형태로 표현된다.
본 발명에 따른 반도체 메모리는 모든 메인 메모리 영역 블럭 유니트(BK)에 공통인 금지신호(INHIB)를 가지며, 상기 신호는 임의의 메인 메모리 영역 블럭 유니트(BK)에서 어떤 각 프로그램된 여분 워드라인 디코더(RWDEC)가 그것에 가해진 워드라인 어드레스 신호(WLAD) 및 그것에 할당된 여분 블럭 디코더(RBK)의 활성화된 여분 블럭 선택신호(RBKS)의 제 2 부(WL2AD)를 기초로 여분 워드라인(RWL)을 선택할 때마다 억제한다. 억제신호(INHIB)는 따라서 전체 반도체 메모리에서 언제나 활성 상태에 있는데, 이는 임의의 메인 메모리 영역 블럭(BK)(또는 상기 통상 워드라인(NWL)을 따라 여분 메모리 장소(RMC))의 통상 메모리 장소(NMC)가 유사한 임의의, 다시 말해서 가능한 또 다른 메인 메모리 영역 블럭 유니트(BK)의 여분 워드라인(RWL)을 따라 여분 메모리 장소(RMC)에 의해 기능적으로 대체될 때마다 그러하다. 대체되는 통상적인 메모리 장소(RMC)는 따라서, 추후 아래 도시되는 바와 같이, 대체 여분 메모리 장소(RMC)로써 동일한 메인 메모리 영역 블럭 유니트(BK)에 장착되거나 또는 또 다른 메인 메모리 영역 블럭 유니트(BK)에 장착된다.
본 발명에 따라서, 각 메인 메모리 영역 블럭 유니트(BK)는 추후 활성신호(ACT)를 가진다. 후자는 개별적으로 나타난 워드라인 어드레스 신호(WLAD), 여분 블럭 디코더(RBK) 및 여분 워드라인 디코더(RWDEC)을 기초로 여분 메모리 장소(RMC)가 통상적인 메모리 장소(NMC)를 기능적으로 대체할 목적으로 여분 워드라인(RWL)을 따라 어드레스 될 때만 각 메인 메모리 영역 블럭 유니트(BK) 내에서 활성 상태에 있으며, 통상적인 메모리 장소(NMC)가 추후 아래에서 설명될 임의의 메인 메모리 영역 블럭 유니트(BK)에 장착되도록 대체되는 것이 가능하다. 활성 상태에서, 활성신호(ACT)는 상기 메인 메모리 영역 블럭 유니트(BK) 내에서 상기 메인 메모리 영역 블럭 유니트(BK)에 할당된 블럭 신호(BKS)의 역할이 통상 일어나며(다시 말해서 여분의 사용 또는 활성없이), 상기 신호는 이들 하나의 메인 메모리 영역 블럭 장치(BK)에 대해 금지신호(INHIB)의 상기 기술된 효과를 상쇄한다.
상기 기술된 본 발명에 따른 반도체 메모리의 기능은 제 1 도의 도움으로 아래 예에 의해 기술된다. 여기서, 제 1 경우에 통상 메모리 장소(NMC)로부터 정보의 판득이 먼저 기술되고 나서 제 2 경우에, 통상적인 메모리 장소(NMC)를 기능적으로 대체할 것으로 가정되는 여분 메모리 장소(RMC)로부터 정보 판독이 기술된다.
예는 다음 가정을 기초로 한다 : 왼쪽에 표시된 메인 메모리 영역 블럭 유니트(BK)는 BKn에 의해 표시되어 있는 오른쪽 메인 메모리 영역 블럭 유니트(BK)와 지시 부호에 의해 구분하기 위하여 BK1에 의해 표시된다. 반도체 메모리에 예로써 가해질 워드라인 어드레스 신호(WLAD)의 결합이 제 1 경우에 왼쪽 메인 메모리 영역 블럭 장치 (BK1)의 통상 메모리 장소(NMC)를 어드레싱하는데 도움을 주게 하며, 상기에서 상기 통상 메모리 장소(NMC)는 여분 메모리 장소(RMC)에 의해 대체될 수 없다. 또 다른 제 2 경우에, 워드라인 어드레스 신호(WLAD)의 결합은 반도체 메모리에 가해지며, 상기 결합에 대응하고, 왼쪽 메인 메모리 영역 블럭 유니트(BK1)에 장착되어야 할 것으로 가정된 통상 메모리 장소(NMC)는 여분 메모리 장소(RMC)를 대응시킴으로써 대체된다. 처음에 언급되고 종래 기술에 따른 여분 아키텍쳐에서, 동일하게 왼쪽 메인 메모리 영역 블럭 유니트(BK1)에 장착되는데 필수적인 상기 여분 메모리 장소(RMC)를 위한 왼쪽 메모리 영역 블럭 유니트(BK1)의 통상적인 메모리 장소(NMC)의 장치 때문에 상기는 필수적이다. 상기가 본 발명으로 가능하지만, 강제적인 것은 아니다. 오히려, 상기 여분 메모리 장소(RMC)는 또한 메인 메모리 영역 블럭 유니트(BK)의 또 다른 것에 장착될 수 있는 경우이다. 현재의 경우에 상기 장치는 상기를 보여주기 위해 오른쪽 메인 메모리 영역 블럭 유니트(BKn)에 있다고 추정된다.
제 1 경우에, 다시 말해서 왼쪽 메인 메모리 영역 블럭 유니트(BK1)에 있는 통상 메모리 장소(NMC)로부터 정보 판독의 경우에, 물론 여분 워드라인 디코더(RWDEC) 및 여분 블럭 디코더(RBK)의 어느 것도 프로그램되지 않으며 따라서 상기는 여분 메모리 장소(RMC)에 의해 통상 메모리 장소(NMC)의 대체를 초래한다. 워드라인 어드레스 신호(WLAD) 및 클럭신호의 선택된 결합을 적용할 때, 워드라인 어드레스 신호(WLAD)는 워드라인 어드레스 버퍼(WLADBF) 속으로 수신되고, 일반적으로 알려진 바와 같이 실제형(WLAD) 및 보조형으로 그 곳에 즉시 저장된다.
즉시 저장된 워드라인 어드레스 신호의 제 1 부(BKAD)는 블럭 디코더(BKDEC)에 공급된다. 후자는 왼쪽 메인 메모리 영역 블럭 장치(BK1)에 응답하는 블럭 선택 신호(BKS1)를 발생하며, 신호는 왼쪽 메인 메모리 영역 블럭 유니트(BK1)를 선택하여 활성화시킨다. 관련된 블록 선택 신호(BKSn)를 가진 우측 메인 메모리 영역 블록 유니트(BKn)를 포함하는 여분 메인 메모리 영역 블록 유니트를 포함하는 여분 메인 메모리 영역 블록 유니트(BK)에 관한 여분 블록 선택 신호(BKS)는 인엑티브 상태, 즉 선택되지 않은 상태를 유지하며, 그 결과 여분 메인 메모리 영역 블록 유니트는 선택되지 않거나 활성화되지 않는다. 사이에 저장된 워드라인 디코더 신호의 제 2 부분은 모든 메인 메모리 영역 블록 유니트(BK)의 정상 워드라인 디코더(NWDEC)에 부가된다. 그러나, 좌측 메인 메모리 영역 블록 유니트(BK1)에 포함되는 정상 워드라인 디코더(NWDEC)만이 반도체 메모리에 부가된 워드라인 어드레스 신호(WLAD)의 결합에 상응하는 정상 워드라인(NWL)을 (워드라인 어드레스 신호(WLAD)의 제 2 부분(WL2AD)을 기준으로)선택하는데, 이는 좌측 메인 메모리 영역 블록 유니트(BK1)의 블록 선택 신호(BKS)만이 활성화되기 때문이다. 여분 메인 메모리 영역 블록 유니트(BK)(BKn을 포함)의 정상 워드라인 디코더(NWDEC)가 비활성 상태를 유지하는데, 이는 워드라인 어드레스 신소(WLAD)의 제 1 부분(BKAD) 때문에 블록 선택신호(BKS)(BKSn 포함)가 비활성 상태이기 때문이다.
그리고, 좌측 메인 메모리 영역 블록 유니트(BK1)에서 블록 선택 신호(BKS1)는 활성소자(ACT)에 의하여 좌측 메인 메모리 영역 블록 유니트(BK1)을 기능시키기 위하여 요구되는 모든 신호를 발생시키고 활성화시켜, 마찬가지로 좌측 메인 메모리 영역 블록 유니트(BK1)을 작동시킬 수 있도록 한다(예를 들어 비트라인의 예비 충전을 수행하고, 리드 증폭기(SA) 등을 활성화한다). 선행기술에서 정상 비트라인()을 어드레싱하는 것처럼, 실시예에서도, 여분 비트라인은 비트라인 어드레스 버퍼(BLADBF), 비트라인 어드레스 신호, 클록 신호, 정상 비트라인 디코더(NBDEC) 또는, 실시예에서처럼, 여분 비트 디코더(RBDEC)를 통하여 수행된다(이는 정상 워드라인(NWL)에 따라 동시에 배열되지만, 그러나 본 실시예에서는 본 발명에 따른 여분 개념에 의해 영향을 받지 않는 여분 비트라인을 따라 여분 메모리 위치(RMC)를 어드레싱하기 위한 것임).
따라서 이러한 방법에서, 예를 들어 지정된 정상 워드라인(NWL)을 따라 메모리 위치(NWC, 본 경우에는 RMC)로부터 정보를 독출하고, 평가하고 증폭시켜, 이를 예를 들어 반도체 메모리의 데이타 출력 단자(Do)로 중계하기 위해 현재 데이타 버스를 통과시키는 것이 가능하다.
두 번째 경우에서, 워드라인 어드레서 신호(WLAD) 및 비트라인 어드레스 신호(BLAD)의 결합이 반도체 메모리에 부가되어, 정상인 경우에 여분 워드라인(RWL)이 선택되지 않은 경우라면, 즉 아무런 상기 결합에 의하여, 정상 워드라인(NWL)은 좌측 메인 메모리 영역 블록 유니트(BK1)에서 비슷하게 선택된다. 비트라인 디코딩 및 어드레싱은 첫 번째 경우에 상응하는 방법으로 수행된다. 그러나, 이루어질 대체 때문에, 워드라인 어드레싱은 첫 번째 경우와 완전히 상이한 방법으로 본 발명을 근거로 두 번째 경우에서 수행된다. 다음 가정은 본 실시예에서 상기 목적을 위해 이루어졌는 바 이는 : 정상인 경우 즉 "비 대체"인 경우에 지정될 좌측 메인 메모리 영역 블록 유니트(BK1)의 정상 워드라인(NWL)을 따라, 앞의 테스트 작동에서, 예를 들어, 적어도 하나의 정상 메모리 위치(NMC)가 결함으로 검출된 경우로 가정한다. 그럼에도 불구하고 반도체 메모리가 정상적으로 동작될 수 있도록 하기 위하여, 모든 반도체 위치, 즉 모든 정상 메모리 위치(NMC)와 여분 워드라인(RWL)을 따라 있는 동일한 수의 여분 메모리 위치(RMC)에 의해 동작상태에서 이를 정상 워드라인(RWL)을 따라 배열된 모든 여분 메모리 위치(RMC)(현재 범위까지), 를 대체하는 것이 필요하다. 선행기술에 따른 상기 여분 기술에서, 여분 워드라인(RWL)은 그의 메모리 위치가 기능적으로 대체되는 정상 워드라인 (NWL)과 동일한 메인 메모리 영역 블록 유니트(BK)에 배열되야 한다. 상기와 같은 배열은 또한 본 발명에 따른 반도체 메모리에서 가능하다. 그러나, 또한 상기와 같은 여분 워드라인(RWL)이 여분 메인 메모리 영역 블록 유니트(BK) 중 하나에 배열되는 것이 가능하다. 실시예에 의한 본 발명의 경우에 이러한 여분 워드라인(RWL)이 우측 메인 메모리 영역 블록 유니트(BKn)에 배열된다고 생각된다. 우측 메인 메모리 영역 블록 유니트(BKn)에 이러한 여분 워드라인(RWL)을 지정할 수 있기 위하여, 결함이 검출되었지만 동작되기 전에, 반도체 메모리가 "수리" 상태로 "세트" 되는 수리된 상태에서, 윤곽을 그리는 것이 필요하다. 이러한 목적을 위하여, 우측 메인 메모리 영역 블록 유니트(BKn)의 여분 블록 디코더(RBK)는 다음과 같이 프로그램되는 바, 즉 활성화 된 워드라인 어드레스 신호의 제 1 부분(BKAD)의 결합이 좌측 메인 메모리 영역 블록 유니트(BK1)에 관련된 블록 선택 신호(BKS1)의 블록 디코더(BKDEC)에 이용되도록 프로그램된다. 여분 블록 디코더(RBK)는 (이미) 종래의 여분 디코더와 유사하게, 퓨즈가 제공된 디코더라고 추정된다. 프로그래밍은 여분 블록 디코더(RBK)가 부가될 때 특정 결합에 작용하도록 하는 퓨즈 중 하나를 간섭함으로써(예를 들어 전류 또는 레이저 빔에 의하여) 수행된다.
대응하는 방식에서, 우측 메인 메모리 영역 블록 유니트(BKn)의 여분 워드라인 디코더(RWDEC)는 또한 메모리 위치를 포함하는 우측 메인 메모리 영역 블록 유니트(BK1)의 어드레스(일반적으로 공지된, 퓨즈를 통하여)가 대체되도록 프로그램된다.
본 발명에 따른 반도체 메모리는 이러한 예비 방법에 의하여 제조되고, 이는 두 번째 경우에서의 동작에 대하여 한 번 이루어지며 : 반도체 메모리에 대한 워드라인 어드레스 신호(WLAD)의 어드레스 지정 결합의 응용시 좌측 메인 메모리 영역 블록 유니트(BK1)에 관한 블록 선택 신호(BKS1)는 워드라인 어드레스 신호(WLAD)의 제 1 부분에 의하여 블록 디코더(BKDEC)를 통하여 생성된다(첫 번째 경우에서와 선행기술에 따른 여분 기술에서와 같다). 그러나(취해진 프로그래밍 때문에) 우측 메인 메모리 영역 블록 유니트(BKn)의 여분 블록 디코더(RBK)는, 워드라인 어드레스 신호(WLAD)의 제 1 부분(BKAD)에 의하여 동일하게, 여분 블록 선택 신호(RBKSn)를 동시에 활성화시킨다.
상기 신호는, 우측 메인 메모리 영역 블록 유니트(BKn)의 여분 워드라인 디코더(RWDEC)를 정확하게 하기 위하여, 신호에 할당된 여분 워드라인 디코더(RWDEC)를 활성화시킨다. 따라서, 적정 여분 워드라인(RLW) 선택과 관련된 우측 메인 메모리 영역 블록 유니트(BKn)의 여분 워드라인 디코더(RWDEC) 중 하나(관련된 프로그램때문에)는 원하는 여분 워드라인(RWL)을 선택하고 활성화시킨다. (예를 들어, 워드라인 드라이버 회로(WLDVR)를 통하여, 그러나 이는 간편하게 하기 위하여(그리고 공지되어 있기 때문에) 기술되지 않는다.
동시에, 이러한 여분 워드라인 디코더(RWDEC)는 상기 억제신호(INHIB)를 활성화시키며, 이는 모든 메인 메모리 영역 블록 유니트(BK)로 공급된다. 억제신호(INHIB)는 모든 메인 메모리 영역 블록 유니트(BK)에서 블록 선택 신호(BKS)의 작용을 억제하기 위하여 제공되는 바, 즉 활성소자(ACT)는 활성화되지 않은 상태를 유지한다. 본 발명의 두 번째 경우에서, 상기 결과는 다음과 같은 바 즉, 블록 디코더(BKDEC)에 의하여 좌측 메인 메모리 영역 블록 유니트(BK1)에서 활성화된 블록 선택 신호(BKS1)는 진행시킬 수 없다(본 실시예에 선택된 워드라인 어드레스 신호(WLAD)의 결합때문에(따라서 워드라인 어드레스 신호(WLAD)의 제 1 부분(BKAD)때문에), 나머지 블록 선택 신호(BKS)는 어떠한 경우에도 활성화되지 않는다.) 따라서 본 실시예에서 좌측 메인 메모리 영역 블록 유니트(BK1)는 (마찬가지로)비활성화 상태이다.
그리고 우측 메인 메모리 영역 블록 유니트(BKn)에서 선택된 여분 워드라인 디코더(RWDEC)는 활성 신호(ACTn)를 발생한다. 이러한 활성 신호(ACTn)는 우측 메인 메모리 영역 블록 유니트(BKn)에서 실제로 우측 메인 메모리 영역 블록 유니트(BKn)에 제공된 블록 선택 신호(BKSn)의 역할을 추정하는 바, 즉 우측 메인 메모리 영역 블록 유니트(BKn)는 활성소자(ACT)에 의해 활성화되어, 지정된 여분 메모리 위치(RMC)로부터 원하는 정보를 독출하는 것이 실제로 수행될 수 있다.
따라서 본 발명은 정상 워드라인(NWL)을 따라 있는 정상 및 여분 메모리 위치(NMC, RMC)가 여분 워드라인 RWL을 따라 있는 여분 메모리 위치(RMC)에 의해 기능적으로 대체될 수 있도록 하는데, 이는 대체를 위해 제공된 여분 메모리 위치(RMC)(그리고 이와 관련된 여분 워드라인(RWL))가 대체될 메모리 위치와 동일한 메인 메모리 영역 블록 유니트(BK)에 배열되거나 다른 메인 메모리 영역 블록 유니트(BK)에 배열되는 것과는 무관하다. 이러한 경우에, 이는 대체하는 여분 메모리 위치(RMC)가 물리적으로 포함되어 있는 메인 메모리 영역 블록 유니트(BK)가 활성될 때에만 항상 상기와 같다.
상술한 바와 같이, 제2도에 따른 실시예는 단일 프로그램 가능 여분 블록 디코더(RBK)가 제공된 집적 반도체 메모리를 도시되며, 이는 메인 메모리 영역 블록 유니트(BK)의 바깥 부분을 정확히 한다. 프로그램 가능 여분 블록 디코더(RBK)는 여분 워드라인(RWL)을 가진 메인 영역 블록 유니트(BK)의 수에 상응하는 디코더 수를 가진 프로그램 가능 디코더 소자일 수 있다. 이는 여분 워드라인(RWL)을 가진 메인 메모리 영역 블록 유니트(BK)의 수에 상응하는 여분 블록 선택 신호(RBKS)의 수를 가지며, 각각의 여분 블록 선택 신호(RBKS)는 각각의 메인 메모리 영역 블록 유니트(BK)의 여분 워드라인 디코더(RWDEC)에 연결되어 있다. 여분 블록 디코더(RBK)는 다음과 같이 프로그램될 수 있는 바, 즉 취해진 프로그램과 워드라인 어드레스 신호(WLAD)의 제 1 부분의 신호에 대한 각각의 경우에 존재하는 결합 때문에 여분 메모리 위치(RMC)가 지정될 때 각각의 경우에 하나 이상의 여분 블록 선택 신호(RBKS)가 활성화되도록 한다. 여분 메모리 위치(RMC)가 실제로 지정되든지 간에, 이에 따라서 워드라인 어드레스 신호(WLAD)의 제 2 부분(WL2AD)의 신호 결합은 반도체 메모리에 부가되고, 그 다음에 메인 메모리 영역 블록 유니트(BK)의 여분 워드라인 디코더(RWDEC)에 부가된다. 상기와 같은 경우에, 여분 워드라인 디코더(RWDEC)가 그 내부에서 선택되는 메인 메모리 영역 블록 유니트(BK)는 활성소자(ACT)에 의해 활성화되는 활성신호(ACT)를 활성화시킨다.
메인 메모리 영역 블록 유니트(BK) 중 첫번째 것(예를 들어 우측 메인 메모리 블록 유니트 BK1)이 그의 정상 메모리 위치(NMC)가 대체되는 다수의 정상 워드라인(NWL)을 포함하고, 대체를 위해 제공되는 대응 여분 워드라인(RWL)이 하나 이상의 메인 메모리 영역 블록 유니트(BK)에 배열되어 있는 경우에, 한 프로그램 가능 여분 블록 디코더(RBK) 중 다수의 디코더 소자를 워드라인 어드레스 신호(WLAD)의 제 1 부분(BAKD) 신호의 동일결합으로 프로그램하여, 우측 메인 메모리 영역 블록 유니트(BK1)에 대응하는 결합이 정확하도록 하는 것이 필요하다. 상기와 같이 제 1 부분(BKAD)의 결합으로 워드라인 어드레스 신호를 응용할 때 다수의 여분 블록 선택 신호(RBKS)는 활성화된다. 그러나, 제 1 메인 메모리 영역 블록 유니트(BK)의, 대체될, 특별 정상 워드라인(NWL)에 상응하는 워드라인 어드레스 신호(WLAD)의 제 2 부분(WL2AD) 신호에 이용된 특별결합 때문에, 대치되는 특별 여분 워드라인(RWL)에 상응하는(프로그램때문에) 여분 워드라인 디코더(RWDEC)만이 지정된다. 그러나, 이러한 여분 워드라인 디코더(RWDEC)는 본질적으로 메인 메모리 영역 블록 유니트(BK) 중 하나에만 포함되어 있어, 다수의 여분 블록 선택 신호(RBKS)가 활성화되더라도, 하나의 메인 메모리 영역 블록 유니트(BK)만이 그 활성신호(ACT)에 의해 실제로 활성화된다. 메인 메모리 영역 블록 유니트(BK)의 다수 정상 워드라인(NWL)을 따라 배열된 메모리 위치 중 결합을 가진 메모리 위치가 주어지면, 본 발명에 따른 반도체 메모리는 결합 메모리 위치의 기능적 대체가 다음 방법으로 수행되는 것을 가능하게 하는 바, 즉 대체되는 여분 메모리 위치(RMC)가 다수의 여러 메인 메모리 영역 블록 유니트(BK)에서 관련된 여분 워드라인(RWL)과 함께 배열되는게 가능할 수 있는 방법으로 수행되어, 그 결과 제조중에 수율을 상당히 증가시킨다. 이는 선행기술에 따른 반도체 메모리에서는 불가능하다.
제 3도에 따른 실시예에는 제1도에 따른 실시예와 유사한 본 발명에 따른 반도체 메모리의 구조를 도시한다. 그러나, 다음과 같은 차이가 있는 바 : 제1도에서는 프로그램 가능 여부 블록 디코더(RBK)가 워드라인 어드레스 신호(WLAD)의 제 1 부분(BKAD)에 의해 선택된다. 이와 대조적으로, 제 3 도에 따른 실시예에서는, 이러한 모든 프로그램 가능 여분 디코더(RBK) 대신 모든 블록 선택 신호(BKS)에 의해 선택된다. 임의의 메인 메모리 영역 블록 유니트(BK)의 정상 워드라인(NWL)을 따라 메모리 위치를 대체시킬 여분 메모리 위치(RMC)를 포함하는 메인 메모리 영역 블록 유니트(BK)에 배열된 여분 블록 메모리(RBK)는 다음과 같이 프로그램되는 바, 즉 여분 블록 디코더는 여분 워드라인 디코더(RWDEC)를 활성화시키고 이에 의하여 여분 워드라인(RWL)이 선택되고, 이를 따라 상기 여분 메모리 위치(RMC)는 이용된 블록 선택 신호(BKS)의 블록 선택 신호(BKS)가 활성화될 때만 배열되는데, 이는 정상적인 경우(즉 대체가 발생하지 않는 경우) 활성소자(ACT)에 의하여 상기 임의의 메인 메모리 영역 블록 유니트(BK)를 활성화시킨다.
상기 실시예는 다음 장점을 가지는 바 : 앞부분에서 이미 설명했던 것처럼, 메인 메모리 영역 블록 유니트(BK)가 다수의, 예를 들어 각각의 경우에 관련된 블록 선택 신호(BKS)에 의해 공통으로 활성화될 수 있는 두 개의 메인 메모리 영역 블록을 가지는 것이 가능하다. 그러나, 메인 메모리 블록 유니트(BK)의 이들 메모리 영역 블록이 반도체 메모리 칩 위에 서로 인접하게 물리적으로 배열될 필요는 없다. 그보다는 공간적으로 서로 분리되어 배열되는 것이 가능하다. 예를 들어 하나의 메인 메모리 영역 블록은 칩의, 우측에지를 따라 메인 메모리 영역 블록 유니트(BK)의 여분 워드라인(RWL)과 함께 배열될 수 있지만, 한편 동일 메인 메모리 영역 블록 유니트(BK)의 다른 메인 메모리 영역 블록(다른 여분 워드라인(RWL)을 가질 수 있다)은 칩의 가상 중심선에 대하여 축대칭 형태로 칩의 우측에지 위에 배열된다. 이는 이미 선행기술에서 공지되어 있다. 이러한 경우에, 고려 중인 메인 메모리 영역 블록에 관한 블록 선택 신호(BKS)는 고려 중인 메인 메모리 영역 블록 유니트(BK)의 한 메인 메모리 영역 블록과 다른 메인 메모리 영역 블록으로 공급되어야 한다. 따라서, 이러한 블록 선택 신호(BKS)는 전체 반도체 칩 위에 횡단하도록 놓일 수 있다(이는 공지기술과 유사하다.) 만약 상기 공지 반도체 메모리가, 제 3 도에서 설명되는 것처럼, 본 발명에 따른 기술과 결합되면, 여분 블록 디코더(RBK)에 대한 블록 선택 신호(BKS)의 이미 존재하는 라인을 이용하는 것이 가능하다. 제 1 도에 따른 실시예와는 대조적으로, 워드라인 어드레스 신호(WLAD)의 제 1 부분(BKAD)의 라인을 추가적으로 늘리는 것을 절감시킬 수 있다. 이는 특히 여분 블록 디코더(RBK)가 각 여분 워드라인 디코더(RWDEC)의 부분일 때 유효하며, 이는 구현될 수 있다(제8도와 비교하여 : 설명될 것임).
제4도에 따른 실시예는 억제신호(INHIB)가 블록 디코더에 추가로 연결되는 제1도에 따른 실시예와 상이하다. 동작 중에 억제신호(INHIB)가 여분 워드라인 디코더(RWDEC) 중 어느 것에 의해 활성화될 때, 이는 또한 블록 디코더(BKDEC)를 비활성화시켜, 블록 디코더(BKDEC)는 어느 블록 선택신호(BKS)에 의해서도 활성화되지 않는다.
제5도에 따른 실시예는 제4도에 따른 실시예와 상이한 바 : 억제신호(INHIB)가 여기서 제4도에 기술된 것과 동일 효과를 가지는 블록 디코더(BKDEC)에 유사하게 공급되지만, 제5도에서 억제신호(INHIB)는 (제1도 내지 제4도에 따른 실시예와 대조적으로)활성소자(ACT)에 연결되지 않아, 활성소자(ACT)는 억제신호(INHIB)를 통하여 비활성화될 수 없다. 그러나, 이는 처음부터 필요하지 않는데, 이는 블록 디코더(BKDEC) 상의 억제신호(INHIB)의 영향에 따라 블록 선택신호(BKS)를 통해 어떠한 경우에도 활성화될 수 없기 때문이다.
제6도는 억제신호(INHIB)를 발생시키는 소자를 가진 여분 워드라인 디코더(REDEC)를 도시하며, 이는 본 발명에서 이용하기에 적당하다. 이는 선행기술에 따른 여분 워드라인 디코더(간단하게 하기 위해 도시안함)인 경우에 일반적인 퓨즈와 함께 워드라인 어드레스 신호(WLAD)의 제 2 부분를 위한 입력을 가진 종래 디코더 소자(RWDEC1)을 포함하며, 이에 의하여 디코더 소자(RWDEC1)은 워드라인 어드레스 신호(WLAD)의 제 2 부분의 특정결합에 프로그램될 수 있다. 디코더 소자(RWDEC1)는 디코더 소자(RWDEC1)를 활성화시키는 여분 블록 선택(RBKS)를 위한 입력을 더 포함한다. 여분 블록 선택 신호(RBKS)가 비활성 상태(예를 들어 논리0)이면, 디코더 소자(RWDEC1)의 출력신호 OUT는 비활성 상태(예를 들어 논리 0)이며, 이와 무관하게 제 2 부분의 신호 결합은 입력에 적용되는데, 이는 디코더 소자(RWDEC1)이 비활성화된 여분 블록 선택 신호(RBKS)때문에 비활성화 상태에 있기 때문이다. 이러한 상태는 만약 고려중인 여분 워드라인 디코더(RWDEC)를 포함하는 메인 메모리 영역 블록 유니트(BK)가 여분 워드라인(RWL)을 선택하기 위해 이용되지 않는다면(워드라인 어드레스 신호(WLAD)의 제 1 부분(BKAD)와 관련 여분 블록 디코더(RBK)를 통하여 제어됨) 본 발명에 따른 반도체 메모리 동작 중에 존재한다. 이러한 경우에 비활성 상태가 또한 결정된 방법으로 유지되는 적합하고, 공지된 방법에 의해 확실하게 되는 것이 가능하다. 제6도에서 이러한 목적을 위해 제공되는 것이 저항(R1)이며 이는 고저항 형태로 예를 들어 프레임 전위(VSS)같은 공급 전위와 출력신호(OUT)를 연결시킨다. 출력신호(OUT)는 고려 중인 여분 워드라인 디코더(RWDEC)에 할당된 여분 워드라인(RWL)에 여분 워드라인 드라이버 회로(RWDVR)를 통해 연결된다. 출력신호(OUT)는 따라서 트랜지스터(T)의 게이트에 연결된다. 트랜지스터(T)의 소스는 고전위를 가진 공급전위(VCC)에 연결된다. 트랜지스터(T)의 드레인은 제 2, 고저항(R2)을 통하여 프레임 전위(VSS)에 연결된다. 억제신호(INHIB)는 트레인에서 발생한다. 만약, 상술한 바와 같이, 출력신호(OUT)가 비활성화 상태이면, 트랜지스터(T)는 차단되어, 억제신호(INHIB)는 프레임 전위(VSS)에 고저항이 연결되어 있기 때문에 비슷하게 비활성화 상태가 된다. 그러나, 만약 집적 반도체 메모리의(고려 중인 것이 아닌) 어느 다른 여분 워드라인 디코더(RWDEC)가 선택된다면, 억제신호(INHIB)는 이러한 다른 여분 워드라인 디코더(RWDEC)때문에 활성 상태에 있게 된다. 따라서 로우 교차전류가 이러한 경우에 제 2 저항(R2) 사이에 흐르지만, 이는 주어진 적당한 크기 결정에 영향을 주지 못한다.
반대로, 만약 여분 디코더 소자(RWDEC1)의 다른 입력에서 여분 블록 선택신호(RBKS)가 활성상태라면(이는 (어느)여분 워드라인(RWL)이 고려 중인 워드라인 디코더(RWDEC)가 배열된 메인 메모리 메인 블록 유니트(BK) 내부에서 선택되는 경우임), 다음 두 가지 경우가 구분되는 바 :
a) 여분 디코더 소자(RWDEC1)는 워드라인 어드레스 신호(WLAD)의 제 2 부분의 실제 적용된 결합으로 프로그램되지 않으며,
b) 여분 디코더 소자(RWDEC1)은 워드라인 어드레스 신호(WLAD)의 제 2 부분의 실제 적용된 결합으로 프로그램된다.
a)인 경우에, 억제신호(INHIB)와 함께 전체 여분 워드라인 디코더(RWDEC)의 상기 기능에 관하여 상이하지 않는데, 이는 여분 디코더 소자(RWDEC1)가 워드라인 어드레스 신호(WLAD)의 제 2 부분의 적용된 결합에 응답하지 않기 때문이다.
b)인 경우에, 반대로, 여분 디코더 소자(RWDEC1)는 상기 결합에 응답한다. 그 결과, 출력(OUT)은 활성 상태(예를 들어 논리 1)가 된다. 대응 여분 워드라인(RWL)은 여분 워드라인 드라이버(RWDVR)를 통하여 선택된다. 그러나, 동시에 트랜지스터(T)는 전환한다. 그 결과, 억제신호(INHIB)는 공급전위(VCC) 값으로 되는 바, 즉 활성화된다(예를 들어 논리 1). 트랜지스터(T)는 이러한 경우에 억제신호(INHIB)가 나머지 여분 워드라인 디코더(RWDEC)의 제 2 저항(R2) 사이를 흐르는 (로우)교차 전류를 고려하더라도 활성상태가 될 수 있는 크기여야 한다. 나머지에 대하여, 당업자는 교차전류가 없는 스위칭 수단을 제 2 저항(R2) 대신 제공하기 위하여 그의 특별한 지식을 이용할 수 있다.
제7도는 여분 워드라인 디코더(RWDEC)의 다른 실시예를 도시한다. 이는 트랜지스터(T) 대신 CMOS 인버터가 제공되어 제6도와 어느정도 상이하며 CMOS 인버터는 서로 반대로 전도되는 형태인 트랜지스터(TP, TN)을 가지며, 여분 블록 선택 신호(RBKS)는 여분 디코더 소자(RWDEC1)에 공급되지 않지만, 그 아래쪽에 연결되어 있다. 이러한 목적을 위하여, AND 게이트(AND1)는 출력신호(OUT)의 결선에서 두 입력으로 삽입된다. 제 1 입력은 출력신호(OUT)에 연결되지만, 여분 블록 선택 신호(RBKS)는 제 2 입력에 공급된다. 따라서 여분 디코더 소자(RWDEC)제 2 입력에 공급된다. 따라서 여분 디코더 소자(RWDEC)의 출력신호(OUT)는 스위칭된 출력신호(OUT1)로써 여분 블록 선택 신호(RBKS)가 활성화될 때 AND 게이트(AND1)의 출력에 발생한다. CMOS 인버터는 공급전위(VCC, VSS) 사이에 연결된다. 트랜지스터(TP)의 채널 영역은 이 경우에 트랜지스터(TP)가 제6도에 따른 제 2 저항(R2)와 관련되 고저항이 되도록 구성되며, 고저항은 도면에서 저항(RK)으로 표시된다. 트랜지스터(TN)는 대조적으로, 저저항을 가지도록 설계된다. 제7도에 따른 여분 워드라인 디코더(RWDEC)의 기능은, 억제신호(INHIB)의 극성이 CMOS 인버터 때문에 제6도와 비교하여 반대일지라도, 제 6 도에서 설명된 것과 같으며, 따라서 억제신호(INHIB)의 활성화 상태는 논리 0의 상태와 대응하며, 한편 비활성화 상태는 논리 1의 상태와 상응한다(네가티브 논리, "네가티브 진행"). 따라서 억제신호(INHIB)는 제7도에서로 표시된다.
제8도는 여분 워드라인 디코더(RWDEC)가 제6도, 제7도에 따른 여분 워드라인 디코더 중 각각의 하나의 다수 여분 워드라인 디코더 유니트와 프로그램 가능 여분 블록 디코더(RBK)를 포함하는 실시에를 도시한다. 프로그램 가능 여분 블록 디코더(RBK)는 다수의 각 여분 워드라인 디코더 유니트를 가지는 여분 워드라인 디코더(RWDEC)의 소자이다.
제9도는 메인 메모리 영역 블록 유니트(BK)의 활성소자(ACT)의 가능한 실시예를 도시한다. 이 경우에, 양의 논리가 다시 한 번 그 기능을 위해 고려된다. 블록 선택 신호(BKS)는 제 1 입력에서 AND 게이트(AND)로 공급된다. 억제신호(INHIB)는 반전 형태로 AND 게이트(AND)의 제 2 입력에 공급된다. 블록 선택 신호(BKS)가 활성화된다면, 논리값 1이 제 1 입력에 공급되고, 그렇지 않으면 이는 논리 0이다. 억제신호(INHIB)가 활성화되면(즉 논리 1 이면), 논리값 0은 AND 게이트(AND)의 제 2 입력에 공급되며(인버팅때문에), 그렇지 않으면 이는 논리 1이다. 그 결과, 논리 1은 블록 선택 신호(BKS)가 활성화되고(즉 논리 1) 그리고 동시에 억제신호(INHIB)가 비활성화될 때만(즉 논리 1) 그리고 동시에 억제신호(INHIB)가 비활성화될 때만(즉 논리 0) AND 게이트(AND)의 출력에 발생할 수 있다. 그렇지 않으면, 논리 0가 발생한다. AND 게이트(AND)의 출력은 OR 게이트(OR)의 제 1 입력에 연결된다. OR 게이트(OR)의 제 2 입력은 메인 메모리 영역 블록 유니트(BK)의 활성신호(ACT)에 연결된다. 대응 메인 메모리 영역 블록 유니트(BK)를 활성화시키는데 요구되는 신호(ON)는 이러한 메인 메모리 영역 블록 유니트(BK)에 대하여 다음 경우 중 하나가 적용된다면 OR 게이트(OR)의 출력에서 활성화된 형태로 발생하는 바 : 이는
a) 정상 워드라인(NWL)을 따라 메인 위치(NMC)(또한 RMC, 본 경우에서처럼)가 지정되거나,
b) 여분 워드라인(RWL)을 따라 여분 메모리 위치(RMC)가 지정될 수 있는 경우이다.
a) 인 경우, 블록 선택 신호(BKS)는 활성화되고, 억제신호(INHIB) 및 활성신호 (ACT)는 비활성화 상태이다.
b) 인 경우에, 블록 선택 신호(BKS)가 활성화되지만 (만약 대체될 메모리 위치가 동일 메인 메모리 영역 블록 유니트(BK)에서 정상 워드라인(WL)을 따라 배열된다면); 그러나, 또한 블록 선택 신호는 비활성화 상태일 수 있다(만약 대체될 메모리 위치가 다른 메인 메모리 영역 블록 유니트(BK)의 정상 워드라인(NWL)을 따라 배열된다면). 그러나, 억제신호(INHIB)는 그와 무관하게 활성화되어, 논리 0을 가진 신호는 OR 게이트(OR)의 제 1 입력에 공급된다. 활성 신호(ACT)는, 그러나, 활성화된다. 모든 다른 경우에, 메인 메모리 영역 블록 유니트(BK)는 활성소자(ACT)때문에 활성화되지 않는다.
본 발명의 테스트는 상술한 새로운 여분 개념이 본 발명에 따른 반도체 메모리 제조에서 수율을 상당히 증가시키지만 이러한 장점은 종래 여분 개념에 비하여 긴 액세스 시간이 소모된다는 것을 보여주었다. 현재 가능한 MOS 반도체 기술을 이용할 때 액세스 시간 손실이 "단지" 약 3ns 이지만, 그럼에도 불구하고 이는 CMOS 기술을 이용한 구현에 대하여 약 60ns 인 다른 가능한 액세스 시간과 비교하여 거의 5%의 손실을 의미한다. 최종 분석에서 최대 가능 동작 주파수의 감소 형태로 작용하는 액세스 시간이 이러한 손실에 대한 테스트는 종래 여분 개념과 비교하여 손실이 게이트 및 신호 전파 시간을 추가적으로 발생시킴에 기인한다는 것을 보여준다. 이러한 원인은 다음에 의해 존재하는 바 : 즉 종래 여분 개념에서, 활성화된 선택 신호(BKS)는 이러한 블록 선택 신호(BKS)에 할당된 메인 메모리 영역 블록 유니트(BK)의 활성 시작에 의해 시작되기 때문이다.
이와 대조적으로, 이제까지 기술한 본 발명에 따른 여분 개념에서, 이는 이러한 방법에서 발생할 수 없는 바 : 공급된 워드라인 어드레스 신호(WLAD)때문에 선택된 여분 워드라인(RWL)이 없는 경우에 각각의 블록 선택 신호(BKS)의 활성시작이 악영향을 주거나 방해될 수 있는 반도체 메모리의 구간 타이밍 시퀀스없이 각각의 메인 메모리 영역 블록 유니트(BK)의 활성으로 즉시 유도될 수 있다(나머지에 대하여, 그렇지 않으면 간단히 하기 위해 지정되지 않으며 필수적이다). 그러나, 실제, 이는 그 순간에(블록 선택 신호(BKS)의 활성 시작) 이러한 활성 블록 선택 신호(BKS)가 모든 곳에서 관련된 메인 메모리 영역 블록 유니트(BK)의 활성을 유도할 것인지, 또는 활성 블록 선택 신호(BKS)의 결과가(억제신호(INHIB)에 의하여) 억제되지 않을지는 알려지지 않는데, 이는 메인 메모리 영역 블록 유니트(BK)가 수행된 메모리 위치의 기능적 대체때문에 지정되기 때문이다. 그러나, 메모리 위치의 대체가 수행되거나 그렇지 않거나는, 억제신호(INHIB)가 활성화 될거라면, 가장 최후에 활성화되어야 하는 순간까지 이루어지지 않는다. 그러나 이 경우는 블록 선택 신호(BKS)를 활성화시키는 순간(비대체인 경우)보다 상당히 늦다(상기 3ns의 긴 액세스 시간과 비교하여).
활성화될 블록 선택 신호(BKS)는 (예를 들어)여분 블록 디코더(RBK)에 대한 다음 데이타에 대하여도 마찬가지이다) 블록 디코더(BKDEC)에 의해 실제로 활성화된 순간까지 워드라인 어드레스 버퍼(WLADBF)로의 워드라인 어드레스 신호(WLAD)의 수신으로부터 t1ns 시작 시간을 요구한다. 활성화될 메인 메모리 영역 블록 유니트(BK)는 (비대체인 경우) t1ns 이후에 활성화될 수 있다.
메모리 위치의 대체의 경우(여분의 경우), 여분 블록 디코더(RBK)는 여분 워드라인 디코더(RWDEC)가 선택될 것인지를 효과적으로 선택하며, 만약 수행된다면, 메인 메모리 영역 블록 유니트(BK)는 에서 이러한 선택이 수행된다(여분 블록 선택 신호(RBKS)의 활성화). 이는 정상 워드라인(NWL)을 따라 메모리 위치를 어드레싱하는 상기 경우와 같은 주기 t1에서 발생할 수 있으며, 따라서 이것만의 이유로 시간 지연이 발생하지 않는다. 그러나, 아직 관련된 메인 메모리 영역 블록 유니트(BK)의 활성화는 여분 블록 선택 신호(RBKS) 중 하나의 활성화 시작이 수행되지 않는데, 이는 이 순간에 여분 워드라인(RWL)이 실제로 선택될지가 결정되지 않았기 때문이다. 이는 반도체 메모리에 가해진 워드라인 신호(WLAD)의 제 2 부분(WL2AD)을 기준으로 하여 활성화된 여분 블록 선택신호(RBKS)에 의해 여분 워드라인 디코더(RWDEC)가 여분 워드라인(RWL)을 선택하지 않거나(여분 라인 디코더(RWDEC)의 프로그래밍에 의존)하지 않는 다른 주기 t2의 종료 후까지 결정되지 않는다. 따라서 여분 워드라인(RWL)의 선택의 경우에 억제신호(INHIB)가 활성화될 수 있는 것이 이 때까지 명확하지 않으며, 따라서 활성화된 블록 선택 신호(BKS)는 대응 활성소자(ACT)에서 유효하지 않다.
실제로, 중요성은 다음과 같은 바 : 한편, 활성화된 블록 선택 신호(BKS)는 억제신호(INHIB)가 활성화되거나 아니거나가 결정될 때까지 주기 t2만큼 지연되어야 한다. 블록 선택 신호(BKS)의 코오스에서 반도체 메모리에 대하여 이제까지 기술한 실시예에서 상기와 같은 지연을 반도체 메모리가 마찬가지로 타이밍의 관점에서 신뢰성 있게 기능하는데 필요하다. 또 한편, 상기와 같은 지연은 만약 각각의 반도체 메모리에서 대체될 메모리 위치 이상으로 여러 메인 메모리 영역 블록 유니트(BK)에 배열된 여분 메모리 위치(RMC)에 의해 메모리 위치를 대체하는 것이 요구될 때만 요구된다.
이러한 문제를 해결하기 위해, 본 발명에 따른 반도체 메모리, 즉 대치될 메모리 위치에서와 다른 메인 메모리 영역 블록 유니트에 배열될 수 있는 대치하는 여분 메모리 위치(RMC)가 프로그램 가능 지연 회로(DLY)를 가지는 반도체 메모리가 제안된다. 대응 반도체 메모리 모듈의 제조 및 테스트에서 상기 프로그램 가능 지연회로(DLY)는 반도체 메모리의 여분 블록 디코더(RBK)가 프로그램될 때만 프로그램되어(이는 이하에 설명한다). 이에 할당된 여분 워드라인 디코더(RWDEC)에 의하여 어드레싱인 경우에 적어도 하나의 상기 여분 워드라인(RWL)을 선택하는 것이 가능하다. 본 발명의 개발에서, 지연회로(DLY)는 반도체 메모리의 여분 블록 디코더(RBK)가 프로그램되어 있거나 프로그램될 때만 프로그램되어 이에 할당된 여분 워드라인 디코더(RWDEC)에 의하여 어드레싱인 경우에 그의 관련 메모리 위치가 대체될 정상 워드라인(NWL)이 아닌 메인 메모리 영역 블록 유니트(BK)에 배열된 적어도 하나의 상기 여분 워드라인(RWL)을 선택하는 것이 가능하다. 프로그래밍 그 자체는 여분 디코더에서 공지된 퓨즈기술에 의해 수행될 수 있다.
제10도는 프로그램 가능 지연회로(DLY)와 상기 지연회로(DLY)에 연결되어 있는 활성소자(ACT) 중 하나의 실시예를 도시한다. 프로그램 가능 지연회로(DLY)는 프로그램 가능 소자(F)(이를 "퓨즈"라 한다)를 포함하며, 이는 그 한쪽 끝에서 전위(VCC)에 연결되어 있다. 이제까지의 설명에 따라 양의 논리가 여기에 고려되기 때문에, 전위(VCC)는 일반적으로 프레임이라고 하는 전위(VSS)보다 양의 값이 크다. 프로그램 가능 소자(F)는 그 다른 한쪽 끝에 고저항(RF)을 통하여 다른 전위(VSS)에 연결된다. 프로그램 가능 소자(F)는 여분 기술에서 관계대로 소위 퓨즈라고 불리울 수 있다. 따라서, 소자(F)의 프로그램 안 된 상태에서 한 전위(VCC)가 프로그램 가능 소자(F)의 다른 쪽 끝에 가해진다(저항(RF)의 고저항때문에). 이와 대조적으로 소자(F)의 프로그램된 상태에서, (즉 프로그램 가능 소자(F)가 전기적으로 인터럽트된 경우), 다른 전위(VSS)가 저항(RF)때문에 프로그램 가능 소자(F)의 다른 쪽 끝에 가해진다. 프로그램 가능 소자(F)의 다른 쪽 끝은 OR 게이트(OR1)의 제 1 입력에 연결된다. 클록신호(DLY)는 OR 게이트(OR1)의 제 2 입력에 가해진다. 클록신호(DLY)의 제 1 에지는 예를 들어 이전에 기술한 3ns 만큼, 상기 정의된 주기 t2 만큼 각각의 활성화된 블록 선택 신호(BKS)에 대하여 지연된다. 반도체 메모리의 각 활성소자(ACT)에 유입되는 지연신호(BKS)는 OR 게이트(OR1)의 출력에서 만들어진다.
프로그램 가능 소자(F)가 프로그램되지 않는 한, 지연신호(BKS)는 항상 논리값 1이다. 그러나, 프로그램 가능 소자(F)가 프로그램되면, 지연신호(BKS)는 클록신호(DLY)처럼 변하는 바, 즉 지연신호(BKS)의 논리 0에서 논리 1로의 전이가 적어도 주기 t2의 지연동안 비슷하게 수행된다. 이는 제 13 도에서 표시된다.
제10도에 따른 실시예에서, 제9도에서 공지된 소자와 더불어 활성소자(ACT) 역시 두 입력을 가진 다른 AND 게이트(AND2)를 포함한다. 한 입력은 각각의 활성소자(ACT)에 할당된 블록 선택 신호(BKS)에 연결된다. 지연신호(BKS)는 다른 입력에 공급된다. 각각의 블록 선택 신호(BKS)가 한 입력에서 제9도에 따른 활성소자(ACT)의 AND 게이트(AND)에 가해지지만, 제10도에 따른 활성소자에서는 상기 입력은 각각의 다른 AND 게이트(AND2)의 출력에 연결된다. 다른점에서는 제10도에 따른 활성소자(ACT)는 제9도에서와 동일하다.
첫번째 프로그래밍인 경우에, 프로그램 가능소자(F)는 적어도 하나의 여분 워드라인 디코더(RWDEC)가 관련된 여분 블록 디코더(RBK)와 함께 프로그램될 때 프로그램되어, 반도체 메모리에 대한 워드라인 어드레스 신호(WLAD1의 적합한 결합에 대한 주어진 이용이 각각의 활성 소자(ACT)의 각 활성화된 블록 선택 신호(BKS)가 지연신호(BKS)에 의하여 AND 게이트(AND)에 연결되고 중계되는 프로그램 가능 소자(F)의 프로그램 상태에서 여분 워드라인(RWL)을 선택하고, 억제신호(INHIB)의 상태에 따라, 활성소자(ACT)와 관련된 메인 메모리 영역 블록 유니트(BK)를 활성화시킨다. 이와 대조적으로, 프로그램 가능 소자(F)의 비프로그램 상태에서, 각각 활성화된 블록 선택 신호(BKS)는 지연없이 중계된다.
두번째 프로그래밍인 경우에, (첫번째 프로그래밍인 경우와 대조적으로) 프로그램 가능 소자(F)는 적어도 하나의 여분 워드라인 디코더(RWDEC)가 관련된 여분 블록 디코더(RBK)와 함께 프로그램될 때만 프로그램되는데, 이는 다음과 같은 방법, 즉 반도체 메모리에 대한 워드라인 어드레스 신호(WLAD)의 적합한 결합의 주어진 이용이 그의 관련된 메모리 위치가 대체되는 정상 워드라인으로부터 여러 메인 메모리 영역 블록 유니트(BK)에 할당되도록 선택되어, 예를 들어 제6도에 도시된 것과 같은 각각의 여분 워드라인 디코더(RWDEC)가 두 입력을 가진 AND 게이트(INH)를 가지는 제12도에 관련된 본 발명에 따라 제공된다. 디코더 소자(RWDEC1)의 출력 신호(OUT)는 한 입력에 제공된다. 다른 입력은 인버터를 통하여 지연회로(DLY)의 프로그램 가능소자(F)의 다른 쪽 끝에 연결된다(제11도에서 신호(DEC)). AND 게이트(INH)의 출력은 트랜지스터(T)의 게이트에 연결된다. 이러한 구성으로, 억제신호(INHIB)는 만약, 각각의 여분 워드라인 디코더(RWDEC)가 여분 라인(RWL)을 선택한다면(각각의 디코더 소자(RWDEC1)의 출력신호(OUT)가 활성화됨) 그리고 프로그램 가능 소자(F)가 프로그램될 때만, 활성화될 수 있다. 따라서 두번째 경우에서, 반도체 메모리의 여분 블록 디코더(RBK) 및 여분 워드라인 디코더(RWDEC1)가 전혀 프로그램되지 않거나 대체될 여분 메모리 위치(RMC)를 가진 여분 워드라인(RWL)이 대체될 메모리 위치를 가진 각각의 정상 워드라인(NBL)과 동일한 각각의 메인 메모리 영역 블록 유니트(BK)에서 독점적으로 배열되는 것이 가능하며(즉 프로그램 가능소자(F)는 두번째 경우에 프로그램되지 않는다). 각각 활성화될 메인 메모리 영역 블록 유니트(BK)는 활성화된 블록 선택신호(BKS)를 발생시키는 활성소자(ACT)에 의해 지연없이 활성화될 수 있으나, 한편 그렇지 않은 경우(즉 프로그램 가능 소자(F)가 프로그램된 경우)에는 활성을 지연에 의해서만 수행되는데, 이는 지연신호(BKS)가 예를 들어 제10도에 따라 활성소자(ACT)에서 클록 신호(DLY)의 영향에 의해 유효하게 되기 때문이다.
제11도에 따른 활성소자(ACT)의 실시예는 제10도와 어느 정도 상이하며, 제 10도에 따른 두 개의 AND 게이트(AND)와 (AND2)가 제11도에 결합되어 세 개의 입력을 가진 단일 AND 게이트(AND)를 형성한다. 한 입력은 각각의 블록 선택 신호(BKS)에 연결된다. 다른 입력은 인버터를 통해 억제 신호(INHIB)에 연결된다. 제 3 입력은 지연신호(BKS)에 연결된다. 기능에 있어서, 제10도와 상이하지 않다.

Claims (16)

  1. 여분소자와 다음 특성; 즉
    - 정상 메모리 위치(NMC)는 관련 활성소자(ACT)를 통하여 개별적으로 활성화될 수 있는 다수의 메인 메모리 영역 블록 유니트(BK)에 배열되며,
    - 메인 메모리 영역 블록 유니트(BK)는 블록 선택신호(BKS)에 의해 활성소자(ACT)를 통하여 활성화될 수 있으며, 반도체 메모리에 공급될 수 있는 워드라인 어드레스 신호(WLAD)의 제 1 부분(BKAD)으로부터 블록 디코더(BKDEC)에 의해 블록 선택 신호(BKS)를 생성하는 것이 가능하며,
    - 정상 메모리 위치(NMC)는 정상 워드라인(NWL)과 정상 비트라인(NBL, NBL)을 통하여 각각의 메인 메모리 영역 블록 유니트(BK)에서 어드레싱될 수 있으며,
    - 정상 워드라인 디코더(NWDEC)는 각각의 메인 메모리 영역 블록 유니트(BK)에 할당된 블록 선택 신호(BKS)에 의해 제어되는 워드라인 어드레스 신호(WLAD)의 제 2 부분(WL2AD)의 기능으로써 메인 메모리 영역 블록 유니트(BK)에서 정상 워드라인(NWL)을 선택하며,
    - 비트라인 디코더(BDEC)는 반도체 메모리에 공급될 수 있는 비트라인 어드레스 신호(BLAD)의 기능으로써 정상 비트라인(NBL, NBL)을 선택하며,
    - 여분 메모리 위치(RMC)는 여분 워드라인(RWL)을 따라 메인 메모리 영역 블록 유니트(BK)에 존재하며,
    - 여분 워드라인 디코더(RWDEC)를 수행하는 프로그램을 기준으로 각각의 여분 워드라인(RWL)을 통하여 어드레싱될 수 있는 여분 메모리 위치(RMC)가 정상 워드라인(NWL)을 따라 메모리 위치를 기능적으로 대체하려는 경우에 메인 메모리 영역 블록 유니트(BK) 내의 프로그램 가능 여분 워드라인 디코더(RWDEC)가 워드라인 어드레스 신호(WLAD)의 제 2 부분(WL2AD)의 기능으로써 여분 워드라인(RWL)을 선택하는 특성을 가지는 집적 반도체 메모리에 있어서,
    선택될 대체 여분 메모리 위치(RMC)를 가지는 여분 워드라인(RWL)이 대체될 메모리 셀을 가지는 정상 워드라인(NWL)과 같은 메인 메모리 영역 블록 유니트(BK)에 지정되는 경우와, 선택될 대체 여분 메모리 위치(RMC)를 가지는 여분 워드라인(RWL)이대체될 메모리 위치를 가지는 정상 워드라인(NWL) 이외의 다른메인 메모리 영역 블록 유니트(BK)에 지정되는 경우에, 적어도 하나의 프로그램 가능 여분 블록 디코더(RBK)는 여분 워드라인 디코더(RWDEC)를 선택하는 것을 특징으로 하는 집적 반도체 메모리.
  2. 제 1 항에 있어서, 적어도 하나의 프로그램 가능 여분 블록 디코더(RBK)는 워드라인 어드레스 신호(WLAD)의 제 1 부분(BKAD)에 입력형태로 연결되며, 프로그램된 상태에서 메인 메모리 영역 블록 유니트(BK)의 여분 워드라인 디코더(RWDEC)를 선택하는 여분 블록 선택 신호(RBKS)를 발생시키는 것을 특징으로 하는 집적 반도체 메모리.
  3. 제 1 항 또는 제 2 항에 있어서, 하나 이상의 프로그램 가능 여분 블록 디코더(RBK)가 존재할 때 프로그램 가능 여분 블록 디코더(RBK)는 여분 워드라인(RWL)을 가진 각 메인 메모리 영역 블록 유니트(BK)에 할당되는 것을 특징으로 하는 집적 반도체 메모리.
  4. 제 1 항에 있어서,
    - 하나 이상의 프로그램 가능 여분 블록 디코더(RBK)가 존재할 때 프로그램 가능 여분 블록 디코더(RBK)는 메인 메모리 영역 블록 유니트(BK)에 할당되며,
    - 프로그램 가능 여분 블록 디코더(RBK)는 모든 블록 선택 신호(BKS)에 입력형태로 연결되며,
    - 각각의 메인 메모리 영역 블록 유니트(BK)의 프로그램 가능 여분 블록 디코더(RBK)는 프로그램된 상태에서 출력 형태로 여분 블록 선택 신호(RBKS)를 활성화시키도록 프로그램될 수 있어 대체될 메모리 위치가 각각의 하나 이외에 메인 메모리 영역 블록 유니트(BK)에 할당되더라도 메인 메모리 영역 블록 유니트(BK)의 여분 워드라인 디코더(RWDEC)를 선택하는 것을 특징으로 하는 집적 반도체 메모리.
  5. 전술한 항 중 어느 한 항에 있어서, 여분 블록 디코더(RBK)에 의해 선택된 각각의 여분 워드라인 디코더(RWDEC)는 모든 메인 메모리 영역 블록 유니트(BK)에 공통인 활성화 상태에 억제신호(INHIB)를 발생시켜 각각의 여분 워드라인 디코더(RWDEC)가 워드라인 어드레스 신호(WLAD)의 제 2 부분(WL2AD)을 기준으로 여분 워드라인(RWL)을 선택하는 경우에 반도체 메모리의 모든 활성소자(ACT)를 억제시키며, 그렇지 않으면 억제신호는 비활성화 상태인 것을 특징으로 하는 집적 반도체 메모리.
  6. 전술한 항 중 어느 한 항에 있어서, 각각의 메인 메모리 영역 블록 유니트(BK)는 활성신호(ACT)를 포함하며,
    - 활성신호는 만약 여분 워드라인 디코더(RWDEC)가 각각의 메인 메모리 영역 블록 유니트(BK)에서 각각의 여분 블록 선택 신호(RBKS)에 의해 선택되고, 이러한 선택된 여분 워드라인 디코더(RWDEC)가 워드라인 어드레스 신호(WLAD)의 적용된 제 2 부분(WL2AD)를 기준으로 여분 워드라인(RWL)을 선택한다면 활성화 상태를 가지며,
    - 그렇지 않으면 비활성화 상태를 가지며, 활성신호(ACT)는 활성화된 상태에서 각각의 메인 메모리 영역 블록 유니트(BK)에 관한 블록 선택 신호(BKS)의 기능을 나타내며, 따라서 각각의 메인 메모리 영역 블록 유니트(BK)는 억제신호(INHIB)의 활성화 상태에 상관없이 활성소자(ACT)에 의해 활성화되는 것을 특징으로 하는 집적 반도체 메모리.
  7. 전술한 항 중 어느 한 항에 있어서, 프로그램 가능 여분 블록 디코더(RBK)는 여분 워드라인 디코더(RWDEC)의 부분인 것을 특징으로 하는 집적 반도체 메모리.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 활성소자(ACT)의 비활성화 대신 블록 디코더(BKDEC)의 비활성화가 활성화 상태에서 억제신호에 의해 수행되는 것을 특징으로 하는 집적 반도체 메모리.
  9. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 활성소자(ACT)의 비활성화 이외에 블록 디코더(BKDEC)의 비활성화 역시 비활성화 상태에서 억제신호(INHIB)에 의해 수행되는 것을 특징으로 하는 집적 반도체 메모리.
  10. 전술한 항 중 어느 한 항에 있어서, 프로그램된 상태에서 상기 주기(t2)만큼 각 메인 메모리 영역 블록 유니트(BK)의 활성화 블록 선택 신호(BKS)의 결과를 지연시키고, 프로그램되지 않은 상태에서는 지연이 발생하지 않는 프로그램 가능 지연 회로(DLY)를 가지는 것을 특징으로 하는 집적 반도체 메모리.
  11. 제 10 항에 있어서, 지연 회로(DLY)는 프로그램되지 않은 상태에서 억제 신호(INHIB)의 활성화를 억제시키는 것을 특징으로 하는 집적 반도체 메모리.
  12. 제 10 항 또는 제 11 항에 있어서, 지연된 결과는 각 메인 메모리 영역 블록 유니트(BK)의 활성소자(ACT)에 발생하는 것을 특징으로 하는 집적 반도체 메모리.
  13. 제 11 항 또는 제 12 항에 있어서, 억제신호(INHIB)의 활성억제는 여분 워드라인 디코더(RWDEC)에서 발생하는 것을 특징으로 하는 집적 반도체 메모리.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서, 프로그램 가능성은 프로그램 가능 소자(F)에 의해 제공되는 것을 특징으로 하는 집적 반도체 메모리.
  15. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서, 지연 회로(DLY)는 어느 여분 블록 디코더(RBK)와 어느 여분 워드라인 디코더(RWDEC)가 수행된 프로그래밍의 기준으로 프로그램될 때만 프로그램되는 것을 특징으로 하는 집적 반도체 메모리.
  16. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서, 지연 회로(DLY)는 관련된 여분 블록 디코더(RBK)와 함께 적어도 하나의 여분 워드라인 디코더(RWDEC)에 대하여 수행되는 프로그래밍을 기준으로 대체하는 여분 메모리 위치(RMC)를 가진 적어도 하나의 여분 워드라인(RWL)이 대체될 메모리 위치를 가진 대응 정상 워드라인(NWL)와 다른 메인 메모리 영역 블록 유니트(BK)에 할당된 경우에만 프로그램되는 것을 특징으로 하는 집적 반도체 메모리.
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