KR0140177B1 - 반도체메모리소자의 메모리셀어레이의 배열방법 - Google Patents

반도체메모리소자의 메모리셀어레이의 배열방법

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Abstract

본 발명은, 반도체메모리소자의 메모리셀어레이의 배열방법에 관한 것으로서, 상기 메모리셀어레이를 복수개의 메모리블럭들로 분할하고, 상기 메모리블럭들을 복수개의 서브노멀메모리셀어레이들과 리던던트메모리셀어레이로 분할화고, 상기 서브노멀메모리셀어레이들과 상기 리던던트메모리셀어레이에 해당하는 컬럼라인들의 총 수를 기준으로 동일한 수의 컬럼라인들을 가지는 복수개의 메모리셀어레이영역들로 분할하여 배치하고, 상기 메모리셀어레이영역들의 각각에 인접하여 복수개의 서브워드라인드라이버들의 각각을 배치한다.

Description

반도체메모리소자의 메모리셀어레이의 배열방법
제1도는 종래의 메모리셀어레이의 배열상태를 보여주는 도면.
제2도는 본 발명에 따른 메모리셀어레이의 배열상태를 보여주는 도면.
제3도는 본 발명에 따른 메모리셀어레이의 배열에 관한 다른 가능한 실시예를 보여주는 도면.
제4도는 종래와 본 발명에서의 워드라인상의 신호전송상태를 비교한 그래프.
본 발명은 반도체메모리소자의 메모리셀어레이의 배치에 관한 것으로서, 특히 분할워드라인드라이버와 리던던트메모리셀어레이를 가지는 메모리셀어레이의 배치방법에 관한 것이다.
최근의 반도체메모리소자의 메모리셀어레이는 대개 4개의 메모리뱅크(또는 메모리매트)로 분할되고, 각 메모리뱅크는 다시 복수개의 메모리블럭들로 분할된다. 또한, 각 메모리블럭은 복수개의 서브메모리셀어레이로 분할된다. 그리고, 고집적의 메모리셀어레이에서 워드라인의 길이가 길어짐에 따른 워드라인지연을 줄이기 위하여 워드라인을 구동하는 워드라인드라이버를 복수개로 분할하여 각 서브메모리셀어레이의 사이사이에 배치하는 분할워드라인드라이버구조를 채용하고 있다. 분할된 각 워드라인드라이버는 로우디코더에 의해 선택된 각 워드라인그룹내에 속한 워드라인들을 선택하고, 로우디코더로부터 인출된 로우디코딩라인들과 워드라인드라이버들의 연결은 그것에 대응하여 결속(strapping)된다.
즉, 제1도에 보인 바와 같이, 하나의 메모리블럭은 복수개의 서브노멀메모리셀어레이(NCA)들과 리던던트메모리셀어레이(RCA)를 포함하고 있고, 서브노멀메모리셀어레이(NCA)들의 사이 또는 양측에 서브워드라인드라이버(SWD)들이 배치되어 있다. 서브워드라인드라이버(SWD)들의 각각은 이웃하는 메모리셀어레이에 포함된 워드라인들 중 절반을 구동시키도록 되어 있다. 제1도와 같은 메모리블럭에서는, 서브노멀메모리셀어레이(NCA)에 대해서만 결속갯수 또는 서브워드라인드라이버들의 갯수에 따른 분할이 이루어지고, 각 서브노멀메모리셀어레이(NCA)에 필요한 리던던트메모리셀어레이들을 하나로 모아둔 리던던트메모리셀어레이(RCA)는 어느 하나의 서브노멀메모리셀어레이(예컨대 NCA6)에 인접하여 배치된다. 서브노멀메모리셀어레이(NCA)가 m개의 워드라인들과 n개의 컬럼라인들로 구성되고 리던던트메모리셀어레이(RCA)가 m개의 워드라인들과 p개의 컬럼라인들로 구성되어 있다면, 리던던트메모리셀어레이(RCA)와 서브노멀메모리셀어레이(NCA6)가 함께 배열된 영역(a')에는 서브노멀메모리셀어레이만이 배열된 영역(a)보다 더 많은 컬럼라인들(n+p개)이 배치되어 있기 때문에, 이 영역(a')을 신장하는 워드라인(WL')의 길이(d')는 영역(a)을 신장하는 워드라인(WL)의 길이(d)보다 늘어난 컬럼라인들의 피치(pitch)들의 합만큼 더 길어지게 된다. 그 결과, 서브노멀메모리셀어레이(NCA)에서의 워드라인부하보다 리던던트메모리셀어레이(RCA)에서의 워드라인부하가 상대적으로 커지게 되고, 이로 인하여 리던던시동작에서의 속도지연을 초래하게 된다.
따라서 본 발명의 목적은 리던던트메모리셀어레이를 포함하는 메모리셀어레이에서 리던던트메모리셀어레이에서의 워드라인지연을 줄이는 방법을 제공함에 있다.
본 발명의 다른 목적은 복수개로 분할되며 리던던트메모리셀어레이를 포함하는 메모리블럭들을 가지는 반도체메모리소자에서 워드라인지연을 줄일 수 있는 방법을 제공함에 있다.
이러한 본 발명의 목적을 달성하기 위하여 본 발명은, 반도체메모리소자의 메모리셀어레이의 배열방법에 있어서, 상기 메모리셀어레이를 복수개의 메모리블럭들로 분할하고, 상기 메모리블럭들을 복수개의 서브노멀메모리셀어레이들과 리던던트메모리셀어레이로 분할하고, 상기 서브노멀메모리셀어레이들과 상기 리던던트메모리셀어레이에 해당하는 컬럼라인들의 총 수를 기준으로 하여 동일한 수의 컬럼라인들을 가지는 복수개의 메모리셀어레이영역들로 분할하여 배치하고, 상기 메모리셀어레이영역들의 각각에 인접하여 복수개의 서브워드라인드라이버들의 각각을 배치함을 특징으로 한다.
또한, 본 발명은, 반도체메모리소자의 메모리셀어레이의 배열방법에 있어서, 상기 메모리셀어레이를 복수개의 메모리블럭들로 분할하고, 상기 메모리블럭들을 복수개의 서브노멀메모리셀어레이들로 분할하고, 상기 서브노멀메모리셀어레이들의 각각에 복수개의 서브리던던트메모리셀어레이들의 각각을 배치하여 복수개의 메모리셀어레이영역들을 형성하고, 상기 메모리셀어레이영역들의 각각에 인접하여 복수개의 서브워드라인드라이버들의 각각을 배치함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제2도를 찹조하면, 본 발명에서는, 하나의 서브워드라인드라이버(SWD)에 인접한 메모리셀어레이가 서브노멀메모리셀어레이만의 영역이거나 서브노멀메모리셀어레이와 리던던트메모리셀어레이가 같이 배열된 영역이거나 간에, 워드라인들과 컬럼라인들의 갯수가 동일한 메모리셀어레이영역(b)들로 구분되도록 하나의 메모리블럭을 분할하여 배열한다.
즉, 각 서브노멀메모리셀어레이에 필요한 리던던트메모리셀들을 모아둔 리던던트메모리셀어레이(RCA')는 서브노멀메모리셀어레이(NCA26)와 함께 배열되고, 서브워드라인드라이버(SWD)들은 서브노멀메모리셀어레이들(NCA1∼NCA6)과 리던던트메모리셀어레이(RCA')를 포함한 전체의 메모리블럭을 열방향으로 일률적으로 구분되는 위치에 배열된다.
제1도의 경우와 비교하여 볼 때, 제2도의 서브노멀메모리셀어레이(NCA)는 m개의 워드라인들과 (n+k)개의 컬럼라인들로 구성된다. 여기서 가산된 컬럼라인들의 수(k)는 서브노멀메모리셀어레이들과 함께 분할에 참여한 리던던트메모리셀어레이(RCA')의 컬럼라인들의 수에 해당하는 것이다(제1도의 종래의 경우에는 m×n이었다는 것과 비교하라).
분할된 서브노멀메모리셀어레이들(NCA21∼NCA25)의 각각이 m×(n+k)의 구성을 가짐에 따라 나머지 하나의 서브노멀메모리셀어레이(NCA26)는 M×(n-5k)의 구성을 갖게 된다. 여기서 감산된 컬럼라인들의 수(5k)는 다른 서브노멀메모리셀어레이들(NCA21∼NCA25)에 빼앗긴 컬럼라인들을 의미한다. 이것에 더하여, 다른 서브노멀메모리셀어레이들에 비해 컬럼라인들의 수가 상대적으로 줄어든 서브노멀메모리셀어레이(NCA26)와 동일한 메모리셀어레이영역(b)에 포함되어 있는 리던던트메모리셀어레이(RCA')는 m×6k의 구성을 가지게 됨에 따라, 서브노멀메모리셀어레이(MCA26)과 리던던트메모리셀어레이(RCA')를 합한 구성은 m×(n+k)으로 된다. 결국, 제2도의 메모리블럭은 동일한 크기의 메모리셀어레이영역(b)들로 일정하게 분할된다. 따라서, 하나의 서브워드라인드라이버(SWD)로부터 인출되어 인접하는 메모리셀어레이영역을 달리하는 워드라인의 길이는 어느 영역에서나 동일한 길이(d)로 배열되기 때문에, 특정의 메모리셀(예컨대 리던던트메모리셀어레이가 포함된 메모리셀어레이영역에 있는 메모리셀)에 대한 워드라인지연이 방지된다.
각 메모리셀어레이영역(b)에서 달라진 컬럼라인들의 선택은 통상의 컬럼코딩방법을 이용하여 쉽게 구현할 수 있을 것이다.
제3도는 본 발명에 따른 다른 가능한 실시예를 보여준다. 제3도에서는, 제2도의 리던던트메모리셀어레이(RCA')를 각 서브노멀메모리셀어레이들(NCA31∼NCA36)의 각각에 필요한 리던던트메모리셀들의 수만큼 할당된 서브리던던트메모리셀어레이들(RCA31∼RCA36)로 분할한 다음, 이들의 각각을 서브노멀메모리셀어레이들(NCA31∼NCA36)의 각각에 배치한 형태이다. 이때의 각 서브노멀메모리셀어레이(NCA)는 m×n의 구성을 갖게 되고 각 서브리던던트메모리셀어레이(RCA)는 m×k의 구성을 갖게 된다. 제2도의 경우와 마찬가지로, 하나의 메모리블럭은 동일한 크기의 메모리셀어레이영역(c)들로 균등하게 분할되어 있기 때문에, 어느 메모리셀어레이영역에서나 워드라인의 길이는 동일하게 되어 모든 메모리셀에 대한 워드라인지연이 일정하게 된다.
제1도에 관련된 종래기술과 제2도 내지 제3도에 관련된 본 발명에서의 리던던트메모리셀에 대한 워드라인지연특성을 비교하여 보여주는 제4도의 그래프를 참조하면, 시간의 경과에 따른 워드라인전위의 상승이 종래의 것보다 본 발명에 의한 것이 더 빠름을 알 수 있다. 고집적 반도체메모리소자에서는 하나의 워드라인에 대한 미미한 지연특성이더라도 전체 메모리셀어레이에 대하여는 매우 큰 워드라인지연을 유발하고 이는 궁극적으로 데이터처리속도의 지연을 초래하기 때문에, 본 발명에 따른 전술한 바와 같은 메모리셀어레이의 배열방법은 고집적 반도체메모리소자는 물론 고속의 동작모드를 필요로 하는 반도체메모리소자의 동작속도를 향상시키는 효과를 제공한다.

Claims (5)

  1. 반도체메모리소자의 메모리셀어레이의 배열방법에 있어서, 상기 메모리셀어레이를 복수개의 메모리블럭들로 분할하고, 상기 메모리블럭들을 복수개의 서브노멀메모리셀어레이들과 리던던트메모리셀어레이로 분할하고, 상기 서브노멀메모리셀어레이들과 상기 리던던트메모리셀어레이에 해당하는 컬럼라인들의 총 수를 기준으로 하여 동일한 수의 컬럼라인들을 가지는 복수개의 메모리셀어레이영역들로 분할하여 배치하고, 상기 메모리셀어레이영역들의 각각에 인접하여 복수개의 서브워드라인드라이버들의 각각을 배치함을 특징으로 하는 메모리셀어레이의 배열방법.
  2. 제1항에 있어서, 상기 메모리셀어레이영역들중 적어도 어느 하나가 상기 서브노멀메모리셀어레이들 중의 하나와 상기 리던던트메모리셀어레이로 구성됨을 특징으로 하는 메모리셀어레이의 배열방법.
  3. 제1항에 있어서, 상기 서브노멀메모리셀어레이들 중 적어도 하나가 나머지의 서브노멀메모리셀어레이들보다 작은 수의 컬럼라인들을 가짐을 특징으로 하는 메모리셀어레이의 배열방법.
  4. 제3항에 있어서, 상기 작은 수의 컬럼라인들을 가지는 서브노멀메모리셀어레이의 컬럼라인들의 수와 상기 리던던트메모리셀어레이의 컬럼라인들의 수를 합한 수가 상기 나머지의 서브노멀메모리셀어레이들 중 어느 하나의 컬럼라인들의 수와 동일함을 특징으로 하는 메모리셀어레이의 배열방법.
  5. 반도체메모리소자의 메모리셀어레이의 배열방법에 있어서, 상기 메모리셀어레이를 복수개의 메모리블럭들로 분할하고, 상기 메모리블럭들을 복수개의 서브노멀메모리셀어레이들로 분할하고, 상기 서브노멀메모리셀어레이들의 각각에 복수개의 서브리던던트메모리셀어레이들의 각각을 배치하여 복수개의 메모리셀어레이영역들을 형성하고, 상기 메모리셀어레이영역들의 각각에 인접하여 복수개의 서브워드라인드라이버들의 각각을 배치함을 특징으로 하는 메모리셀어레이의 배열방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100334573B1 (ko) * 2000-01-05 2002-05-03 윤종용 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치
KR20190132080A (ko) * 2018-05-18 2019-11-27 삼성전자주식회사 3차원 반도체 소자

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001473A (ko) * 1997-06-16 1999-01-15 윤종용 반도체 메모리 장치 및 그 제조 방법
US11037631B2 (en) 2018-07-06 2021-06-15 Sandisk Technologies Llc Column erasing in non-volatile memory strings
US11024393B1 (en) 2020-01-09 2021-06-01 Sandisk Technologies Llc Read operation for non-volatile memory with compensation for adjacent wordline

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008208B1 (ko) * 1990-12-22 1994-09-08 삼성전자주식회사 반도체 메모리장치의 리던던트 장치 및 방법
EP0636258B1 (de) * 1992-04-16 1996-03-27 Siemens Aktiengesellschaft Integrierter halbleiterspeicher mit redundanzeinrichtung
JPH0817197A (ja) * 1994-06-30 1996-01-19 Fujitsu Ltd 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100334573B1 (ko) * 2000-01-05 2002-05-03 윤종용 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치
KR20190132080A (ko) * 2018-05-18 2019-11-27 삼성전자주식회사 3차원 반도체 소자
US11812609B2 (en) 2018-05-18 2023-11-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device having a first main separation structure and a second main separation structure on a lower structure

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KR960025798A (ko) 1996-07-20
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