KR970006225B1 - 반도체 독출전용 메모리 - Google Patents

반도체 독출전용 메모리 Download PDF

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Abstract

내용 없음.

Description

반도체 독출전용 메모리
제1도는 본 발명의 일실시예에 있는 ROM의 일부를 보여주는 회로도.
제2도는 제1도에 도시된 ROM에서 확산비트선을 부비트선(sub-bitlines)으로 사용되는 경우 반도체 기판의 표면상에 있는 패턴을 보여주는 도면.
제3도는 제1도에 도시된 상기 ROM에 있는 메모리셀에서 정보가 독출될 때의 방전전류의 흐름을 모식적으로 보여주는 회로도.
제4도는 계층적비트선방식으로 된 종래의 ROM에 있는 메모리셀에서 정보가 독출될 때의 방전전류의 흐름을 모식적으로 보여주는 회로도.
제5도는 종래의 횡형 ROM의 회로도.
제6도는 계층적비트선방식의 종래의 ROM의 일부를 보여주는 회로도.
제7도는 제6도에 도시된 종래의 ROM에서 확산비트선을 부비트선으로 사용된 경우 반도체기판의 표면상에 있는 패턴을 보여주는 도면.
본 발명은 반도체 독출전용 메모리(a semiconductor read only moeory)에 관한 것으로서, 특히 메모리 셀을 구성하는 MOSFET(metal-oxide-semiconductor field effect transistors)가 병렬로 접속되어 있는 반도체 독출전용 메모리에 관한 것이다.
제5도는 종래에 널리 사용된 반도체 독출전용 메모리(이하, ROM이라 칭함)의 등가회로를 보여주고 있다.
제5도에 있는 상기 ROM는 복수의 워드선(1)과, 상기 복수의 워드선(1)과 교차하는 복수의 비트선(2) 및 MOSFET에 의해 각기 구성된 메모리셀(3)을 구비한 횡형 ROM이다.
각 메모리셀(3)은 인접하는 두개의 비트선(2)사이에 병렬로 접속되어 있다.
상기 비트선(2)의 각각은 확산층으로 이루어진 확산비트선 또는 금속으로 이루어진 금속비트선이라는 것이 잘 알려져 있다. 또한, 예를들면, 일본특허출원평 3-77914에서는 메모리셀을 고밀도로 배치하기 위하여, 상기 ROM에 대해 주비트선(main bit lines)과 부비트선(sub-bit lines)을 구비하는 계층적비트선방식이 제안되어 왔다.
제6도는 상기 계층적비트선방식을 사용하는 ROM의 일부를 보여주는 회로도이다.
이 계층적비트선방식에 있어서, 주비트선(예를들면, MB1)의 각각은 인접하는 두개의 부비트선, 즉 기수번째의 부비트선(예를들면, SB1)과 우수번째의 부비트선(예를들면, SB2)사이에 배치되어 있다.
MOSFET에 의해 구성된 상기 메모리셀(M1j)의 각각은 인접하는 두개의 부비트선사이에 접고되어 있다.
상기 인접하는 두개의 부비트선은 상기 메모리셀(M1j)의 소오스와 드레인으로 각각 기능한다.
또한, 상기 메모리셀(M1j)의 게이트는 워드선(WLj)에 접속되어 있다. 상기 주비트선(MB1, MB2…, 등)은 감지증폭기(sense amplifiers: SA1, SA3···등)에 접속되거나 또는 트랜지스터(Q2, Q4…, 등)를 경유하여 접지된다.
여기서, 상기 기수번째의 주비트선은 감지증폭기에 각기 접속되어 있고, 그리고 상기 우수번째의 주비트선은 각기 접지되어 있다.
상기 메모리셀(Mj1)에 있는(즉, 제6도에서 상측상에 있는)상기 기수번째의 부비트선(예를들면, SB1)의 일단들은 뱅크선택용 MOSFET(BSOm)에 각기 접속되어 있다.
인접하는 두개의 뱅크선택용 MOSFET, 예를들면 BSO1과 BSO2는 또한 이들사이에 배치된 상기 기수번째의 주비트선(MB1)에 접속되어 있다. 게다가, 상기 기수번째의 뱅크선택용 MOSFET(BSO1, BSO3, … 등)의 각 게이트는 뱅크선택선(BO1)에 접속되어 있고, 그리고 상기 기수번째의 뱅크선택용 MOSFET(BSO2, BSO4, … 등)의 각 게이트는 뱅크 선택선(BO2)에 접속되어 있다.
또한, 상기 메모리셀(Mij)의 측에 있는(즉, 제6도에서 하부측상에 있는)상기 기수번째의 부비트선(SB2)의 일단들이 각각 뱅크선택용 MOSFET(BSE)에 접속되어 있다.
인접하는 두개의 뱅크선택용MOSFET는, 예를들면, BSE1과 BSE2는 이들 사이에 배치된 상기 기수번째의 주비트선(MB2)에 또한 접속되어 있다. 게다가 상기 우수번째의 뱅크선택용 MOSFET(BSE1, BSE3, …, 등)의 각각의 게이트는 뱅크선택선(BE1)에 접속되어 있고, 그리고 상기 기수번째의 뱅크선택용 MOSFET(BSE2,BSE4,…, 등)의 각각의 게이트는 뱅크선택선(BE2)에 접속되어 있다.
제7도는 제6도에 도시된 회로에서 확산비트선이 상기 부비트선으로 사용되는 경우에 반도체기판의 표면상에 있는 패턴을 보여주고 있다.
제6도에 도시된 계층적비트선방식의 ROM에서는, 상기 주비트선의 배선피치(wiring pitch)는 제5도에 도시된 종래의 횡형 ROM의 배선피치와 비교하여 2배로 될 수 있다.
따라서, 상기 계층적비트선방식의 상기 ROM은 비트선의 기생용량을 감소할 수 있는 이점이 있다.
또한, 상기 확산비트선이 제6도에 도시된 계층적비트선방식의 ROM에서 사용되는 경우, 상기 배선저항은 크게 감소될 수 있다.
그러므로, 각 메모리셀로부터 정보를 독출하기 위한 방전전류에 대한 저항은 정보가 독출되는 메모리셀의 위치와는 관계없이 일정할 수 있다.
그런, 제6도에 도시된 상기 ROM에서는, 상기 뱅크선택용 MOSFET가 직렬로 상기 메모리셀에 접속되어 있기 때문에, 각 메모리에서 정보를 독출하기 위한 반전전류는 이에 접속된 상기 뱅크선택용 MOSFET의 구동전류에 크게 의존한다.
따라서, 고속독출의 동작을 구현하기 위하여 상기 반전류는 상기 뱅크선택용 MOSFET가 형성되어 있는 부분의 면적을 증가시키는 것에 의해 증가되어야 한다.
이러한 증가는 칩사이즈(chip size)를 증가시킨다. 예를들어, 제6도에 도시된 ROM에 있어서, 다음의 방식으로 정보가 메모리셀(M41)로부터 독출된다.
이 경우에 있어서, 상기 뱅크선택선(BO1,BE2)은 하이로 설정되고, 상기 뱅크선택선(BO2,BE1)은 로우로 설정되며, 그리고 상기 워드선(WL1)은 하이로 설정되어 있다.
또한, 상기 주비트선(MB2)에 접속된 상기 트랜지스터(Q2)의 제어신호(VG1)는 하이로 설정되어, 상기 주비트선(MB2)은 접지된다.
제4도는 상기 메모리셀(M41)로부터 정보를 독출하는 반전전류의 흐름을 모식적으로 보여주고 있다.
상기 방전전류는 상기 주비트선(MB3), 뱅크선택용MOSFET(BSO3), 부비트선(SB5), 메모리셀(M41), 부비트선(SB4), 뱅크선택용MOSFET(BSF2), 그리고 주비트선(MB2)을 차례로 흐른다.
상기 회로에서 그러한 전류의 흐름으로 인하여, 상기 방전전류는 상기 메모리셀(＊M41)에 직렬로 접속된 양쪽의 상기 두개의 뱅크선택용MOSFET(BSO3,BSE2)의 구동전류에 크게 의존한다.
상기 뱅크선택용MOSFET(BSO3, BSE2)의 구동전류가 증가되면, 상기 방전전류는 증가될 수 있다.
그러나, 상기 뱅크선택용MOSFET의 구동전류를 증가시키기 위하여 상기 뱅크선택용MOSFET가 형성된 부분의 면적을 증가하면, 칩사이즈가 커지는 문제가 발생된다.
본 발명에 따른 반도체 독출전용 메모리는 평행으로 배선된 복수의 워드선을 구비하고 있고, 상기 반도체 독출전용 메모리는 복수의 유니트를 구비하고 있되, 상기 복수의 유니트의 각각은; 상기 워드선과 교차하는 제1주비트선 및 제2비트선과; 상기 제1및 제2단을 갖는 제61부비트선, 제2부비트선, 제3부비트선 및 제4부비트선과; 상기 제1, 제2, 제3 및 제4부비트선의 인접하는 두개의 각기의 부비트선 사이에 병렬로 접속된 복수의 메모리셀로 각각 이루어진 4개의 메모리셀열과; 상기 4개의 메모리셀열에서 하나를 선택하는 복수의 뱅크선택용스위치를 구비하고 있다.
상기의 반도체 독출전용 메모리에 있어서, 상기 제1부비트선에는 상기 제1부비트선과 상기 제3부비트선의 상기 제1단이 접속되어 있고, 상기 제2주비트선에는 상기 제2부비트선과 상기 제6부비트선의 제2단이 접속되어 있다.
상기 복수의 뱅크선택용스위치에서 제1뱅크선택용스위치 및 제2뱅크 선택용스위치는 상기 제1주비트선과 상기 제1부비트선사이에 병렬로 배치되고, 상기 복수의 뱅크선택용스위치에서 제3뱅크선택용스위치와 제4뱅크선택용스위치는 상기 제2주비트선과 상기 제4부비트선사이에 병렬로 배치되어 있다.
상기 복수의 뱅크선택용스위치에서 제5뱅크선택용스위치는 상기 제1주비트선과 상기 제3부비트선 사이에 배치되고, 상기 복수의 뱅크선택용스위치에서 제6뱅크선택용 스위치는 상기 제2주비트선과 상기 제2부비트선사이에 배치된다.
본 발명의 일실시예에 있어서, 상기 복수의 메모리셀과 상기 복수의 뱅크선택용스위치는 MOSFET이다. 본 발명의 다른 실시예에 있어서, 상기 제1부비트선, 상기 제2부비트선, 상기 제3부비트선 및 상기 제4부비트선은 각기 확산층으로 형성되어 있다.
본 발명의 또다른 실시예에 있어서, 상기 제1주비트선 및 상기 제2주비트선은 금속으로 형성되어 있다.
그러므로, 다음에서 설명된 본 발명은 고밀도로 배치된 메모리셀을 구비하면서 고속으로 독출할 수 있는 이점을 갖는 반도체 독출전용 메모리를 제공하는데 있다.
이하 본 발명의 실시예를 첨부도면을 참고하여 상세히 설명한다. 제1도는 본 발명의 일실시예에 있는 회로의 일부를 보여주고 있다.
본 실시예에서의 ROM은 계층적비트선방식으로 채용하고 있다. 이 실시예에서의 ROM은 복수의 유니트로 이루어진 메모리셀영역을 구비하고 있고, 각각의 유니트는 두개의 주비트선(예를들면, MB1과 MB2)과 네개의 부비트선(예를들면, SB1, SB2, SB3, 그리고 SB4)을 구비하고 있다.
MOSFET에 의해 구성된 메모리셀(Mij)들은 인접하는 두개의 부비트선 사이에 병렬로 각각 접속되어 있다.
상기 부비트선의 각각은 반도체기판상에 형성된 확산층으로 형성되어 있다.
상기 ROM는 각 부비트선의 일부를 소오스 및 드레인으로서 갖고 있다.
메모리셀(Mij)의 각 게이트는 워드선(WLj)에 접속되어 있다. 상기 주비트선(MB1, MB2, …, 등)은 감지증폭기(SA1, SA3…, 등)에 접속되어 있고, 또한 트랜지스터(Q2, Q4, …, 등)를 경유하여 접지된다.
여기에서, 상기 우수번째의 주비트선은 감지증폭기에 각각 접속되어 있고, 그리고 상기 기수번째의 주비트선은 각각 접지되어 있다. 다음은, 상기 ROM의 구조가 두개의 비트선(MB1, MB2), 네개의 부비트선(SB1, SB2M3n, M4N)을 구비한 유니트를 참고하여 설명한다.
상기 메모리셀(M11)의 측에 있는(즉, 제1도에 있는 상측상에 있는)부비트선(SB1)의 일단에는 두개의 뱅크선택용 MOSFET(BSO1, BSO2)가 병렬로 접속되어 있다.
상기 뱅크선택용 MOSFET(BSO1, BSO2)의 게이트는 모두 뱅크선택선(BO1)에 접속되어 있다.
상기 메모리셀(M31)의 측상에 있는 상기 부비트선(SB3)의 일단에는 상기 뱅크선택용 MOSFET(BSO3)가 접속되어 있다.
상기 뱅크선택용 MOSFET(BSO3)의 게이트는 뱅크선택선(BO2)에 접속되어 있다.
또한, 인접하는 3개의 뱅크선택용 MOSFET(BOS1, BSO2BSO3)는 상기 주비트선(MB1)에 접속되어 있다.
상기 메모리셀(M2n)에 측에 있는(즉, 제1도에서 하측상에 있는)상기 부비트선(SB2)의 일단에는 뱅크선택용 MOSFET(BSE1)가 접속되어 있다.
상기 뱅크선택용 MOSFET(BSE1)의 게이트는 뱅크선택선(BE1)에 접속되어 있다.
상기 메모리셀(M4n)의 측상에 있는 상기 부비트선(SB4)의 일단에는 두개의 뱅크선택용 MOSFET(BSE2, BSE3)가 병렬로 접속되어 있다.
상기 뱅크선택용 MOSFET(BSE2, BSE3)의 게이트는 뱅크선택선(BE2)에 접속되어 있다. 게다가 이러한 3개의 뱅크선택용 MOSFET(BSE1, BSE2, BSE3)는 또한 상기 주비트선(MB2)에 접속되어 있다.
제2도는 제1도에 도시된 회로에서 확산비트선이 부비트선으로 사용되는 경우 반도체 기판의 표면상에 있는 레이아웃(layout)패턴의 예를 보여주고 있다.
확산비트선을 제7도에서 도시된 부비트선으로 사용한 종래의 ROM에 있어서는, 뱅크선택선(BO1, BO2, BE1, BE2)은 모두 동일한 폭을 갖는다. 이 실시예에서, 상기 뱅크선택선(BO1, BO2)의 간격과 상기 뱅크선택선(BE1, BE2)의 간격은 제7도에 도시된 ROM의 간격과 동일하다. 그러나, 상기 뱅크선택선(BO1, BE2)의 폭은 더 작고 그리고 상기 다른 뱅크선택선(BO2, BE1)의 폭은 제7도에 도시된 ROM의 폭보다는 크다.
또한, 제7도에 도시된 종래의 ROM에 있어서는, 상기 뱅크선택선(BO1, BE2)는 하나의 뱅크선택용 MOSFET를 경유하여 상기 부비트선에 각각 접속되고, 반면에 이 실시예에서의 ROM에 있어서는, 제7도에 도시된 것보다 더 작은 폭을 갖는 상기 뱅크선택선(BO1, BE2)은 병렬로 접속된 상기 두개의 뱅크선택용 MOSFET를 경유하여 상기 부비트선(SB1, SB4)에 각각 접속되어 있다.
이러한 구조로 인하여, 상기 뱅크선택선(BO2, BE1)에 접속된 상기 뱅크선택용 MOSFET(BSO3, BSE1)의 채털폭은 칩사이즈의 변화없이 증가될 수 있고, 그리고 상기 뱅크선택선(BO1)에 접속된 두개의 뱅크 선택용 MOSFET(BSO1, BSO2)는 병렬로 배열될 수 있고, 또한 상기 뱅크선택선(BE2)에 접속된 MOSFET(BSE2, BSE3)는 병렬로 배열될 수 있다.
상기 언급된 구조를 갖는 ROM에 있어서는, 정보는 다음과 같은 방식으로 상기 메모리셀(M11)로부터 독출된다.
상기 뱅크선택선(BO1, BE1)은 하이로 설정되어 있고, 상기 뱅크 선택선(BO2, BE2)는 로우로 설정되어 있으며, 그리고 상기 워드선(WL1)은 하이로 설정되어 있다.
게다가, 상기 주비트선(MB2)에 접속된 상기 트랜지스터(Q2)의 제어 신호(VG1)는 하이로 설정되어, 주비트선(MB2)가 접지된다.
제3도는 제3도에 도시된 ROM에서 정보를 독출하기 위한 방전 전류의 흐름을 모식적으로 보여주고 있다.
제3도에 도시된 바와같이, 메모리(M11)에서 정보를 독출하는 방전 전류는 차례로 상기 주비트선(MB1), 뱅크선택용 MOSFET(BSO1, BSO2), 부비트선(SB1), 메모리셀(M11), 부비트선(SB2), 뱅크선택용 MOSFET(BSE1), 그리고 주비트선(MB2)를 통하여 흐른다.
이 회로에서는, 상기 뱅크선택선(BO1)에는 두개의 뱅크선택용 MOSFE T(BSO1, BSO2)가 병렬로 접속되어 있다.
상기 뱅크선택선(BE1)에는 제6도에 도시된 것보다 더 큰 채널을 갖는 하나의 MOSFET(BSE1)가 접속되어 있다.
따라서, 상기 방전전류는 제6도에 도시된 종래의 계층적 방식에서 보다도 더 크게 될 수 있다.
그 결과, 상기 방전전류는 칩사이즈의 증대없이 증가되어, 고속독출동작이 구현된다.
상기 실시예에서는, 마스크 ROM이 설명되어 있지만, 본 발명은 복수의 메모리셀이 매트릭스 어레이로 배치되어 있는 소거 프로그램 가능한 ROM(an erasable programmable ROM; EPROM) 또는 전기적 소거 프로그램 가능한 ROM(an edectricaly erasable programmable ROM; E2PROM) 등의 반도체 독출전용 메모리에도 적용할 수 있다.
상술한 바와같이, 본 발명에 의하면, 뱅크선택용 MOSFET의 구동전류는 칩사이즈의 증대없이 크게 증가될 수 있다.
따라서, 정보를 독출하는 방전전류를 더 크게 향상시킬 수 있다. 그결과, 상기 독출동작은 고속으로 수행되고, 그리고 넓은 동작마직이 확보되어, 안정된 독출동작을 보증한다. 여러 기타의 변형예는 본 발명의 범위와 정신에 위배되지 않는 한 이 기술분야에 종사하는 당업자에게 자명할 뿐만 아니라 용이하게 제조될 수 있다.
따라서, 이에 첨부된 청구범위는 앞서 설명된 명세서에 한정되는 것은 아니고 더 넓게 해석되어야 한다.

Claims (4)

  1. 평행으로 배선된 복수의 워드선을 갖는 반도체 독출전용 메모리에 있어서, 반도체 독출전용 메모리는 복수의 유니트를 가지며, 복수의 유니트의 각각은, 워드선과 교차하는 제1주비트선 및 제2주비트선과, 제1 및 제2주비트선에 실질적으로 평행하게 배선되고, 각각 제1단 및 제2단을 가지고 있는 제16부비트선, 제2부비트선, 제3부비트선 및 제4부비트선과, 상기 제1, 제2, 제3 및 제4 부비트선의 각각 인접한 두개 부비트선간에 병렬로 접속된 복수의 메모리셀을 각각 포함하는 4개의 메모리셀과, 상기 4개의 메모리셀열의 하나를 선택하는 복수의 뱅크선택용 스위치를 구비하고 있으며, 제1주비트선에는 제1부비트선과 제3부비트선의 제1단이 접속되고, 제2주비트선에는 제2부비트선과 제4부비트선의 제2단이 접속되며, 뱅크선택용스위치들의 제1 및 제2의 것은 제1주비트선과 제1부비트선간에 병렬로 배치되고, 뱅크선택용스위치들의 제3과 제4의 것은 제2주비트선과 제4부비트선간에 병렬로 배치되며, 그리고 뱅크선택용스위치들의 제5의 것은 제1주비트선과 제3부비트선간에 배치되고, 뱅크선택용스위치들의 제6의 것은 제2주비트선과 제2부비트선간에 배치된 반도체 독출전용 메모리.
  2. 제1항에 있어서, 복수의 메모리셀과 복수의 뱅크선택용스위치는 MOSFET인 반도체 독출전용 메모리.
  3. 제1항에 있어서, 제1부비트선, 제2부비트선, 제3부비트선 및 제4부비트선은 확산층으로 각각 형성되어 있는 반도체 독출전용 메모리.
  4. 제3항에 있어서, 제1주비트선 및 제2주비트선은 금속으로 형성된 반도체 독출전용 메모리.
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