JP2778548B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＮＯＲ型マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）に関する。
特にＮＯＲ型マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）に関する。
【０００２】
【従来の技術】大容量のマスクＲＯＭのメモリセルとし
て、平行に配置された複数のワード線と、このワード線
と交差する様に形成されたＮ+ 拡散層をメモリセルのソ
ース・ドレインとしたＮＯＲ型マスクＲＯＭが使用され
るようになっている。
て、平行に配置された複数のワード線と、このワード線
と交差する様に形成されたＮ+ 拡散層をメモリセルのソ
ース・ドレインとしたＮＯＲ型マスクＲＯＭが使用され
るようになっている。
【０００３】図３及び図４は、このようなマスクＲＯＭ
のメモリセルアレイの回路構成及びメモリセルアレイの
一般的なレイアウト図を示している。
のメモリセルアレイの回路構成及びメモリセルアレイの
一般的なレイアウト図を示している。
【０００４】各主デジット線（例えばＭＤ1 ）が、Ｎ+
拡散層からなる奇数番目と偶数番目の副デジット線（例
えばＳＤ1 及びＳＤ2 ）の間に形成されている。隣接す
る２本の副デジット線の間には、ＭＯＳトランジスタで
ある複数のメモリセルが、各副デジット線をソースある
いはドレインとして接続されており、各列のメモリセル
のゲートはワード線ＷＬに接続されている。各主デジッ
ト線ＭＤ1 ，ＭＤ2 ，…は、センスアンプＳＡあるいは
ＧＮＤのいずれかに接続されている。また、ＧＮＤに接
続されている主デジット線とＧＮＤとの間にはトランジ
スタＱ2 が設けられている。奇数番目の副デジット線Ｓ
Ｄ2m-1（ｍは１以上の整数）のメモリセル側（図３，４
において上側）の一端には、ブロック選択用ＭＯＳトラ
ンジスタＢＳＯ1 ，ＢＳＯ2 ，…がそれぞれ接続されて
いる。隣接する２個のＭＯＳトランジスタ（例えば、Ｂ
ＳＯ1 及びＢＳＯ2 ）はそれらの間に設けられた奇数番
目の主デジット線（例えばＭＤ1 ）にも接続されてお
り、それらのゲートは１個おきに２本のブロック選択線
ＢＯ1 ，ＢＯ2 のどちらかに接続されている。ブロック
選択用ＭＯＳトランジスタのチャネル部での電流経路は
副デジット線ＳＤ2m-1と交差する方向にとられる。
拡散層からなる奇数番目と偶数番目の副デジット線（例
えばＳＤ1 及びＳＤ2 ）の間に形成されている。隣接す
る２本の副デジット線の間には、ＭＯＳトランジスタで
ある複数のメモリセルが、各副デジット線をソースある
いはドレインとして接続されており、各列のメモリセル
のゲートはワード線ＷＬに接続されている。各主デジッ
ト線ＭＤ1 ，ＭＤ2 ，…は、センスアンプＳＡあるいは
ＧＮＤのいずれかに接続されている。また、ＧＮＤに接
続されている主デジット線とＧＮＤとの間にはトランジ
スタＱ2 が設けられている。奇数番目の副デジット線Ｓ
Ｄ2m-1（ｍは１以上の整数）のメモリセル側（図３，４
において上側）の一端には、ブロック選択用ＭＯＳトラ
ンジスタＢＳＯ1 ，ＢＳＯ2 ，…がそれぞれ接続されて
いる。隣接する２個のＭＯＳトランジスタ（例えば、Ｂ
ＳＯ1 及びＢＳＯ2 ）はそれらの間に設けられた奇数番
目の主デジット線（例えばＭＤ1 ）にも接続されてお
り、それらのゲートは１個おきに２本のブロック選択線
ＢＯ1 ，ＢＯ2 のどちらかに接続されている。ブロック
選択用ＭＯＳトランジスタのチャネル部での電流経路は
副デジット線ＳＤ2m-1と交差する方向にとられる。
【０００５】また、偶数番目の副デジット線ＳＤ2m（ｍ
は１以上の整数）のメモリセル側（図３，４において下
側）の一端にもブロック選択用ＭＯＳトランジスタＢＳ
Ｅ1，ＢＳＥ2 ，…がそれぞれ接続されている。隣接す
る２個のＭＯＳトランジスタ（例えばＢＳＥ1 ，及びＢ
ＳＥ2 ）はそれらの間に設けられた偶数番目の主デジッ
ト線（例えばＭＤ2 ）にも接続されており、これらのＭ
ＯＳトランジスタのゲートは、１個おきに２本のブロッ
ク選択線ＢＥ1 ，ＢＥ2 のどちらかに接続されている。
ブロック選択用ＭＯＳトランジスタのチャネル部での電
流経路は副デジット線ＳＤ2mと交差する方向にとられ
る。
は１以上の整数）のメモリセル側（図３，４において下
側）の一端にもブロック選択用ＭＯＳトランジスタＢＳ
Ｅ1，ＢＳＥ2 ，…がそれぞれ接続されている。隣接す
る２個のＭＯＳトランジスタ（例えばＢＳＥ1 ，及びＢ
ＳＥ2 ）はそれらの間に設けられた偶数番目の主デジッ
ト線（例えばＭＤ2 ）にも接続されており、これらのＭ
ＯＳトランジスタのゲートは、１個おきに２本のブロッ
ク選択線ＢＥ1 ，ＢＥ2 のどちらかに接続されている。
ブロック選択用ＭＯＳトランジスタのチャネル部での電
流経路は副デジット線ＳＤ2mと交差する方向にとられ
る。
【０００６】しかしながらこのような回路構成において
は、ブロック選択用ＭＯＳトランジスタがＭＯＳトラン
ジスタであるメモリセルに直列に接続されるために、情
報を読み出すための放電電流がブロック選択用ＭＯＳト
ランジスタの駆動電流に大きく依存することになる。こ
のため読みだし動作を高速化するには、バンク選択用Ｍ
ＯＳトランジスタのチャネル幅が形成される部分の面
積、すなわちブロック選択線の幅を増加する必要が生
じ、結果的にチップサイズが増大することになるという
問題点がある。
は、ブロック選択用ＭＯＳトランジスタがＭＯＳトラン
ジスタであるメモリセルに直列に接続されるために、情
報を読み出すための放電電流がブロック選択用ＭＯＳト
ランジスタの駆動電流に大きく依存することになる。こ
のため読みだし動作を高速化するには、バンク選択用Ｍ
ＯＳトランジスタのチャネル幅が形成される部分の面
積、すなわちブロック選択線の幅を増加する必要が生
じ、結果的にチップサイズが増大することになるという
問題点がある。
【０００７】これに対する従来技術として、特開平６−
１０４４０６号に、チップ面積を変えずにブロック選択
用ＭＯＳトランジスタのチャネル幅を広くする案が提示
されている。図５及び図６を用いて特開平６−１０４４
０６号の実施例を簡単に説明する。なお図３及び図４に
示されたのと同じ役割を持つ部位は同じ符号を添付して
ある。
１０４４０６号に、チップ面積を変えずにブロック選択
用ＭＯＳトランジスタのチャネル幅を広くする案が提示
されている。図５及び図６を用いて特開平６−１０４４
０６号の実施例を簡単に説明する。なお図３及び図４に
示されたのと同じ役割を持つ部位は同じ符号を添付して
ある。
【０００８】図５において奇数（４ｍ−３）番目（ｍは
１以上の整数）の副デジット線（例えばＳＤ1 ）のメモ
リセル側（図５において上側）の一端には２個のブロッ
ク選択用ＭＯＳトランジスタ（例えばＢＳＯ1a，ＢＳＯ
1b）が並列に接続され、これらのＭＯＳトランジスタの
ゲートはともにブロック選択線ＢＯ1 に接続されてい
る。また奇数（４ｍ−１）番目（ｍは１以上の整数）の
副デジット線（例えばＳＤ3 ）のメモリセル側（図５に
おいて上側）の一端には１個のブロック選択用ＭＯＳト
ランジスタ（例えばＢＳＯ2 ）が接続され、このＭＯＳ
トランジスタのゲートはブロック選択線ＢＯ2 に接続さ
れている。隣接するこれら３個のブロック選択用ＭＯＳ
トランジスタ（例えばＢＳＯ1a，ＢＳＯ1b及びＢＳ
Ｏ2 ）はそれらの間に設けられた奇数番目の主デジット
線（例えばＭＤ1 ）にも接続されている。
１以上の整数）の副デジット線（例えばＳＤ1 ）のメモ
リセル側（図５において上側）の一端には２個のブロッ
ク選択用ＭＯＳトランジスタ（例えばＢＳＯ1a，ＢＳＯ
1b）が並列に接続され、これらのＭＯＳトランジスタの
ゲートはともにブロック選択線ＢＯ1 に接続されてい
る。また奇数（４ｍ−１）番目（ｍは１以上の整数）の
副デジット線（例えばＳＤ3 ）のメモリセル側（図５に
おいて上側）の一端には１個のブロック選択用ＭＯＳト
ランジスタ（例えばＢＳＯ2 ）が接続され、このＭＯＳ
トランジスタのゲートはブロック選択線ＢＯ2 に接続さ
れている。隣接するこれら３個のブロック選択用ＭＯＳ
トランジスタ（例えばＢＳＯ1a，ＢＳＯ1b及びＢＳ
Ｏ2 ）はそれらの間に設けられた奇数番目の主デジット
線（例えばＭＤ1 ）にも接続されている。
【０００９】また偶数（４ｍ−２）番目（ｍは１以上の
整数）の副デジット線（例えばＳＤ2 ）のメモリセル側
（図５において下側）の一端には１個のブロック選択用
ＭＯＳトランジスタ（例えばＢＳＥ1 ）が接続され、こ
のＭＯＳトランジスタのゲートはブロック選択線ＢＥ1
に接続されている。また偶数４ｍ番目（ｍは１以上の整
数）の副デジット線（例えばＳＤ4 ）のメモリセル側
（図５において下側）の一端には２個のブロック選択用
ＭＯＳトランジスタ（例えばＢＳＥ2a，及びＢＳＥ2b）
が並列に接続され、これらのＭＯＳトランジスタのゲー
トはそれぞれブロック選択線ＢＥ2 に接続されている。
隣接するこれら３個のブロック選択用ＭＯＳトランジス
タ（例えばＢＳＥ1 ，及びＢＳＯ2a，ＢＳＯ2b）はそれ
らの間に設けられた偶数番目の主デジット線（例えばＭ
Ｄ2 ）にも接続されている。
整数）の副デジット線（例えばＳＤ2 ）のメモリセル側
（図５において下側）の一端には１個のブロック選択用
ＭＯＳトランジスタ（例えばＢＳＥ1 ）が接続され、こ
のＭＯＳトランジスタのゲートはブロック選択線ＢＥ1
に接続されている。また偶数４ｍ番目（ｍは１以上の整
数）の副デジット線（例えばＳＤ4 ）のメモリセル側
（図５において下側）の一端には２個のブロック選択用
ＭＯＳトランジスタ（例えばＢＳＥ2a，及びＢＳＥ2b）
が並列に接続され、これらのＭＯＳトランジスタのゲー
トはそれぞれブロック選択線ＢＥ2 に接続されている。
隣接するこれら３個のブロック選択用ＭＯＳトランジス
タ（例えばＢＳＥ1 ，及びＢＳＯ2a，ＢＳＯ2b）はそれ
らの間に設けられた偶数番目の主デジット線（例えばＭ
Ｄ2 ）にも接続されている。
【００１０】図６は、図５の回路を実現した場合の特開
平６−１０４４０６号に掲載されている半導体基板表面
のレイアウト図である。この図においては、ブロック選
択線間の間隔は変えずにブロック選択線ＢＯ1 及びＢＥ
1 の幅を狭くし、他のブロック選択線ＢＯ2 ，及びＢＥ
2 のゲートになる箇所の幅を広くしている。
平６−１０４４０６号に掲載されている半導体基板表面
のレイアウト図である。この図においては、ブロック選
択線間の間隔は変えずにブロック選択線ＢＯ1 及びＢＥ
1 の幅を狭くし、他のブロック選択線ＢＯ2 ，及びＢＥ
2 のゲートになる箇所の幅を広くしている。
【００１１】また、幅を狭くしたブロック選択線ＢＯ1
及びＢＥ1 に接続するブロック選択用ＭＯＳトランジス
タが形成される部位に、このＭＯＳトランジスタを並列
に形成している。このような構成にすることにより面積
を変えないで、ブロック選択用のＭＯＳトランジスタの
電流駆動能力を増加することができる。
及びＢＥ1 に接続するブロック選択用ＭＯＳトランジス
タが形成される部位に、このＭＯＳトランジスタを並列
に形成している。このような構成にすることにより面積
を変えないで、ブロック選択用のＭＯＳトランジスタの
電流駆動能力を増加することができる。
【００１２】各ブロック選択用ＭＯＳトランジスタのチ
ャネル部での電流経路は、ゲートが接続されるブロック
選択線の直下、副デジット線と交差する方向にとられ
る。
ャネル部での電流経路は、ゲートが接続されるブロック
選択線の直下、副デジット線と交差する方向にとられ
る。
【００１３】
【発明が解決しようとする課題】現在マスクＲＯＭでは
高速化と同時に現状と同等な速度での電源電圧の低電圧
化が進められており、この傾向にしたがえばブロック選
択用ＭＯＳトランジスタの電流駆動能力はより大きなも
のが必要となる。
高速化と同時に現状と同等な速度での電源電圧の低電圧
化が進められており、この傾向にしたがえばブロック選
択用ＭＯＳトランジスタの電流駆動能力はより大きなも
のが必要となる。
【００１４】さらに、メモリセルトランジスタに複数の
しきい値を設定した多値セルの使用に対しては高いしき
い値のメモリセルトランジスタを読み出すため、ブロッ
ク選択用ＭＯＳトランジスタの電流駆動能力はより大き
くなければならない。
しきい値を設定した多値セルの使用に対しては高いしき
い値のメモリセルトランジスタを読み出すため、ブロッ
ク選択用ＭＯＳトランジスタの電流駆動能力はより大き
くなければならない。
【００１５】しかし、特開平６−１０４４０６に提案さ
れている回路方式では図４に示される例と比較して、ブ
ロック選択用ＭＯＳトランジスタのチャネル幅を最大２
倍までとることはできるが、それ以上の電流駆動能力を
求めるにはブロック選択線の幅を増加させなければなら
ず、結果的にチップサイズの増大を招く。また主デジッ
ト線とコンタクト部により接続されるＮ+ 拡散層の面積
が増大するため主デジット線に付加される容量が増加
し、高速な読み出しへの妨げとなる。
れている回路方式では図４に示される例と比較して、ブ
ロック選択用ＭＯＳトランジスタのチャネル幅を最大２
倍までとることはできるが、それ以上の電流駆動能力を
求めるにはブロック選択線の幅を増加させなければなら
ず、結果的にチップサイズの増大を招く。また主デジッ
ト線とコンタクト部により接続されるＮ+ 拡散層の面積
が増大するため主デジット線に付加される容量が増加
し、高速な読み出しへの妨げとなる。
【００１６】本発明はこのような現状に鑑みてなされた
ものであり、その目的とする所は、従来トランジスタの
ゲートとして利用されていなかったブロック選択線の一
部をブロック選択用ＭＯＳトランジスタの電流経路を変
更することで有効的に利用することで、面積と容量の増
加を抑えながらも、従来例より電流駆動能力の大きなブ
ロック選択用ＭＯＳトランジスタを構成し、高速化、低
電圧化、複数しきい値の使用による多値セル化に対応し
た半導体記憶装置を提供することである。
ものであり、その目的とする所は、従来トランジスタの
ゲートとして利用されていなかったブロック選択線の一
部をブロック選択用ＭＯＳトランジスタの電流経路を変
更することで有効的に利用することで、面積と容量の増
加を抑えながらも、従来例より電流駆動能力の大きなブ
ロック選択用ＭＯＳトランジスタを構成し、高速化、低
電圧化、複数しきい値の使用による多値セル化に対応し
た半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に平行に配置された複数のワード線
と、前記複数のワード線の外側の一方に前記ワード線と
平行に形成される第１のブロック選択線、及び第２のブ
ロック選択線と、前記複数のワード線の外側の他の一方
に前記ワード線と平行に形成される第３のブロック選択
線、及び第４のブロック選択線と、前記ワード線と直交
して形成される金属配線からなる第１の主デジット線、
及び第２の主デジット線と、前記ワード線と直交して形
成されるＮ+ 拡散層からなる第１の副デジット線、第２
の副デジット線、第３の副デジット線、及び第４の副デ
ジット線と、前記ワード線と前記第１から第４の副デジ
ット線の交差する部位の隣り合う箇所にドレイン及びソ
ースを接続し、かつ前記ワード線にゲートを接続した複
数のメモリセルと、チャネル部での電流経路の方向が前
記第１のブロック選択線と直交するように前記第１の主
デジット線と前記第１の副デジット線にソース及びドレ
インを接続し、かつ前記第１のブロック選択線の直下に
前記第１のブロック選択線に接続されるゲートが形成さ
れた第１のブロック選択用ＭＯＳトランジスタと、チャ
ネル部での電流経路の方向が前記第２のブロック選択線
と直交するように前記第１の主デジット線と前記第３の
副デジット線にソース及びドレインを接続し、かつ前記
第２のブロック選択線の直下に前記第２のブロック選択
線に接続されるゲートが形成された第２のブロック選択
用ＭＯＳトランジスタと、チャネル部での電流経路の方
向が前記第３のブロック選択線と直交するように前記第
２の主デジット線と前記第２の副デジット線にソース及
びドレインを接続し、かつ前記第３のブロック選択線の
直下に前記第３のブロック選択線に接続されるゲートが
形成された第３のブロック選択用ＭＯＳトランジスタ
と、チャネル部での電流経路の方向が前記第４のブロッ
ク選択線と直交するように前記第２の主デジット線と前
記第４の副デジット線にソース及びドレインを接続し、
かつ前記第４のブロック選択線の直下に前記第４のブロ
ック選択線に接続されるゲートが形成された第４のブロ
ック選択用ＭＯＳトランジスタとからなるユニットを複
数個有し、かつ前記第１から第４のブロック選択用ＭＯ
Ｓトランジスタのゲート幅を前記第１から第４の副デジ
ット線のワード線方向の長さよりも太くしたことにより
構成される。
は、半導体基板上に平行に配置された複数のワード線
と、前記複数のワード線の外側の一方に前記ワード線と
平行に形成される第１のブロック選択線、及び第２のブ
ロック選択線と、前記複数のワード線の外側の他の一方
に前記ワード線と平行に形成される第３のブロック選択
線、及び第４のブロック選択線と、前記ワード線と直交
して形成される金属配線からなる第１の主デジット線、
及び第２の主デジット線と、前記ワード線と直交して形
成されるＮ+ 拡散層からなる第１の副デジット線、第２
の副デジット線、第３の副デジット線、及び第４の副デ
ジット線と、前記ワード線と前記第１から第４の副デジ
ット線の交差する部位の隣り合う箇所にドレイン及びソ
ースを接続し、かつ前記ワード線にゲートを接続した複
数のメモリセルと、チャネル部での電流経路の方向が前
記第１のブロック選択線と直交するように前記第１の主
デジット線と前記第１の副デジット線にソース及びドレ
インを接続し、かつ前記第１のブロック選択線の直下に
前記第１のブロック選択線に接続されるゲートが形成さ
れた第１のブロック選択用ＭＯＳトランジスタと、チャ
ネル部での電流経路の方向が前記第２のブロック選択線
と直交するように前記第１の主デジット線と前記第３の
副デジット線にソース及びドレインを接続し、かつ前記
第２のブロック選択線の直下に前記第２のブロック選択
線に接続されるゲートが形成された第２のブロック選択
用ＭＯＳトランジスタと、チャネル部での電流経路の方
向が前記第３のブロック選択線と直交するように前記第
２の主デジット線と前記第２の副デジット線にソース及
びドレインを接続し、かつ前記第３のブロック選択線の
直下に前記第３のブロック選択線に接続されるゲートが
形成された第３のブロック選択用ＭＯＳトランジスタ
と、チャネル部での電流経路の方向が前記第４のブロッ
ク選択線と直交するように前記第２の主デジット線と前
記第４の副デジット線にソース及びドレインを接続し、
かつ前記第４のブロック選択線の直下に前記第４のブロ
ック選択線に接続されるゲートが形成された第４のブロ
ック選択用ＭＯＳトランジスタとからなるユニットを複
数個有し、かつ前記第１から第４のブロック選択用ＭＯ
Ｓトランジスタのゲート幅を前記第１から第４の副デジ
ット線のワード線方向の長さよりも太くしたことにより
構成される。
【００１８】前記第１と第２のブロック選択用ＭＯＳト
ランジスタ、または前記第３と第４の選択用ＭＯＳトラ
ンジスタの組み合わせのうち、少なくともどちらか一組
の前記主デジット線に接続される拡散層が階段状に連結
して形成されることが好ましい。
ランジスタ、または前記第３と第４の選択用ＭＯＳトラ
ンジスタの組み合わせのうち、少なくともどちらか一組
の前記主デジット線に接続される拡散層が階段状に連結
して形成されることが好ましい。
【００１９】前記メモリセルは、４値のしきい値のいず
れかを備えたトランジスタであることが好ましい。
れかを備えたトランジスタであることが好ましい。
【００２０】
【実施例】以下に本発明についての実施例について説明
する。
する。
【００２１】図１は、本発明の１実施例であるＲＯＭの
半導体基板表面のレイアウト図を示している。回路構成
は図３と同じであるため省略する。図４に示されたのと
同じ役割を持つ部位については同一の符号を添付してい
る。本実施例は、２本の主デジット線（例えばＭＤ1 及
びＭＤ2 ）とＮ+ 拡散層からなる４本の副デジット線
（例えばＳＤ1 ，ＳＤ2 ，ＳＤ3 ，及びＳＤ4 ）を含ん
で構成される１ユニットのレイアウトを示しているが、
実際のメモリセル領域は複数のユニットから構成されて
いる。隣接する２本の副デジット線の間にはＭＯＳトラ
ンジスタである複数個のメモリセルが接続されている。
各メモリセルは副デジット線の一部をソース及びドレイ
ンとして有している。各列のメモリセルのゲートは、ワ
ード線ＷＬに接続されている。本実施例では、メモリセ
ルとして、複数のしきい値を有した、いわゆる多値セル
を用いている。もちろん、通常のメモリセルであっても
かまわない。各ユニット内の主デジット線（例えばＭＤ
1 及びＭＤ2 ）は、センスアンプ（例えばＳＡ1 ）等
に、またはトランジスタ（例えばＱ2 ）などを介してＧ
ＮＤに接続されている。
半導体基板表面のレイアウト図を示している。回路構成
は図３と同じであるため省略する。図４に示されたのと
同じ役割を持つ部位については同一の符号を添付してい
る。本実施例は、２本の主デジット線（例えばＭＤ1 及
びＭＤ2 ）とＮ+ 拡散層からなる４本の副デジット線
（例えばＳＤ1 ，ＳＤ2 ，ＳＤ3 ，及びＳＤ4 ）を含ん
で構成される１ユニットのレイアウトを示しているが、
実際のメモリセル領域は複数のユニットから構成されて
いる。隣接する２本の副デジット線の間にはＭＯＳトラ
ンジスタである複数個のメモリセルが接続されている。
各メモリセルは副デジット線の一部をソース及びドレイ
ンとして有している。各列のメモリセルのゲートは、ワ
ード線ＷＬに接続されている。本実施例では、メモリセ
ルとして、複数のしきい値を有した、いわゆる多値セル
を用いている。もちろん、通常のメモリセルであっても
かまわない。各ユニット内の主デジット線（例えばＭＤ
1 及びＭＤ2 ）は、センスアンプ（例えばＳＡ1 ）等
に、またはトランジスタ（例えばＱ2 ）などを介してＧ
ＮＤに接続されている。
【００２２】以下２本の主デジット線ＭＤ1 ，ＭＤ
2 と、４本の副デジット線ＳＤ1 ，ＳＤ2 ，ＳＤ3 ，Ｓ
Ｄ4 、及び４列のメモリセル列Ｍ1n，Ｍ2n，Ｍ3n，Ｍ4n
を含むようなユニットを例にして説明する。副デジット
線ＳＤ1 ，ＳＤ3 のメモリセルＭ11，Ｍ31側（図１にお
いて上側）の一端は各々１個のブロック選択用ＭＯＳト
ランジスタＢＳＯ1 ，ＢＳＯ2 が接続されている。これ
らのブロック選択用ＭＯＳトランジスタのゲートはブロ
ック選択線ＢＯ1 ，ＢＯ2 いずれかの直下に形成されて
おり、ソース及びドレインはチャネル部での電流経路が
ブロック選択線と交差する方向になるように主デジット
線、副デジット線に接続される。また、チャネル部の幅
は、ブロック選択用ＭＯＳトランジスタのソース・ドレ
インにあたるＮ+ 拡散層部ＭＤＯ1 ，ＭＤＯ2 ，ＳＤＯ
1 ，およびＳＤＯ2 を副デジット線ＳＤ1 ，ＳＤ3 の拡
散層のワード線方向の長さ（図１で横方向）よりも長く
することで大きくとっている。
2 と、４本の副デジット線ＳＤ1 ，ＳＤ2 ，ＳＤ3 ，Ｓ
Ｄ4 、及び４列のメモリセル列Ｍ1n，Ｍ2n，Ｍ3n，Ｍ4n
を含むようなユニットを例にして説明する。副デジット
線ＳＤ1 ，ＳＤ3 のメモリセルＭ11，Ｍ31側（図１にお
いて上側）の一端は各々１個のブロック選択用ＭＯＳト
ランジスタＢＳＯ1 ，ＢＳＯ2 が接続されている。これ
らのブロック選択用ＭＯＳトランジスタのゲートはブロ
ック選択線ＢＯ1 ，ＢＯ2 いずれかの直下に形成されて
おり、ソース及びドレインはチャネル部での電流経路が
ブロック選択線と交差する方向になるように主デジット
線、副デジット線に接続される。また、チャネル部の幅
は、ブロック選択用ＭＯＳトランジスタのソース・ドレ
インにあたるＮ+ 拡散層部ＭＤＯ1 ，ＭＤＯ2 ，ＳＤＯ
1 ，およびＳＤＯ2 を副デジット線ＳＤ1 ，ＳＤ3 の拡
散層のワード線方向の長さ（図１で横方向）よりも長く
することで大きくとっている。
【００２３】また、副デジット線ＳＤ2 ，ＳＤ4 のメモ
リセルＭ21，Ｍ41側（図１において下側）の一端は各々
１個のブロック選択用ＭＯＳトランジスタＢＳＥ1 ，Ｂ
ＳＥ2 が接続されている。これらのブロック選択用ＭＯ
Ｓトランジスタのゲートはブロック選択線ＢＥ1 ，ＢＥ
2 いずれかの直下に形成されており、ソース及びドレイ
ンはチャネル部での電流経路がブロック選択線と交差す
る方向になるように主デジット線、副デジット線に接続
される。また、チャネル部の幅は、ブロック選択用ＭＯ
Ｓトランジスタのソース・ドレインにあたるＮ+ 拡散層
部ＭＤＥ1 ，ＭＤＥ2 ，ＳＤＥ1 ，およびＳＤＥ2 を副
デジット線ＳＤ2 ，ＳＤ4 の拡散層のワード線方向の長
さ（図１で横方向）よりも長くすることで大きくとって
いる。
リセルＭ21，Ｍ41側（図１において下側）の一端は各々
１個のブロック選択用ＭＯＳトランジスタＢＳＥ1 ，Ｂ
ＳＥ2 が接続されている。これらのブロック選択用ＭＯ
Ｓトランジスタのゲートはブロック選択線ＢＥ1 ，ＢＥ
2 いずれかの直下に形成されており、ソース及びドレイ
ンはチャネル部での電流経路がブロック選択線と交差す
る方向になるように主デジット線、副デジット線に接続
される。また、チャネル部の幅は、ブロック選択用ＭＯ
Ｓトランジスタのソース・ドレインにあたるＮ+ 拡散層
部ＭＤＥ1 ，ＭＤＥ2 ，ＳＤＥ1 ，およびＳＤＥ2 を副
デジット線ＳＤ2 ，ＳＤ4 の拡散層のワード線方向の長
さ（図１で横方向）よりも長くすることで大きくとって
いる。
【００２４】このようなレイアウトをとることにより、
チップ面積の増加、容量の増加を抑えながらも、従来例
よりもチャネル幅の大きい、従って電流駆動能力の大き
いブロック選択用トランジスタを構成することが可能に
なる。
チップ面積の増加、容量の増加を抑えながらも、従来例
よりもチャネル幅の大きい、従って電流駆動能力の大き
いブロック選択用トランジスタを構成することが可能に
なる。
【００２５】図２は、本発明の他の実施例である。ブロ
ック選択用ＭＯＳトランジスタの主デジット線に接続さ
れる側のＮ+ 拡散層ＭＤＯ1 ，ＭＤＯ2 を階段状に連結
することで、主デジット線に付加される容量をより軽減
することができる。
ック選択用ＭＯＳトランジスタの主デジット線に接続さ
れる側のＮ+ 拡散層ＭＤＯ1 ，ＭＤＯ2 を階段状に連結
することで、主デジット線に付加される容量をより軽減
することができる。
【００２６】図７に本実施例での効果を図４に示される
従来例、及び図６に示される特開平６−１０４４０６の
実施例と比較して示す。副デジット線を形成するＮ+ 拡
散層のライン＆スペース（以下Ｌ／Ｓ）＝０．５／０．
５［μｍ］、ワード線、ブロック選択線を形成するポリ
シリコン配線のＬ／Ｓ＝０．５／０．５［μｍ］、Ｎ+
拡散層−ポリシリコン配線の目合わせマージン０．０５
μｍとする。このときブロック選択用ＭＯＳトランジス
タのチャネル幅／チャネル長（以下Ｗ／Ｌ）、１ユニッ
ト当たりのサイズ増加分、主デジット線に付加されるＮ
+ 拡散層接続容量の１ユニット当たりの増加分を図７に
示す。ここで従来例の１ユニット当たりのサイズはワー
ド線の本数を３２本、ブロック選択線−コンタクトマー
ジンを０．５μｍ、コンタクトサイズを１．５μｍとす
ればデジット線方向＝０．５×３６＋０．５×３５＋
０．５×２＋１．５＝３８［μｍ］，ワード線方向＝
０．５×４＋０．５×４＝４［μｍ］になる。本実施例
でのデジット線方向への増加分は０．５３％程度であり
問題にならない。
従来例、及び図６に示される特開平６−１０４４０６の
実施例と比較して示す。副デジット線を形成するＮ+ 拡
散層のライン＆スペース（以下Ｌ／Ｓ）＝０．５／０．
５［μｍ］、ワード線、ブロック選択線を形成するポリ
シリコン配線のＬ／Ｓ＝０．５／０．５［μｍ］、Ｎ+
拡散層−ポリシリコン配線の目合わせマージン０．０５
μｍとする。このときブロック選択用ＭＯＳトランジス
タのチャネル幅／チャネル長（以下Ｗ／Ｌ）、１ユニッ
ト当たりのサイズ増加分、主デジット線に付加されるＮ
+ 拡散層接続容量の１ユニット当たりの増加分を図７に
示す。ここで従来例の１ユニット当たりのサイズはワー
ド線の本数を３２本、ブロック選択線−コンタクトマー
ジンを０．５μｍ、コンタクトサイズを１．５μｍとす
ればデジット線方向＝０．５×３６＋０．５×３５＋
０．５×２＋１．５＝３８［μｍ］，ワード線方向＝
０．５×４＋０．５×４＝４［μｍ］になる。本実施例
でのデジット線方向への増加分は０．５３％程度であり
問題にならない。
【００２７】ＮＯＲ型マスクＲＯＭではｏｎ−ｂｉｔの
メモリセルが選ばれた場合、センスアンプ−ブロック選
択用ＭＯＳトランジスタ−メモリセル（トランジスタ）
−ブロック選択用ＭＯＳトランジスタ−ＧＮＤの電流経
路が形成される。従来例のブロック選択用ＭＯＳトラン
ジスタ及びメモリセルの電流駆動能力を抵抗Ｒと置き換
え、従来例の場合のセル電流をＩｏｎとすれば、特開平
６−１０４４０６号の実施例でのセル電流はＩｏｎ×３
Ｒ／（０．５Ｒ＋Ｒ＋０．５Ｒ）＝１．５Ｉｏｎ、本発
明でのセル電流はＩｏｎ×３Ｒ／（０．３３Ｒ＋Ｒ＋
０．３３Ｒ）＝１．８Ｉｏｎとなり３０％の増加が見込
める。これは多値セルの使用に対し有効である。
メモリセルが選ばれた場合、センスアンプ−ブロック選
択用ＭＯＳトランジスタ−メモリセル（トランジスタ）
−ブロック選択用ＭＯＳトランジスタ−ＧＮＤの電流経
路が形成される。従来例のブロック選択用ＭＯＳトラン
ジスタ及びメモリセルの電流駆動能力を抵抗Ｒと置き換
え、従来例の場合のセル電流をＩｏｎとすれば、特開平
６−１０４４０６号の実施例でのセル電流はＩｏｎ×３
Ｒ／（０．５Ｒ＋Ｒ＋０．５Ｒ）＝１．５Ｉｏｎ、本発
明でのセル電流はＩｏｎ×３Ｒ／（０．３３Ｒ＋Ｒ＋
０．３３Ｒ）＝１．８Ｉｏｎとなり３０％の増加が見込
める。これは多値セルの使用に対し有効である。
【００２８】またデジット線の充電時間Δｔ＝Ｃ・ΔＶ
／Ｉとすれば、従来例を１として、特開平６−１０４４
０６号の０．６７倍に対し本発明では０．５６倍まで充
電時間を短縮できる。このことは特に充電時間のかかる
低電圧化に対し有効である。
／Ｉとすれば、従来例を１として、特開平６−１０４４
０６号の０．６７倍に対し本発明では０．５６倍まで充
電時間を短縮できる。このことは特に充電時間のかかる
低電圧化に対し有効である。
【００２９】
【発明の効果】以上に説明した通り、本発明によればチ
ップサイズと主デジット線に付加される容量を抑えなが
ら、従来例よりもブロック選択用ＭＯＳトランジスタの
チャネル幅を大きくとり、電流駆動能力を向上すること
ができる。これにより高速化、低電圧化、複数しきい値
の使用による多値セル化に対応した半導体記憶装置を実
現できる。
ップサイズと主デジット線に付加される容量を抑えなが
ら、従来例よりもブロック選択用ＭＯＳトランジスタの
チャネル幅を大きくとり、電流駆動能力を向上すること
ができる。これにより高速化、低電圧化、複数しきい値
の使用による多値セル化に対応した半導体記憶装置を実
現できる。
【図１】本発明の一実施例の半導体基板表面上のレイア
ウト図である。
ウト図である。
【図２】本発明の他の実施例の半導体基板表面上のレイ
アウト図である。
アウト図である。
【図３】従来のＮＯＲ型マスクＲＯＭの回路図である。
【図４】従来のＮＯＲ型マスクＲＯＭの半導体基板表面
上のレイアウト図である。
上のレイアウト図である。
【図５】特開平６−１０４４０６に記載されるＮＯＲ型
マスクＲＯＭの回路図である。
マスクＲＯＭの回路図である。
【図６】特開平６−１０４４０６に記載されるＮＯＲ型
マスクＲＯＭの一実施例の半導体基板表面上のレイアウ
ト図である。
マスクＲＯＭの一実施例の半導体基板表面上のレイアウ
ト図である。
【図７】本発明の効果を説明するための図である。
Ｍij メモリセル（ＭＯＳトランジスタ） ＭＤi 主デジット線 ＳＤi 副デジット線 ＢＯi ブロック選択線 ＢＥi ブロック選択線 ＢＳＯi ブロック選択用ＭＯＳトランジスタ ＢＳＥi ブロック選択用ＭＯＳトランジスタ
Claims (8)
- 【請求項１】 第１の方向に平行に配置された複数のワ
ード線と、前記第１の方向と直交した第２の方向に前記
複数のワード線に直交して設けられた第１及び第２のデ
ジット線と、前記第１及び第２のデジット線間にソース
・ドレインが設けられゲートが前記複数のワード線にそ
れぞれ接続した複数のメモリセルトランジスタと、前記
第１の方向に配置された第１及び第２のブロック選択線
と、第１の節点と前記第１のデジット線の一端の間に設
けられゲートに前記第１のブロック選択線が接続した第
１の選択トランジスタと、第２の節点と前記第２のデジ
ット線の一端の間に設けられゲートに前記第２のブロッ
ク選択線が接続した第２の選択トランジスタとを有し、
少なくとも一方の前記第１及び第２の選択トランジスタ
はそのチャネル部での電流方向が前記第２の方向でかつ
そのゲート幅が前記第１及び第２のデジット線の幅より
広いことを特徴とする半導体装置。 - 【請求項２】 前記第1及び／又は第2の選択トランジス
タのソース・ドレイン領域となる拡散領域は前記第１の
方向に前記第1及び第2のデジット線の幅より広く形成さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記第１の節点と前記第２の節点は前記
複数のメモリトランジスタを挟んで反対側にそれぞれ設
けられ、前記第１の節点がセンスアンプに接続し、前記
第２の節点が電源端子に接続していることを特徴とする
請求項１に記載の半導体装置。 - 【請求項４】 第１の方向に平行に配置された複数のワ
ード線と、前記第１の方向と直交した第２の方向に前記
複数のワード線に直交して設けられた第１、第２、第３
及び第４のデジット線と、前記第１及び第２のデジット
線間、前記第２及び第３のデジット線間及び前記第３の
デジット線と前記第４のデジット線間にそれぞれソース
・ドレインが設けられゲートが前記複数のワード線にそ
れぞれ接続した複数のメモリセルトランジスタと、前記
第１の方向に配置された第１、第２、第３及び第４のブ
ロック選択線と、第１の節点と前記第１のデジット線の
一端の間に設けられゲートに前記第１のブロック選択線
が接続した第１の選択トランジスタと、前記第１の節点
と前記第３のデジット線の一端の間に設けられゲートに
前記第２のブロック選択線が接続した第２の選択トラン
ジスタと、第２の節点と前記第２のデジット線の一端の
間に設けられゲートに前記第３のブロック選択線が接続
した第３の選択トランジスタと、前記第２の節点と前記
第４のデジット線の一端の間に設けられゲートに前記第
４のブロック選択線が接続した第４の選択トランジスタ
とを有し、前記第１、第２、第３及び第４の選択トラン
ジスタはそのチャネル部での電流方向が前記第２の方向
でかつそのゲート幅が前記第１乃至第４のデジット線の
幅より広いことを特徴とする半導体装置。 - 【請求項５】 前記第１乃至第４のトランジスタのソー
ス・ドレイン領域となる拡散領域は前記第１の方向に前
記第１乃至第４のデジット線の幅より広く形成されてい
ることを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 平行に配線された複数のワード線と、 前記複数のワード線の外側の一方に前記ワード線と平行
に形成される第１のブロック選択線及び第２のブロック
選択線と、 前記複数のワード線の外側の他の一方に前記ワード線と
平行に形成される第３のブロック選択線及び第４のブロ
ック選択線と、 前記ワード線と直交して形成される第１の主デジット線
及び第２の主デジット線と、 前記ワード線と直交して形成される第１の副デジット
線、第２の副デジット線、第３の副デジット線及び第４
の副デジット線と、 前記ワード線と前記第１から第４の副デジット線の交差
する部位の隣り合う箇所にドレイン及びソースを接続し
かつ前記ワード線にゲートを接続した複数のメモリセル
と、 チャネル部での電流経路の方向が前記第１のブロック選
択線と直交するように前記第１の主デジット線と前記第
１の副デジット線にソース及びドレインを接続しかつ前
記第１のブロック選択線の直下に前記第１のブロック選
択線に接続されるゲートが形成された第１のブロック選
択用ＭＯＳトランジスタと、 チャネル部での電流経路の方向が前記第２のブロック選
択線と直交するように前記第１の主デジット線と前記第
３の副デジット線にソース及びドレインを接続しかつ前
記第２のブロック選択線の直下に前記第２のブロック選
択線に接続されるゲートが形成された第２のブロック選
択用ＭＯＳトランジスタと、 チャネル部での電流経路の方向が前記第３のブロック選
択線と直交するように前記第２の主デジット線と前記第
２の副デジット線にソース及びドレインを接続しかつ前
記第３のブロック選択線の直下に前記第３のブロック選
択線に接続されるゲートが形成された第３のブロック選
択用ＭＯＳトランジスタと、 チャネル部での電流経路の方向が前記第４のブロック選
択線と直交するように前記第２の主デジット線と前記第
４の副デジット線にソース及びドレインを接続し、かつ
前記第４のブロック選択線の直下に前記第４のブロック
選択線に接続されるゲートが形成された第４のブロック
選択用ＭＯＳトランジスタとからなるユニットを複数個
有し、かつ前記第１から第４のブロック選択用ＭＯＳト
ランジスタのゲート幅を前記第１から第４の副デジット
線のワード線方向の長さよりも太くしたことを特徴とし
た半導体記憶装置。 - 【請求項７】 前記第１と第２のブロック選択用ＭＯＳ
トランジスタまたは前記第３と第４の選択用ＭＯＳトラ
ンジスタの組み合わせのうち、少なくともどちらか一組
の前記主デジット線に接続される拡散層が階段状に連結
して形成されることを特徴とする請求項６に記載の半導
体記憶装置。 - 【請求項８】 前記メモリセルは４値以上のしきい値の
いずれかを備えたトランジスタであることを特徴とする
請求項６に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21870595A JP2778548B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体記憶装置 |
| TW085110362A TW383455B (en) | 1995-08-28 | 1996-08-26 | Semiconductor memory device adapted to a high-speed operation, a low supply voltage, and the use of a multilevel cell with a plurality of threshold values as a memory cell transistor |
| US08/703,910 US5657274A (en) | 1995-08-28 | 1996-08-27 | Semiconductor memory device adapted to a high-speed operation, a low supply voltage, and the use of a multilevel cell with a plurality of threshold values as a memory cell transistor |
| KR1019960037945A KR100220108B1 (en) | 1995-08-28 | 1996-08-28 | Semiconductor memory device for using nor type mask rom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21870595A JP2778548B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964305A JPH0964305A (ja) | 1997-03-07 |
| JP2778548B2 true JP2778548B2 (ja) | 1998-07-23 |
Family
ID=16724136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21870595A Expired - Lifetime JP2778548B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5657274A (ja) |
| JP (1) | JP2778548B2 (ja) |
| KR (1) | KR100220108B1 (ja) |
| TW (1) | TW383455B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19910353A1 (de) * | 1999-03-09 | 2000-09-21 | Siemens Ag | Halbleiter-Festwertspeicheranordnung mit Substratkontakt und Polysilizium-Überbrückungszelle |
| JP3393600B2 (ja) | 1999-07-07 | 2003-04-07 | シャープ株式会社 | 半導体記憶装置 |
| JP2008257783A (ja) * | 2007-04-03 | 2008-10-23 | Spansion Llc | 不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法 |
| CN105719999B (zh) * | 2014-12-02 | 2019-03-12 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845414B2 (ja) * | 1992-09-18 | 1999-01-13 | シャープ株式会社 | 半導体読み出し専用メモリ |
| JPH07272480A (ja) * | 1994-03-30 | 1995-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-08-28 JP JP21870595A patent/JP2778548B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-26 TW TW085110362A patent/TW383455B/zh not_active IP Right Cessation
- 1996-08-27 US US08/703,910 patent/US5657274A/en not_active Expired - Fee Related
- 1996-08-28 KR KR1019960037945A patent/KR100220108B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW383455B (en) | 2000-03-01 |
| KR100220108B1 (en) | 1999-09-01 |
| US5657274A (en) | 1997-08-12 |
| JPH0964305A (ja) | 1997-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |