JP2955280B2 - 半導体読み出し専用メモリ - Google Patents
半導体読み出し専用メモリInfo
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- JP2955280B2 JP2955280B2 JP21841098A JP21841098A JP2955280B2 JP 2955280 B2 JP2955280 B2 JP 2955280B2 JP 21841098 A JP21841098 A JP 21841098A JP 21841098 A JP21841098 A JP 21841098A JP 2955280 B2 JP2955280 B2 JP 2955280B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bank
- bank selection
- memory
- memory cell
- Prior art date
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体読み出し専
用メモリに関し、特に、メモリセルを構成するＭＯＳＦ
ＥＴが並列に接続されている半導体読み出し専用メモリ
に関する。
用メモリに関し、特に、メモリセルを構成するＭＯＳＦ
ＥＴが並列に接続されている半導体読み出し専用メモリ
に関する。
【０００２】
【従来の技術】図５は、従来の半導体読み出し専用メモ
リ（以下、「ＲＯＭ」と称する）の等価回路を示してい
る。このＲＯＭは、ワード線１と、ワード線１に交差し
て配線された複数のビット線２と、隣接するビット線２
の間に並列に接続したＭＯＳＦＥＴからなるメモリセル
３から構成される横型ＲＯＭである。各ビット線２の配
線材料としては、金属を用いた金属ビット線方式、ある
いは拡散を用いた拡散ビット線方式が知られている。
リ（以下、「ＲＯＭ」と称する）の等価回路を示してい
る。このＲＯＭは、ワード線１と、ワード線１に交差し
て配線された複数のビット線２と、隣接するビット線２
の間に並列に接続したＭＯＳＦＥＴからなるメモリセル
３から構成される横型ＲＯＭである。各ビット線２の配
線材料としては、金属を用いた金属ビット線方式、ある
いは拡散を用いた拡散ビット線方式が知られている。
【０００３】メモリセルを高密度に集積するため、図６
に示されるような接続方式、すなわち、ビット線を主ビ
ット線ＭＢ1、ＭＢ2、…と、副ビット線ＳＢ1、ＳＢ2、
…からなる階層構造とする階層ビット線方式が提案され
ている。
に示されるような接続方式、すなわち、ビット線を主ビ
ット線ＭＢ1、ＭＢ2、…と、副ビット線ＳＢ1、ＳＢ2、
…からなる階層構造とする階層ビット線方式が提案され
ている。
【０００４】図６に示されるような従来例では、各主ビ
ット線（例えば、ＭＢ1）が、奇数番目と偶数番目の２
本の副ビット線（例えば、ＳＢ1及びＳＢ2）の間に形成
されている。隣接する２本の副ビット線の間には、ＭＯ
ＳＦＥＴであるメモリセルＭijが、各副ビット線をソー
スあるいはドレインとして接続されており、各列のメモ
リセルＭijのゲートはワード線ＷＬjに接続されてい
る。各主ビット線ＭＢ1、ＭＢ2、…は、センスアンプＳ
Ａ1等あるいはＧＮＤのいずれかに接続されている。ま
た、ＧＮＤに接続されている主ビット線とＧＮＤの間に
はトランジスタＱ2等が設けられている。奇数番目の副
ビット線ＳＢ2m-1（ｍは１以上の整数）のメモリセルＭ
i1側（図６において上側）の一端には、バンク選択用Ｍ
ＯＳＦＥＴＢＳＯ1、ＢＳＯ2、…がそれぞれ接続されて
いる。隣接する２個のＭＯＳＦＥＴ（例えば、ＢＳＯ1
及びＢＳＯ2）は、それらの間に設けられた奇数番目の
主ビット線（例えば、ＭＢ1）にも接続されており、そ
れらのゲートは、１個おきに２本のバンク選択線Ｂ
Ｏ1、ＢＯ2のどちらかに接続されている。
ット線（例えば、ＭＢ1）が、奇数番目と偶数番目の２
本の副ビット線（例えば、ＳＢ1及びＳＢ2）の間に形成
されている。隣接する２本の副ビット線の間には、ＭＯ
ＳＦＥＴであるメモリセルＭijが、各副ビット線をソー
スあるいはドレインとして接続されており、各列のメモ
リセルＭijのゲートはワード線ＷＬjに接続されてい
る。各主ビット線ＭＢ1、ＭＢ2、…は、センスアンプＳ
Ａ1等あるいはＧＮＤのいずれかに接続されている。ま
た、ＧＮＤに接続されている主ビット線とＧＮＤの間に
はトランジスタＱ2等が設けられている。奇数番目の副
ビット線ＳＢ2m-1（ｍは１以上の整数）のメモリセルＭ
i1側（図６において上側）の一端には、バンク選択用Ｍ
ＯＳＦＥＴＢＳＯ1、ＢＳＯ2、…がそれぞれ接続されて
いる。隣接する２個のＭＯＳＦＥＴ（例えば、ＢＳＯ1
及びＢＳＯ2）は、それらの間に設けられた奇数番目の
主ビット線（例えば、ＭＢ1）にも接続されており、そ
れらのゲートは、１個おきに２本のバンク選択線Ｂ
Ｏ1、ＢＯ2のどちらかに接続されている。
【０００５】また、偶数番目の副ビット線ＳＢ2m（ｍは
１以上の整数）のメモリセルＭij側（図６において下
側）の一端にもバンク選択用ＭＯＳＦＥＴ ＢＳＥ1、Ｂ
ＳＥ2、…がそれぞれ接続されている。隣接する２個の
ＭＯＳＦＥＴ（例えば、ＢＳＥ1及びＢＳＥ2）は、それ
らの間に設けられた偶数番目の主ビット線（例えば、Ｍ
Ｂ2）にも接続されており、これらのＭＯＳＦＥＴのゲ
ートは、１個おきに２本のバンク選択線ＢＥ1、ＢＥ2の
どちらかに接続されている。
１以上の整数）のメモリセルＭij側（図６において下
側）の一端にもバンク選択用ＭＯＳＦＥＴ ＢＳＥ1、Ｂ
ＳＥ2、…がそれぞれ接続されている。隣接する２個の
ＭＯＳＦＥＴ（例えば、ＢＳＥ1及びＢＳＥ2）は、それ
らの間に設けられた偶数番目の主ビット線（例えば、Ｍ
Ｂ2）にも接続されており、これらのＭＯＳＦＥＴのゲ
ートは、１個おきに２本のバンク選択線ＢＥ1、ＢＥ2の
どちらかに接続されている。
【０００６】図７は、図６の回路を拡散ビット線方式で
実施した場合の半導体基板表面のパターン図を示してい
る。
実施した場合の半導体基板表面のパターン図を示してい
る。
【０００７】図６に示す階層ビット線方式のＲＯＭは、
図５に示す一般的な横型ＲＯＭに対して、主ビット線の
配線ピッチを２倍にすることができる、ビット線におけ
る寄生容量を減少することができる、という利点を有し
ている。さらに、拡散ビット線方式で実施した場合に
は、拡散ビット線の配線抵抗を大幅に低減することがで
き、読み出すメモリセルの位置にかかわらず、読み出し
電流に対する抵抗値が一定となる、という利点を有して
いる。
図５に示す一般的な横型ＲＯＭに対して、主ビット線の
配線ピッチを２倍にすることができる、ビット線におけ
る寄生容量を減少することができる、という利点を有し
ている。さらに、拡散ビット線方式で実施した場合に
は、拡散ビット線の配線抵抗を大幅に低減することがで
き、読み出すメモリセルの位置にかかわらず、読み出し
電流に対する抵抗値が一定となる、という利点を有して
いる。
【０００８】
【発明が解決しようとする課題】しかし、図６の階層ビ
ット線方式においては、バンク選択用ＭＯＳＦＥＴが、
ＭＯＳＦＥＴであるメモリセルに直列に接続されるため
に、情報を読み出すための放電電流がバンク選択用ＭＯ
ＳＦＥＴの駆動電流に大きく依存することとなる。この
ため、読み出し動作を高速化するには、バンク選択用Ｍ
ＯＳＦＥＴが形成される部分の面積を増加する必要が生
じ、結果的にチップサイズが増大することになるという
問題がある。
ット線方式においては、バンク選択用ＭＯＳＦＥＴが、
ＭＯＳＦＥＴであるメモリセルに直列に接続されるため
に、情報を読み出すための放電電流がバンク選択用ＭＯ
ＳＦＥＴの駆動電流に大きく依存することとなる。この
ため、読み出し動作を高速化するには、バンク選択用Ｍ
ＯＳＦＥＴが形成される部分の面積を増加する必要が生
じ、結果的にチップサイズが増大することになるという
問題がある。
【０００９】例えば、メモリセルＭ41から情報を読み出
す場合を考える。この場合には、バンク選択線ＢＯ1及
びＢＥ2をハイ、他のバンク選択線ＢＯ2及びＢＥ1をロ
ー、ワード線ＷＬ1をハイとする。また、主ビット線Ｍ
Ｂ2に接続されたトランジスタＱ2の制御信号ＶＧ1をハ
イとし、主ビット線ＭＢ2をＧＮＤに接続する。
す場合を考える。この場合には、バンク選択線ＢＯ1及
びＢＥ2をハイ、他のバンク選択線ＢＯ2及びＢＥ1をロ
ー、ワード線ＷＬ1をハイとする。また、主ビット線Ｍ
Ｂ2に接続されたトランジスタＱ2の制御信号ＶＧ1をハ
イとし、主ビット線ＭＢ2をＧＮＤに接続する。
【００１０】図４は、この従来例による放電電流の流れ
を模式的に示している。図４に示されるように、放電電
流は、主ビット線ＭＢ3→バンク選択用ＭＯＳＦＥＴ Ｂ
ＳＯ3→副ビット線ＳＢ5→メモリセルＭ41→副ビット線
ＳＢ4→バンク選択用ＭＯＳＦＥＴ ＢＳＥ2→主ビット
線ＭＢ2という経路で流れる。このため、放電電流は、
メモリセルＭ41と直列に接続されている２個のバンク選
択用ＭＯＳＦＥＴ ＢＳＯ3及びＢＳＥ2の駆動電流に大
きく依存する。バンク選択用ＭＯＳＦＥＴの駆動電流を
大きくすることにより、放電電流を大きくすることは可
能であるが、その部分の面積が増大し、結果的にチップ
サイズの増大につながる。
を模式的に示している。図４に示されるように、放電電
流は、主ビット線ＭＢ3→バンク選択用ＭＯＳＦＥＴ Ｂ
ＳＯ3→副ビット線ＳＢ5→メモリセルＭ41→副ビット線
ＳＢ4→バンク選択用ＭＯＳＦＥＴ ＢＳＥ2→主ビット
線ＭＢ2という経路で流れる。このため、放電電流は、
メモリセルＭ41と直列に接続されている２個のバンク選
択用ＭＯＳＦＥＴ ＢＳＯ3及びＢＳＥ2の駆動電流に大
きく依存する。バンク選択用ＭＯＳＦＥＴの駆動電流を
大きくすることにより、放電電流を大きくすることは可
能であるが、その部分の面積が増大し、結果的にチップ
サイズの増大につながる。
【００１１】本発明は、このような現状に鑑みてなされ
たものであり、その目的とするところは、上記欠点を解
消し、高密度であり、なおかつ高速読み出し可能なＲＯ
Ｍを提供することにある。
たものであり、その目的とするところは、上記欠点を解
消し、高密度であり、なおかつ高速読み出し可能なＲＯ
Ｍを提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体読み出し
専用メモリは、複数のメモリセル列を有し、各メモリセ
ル列を構成する複数のメモリトランジスタの共通ソース
及び共通ドレインを構成する第１及び第２の副ビット線
が、それぞれ、第１及び第２のバンク選択用スイッチ回
路を介して、第１及び第２の主ビット線に接続される構
成のバンク選択方式半導体読み出し専用メモリであっ
て、上記複数のバンク選択用スイッチ回路対は、単一の
バンク選択線によりオン／オフ制御される複数の第１バ
ンク選択トランジスタの並列回路、及び上記第１バンク
選択トランジスタよりもチャネル幅が大きい単一のバン
ク選択トランジスタの双方を、その構成要素として形成
されて成り、そのことにより上記目的が達成される。
専用メモリは、複数のメモリセル列を有し、各メモリセ
ル列を構成する複数のメモリトランジスタの共通ソース
及び共通ドレインを構成する第１及び第２の副ビット線
が、それぞれ、第１及び第２のバンク選択用スイッチ回
路を介して、第１及び第２の主ビット線に接続される構
成のバンク選択方式半導体読み出し専用メモリであっ
て、上記複数のバンク選択用スイッチ回路対は、単一の
バンク選択線によりオン／オフ制御される複数の第１バ
ンク選択トランジスタの並列回路、及び上記第１バンク
選択トランジスタよりもチャネル幅が大きい単一のバン
ク選択トランジスタの双方を、その構成要素として形成
されて成り、そのことにより上記目的が達成される。
【００１３】前記メモリセル及び前記バンク選択用スイ
ッチは、ＭＯＳＦＥＴであることが好ましい。
ッチは、ＭＯＳＦＥＴであることが好ましい。
【００１４】前記第１の主ビット線及び第２の主ビット
線は金属線により形成され、前記第１の副ビット線及び
第２の副ビット線は拡散層で形成されていることが好ま
しい。
線は金属線により形成され、前記第１の副ビット線及び
第２の副ビット線は拡散層で形成されていることが好ま
しい。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１６】図１は、本発明の一実施形態であるＲＯＭ
の回路の一部を示している。本実施形態のＲＯＭは、階
層ビット線方式を採用している。本実施形態は、１ユニ
ット内に２本の主ビット線（例えば、ＭＢ1及びＭＢ2）
と４本の副ビット線（例えば、ＳＢ1、ＳＢ2、ＳＢ3及
びＳＢ4）を含むような複数のユニットから構成された
メモリセル領域を備えている。隣接する２本の副ビット
線の間には、ＭＯＳＦＥＴである複数個のメモリセルＭ
ijが接続されている。各副ビット線は、半導体基板に形
成された拡散層からなる。ＭＯＳＦＥＴは、各副ビット
線の一部をソースあるいはドレインとして有している。
各列のメモリセルＭijのゲートは、ワード線ＷＬjに接
続されている。各ユニット内の主ビット線（例えば、Ｍ
Ｂ1及びＭＢ2）は、センスアンプ（例えば、ＳＡ1）等
に、又はトランジスタ（例えば、Ｑ2）等を介してＧＮ
Ｄに接続されている。
の回路の一部を示している。本実施形態のＲＯＭは、階
層ビット線方式を採用している。本実施形態は、１ユニ
ット内に２本の主ビット線（例えば、ＭＢ1及びＭＢ2）
と４本の副ビット線（例えば、ＳＢ1、ＳＢ2、ＳＢ3及
びＳＢ4）を含むような複数のユニットから構成された
メモリセル領域を備えている。隣接する２本の副ビット
線の間には、ＭＯＳＦＥＴである複数個のメモリセルＭ
ijが接続されている。各副ビット線は、半導体基板に形
成された拡散層からなる。ＭＯＳＦＥＴは、各副ビット
線の一部をソースあるいはドレインとして有している。
各列のメモリセルＭijのゲートは、ワード線ＷＬjに接
続されている。各ユニット内の主ビット線（例えば、Ｍ
Ｂ1及びＭＢ2）は、センスアンプ（例えば、ＳＡ1）等
に、又はトランジスタ（例えば、Ｑ2）等を介してＧＮ
Ｄに接続されている。
【００１７】以下、２本の主ビット線ＭＢ1、ＭＢ2と、
４本の副ビット線ＳＢ1、ＳＢ2、ＳＢ3、ＳＢ4、及び４
列のメモリセル列Ｍ1n、Ｍ2n、Ｍ3n、Ｍ4nを含むような
ユニットを例にして説明する。副ビット線ＳＢ1のメモ
リセルＭ11側（図１において上側）の一端には、２個の
バンク選択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2が並列に
接続され、これらのＭＯＳＦＥＴのゲートはともにバン
ク選択線ＢＯ1に接続されている。副ビット線ＳＢ3のメ
モリセルＭ31側の一端には１個のバンク選択用ＭＯＳＦ
ＥＴ ＢＳＯ3が接続され、このＭＯＳＦＥＴのゲートは
バンク選択線ＢＯ2に接続されている。隣接するこれら
の３個のバンク選択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2
及びＢＳＯ3は、主ビット線ＭＢ1にも接続されている。
４本の副ビット線ＳＢ1、ＳＢ2、ＳＢ3、ＳＢ4、及び４
列のメモリセル列Ｍ1n、Ｍ2n、Ｍ3n、Ｍ4nを含むような
ユニットを例にして説明する。副ビット線ＳＢ1のメモ
リセルＭ11側（図１において上側）の一端には、２個の
バンク選択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2が並列に
接続され、これらのＭＯＳＦＥＴのゲートはともにバン
ク選択線ＢＯ1に接続されている。副ビット線ＳＢ3のメ
モリセルＭ31側の一端には１個のバンク選択用ＭＯＳＦ
ＥＴ ＢＳＯ3が接続され、このＭＯＳＦＥＴのゲートは
バンク選択線ＢＯ2に接続されている。隣接するこれら
の３個のバンク選択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2
及びＢＳＯ3は、主ビット線ＭＢ1にも接続されている。
【００１８】また、副ビット線ＳＢ2のメモリセルＭ2n
側（図１において下側）の一端には１個のバンク選択用
ＭＯＳＦＥＴ ＢＳＥ1が接続され、そのゲートはバンク
選択線ＢＥ1に接続されている。副ビット線ＳＢ4のメモ
リセルＭ4n側の一端には２個のバンク選択用ＭＯＳＦＥ
Ｔ ＢＳＥ2、ＢＳＥ3が並列に接続され、それらのゲー
トはそれぞれバンク選択線ＢＥ2と接続されている。こ
れらの３個のバンク選択用ＭＯＳＦＥＴは主ビット線Ｍ
Ｂ2にも接続されている。
側（図１において下側）の一端には１個のバンク選択用
ＭＯＳＦＥＴ ＢＳＥ1が接続され、そのゲートはバンク
選択線ＢＥ1に接続されている。副ビット線ＳＢ4のメモ
リセルＭ4n側の一端には２個のバンク選択用ＭＯＳＦＥ
Ｔ ＢＳＥ2、ＢＳＥ3が並列に接続され、それらのゲー
トはそれぞれバンク選択線ＢＥ2と接続されている。こ
れらの３個のバンク選択用ＭＯＳＦＥＴは主ビット線Ｍ
Ｂ2にも接続されている。
【００１９】図２は、図１の回路を拡散ビット線方式で
実施した場合の半導体基板表面のレイアウトパターンの
一例を示している。図７に示す従来の拡散ビット線方式
においては、すべてが同じ幅のバンク選択線ＢＯ1、Ｂ
Ｏ2、ＢＥ1及びＢＥ2が配線されているが、本実施形態
では、バンク選択線間の間隔は変えずにバンク選択線Ｂ
Ｏ1及びＢＥ2の幅を狭くし、他のバンク選択線ＢＯ2及
びＢＥ1の幅を広くしている。
実施した場合の半導体基板表面のレイアウトパターンの
一例を示している。図７に示す従来の拡散ビット線方式
においては、すべてが同じ幅のバンク選択線ＢＯ1、Ｂ
Ｏ2、ＢＥ1及びＢＥ2が配線されているが、本実施形態
では、バンク選択線間の間隔は変えずにバンク選択線Ｂ
Ｏ1及びＢＥ2の幅を狭くし、他のバンク選択線ＢＯ2及
びＢＥ1の幅を広くしている。
【００２０】また、幅を狭くしたバンク選択線ＢＯ1及
びＢＥ2に接続するバンク選択用ＭＯＳＦＥＴが形成さ
れる部位に、２個のＭＯＳＦＥＴを並列に形成してい
る。このような構成にすることにより、面積を変えない
で、バンク選択線ＢＯ2及びＢＥ1に接続されるバンク選
択用ＭＯＳＦＥＴのチャネル幅を広げること、あるいは
バンク選択線ＢＯ1及びＢＥ2に接続されるバンク選択用
ＭＯＳＦＥＴを２個並列に形成することが可能となる。
びＢＥ2に接続するバンク選択用ＭＯＳＦＥＴが形成さ
れる部位に、２個のＭＯＳＦＥＴを並列に形成してい
る。このような構成にすることにより、面積を変えない
で、バンク選択線ＢＯ2及びＢＥ1に接続されるバンク選
択用ＭＯＳＦＥＴのチャネル幅を広げること、あるいは
バンク選択線ＢＯ1及びＢＥ2に接続されるバンク選択用
ＭＯＳＦＥＴを２個並列に形成することが可能となる。
【００２１】このような構成のＲＯＭにおいて、メモリ
セルＭ11から情報を読み出す場合を考える。この場合に
は、バンク選択線ＢＯ1及びＢＥ1をハイ、他のバンク選
択線ＢＯ2及びＢＥ2をロー、ワード線ＷＬ1をハイとす
る。また、主ビット線ＭＢ2に接続されたトランジスタ
Ｑ2の制御信号ＶＧ1をハイとすることにより、主ビット
線ＭＢ2をＧＮＤに接続する。
セルＭ11から情報を読み出す場合を考える。この場合に
は、バンク選択線ＢＯ1及びＢＥ1をハイ、他のバンク選
択線ＢＯ2及びＢＥ2をロー、ワード線ＷＬ1をハイとす
る。また、主ビット線ＭＢ2に接続されたトランジスタ
Ｑ2の制御信号ＶＧ1をハイとすることにより、主ビット
線ＭＢ2をＧＮＤに接続する。
【００２２】図３は、本実施形態のＲＯＭに於ける読み
出し時の電流の流れを模式的に示している。図３に示さ
れるように、メモリセルＭ11から情報を読み出す放電電
流は、主ビット線ＭＢ1→バンク選択用のＭＯＳＦＥＴ
ＢＳＯ1及びＢＳＯ2→副ビット線ＳＢ1→メモリセルＭ
11→副ビット線ＳＢ2→バンク選択用ＭＯＳＦＥＴ ＢＳ
Ｅ1→主ビット線ＭＢ2という経路を通って流れる。この
経路では、バンク選択線ＢＯ1に対しては、バンク選択
用ＭＯＳＦＥＴを２個並列に接続し、バンク選択線ＢＥ
1に対しては、従来例よりもチャネル幅を広くしたＭＯ
ＳＦＥＴを１個接続している。このため、従来の階層ビ
ット線方式に比べて、放電電流を大きくすることができ
る。その結果、チップサイズを増大させることなく放電
電流を大きくすることができ、読み出し動作の高速化が
可能となる。
出し時の電流の流れを模式的に示している。図３に示さ
れるように、メモリセルＭ11から情報を読み出す放電電
流は、主ビット線ＭＢ1→バンク選択用のＭＯＳＦＥＴ
ＢＳＯ1及びＢＳＯ2→副ビット線ＳＢ1→メモリセルＭ
11→副ビット線ＳＢ2→バンク選択用ＭＯＳＦＥＴ ＢＳ
Ｅ1→主ビット線ＭＢ2という経路を通って流れる。この
経路では、バンク選択線ＢＯ1に対しては、バンク選択
用ＭＯＳＦＥＴを２個並列に接続し、バンク選択線ＢＥ
1に対しては、従来例よりもチャネル幅を広くしたＭＯ
ＳＦＥＴを１個接続している。このため、従来の階層ビ
ット線方式に比べて、放電電流を大きくすることができ
る。その結果、チップサイズを増大させることなく放電
電流を大きくすることができ、読み出し動作の高速化が
可能となる。
【００２３】なお、上記実施形態では、マスクＲＯＭを
例として挙げたが、本発明は、消去可能プログラマブル
ＲＯＭ（ＥＰＲＯＭ）、及び電気的消去可能プログラマ
ブルＲＯＭ（ＥＥＰＲＯＭ）などにも適用して、本実施
形態の効果と同様の効果を得ることができる。すなわ
ち、本発明は、複数のメモリセルがマトリクス状に配置
されているあらゆる半導体読み出し専用メモリに適用す
ることが可能である。
例として挙げたが、本発明は、消去可能プログラマブル
ＲＯＭ（ＥＰＲＯＭ）、及び電気的消去可能プログラマ
ブルＲＯＭ（ＥＥＰＲＯＭ）などにも適用して、本実施
形態の効果と同様の効果を得ることができる。すなわ
ち、本発明は、複数のメモリセルがマトリクス状に配置
されているあらゆる半導体読み出し専用メモリに適用す
ることが可能である。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、チップサイズを増大することなく、バンク選択
用ＭＯＳＦＥＴの駆動電流を大幅に向上することができ
る。これにより、大きな読み出し電流を得られるため、
読み出し動作の高速化を図ることができるとともに、広
い動作マージンを確保できるため、安定した読み出し動
作が保証される。
よれば、チップサイズを増大することなく、バンク選択
用ＭＯＳＦＥＴの駆動電流を大幅に向上することができ
る。これにより、大きな読み出し電流を得られるため、
読み出し動作の高速化を図ることができるとともに、広
い動作マージンを確保できるため、安定した読み出し動
作が保証される。
【図１】本発明の一実施形態であるＲＯＭの一部を示す
回路図である。
回路図である。
【図２】同実施形態を拡散ビット線方式で実施した場合
の半導体基板表面のパターン図である。
の半導体基板表面のパターン図である。
【図３】同実施形態に於いてメモリセルから情報を読み
出す際の放電電流の流れを模式的に示す回路図である。
出す際の放電電流の流れを模式的に示す回路図である。
【図４】従来方式においてメモリセルから情報を読み出
す際の放電電流の流れを模式的に示す回路図である。
す際の放電電流の流れを模式的に示す回路図である。
【図５】従来の横型ＲＯＭの回路図である。
【図６】従来の階層ビット線方式のＲＯＭの一部を示す
回路図である。
回路図である。
【図７】図６の従来のＲＯＭを拡散ビット線方式で実施
した場合の半導体基板表面のパターン図である。
した場合の半導体基板表面のパターン図である。
Ｍij メモリセル（ＭＯＳＦＥＴ） ＭＢi 主ビット線 ＳＢi 副ビット線 ＢＯ1、ＢＯ2 バンク選択線 ＢＥ1、ＢＥ2 バンク選択線 ＢＳＯ1〜ＢＳＯ6 バンク選択用のＭＯＳＦＥＴ ＢＳＥ1〜ＢＳＥ6 バンク選択用のＭＯＳＦＥＴ
Claims (1)
- 【請求項１】 複数のメモリセル列を有し、各メモリセ
ル列を構成する複数のメモリトランジスタの共通ソース
及び共通ドレインを構成する第１及び第２の副ビット線
が、それぞれ、第１及び第２のバンク選択用スイッチ回
路を介して、第１及び第２の主ビット線に接続される構
成のバンク選択方式半導体読み出し専用メモリであっ
て、上記複数のバンク選択用スイッチ回路対は、単一の
バンク選択線によりオン／オフ制御される複数の第１バ
ンク選択トランジスタの並列回路、及び上記第１バンク
選択トランジスタよりもチャネル幅が大きい単一のバン
ク選択トランジスタの双方を、その構成要素として形成
されて成ることを特徴とする半導体読み出し専用メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21841098A JP2955280B2 (ja) | 1998-08-03 | 1998-08-03 | 半導体読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21841098A JP2955280B2 (ja) | 1998-08-03 | 1998-08-03 | 半導体読み出し専用メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4250147A Division JP2845414B2 (ja) | 1992-09-18 | 1992-09-18 | 半導体読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111864A JPH11111864A (ja) | 1999-04-23 |
| JP2955280B2 true JP2955280B2 (ja) | 1999-10-04 |
Family
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| JP (1) | JP2955280B2 (ja) |
-
1998
- 1998-08-03 JP JP21841098A patent/JP2955280B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11111864A (ja) | 1999-04-23 |
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