JP3887101B2 - 半導体ロム装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体ロム装置に関するものであり、具体的にはメモリセルを構成するモス（ＭＯＳ）トランジスターが並列に連結された半導体ロム装置に関するものである。
【０００２】
【従来の技術】
図１は従来技術による半導体ロム装置の一部分を示す回路図である。図２は半導体基板の表面上のパターンを示すレイアウトである。
【０００３】
図１を参照すると、ビットライン（ｂｉｔ ｌｉｎｅｓ）はサブビットラインＳＢ１，ＳＢ２，…，等とメーンビットラインＭＢＬ１，ＭＢＬ２，…，等で構成されている。メーンビットライン各々（例えば、ＭＢＬ１）は奇数番目サブビットラインと次の偶数番目サブビットラインの間（例えば、ＳＢ１とＳＢ２の間）に形成されている。ＭＯＳＦＥＴから構成された複数のメモリセルＭｉｊ各々は、二つの隣接したサブビットラインの間に並列に接続されている。各列のメモリセルＭｉｊのゲートは、ワードラインＷＬｊに接続されている。メーンビットラインＭＢＬ１，ＭＢＬ２，…，等は該当する感知増幅器ＳＡ１及びＳＡ３に接続されたり、該当するトランジスターＱ２及びＱ４を通じて接地されている。
【０００４】
バンク選択トランジスターＢＳ０１，ＢＳ０２，…，等は奇数番目サブビットラインＳＢ２ｍ−１（ｍは１あるいはそれより大きい定数）の端に各々接続されている。二つの隣接したトランジスター（例えば、ＢＳＯ１とＢＳＯ２）は、それの間に提供される奇数番目メーンビットライン（例えば、ＭＢＬ１）に接続されている。奇数番目サブビットラインＳＢｍ−１に接続されたバンク選択トランジスターＢＳ０１，ＢＳ０２，…，等は二つのバンク選択ラインＢＯ１及びＢ０２に交互に接続されている。
【０００５】
バンク選択トランジスターＢＳＥ１，ＢＳＥ２，…，等は偶数番目サブビットラインＳＢ２ｍの端に各々接続されている。二つの隣接したトランジスター（例えば、ＢＳＥ１とＢＳＥ２）はそれらの間に提供される偶数番目メーンビットライン（例えば、ＭＢＬ２）に各々接続されている。偶数番目サブビットラインＳＢ２ｍに接続されたバンク選択トランジスターＢＳＥ１，ＢＳＥ２，…，等のゲートはバンク選択ラインＢＥ１及びＢＥ２に交互に接続されている。
【０００６】
上述した構成のロムで、オンセルであるメモリセルＭ４１に貯蔵された情報を読出しする場合を説明する。このような場合、バンク選択ラインＢＯ１及びＢＥ２はハイレベルに設定され、他のバンク選択ラインＢＯ２及びＢＥ１はローレベルに設定され、そして、ワードラインＷＬ１はハイレベルに設定される。メーンビットラインＭＢＬ２に接続されたトランジスターＱ２用制御信号ＶＧはハイレベルに設定され、その結果、メーンビットラインＭＢＬ２は接地される。このような条件下で、放電電流は、メーンビットラインＭＢＬ３，バンク選択トランジスターＢＯ３，サブビットラインＳＢ５，メモリセルＭ４１，サブビットラインＳＢ４、バンク選択トランジスターＢＥ２，そして、メーンビットラインＭＢ２を通じて流れるように構成されている。
【０００７】
図２に図示されるように、バンク選択トランジスターの幅（ｗｉｄｔｈ）はサブビットライン幅で制限されている。この場合、バンク選択トランジスターが選択される時、それのオン抵抗（ｏｎ ｒｅｓｉｓｔａｎｃｅ）が大きくなるので、オンセルのデータ読出しする時、セル電流の量を減少させる要因になる。そして、メーンビットラインのキャパシタンスの大きさは、データセンシング速度に直接的な影響を及ばすようになる。図２に図示されたように、メーンビットラインとバンクトランジスターの連結部分の接合キャパシタンスとバンク選択トランジスターのビットラインから見たゲートキャパシタンスが非常に大きくなるので、高速データ読出する時、相当な速度損失を誘発するようになる。
【０００８】
又、図１及び図２で、各ブロックの四つのバンクに四つのバンク選択トランジスターが要求される。また、四つ未満のバンク選択トランジスターが提供される場合より大きいアレイ面積が要求されるから、メモリ装置のチップサイズが増加するようになる。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は高速データ読出が可能な半導体ロム装置を提供することである。
【００１０】
本発明の他の目的は高集積が可能な半導体ロム装置を提供することである。
【００１１】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、第１ビットラインと、各々が複数の第２ビットラインと、第２ビットライン中、二つの隣接したビットラインの間に並列に接続されるメモリセルを持つ少なくとも二つのアレイブロックと、第２ビットライン中、偶数番目それの一段とそれの間に提供される第１ビットライン中、偶数番目それの一段に接続される複数の第１選択スイッチ及び、アレイブロック中、一対の隣接した二つのアレイブロックの奇数番目第２ビットラインが互いに電気的に接続され、第２ビットライン中、奇数番目第２ビットラインの間に提供される奇数番目第１ビットラインと各々の奇数番目第１ビットラインに隣接した二つの奇数番目第２ビットラインの間に各々接続される複数の第２選択スイッチを含む。
【００１２】
この実施例において、メモリセルとスイッチはモス（ＭＯＳ）トランジスターである。
【００１３】
この実施例において、第１ビットラインは拡散層から形成され、第２ビットラインはメタルラインである。
【００１４】
本発明の他の特徴によると、複数の第１ビットラインと、複数の第２ビットラインと、第２ビットライン中、二つの隣接したそれの間に並列に接続されるメモリセルを持つ複数のアレイブロックと、アレイブロック中、ｉ番目アレイブロックとｉ−１番目アレイブロックの第２ビットライン中、奇数番目ビットラインが互いに電気的に接続され、第１ビットライン中、奇数番目第１ビットラインと各々の奇数番目第１ビットラインに隣接した二つの奇数番目第２ビットラインの間に各々接続される複数の第１選択スイッチ及び、アレイブロック中、ｉ番目アレイブロックと、ｉ＋１番目アレイブロックの第２ビットライン中、偶数番目ビットラインが互いに電気的に接続され、第１ビットライン中、偶数番目第１ビットラインと各々の偶数番目第１ビットラインに隣接した二つの偶数番目第２ビットラインの間に各々接続される複数の第２選択スイッチを含む。
【００１５】
この実施例において、メモリセルとスイッチはモス（ＭＯＳ）トランジスターである。
【００１６】
この実施例において、第１ビットラインは拡散層から形成され、第２ビットラインはメタルラインである。
【００１７】
このような装置により、アレイブロックの間に提供されるバンク選択トランジスターを隣接したアレイブロックが共有し、隣接したアレイブロックのサブビットラインを電気的に連結させている。
【００１８】
【発明の実施の形態】
以下、本発明を、本発明の実施例を図示した参照図面図３ないし図６により詳細に説明する。
【００１９】
図３及び図５を参照すると、本発明の新規な半導体ロム装置は、図３に図示されたように、一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉ（図中では、ブロックｉで示す）とＢＬＯＣＫｉ＋１（図中ではブロックｉ＋１で示す）の奇数番目サブビットラインＳＢ２ｍ−１を電気的に互いに接続させるバンク選択トランジスターＢＬＯ１，ＢＬＯ２，…，等を一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉとＢＬＯＣＫｉ＋１）が共有するように構成されている。そして、図５に図示されたように、ｉ番目アレイブロックＢＬＯＣＫｉとｉ＋１番目アレイブロックＢＬＯＣＫｉ＋１の偶数番目サブビットラインＳＢ２ｍが互いに電気的に接続され、ｉ番目アレイブロックＢＬＯＣＫｉとｉ−１番目アレイブロックＢＬＯＣＫｉ−１の奇数番目サブビットラインＳＢ２ｍ−１が互いに電気的に接続されたバンク選択トランジスターＳＢＬＯ１，ＳＢＬＯ２，…，等とＳＢＬＥ１，ＳＢＬＥ２，…，等各々を隣接したアレイブロックに共有させている。このような構成によると、一番目の効果としては、バンク選択トランジスターの幅を大きくすることができるし、図４及び図６に図示されたように、メーンビットラインとサブビットラインの接合キャパシタンスを減少させることにより、オンセル読出動作する時、高速データ読出が可能になることを挙げることができる。二番目の効果としては、従来の場合、各アレイブロックの四つのバンクに四つのバンク選択トランジスターが必要とされていたが、隣接したアレイブロックの間に配列されたバンク選択トランジスターを隣接したアレイブロックに共有されるようにして三つ及び二つに減少させることで高集積ができることを挙げることができる。
【００２０】
【実施例】
（第１実施例）
図３は本発明の好ましい第１実施例による半導体ロム装置の一部分を示す回路図である。
【００２１】
図３を参照すると、複数のアレイブロックＢＬＯＣＫｉ（ｉは２あるいはそれより大きな定数）各々は、サブビットラインＳＢ１，ＳＢ２，…，等とメーンビットラインＭＢＬ１，ＭＢＬ２，…等から構成されたビットライン（ｂｉｔ ｌｉｎｅｓ）を提供する。メーンビットライン各々（例えば、ＭＢＬ１）は、奇数番目サブビットラインと次の偶数番目サブビットラインの間（例えば、ＳＢ１とＳＢ２の間）に形成されている。ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）から構成された複数のメモリセルＭｉｊ各々は、二つの隣接したサブビットラインの間に並列に接続されている。各カラムのメモリセルＭｉｊ各々は、二つの隣接したサブビットラインに並列に接続されている。各カラムのメモリセルＭｉｊのゲートは、該当するワードラインＷＬｊに接続されている。メーンビットラインＭＢＬ１，ＭＢＬ２，…，等は、該当する感知増幅器ＳＡ１及びＳＡ３に接続されたり、該当するトランジスターＱ１０２及びＱ１０４を通じて接地されるようになっている。
【００２２】
アレイブロックのうち、一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉとＢＬＯＣＫｉ＋１）のサブビットライン中、奇数番目サブビットラインＳＢ１，ＳＢ３，…は、互いに電気的に接続されている。バンク選択トランジスターＢＬＥ１，ＢＬＥ２，…，等は偶数番目サブビットラインＳＢ２ｍ（ｍは１あるいはそれより大きな定数）の端部に各々接続されている。二つの隣接したトランジスター（例えば、ＢＬＥ１とＢＬＥ２）はそれらの間に提供される偶数番目メーンビットライン（例えば、ＭＢＬ２）に接続されている。偶数番目サブビットラインに接続されたバンク選択トランジスターＢＳＯ１，ＢＳＯ２，…，等は、二つのバンク選択ラインＳＢＬｉ１及びＳＢＬｉ２に交互に接続されている。
【００２３】
バンク選択トランジスター、ＢＬＯ１，ＢＬＯ２，…，等は、一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉとＢＬＯＣＫｉ＋１）のサブビットライン中、奇数番目サブビットライン（例えば、ＳＢ１とＳＢ３）の間に提供された奇数番目メーンビットライン（例えば、ＭＢＬ１）と奇数番目サブビットラインの間に各々接続されている。トランジスターＢＬＯ２，ＢＬＯ４，…，等はｉ番目バンク選択ラインＳＢＬｉに接続されているし、トランジスターＢＬＯ１，ＢＬＯ３，…，等は、ｉ＋１番目バンク選択ラインＳＢＬｉ＋１に接続されている。
【００２４】
図４は図３のレイアウトを示している。
【００２５】
図４を参照すると、バンク選択ラインＳＢＬｉ及びＳＢＬｉ＋１に制御されるトランジスターＢＬＯ１，ＢＬＯ２，…，等のチャンネルが形成される領域である一側アクティブ領域１１０は、イオン注入（領域）と同じ方法でプログラムされて、プログラムされたトランジスター各々のスレショルド電圧は、電源電圧以上に維持されている。従って、プログラムされたトランジスターは、たとえ対応する選択ラインが選択されても、いつもオフ状態に維持される。そして、バンク選択トランジスターＢＬＥ１，ＢＬＥ２，…，等はＮ＋不純物領域上に形成され、拡散層により形成されるデプレッショントランジスターは、図３に図示されていないが、同一な機能を遂行することはこの分野の通常的な知識を持つ者には明らかであろう。
【００２６】
上述した構成の半導体ロム装置で、メモリセルＭ４１に記録された情報を読出する場合を説明する。このような場合、バンク選択ラインＳＢＬｉ２及びＳＢＬｉ＋１はハイレベルに設定され、他のバンク選択ラインＳＢＬｉ１及びＳＢＬｉはローレベルに設定され、そして、ワードラインＷＬ１はハイレベルに設定される。メーンビットラインＭＢＬ２に接続されたトランジスターＱ２用制御信号ＶＧはハイレベルに設定され、その結果、メーンビットラインＭＢＬ２は接地される。このような条件下で、放電電流はメーンビットラインＭＢＬ３，バンク選択トランジスターＢＬＯ３，サブビットラインＳＢ５，メモリセルＭ４１，バンク選択トランジスターＢＬＥ２，そして、メーンビットラインＭＢＬ２を通じて流される。
【００２７】
上述したような本発明の第１実施例による半導体ロムは、ｉ番目アレイブロックＢＬＯＣＫｉの奇数番目サブビットラインＳＢ２ｍ−１と隣接したｉ＋１番目アレイブロックＢＬＯＣＫｉ＋１のサブビットラインとが互いに電気的に接続され、そして、バンク選択トランジスターＢＬＯ１，ＢＬＯ２，…等が一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉとＢＬＯＣＫｉ＋１）に共有されるように構成されている。この結果、従来の場合、基本的に四つのバンク選択トランジスターが必要であったところを、一対の隣接したアレイブロックに共有されるようにバンク選択トランジスターを配列することにより、三つに減少することができると共に、従来と同一なバンク選択機能を実行させることができる。そして、図４に図示されたように、バンク選択トランジスターの幅をサブビットラインの幅より三倍大きく形成することができるし、共有されるバンク選択トランジスターに関連する奇数番目メーンビットラインＭＢＬ２ｍ−１の接合部分を図２のそれより著しく減少させることができた。従って、高速データ読出及び高集積可能な半導体ロム装置を提供することができることとなる。
【００２８】
（第２実施例）
図５は本発明の第２実施例による半導体ロム装置の一部分を示す回路図である。図６は図５のレイアウトを示す。
【００２９】
図５を参照すると、複数のアレイブロックＢＬＯＣＫｉ（ｉは２あるいはそれより大きい定数）各々は、サブビットラインＳＢ１，ＳＢ２，…，等とメーンビットラインＭＢＬ１，ＭＢＬ２，…，等からなるビットライン（ｂｉｔ ｌｉｎｅｓ）を提供する。ＭＯＳＦＥＴから構成された複数のメモリセルＭｉｊ各々は二つの隣接したサブビットラインの間に並列に接続されている。各カラムのメモリセルＭｉｊのゲートは、ワードラインＷＬｊに接続されている。メーンビットラインＭＢＬ１，ＭＢＬ２，…，等は該当する感知増幅器（例えば、ＳＡ１とＳＡ３）に接続されたり、該当するトランジスター（例えば、Ｑ１０２とＱ１０４）を通じて接地されるようになっている。
【００３０】
アレイブロックのうち、ｉ番目アレイブロックＢＬＯＣＫｉとｉ＋１番目アレイブロック（ＢＬＯＣＫｉ＋１）の偶数番目サブビットラインＳＢ２ｍ（ｍは１あるいはそれより大きい定数）は、互いに電気的に接続されており、ｉ番目アレイブロックＢＬＯＣＫｉとｉ−１番目アレイブロックＢＬＯＣＫｉ−１の奇数番目サブビットラインＳＢ２ｍ−１は互いに電気的に接続されている。
【００３１】
ｉ番目アレイブロックＢＬＯＣＫｉとｉ＋１番目アレイブロックＢＬＯＣＫｉ＋１の間に接続されるバンク選択トランジスターＳＢＬＯ１，ＳＢＬＯ２，…，等は、各々の奇数番目サブビットラインＳＢ２ｍ−１とその間に提供される奇数番目メーンビットラインＭＢＬ２ｍ−１の間に各々接続されている。トランジスターＳＢＬＯ１，ＳＢＬＯ２，…，等のゲートは、ｉ番目バンク選択ラインとｉ−１番目バンク選択ラインＢＬＯｉ−１に交互に接続されている。そして、バンク選択トランジスターＳＢＬＥ１，ＳＢＬＥ２，…，等各々は、偶数番目サブビットラインＳＢ２ｍとそれの間に提供される偶数番目メーンビットラインＭＢＬ２ｍの間で各々接続されている。トランジスターＳＢＬＥ１，ＳＢＬＥ２，…，等のゲートは、ｉ＋１番目バンク選択ラインＢＬＥｉ＋１とｉ番目バンク選択ラインＢＬＥｉに交互に接続されている。
【００３２】
上述した構成の半導体ロム装置で、ｉ番目アレイブロックＢＬＯＣＫｉのメモリセルＭ４１に貯蔵された情報を読出する場合を説明する。このような場合、バンク選択ラインＢＬＯｉ及びＢＬＥｉはハイレベルに設定され、他のバンク選択ラインＢＬＯｉ−１及びＢＬＥｉ＋１はローレベルに設定され、そして、ワードラインＷＬ１はハイレベルに設定される。メーンビットラインＭＢＬ２に接続されたトランジスターＱ１０２用制御信号ＶＧは、ハイレベルに設定され、その結果、メーンビットラインＭＢＬ２は接地される。このような条件下で、放電電流はメーンビットラインＭＢＬ３，バンク選択トランジスターＳＢＬＯ３，サブビットラインＳＢ５，メモリセルＭ４１，サブビットラインＳＢ４，バンク選択トランジスターＳＢＬＥ２，そして、メーンビットラインＭＢＬ２を通じて流れる。
【００３３】
上述した本発明の実施例では、マスクロム｛ノア型マスクロムあるいはフラットセル（ｆｌａｔ ｃｅｌｌ）とも称する。｝を一例として説明してきたが、本発明はどのような形態の半導体ロム（例えば、複数のメモリセルがマトリックスアレイに配列されたＥＰＲＯＭあるいはＥＥＰＲＯＭ）にも適用可能である。
【００３４】
上述したような本発明の第２実施例による半導体ロムはｉ番目アレイブロックＢＬＯＣＫｉの偶数番目サブビットラインＳＢ２ｍと隣接したｉ＋１番目アレイブロックＢＬＯＣＫｉ＋１のサブビットラインが互いに電気的に接続され、ｉ番目アレイブロックＢＬＯＣＫｉの奇数番目サブビットラインＳＢ２ｍ−１と隣接したｉー１番目アレイブロックＢＬＯＣＫｉ−１のサブビットラインが互いに電気的に接続され、そして、バンク選択トランジスターＳＢＬＯ１，ＳＢＬＯ２，…，等とＳＢＬＥ１，ＳＢＬＥ２が各々隣接するアレイブロックに共有されるように構成したのである。
【００３５】
この結果、従来では基本的に四つのバンク選択トランジスターが必要であったところを、隣接したアレイブロックに共有されるようにバンク選択トランジスターを配列することにより二つに減少させることができると共に、従来と同一なバンク選択機能を遂行することができた。そして、図６に図示されたように、隣接したアレイブロックにより共有されるバンク選択トランジスターに関連する偶数番目及び奇数番目メーンビットラインＭＢＬ２ｍ及びＭＢＬ２ｍ−１の接合部分を図２よりも著しく減少させることが可能となった。すなわち、サブビットラインとメーンビットラインの接合部のキャパシタンスが減少したのである。従って、高速データ読出及び高集積可能な半導体ロム装置を具現することができた。
【００３６】
【発明の効果】
前記したように、バンク選択トランジスターの幅を大きく形成することができるし、メーンビットラインに対した接合キャパシタンスを減少させることにより、オンセル読出する時、高速データ読出動作を遂行することができる。さらに、従来の場合には、基本的に四つのバンク選択トランジスターが要求されていたところを本発明の場合には２つあるいは３つに減少させることで、高集積半導体ロム装置を具現することができる。
【図面の簡単な説明】
【図１】従来技術による半導体ロム装置の一部分を示す回路図。
【図２】拡散ビットラインを持つ図１のレイアウト。
【図３】本発明の第１実施例による半導体ロム装置を示す回路図。
【図４】共有されたサブビットライン及び選択トランジスターを持つ図３のレイアウト。
【図５】本発明の第２実施例による半導体ロム装置を示す回路図。
【図６】共有されたサブビットライン及び選択トランジスターを持つ図５のレイアウト。
【符号の説明】
１１０…イオン注入領域
【発明の属する技術分野】
本発明は半導体ロム装置に関するものであり、具体的にはメモリセルを構成するモス（ＭＯＳ）トランジスターが並列に連結された半導体ロム装置に関するものである。
【０００２】
【従来の技術】
図１は従来技術による半導体ロム装置の一部分を示す回路図である。図２は半導体基板の表面上のパターンを示すレイアウトである。
【０００３】
図１を参照すると、ビットライン（ｂｉｔ ｌｉｎｅｓ）はサブビットラインＳＢ１，ＳＢ２，…，等とメーンビットラインＭＢＬ１，ＭＢＬ２，…，等で構成されている。メーンビットライン各々（例えば、ＭＢＬ１）は奇数番目サブビットラインと次の偶数番目サブビットラインの間（例えば、ＳＢ１とＳＢ２の間）に形成されている。ＭＯＳＦＥＴから構成された複数のメモリセルＭｉｊ各々は、二つの隣接したサブビットラインの間に並列に接続されている。各列のメモリセルＭｉｊのゲートは、ワードラインＷＬｊに接続されている。メーンビットラインＭＢＬ１，ＭＢＬ２，…，等は該当する感知増幅器ＳＡ１及びＳＡ３に接続されたり、該当するトランジスターＱ２及びＱ４を通じて接地されている。
【０００４】
バンク選択トランジスターＢＳ０１，ＢＳ０２，…，等は奇数番目サブビットラインＳＢ２ｍ−１（ｍは１あるいはそれより大きい定数）の端に各々接続されている。二つの隣接したトランジスター（例えば、ＢＳＯ１とＢＳＯ２）は、それの間に提供される奇数番目メーンビットライン（例えば、ＭＢＬ１）に接続されている。奇数番目サブビットラインＳＢｍ−１に接続されたバンク選択トランジスターＢＳ０１，ＢＳ０２，…，等は二つのバンク選択ラインＢＯ１及びＢ０２に交互に接続されている。
【０００５】
バンク選択トランジスターＢＳＥ１，ＢＳＥ２，…，等は偶数番目サブビットラインＳＢ２ｍの端に各々接続されている。二つの隣接したトランジスター（例えば、ＢＳＥ１とＢＳＥ２）はそれらの間に提供される偶数番目メーンビットライン（例えば、ＭＢＬ２）に各々接続されている。偶数番目サブビットラインＳＢ２ｍに接続されたバンク選択トランジスターＢＳＥ１，ＢＳＥ２，…，等のゲートはバンク選択ラインＢＥ１及びＢＥ２に交互に接続されている。
【０００６】
上述した構成のロムで、オンセルであるメモリセルＭ４１に貯蔵された情報を読出しする場合を説明する。このような場合、バンク選択ラインＢＯ１及びＢＥ２はハイレベルに設定され、他のバンク選択ラインＢＯ２及びＢＥ１はローレベルに設定され、そして、ワードラインＷＬ１はハイレベルに設定される。メーンビットラインＭＢＬ２に接続されたトランジスターＱ２用制御信号ＶＧはハイレベルに設定され、その結果、メーンビットラインＭＢＬ２は接地される。このような条件下で、放電電流は、メーンビットラインＭＢＬ３，バンク選択トランジスターＢＯ３，サブビットラインＳＢ５，メモリセルＭ４１，サブビットラインＳＢ４、バンク選択トランジスターＢＥ２，そして、メーンビットラインＭＢ２を通じて流れるように構成されている。
【０００７】
図２に図示されるように、バンク選択トランジスターの幅（ｗｉｄｔｈ）はサブビットライン幅で制限されている。この場合、バンク選択トランジスターが選択される時、それのオン抵抗（ｏｎ ｒｅｓｉｓｔａｎｃｅ）が大きくなるので、オンセルのデータ読出しする時、セル電流の量を減少させる要因になる。そして、メーンビットラインのキャパシタンスの大きさは、データセンシング速度に直接的な影響を及ばすようになる。図２に図示されたように、メーンビットラインとバンクトランジスターの連結部分の接合キャパシタンスとバンク選択トランジスターのビットラインから見たゲートキャパシタンスが非常に大きくなるので、高速データ読出する時、相当な速度損失を誘発するようになる。
【０００８】
又、図１及び図２で、各ブロックの四つのバンクに四つのバンク選択トランジスターが要求される。また、四つ未満のバンク選択トランジスターが提供される場合より大きいアレイ面積が要求されるから、メモリ装置のチップサイズが増加するようになる。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は高速データ読出が可能な半導体ロム装置を提供することである。
【００１０】
本発明の他の目的は高集積が可能な半導体ロム装置を提供することである。
【００１１】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、第１ビットラインと、各々が複数の第２ビットラインと、第２ビットライン中、二つの隣接したビットラインの間に並列に接続されるメモリセルを持つ少なくとも二つのアレイブロックと、第２ビットライン中、偶数番目それの一段とそれの間に提供される第１ビットライン中、偶数番目それの一段に接続される複数の第１選択スイッチ及び、アレイブロック中、一対の隣接した二つのアレイブロックの奇数番目第２ビットラインが互いに電気的に接続され、第２ビットライン中、奇数番目第２ビットラインの間に提供される奇数番目第１ビットラインと各々の奇数番目第１ビットラインに隣接した二つの奇数番目第２ビットラインの間に各々接続される複数の第２選択スイッチを含む。
【００１２】
この実施例において、メモリセルとスイッチはモス（ＭＯＳ）トランジスターである。
【００１３】
この実施例において、第１ビットラインは拡散層から形成され、第２ビットラインはメタルラインである。
【００１４】
本発明の他の特徴によると、複数の第１ビットラインと、複数の第２ビットラインと、第２ビットライン中、二つの隣接したそれの間に並列に接続されるメモリセルを持つ複数のアレイブロックと、アレイブロック中、ｉ番目アレイブロックとｉ−１番目アレイブロックの第２ビットライン中、奇数番目ビットラインが互いに電気的に接続され、第１ビットライン中、奇数番目第１ビットラインと各々の奇数番目第１ビットラインに隣接した二つの奇数番目第２ビットラインの間に各々接続される複数の第１選択スイッチ及び、アレイブロック中、ｉ番目アレイブロックと、ｉ＋１番目アレイブロックの第２ビットライン中、偶数番目ビットラインが互いに電気的に接続され、第１ビットライン中、偶数番目第１ビットラインと各々の偶数番目第１ビットラインに隣接した二つの偶数番目第２ビットラインの間に各々接続される複数の第２選択スイッチを含む。
【００１５】
この実施例において、メモリセルとスイッチはモス（ＭＯＳ）トランジスターである。
【００１６】
この実施例において、第１ビットラインは拡散層から形成され、第２ビットラインはメタルラインである。
【００１７】
このような装置により、アレイブロックの間に提供されるバンク選択トランジスターを隣接したアレイブロックが共有し、隣接したアレイブロックのサブビットラインを電気的に連結させている。
【００１８】
【発明の実施の形態】
以下、本発明を、本発明の実施例を図示した参照図面図３ないし図６により詳細に説明する。
【００１９】
図３及び図５を参照すると、本発明の新規な半導体ロム装置は、図３に図示されたように、一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉ（図中では、ブロックｉで示す）とＢＬＯＣＫｉ＋１（図中ではブロックｉ＋１で示す）の奇数番目サブビットラインＳＢ２ｍ−１を電気的に互いに接続させるバンク選択トランジスターＢＬＯ１，ＢＬＯ２，…，等を一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉとＢＬＯＣＫｉ＋１）が共有するように構成されている。そして、図５に図示されたように、ｉ番目アレイブロックＢＬＯＣＫｉとｉ＋１番目アレイブロックＢＬＯＣＫｉ＋１の偶数番目サブビットラインＳＢ２ｍが互いに電気的に接続され、ｉ番目アレイブロックＢＬＯＣＫｉとｉ−１番目アレイブロックＢＬＯＣＫｉ−１の奇数番目サブビットラインＳＢ２ｍ−１が互いに電気的に接続されたバンク選択トランジスターＳＢＬＯ１，ＳＢＬＯ２，…，等とＳＢＬＥ１，ＳＢＬＥ２，…，等各々を隣接したアレイブロックに共有させている。このような構成によると、一番目の効果としては、バンク選択トランジスターの幅を大きくすることができるし、図４及び図６に図示されたように、メーンビットラインとサブビットラインの接合キャパシタンスを減少させることにより、オンセル読出動作する時、高速データ読出が可能になることを挙げることができる。二番目の効果としては、従来の場合、各アレイブロックの四つのバンクに四つのバンク選択トランジスターが必要とされていたが、隣接したアレイブロックの間に配列されたバンク選択トランジスターを隣接したアレイブロックに共有されるようにして三つ及び二つに減少させることで高集積ができることを挙げることができる。
【００２０】
【実施例】
（第１実施例）
図３は本発明の好ましい第１実施例による半導体ロム装置の一部分を示す回路図である。
【００２１】
図３を参照すると、複数のアレイブロックＢＬＯＣＫｉ（ｉは２あるいはそれより大きな定数）各々は、サブビットラインＳＢ１，ＳＢ２，…，等とメーンビットラインＭＢＬ１，ＭＢＬ２，…等から構成されたビットライン（ｂｉｔ ｌｉｎｅｓ）を提供する。メーンビットライン各々（例えば、ＭＢＬ１）は、奇数番目サブビットラインと次の偶数番目サブビットラインの間（例えば、ＳＢ１とＳＢ２の間）に形成されている。ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）から構成された複数のメモリセルＭｉｊ各々は、二つの隣接したサブビットラインの間に並列に接続されている。各カラムのメモリセルＭｉｊ各々は、二つの隣接したサブビットラインに並列に接続されている。各カラムのメモリセルＭｉｊのゲートは、該当するワードラインＷＬｊに接続されている。メーンビットラインＭＢＬ１，ＭＢＬ２，…，等は、該当する感知増幅器ＳＡ１及びＳＡ３に接続されたり、該当するトランジスターＱ１０２及びＱ１０４を通じて接地されるようになっている。
【００２２】
アレイブロックのうち、一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉとＢＬＯＣＫｉ＋１）のサブビットライン中、奇数番目サブビットラインＳＢ１，ＳＢ３，…は、互いに電気的に接続されている。バンク選択トランジスターＢＬＥ１，ＢＬＥ２，…，等は偶数番目サブビットラインＳＢ２ｍ（ｍは１あるいはそれより大きな定数）の端部に各々接続されている。二つの隣接したトランジスター（例えば、ＢＬＥ１とＢＬＥ２）はそれらの間に提供される偶数番目メーンビットライン（例えば、ＭＢＬ２）に接続されている。偶数番目サブビットラインに接続されたバンク選択トランジスターＢＳＯ１，ＢＳＯ２，…，等は、二つのバンク選択ラインＳＢＬｉ１及びＳＢＬｉ２に交互に接続されている。
【００２３】
バンク選択トランジスター、ＢＬＯ１，ＢＬＯ２，…，等は、一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉとＢＬＯＣＫｉ＋１）のサブビットライン中、奇数番目サブビットライン（例えば、ＳＢ１とＳＢ３）の間に提供された奇数番目メーンビットライン（例えば、ＭＢＬ１）と奇数番目サブビットラインの間に各々接続されている。トランジスターＢＬＯ２，ＢＬＯ４，…，等はｉ番目バンク選択ラインＳＢＬｉに接続されているし、トランジスターＢＬＯ１，ＢＬＯ３，…，等は、ｉ＋１番目バンク選択ラインＳＢＬｉ＋１に接続されている。
【００２４】
図４は図３のレイアウトを示している。
【００２５】
図４を参照すると、バンク選択ラインＳＢＬｉ及びＳＢＬｉ＋１に制御されるトランジスターＢＬＯ１，ＢＬＯ２，…，等のチャンネルが形成される領域である一側アクティブ領域１１０は、イオン注入（領域）と同じ方法でプログラムされて、プログラムされたトランジスター各々のスレショルド電圧は、電源電圧以上に維持されている。従って、プログラムされたトランジスターは、たとえ対応する選択ラインが選択されても、いつもオフ状態に維持される。そして、バンク選択トランジスターＢＬＥ１，ＢＬＥ２，…，等はＮ＋不純物領域上に形成され、拡散層により形成されるデプレッショントランジスターは、図３に図示されていないが、同一な機能を遂行することはこの分野の通常的な知識を持つ者には明らかであろう。
【００２６】
上述した構成の半導体ロム装置で、メモリセルＭ４１に記録された情報を読出する場合を説明する。このような場合、バンク選択ラインＳＢＬｉ２及びＳＢＬｉ＋１はハイレベルに設定され、他のバンク選択ラインＳＢＬｉ１及びＳＢＬｉはローレベルに設定され、そして、ワードラインＷＬ１はハイレベルに設定される。メーンビットラインＭＢＬ２に接続されたトランジスターＱ２用制御信号ＶＧはハイレベルに設定され、その結果、メーンビットラインＭＢＬ２は接地される。このような条件下で、放電電流はメーンビットラインＭＢＬ３，バンク選択トランジスターＢＬＯ３，サブビットラインＳＢ５，メモリセルＭ４１，バンク選択トランジスターＢＬＥ２，そして、メーンビットラインＭＢＬ２を通じて流される。
【００２７】
上述したような本発明の第１実施例による半導体ロムは、ｉ番目アレイブロックＢＬＯＣＫｉの奇数番目サブビットラインＳＢ２ｍ−１と隣接したｉ＋１番目アレイブロックＢＬＯＣＫｉ＋１のサブビットラインとが互いに電気的に接続され、そして、バンク選択トランジスターＢＬＯ１，ＢＬＯ２，…等が一対の隣接したアレイブロック（例えば、ＢＬＯＣＫｉとＢＬＯＣＫｉ＋１）に共有されるように構成されている。この結果、従来の場合、基本的に四つのバンク選択トランジスターが必要であったところを、一対の隣接したアレイブロックに共有されるようにバンク選択トランジスターを配列することにより、三つに減少することができると共に、従来と同一なバンク選択機能を実行させることができる。そして、図４に図示されたように、バンク選択トランジスターの幅をサブビットラインの幅より三倍大きく形成することができるし、共有されるバンク選択トランジスターに関連する奇数番目メーンビットラインＭＢＬ２ｍ−１の接合部分を図２のそれより著しく減少させることができた。従って、高速データ読出及び高集積可能な半導体ロム装置を提供することができることとなる。
【００２８】
（第２実施例）
図５は本発明の第２実施例による半導体ロム装置の一部分を示す回路図である。図６は図５のレイアウトを示す。
【００２９】
図５を参照すると、複数のアレイブロックＢＬＯＣＫｉ（ｉは２あるいはそれより大きい定数）各々は、サブビットラインＳＢ１，ＳＢ２，…，等とメーンビットラインＭＢＬ１，ＭＢＬ２，…，等からなるビットライン（ｂｉｔ ｌｉｎｅｓ）を提供する。ＭＯＳＦＥＴから構成された複数のメモリセルＭｉｊ各々は二つの隣接したサブビットラインの間に並列に接続されている。各カラムのメモリセルＭｉｊのゲートは、ワードラインＷＬｊに接続されている。メーンビットラインＭＢＬ１，ＭＢＬ２，…，等は該当する感知増幅器（例えば、ＳＡ１とＳＡ３）に接続されたり、該当するトランジスター（例えば、Ｑ１０２とＱ１０４）を通じて接地されるようになっている。
【００３０】
アレイブロックのうち、ｉ番目アレイブロックＢＬＯＣＫｉとｉ＋１番目アレイブロック（ＢＬＯＣＫｉ＋１）の偶数番目サブビットラインＳＢ２ｍ（ｍは１あるいはそれより大きい定数）は、互いに電気的に接続されており、ｉ番目アレイブロックＢＬＯＣＫｉとｉ−１番目アレイブロックＢＬＯＣＫｉ−１の奇数番目サブビットラインＳＢ２ｍ−１は互いに電気的に接続されている。
【００３１】
ｉ番目アレイブロックＢＬＯＣＫｉとｉ＋１番目アレイブロックＢＬＯＣＫｉ＋１の間に接続されるバンク選択トランジスターＳＢＬＯ１，ＳＢＬＯ２，…，等は、各々の奇数番目サブビットラインＳＢ２ｍ−１とその間に提供される奇数番目メーンビットラインＭＢＬ２ｍ−１の間に各々接続されている。トランジスターＳＢＬＯ１，ＳＢＬＯ２，…，等のゲートは、ｉ番目バンク選択ラインとｉ−１番目バンク選択ラインＢＬＯｉ−１に交互に接続されている。そして、バンク選択トランジスターＳＢＬＥ１，ＳＢＬＥ２，…，等各々は、偶数番目サブビットラインＳＢ２ｍとそれの間に提供される偶数番目メーンビットラインＭＢＬ２ｍの間で各々接続されている。トランジスターＳＢＬＥ１，ＳＢＬＥ２，…，等のゲートは、ｉ＋１番目バンク選択ラインＢＬＥｉ＋１とｉ番目バンク選択ラインＢＬＥｉに交互に接続されている。
【００３２】
上述した構成の半導体ロム装置で、ｉ番目アレイブロックＢＬＯＣＫｉのメモリセルＭ４１に貯蔵された情報を読出する場合を説明する。このような場合、バンク選択ラインＢＬＯｉ及びＢＬＥｉはハイレベルに設定され、他のバンク選択ラインＢＬＯｉ−１及びＢＬＥｉ＋１はローレベルに設定され、そして、ワードラインＷＬ１はハイレベルに設定される。メーンビットラインＭＢＬ２に接続されたトランジスターＱ１０２用制御信号ＶＧは、ハイレベルに設定され、その結果、メーンビットラインＭＢＬ２は接地される。このような条件下で、放電電流はメーンビットラインＭＢＬ３，バンク選択トランジスターＳＢＬＯ３，サブビットラインＳＢ５，メモリセルＭ４１，サブビットラインＳＢ４，バンク選択トランジスターＳＢＬＥ２，そして、メーンビットラインＭＢＬ２を通じて流れる。
【００３３】
上述した本発明の実施例では、マスクロム｛ノア型マスクロムあるいはフラットセル（ｆｌａｔ ｃｅｌｌ）とも称する。｝を一例として説明してきたが、本発明はどのような形態の半導体ロム（例えば、複数のメモリセルがマトリックスアレイに配列されたＥＰＲＯＭあるいはＥＥＰＲＯＭ）にも適用可能である。
【００３４】
上述したような本発明の第２実施例による半導体ロムはｉ番目アレイブロックＢＬＯＣＫｉの偶数番目サブビットラインＳＢ２ｍと隣接したｉ＋１番目アレイブロックＢＬＯＣＫｉ＋１のサブビットラインが互いに電気的に接続され、ｉ番目アレイブロックＢＬＯＣＫｉの奇数番目サブビットラインＳＢ２ｍ−１と隣接したｉー１番目アレイブロックＢＬＯＣＫｉ−１のサブビットラインが互いに電気的に接続され、そして、バンク選択トランジスターＳＢＬＯ１，ＳＢＬＯ２，…，等とＳＢＬＥ１，ＳＢＬＥ２が各々隣接するアレイブロックに共有されるように構成したのである。
【００３５】
この結果、従来では基本的に四つのバンク選択トランジスターが必要であったところを、隣接したアレイブロックに共有されるようにバンク選択トランジスターを配列することにより二つに減少させることができると共に、従来と同一なバンク選択機能を遂行することができた。そして、図６に図示されたように、隣接したアレイブロックにより共有されるバンク選択トランジスターに関連する偶数番目及び奇数番目メーンビットラインＭＢＬ２ｍ及びＭＢＬ２ｍ−１の接合部分を図２よりも著しく減少させることが可能となった。すなわち、サブビットラインとメーンビットラインの接合部のキャパシタンスが減少したのである。従って、高速データ読出及び高集積可能な半導体ロム装置を具現することができた。
【００３６】
【発明の効果】
前記したように、バンク選択トランジスターの幅を大きく形成することができるし、メーンビットラインに対した接合キャパシタンスを減少させることにより、オンセル読出する時、高速データ読出動作を遂行することができる。さらに、従来の場合には、基本的に四つのバンク選択トランジスターが要求されていたところを本発明の場合には２つあるいは３つに減少させることで、高集積半導体ロム装置を具現することができる。
【図面の簡単な説明】
【図１】従来技術による半導体ロム装置の一部分を示す回路図。
【図２】拡散ビットラインを持つ図１のレイアウト。
【図３】本発明の第１実施例による半導体ロム装置を示す回路図。
【図４】共有されたサブビットライン及び選択トランジスターを持つ図３のレイアウト。
【図５】本発明の第２実施例による半導体ロム装置を示す回路図。
【図６】共有されたサブビットライン及び選択トランジスターを持つ図５のレイアウト。
【符号の説明】
１１０…イオン注入領域
Claims (3)
- 第１ビットラインと、
各々が複数の第２ビットラインと、
この第２ビットラインのうちの二つの隣接したビットラインの間に並列に接続されるメモリセルを持つ少なくとも二つのアレイブロックと、
前記二つのアレイブロックのうちの一方のアレイブロックに構成され、前記第２ビットラインのうちの偶数番目の一段とそれの間に提供される第１ビットラインのうちの偶数番目の一段に接続されるとともに、Ｎ＋不純物領域上に形成される複数の第１選択スイッチと、
前記アレイブロックのうちの一対の隣接した二つのアレイブロックの奇数番目第２ビットラインが互いに電気的に接続され、前記第２ビットラインのうちの奇数番目第２ビットラインの間に提供され、奇数番目第１ビットラインとこれらの奇数番目第１ビットラインに隣接した二つの奇数番目第２ビットラインの間に各々接続されるとともに、一対の隣接したアレイブロックに共有されるように構成される複数の第２選択スイッチとを含む半導体ロム装置。 - 前記メモリセル及び前記スイッチは、モス（ＭＯＳ）トランジスターである請求項１に記載の半導体ロム装置。
- 前記第１ビットラインは、拡散層で形成され、前記第２ビットラインは、メタルラインである請求項１に記載の半導体ロム装置。
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