CN1205523A

CN1205523A - 只读存储器

Info

Publication number: CN1205523A
Application number: CN98101966A
Authority: CN
Inventors: 崔秉淳
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-05-24
Filing date: 1998-05-22
Publication date: 1999-01-20
Anticipated expiration: 2018-05-22
Also published as: US6226214B1; DE69829092D1; JP3887101B2; EP0880144A3; KR100252475B1; EP0880144B1; DE69829092T2; KR19980084661A; CN1117380C; TW374171B; JPH10334684A; EP0880144A2

Abstract

公开了一种只读存储器,其具有一组分别与主位线和辅位线相连的存储器块,一组用于存储信息的存储器单元,以及用于通过该主位线读取存储在存储器单元中的信息的读取放大器。该存储器还具有一个放置在这些块之间并具有一组连接主位线和辅位线的块选择晶体管的块选择部分。辅位线延伸到至少一个相邻的块并通过块选择部分另外连接到主位线。

Description

只读存储器

本发明涉及只读存储器(ROM)，更具体地说是涉及NOR型ROM(异或型ROM)。

异或型ROM作为一种ROM(或掩模ROM)已被广泛地使用，其存储器单元的源和漏是由N型导电扩散区形成的且字线垂直于扩散区排列。在Hotta等人的美国专利No．5，268，861，及T．Iwase的美国专利No．5，349，563中已提出了一种在N型扩散层中具有一个存储器单元阵列的电路图。

图1所示为一个ROM中存储器单元阵列的Hottas电路结构，图2所示为相同单元阵列的平面图。图1中，位线是由主位线MBL1～MBL4和辅位线SB1～SB8构成的。奇数编号的主位线中的一条通过奇数编号的存储单元选择晶体管BSO1～BSO4中的两个分别连接到两个奇数编号的辅位线上，其中BSO1和BSO3的栅耦连到存储单元选择线BO1上而BSO2和BSO4的栅耦连到BO2上，偶数编号的主位线中的一条通过偶数编号的存储单元选择晶体管BSE1～BSE4中的两个分别连接到两条偶数编号的辅位线上，其中BSE1和BSE3的栅耦连到存储单元选择线BE1上而BSE2和BSE4的栅耦连到BE2上。奇数编号的主位线MBL1和MBL3耦连到读取放大器SA1和SA2上，偶数编号的主位线MBL2和MBL4分别通过晶体管Q2和Q3接地，Q2与Q3的栅连接到控制信号VS。横穿位线的字线WL1～WLn被耦连到按行方向排列的存储器单元的控制栅上，而每条辅位线被耦连到相邻的存储器单元上。

在读取操作中，假设M41是导通单元(on-cell)并被选中，BO1和BE2被置为高电位而BO2和BE1保持低电位。WL1变为高电平而VS如此之高以致于使Q2导通。因此，从MBL到地之间通过BSO3，SB5，M41，SB4，BSE2，MBL2及Q2形成了读取电流的通路。

参照图2，众所周知，读取电流通路包括由扩散层，一个栅氧化物层和字线所垂直地形成并经过上述位置的两个区3和4。读取电流通路所涉及的这种杂散电容的构造引起了读取电压的电平被其减小，导致读取操作的效率的降低。另一方面，辅位线由N导电类型扩散层形成，其被用于存储单元选择晶体管的有源区并决定了如图2所示的存储单元选择晶体管的沟宽W。对存储单元选择晶体管沟宽的限制使得导通电阻(当读取电流流过一个单元时的电阻)增加从而减小了导通单元的读取电流量。

另外，主位线通过接触孔2连接到存储单元选择晶体管的有源区的扩散层的区1处。根据这种结构，主位线和区2之间的结点电容及在位线上的存储单元选择晶体管栅电容严重地影响了数据存取的速度。

因此，本发明的一个主要目的是提供一种能够提高数据读取速度的ROM。

本发明的另一个目的是提供一种能够减小读取操作期间的电阻和电容的ROM。

典型地，为了实现上述目的，本发明的一个具有一组分别与主位线和辅位线相连的存储器块、一组用于存储信息的存储器单元、以及用于通过主位线读取存储在存储器单元中信息的读取放大器的存储器，包括一个置于块之间并具有一组将主位线连接到辅位线上的块选择晶体管的块选择部分。辅位线至少延伸到一个相邻的块并另外通过块选择部分连接到主位线上，并且每个块选择部分为相邻的块所共用。

本发明通过提供一种具有一组主位线和辅位线的只读存储器而涵盖了实施例的各个方面，其包括：一个其中确定了多个块的基片，每个块分别具有一组用于存储信息的存储器单元；一组形成在基片中由辅位线使用并排成一行的扩散层，属于多个块中一个块的扩散层延伸到相邻的块；一组排成一列并以一个相交图案形成在扩散层之上的导电层的块选择线，选择线连接到形成在一个由相邻块所共享的选择部分中的块选择晶体管上；以及一组形成在块选择线之上为主位线所使用并通过块选择晶体管选择性地连接到辅位线的导电层，或一种具有一组主位线和辅位线的只读存储器，其包括：一个其中确定了一组块的基片，每个块分别具有一组存储信息的存储器单元；一组形成在基片中以由辅位线使用并排成一行的扩散层，属于某一个块的扩散层延伸到相邻的一个块；一组排成一列并以一个相交图案形成在扩散层之上的导电层的第一块选择线，第一块选择线连接到形成在一个第一选择部分中的第一块选择晶体管上，第一块选择晶体管被形成于一个扩散区中并由场氧化物区所确定；一组排成一列并以一个相交图案形成在扩散层之上的导电层的第二块选择线，第二块选择线连接到一个形成在一个为相邻块所共享的第二选择部分中的第二块选择晶体管上；以及一组形成在块选择线之上为主位线所使用并通过块选择晶体管选择性地连接到辅位线的导电层，其中一个扩散层通过一个编程区与另一个扩散层断开电连接。当为了从这些块之一的一个选中的存储器单元中读取信息而进行读取操作时，第一块选择晶体管与扩散区中的一个耗尽型晶体管连接到一起。

为了更好地理解本发明，并显示其实施例是如何实施的，将以示例的方式给出附图以作参考，其中：

图1所示为在异或型ROM中的单元序列一个常规电路构造。

图2所示为对应于图1中电路的布局的细节。

图3所示为在根据本发明的优选实施例的ROM中提出的一个单元序列的电路图。

图4所示为对应于图3中电路的布局细节的平面图。

图5所示为根据本发明的另一个优选实施例的ROM中单元序列的电路图。

图6所示为对应于图5中电路的布局细节的平面图。

在这些图中，相似的字符表示相似或相对应的部件。

下面，将参照附图对本发明的可应用实施例进行说明。

图3和图4所示为本发明的第一实施例。参照图3，顺序相连的块BLOCKg，BLOCKh，BLOCKi和BLOCKj排列其中。在这些块上面，主位线MBL1～MBL4与辅位线SB1～SB8平行地排列。主位线的两条分级位线和辅位线通过块选择晶体管SBT*(*表示其下标)及地选择晶体管SGT*彼此相连。在这些块中，奇数编号的主位线MBL1和MBL3(称之为虚拟位线)中的一条通过两个奇数编号的块选择晶体管SBT*连接到相邻的两条奇数编号的辅位线SB1和SB3上，而偶数编号的主位线MBL2和MBL4(称之为虚拟地线)中的一条通过两个偶数编号的地选择晶体管SGT*连接到相邻的两条偶数编号的辅位线上。奇数编号的主位线MBL1和MBL3被分别连接到读取放大器SA1和SA3上，而偶数编号的主位线MBL2和MBL4被分别通过其栅耦连到控制信号VS的晶体管Q102和Q104接地。在每个块中，横穿位线的每条字线WL1～WLn耦连到排成一行的存储器单元的控制栅上，而每条辅位线被耦连到相邻的存储器单元上。

应被注意的是辅位线被相邻的块所共享，例如，BLOCKi的一半(即偶数编号的)辅位线被相邻的块BLOCKj所共享，而BLOCKh的一半(即偶数编号的)辅位线被相邻的块BLOCKg所共享。用于将每个块连接到虚拟地线(即，MBL2和MBL4)的部分即SSGgh和SSGij以两个块的距离被放置在相邻的块之间以相互共享地选择场：SSGgh在BLOCKg与BLOCKh之间；SSGij在BLOCKi与BLOCKj之间。然而，每个块使其自己的选择部分对应于块选择线SBLi1，SBLi2，SBLh1及SBLh2将虚拟位线连接到其自身。

在SSGgh中，块选择线SGLg被耦连到分别连接到虚拟地线MBL2和MBL4上的选择晶体管SGT1gh和SGT3gh的栅上，块选择线SGLh被耦连到分别连接到MBL2和MBL4上的选择晶体管SGT2gh和SGT4gh的栅上。在SSGij中，块选择线SGLi被耦连到分别连接到虚拟地线MBL2和MBL4上的选择晶体管SGT2ij和SGT4ij的栅上，块选择线SGLj被耦连到分别连接到MBL2和MBL4上的选择晶体管SGT1ij和SGT3ij的栅上。关于这些块所专用的块选择部分，在块BLOCKi中，块选择信号SBLi1被耦连到分别连接到虚拟位线MBL1和MBL3上的选择晶体管SBT1i和SBT3i的栅上，块选择信号SBLi2被耦连到同样被分别连接到虚拟位线MBL1和MBL3上的选择晶体管SBT2i和SBT4i的栅上，而在块BLOCKh中，块选择信号SBLh1被耦连到被分别连接到虚拟位线MBL1和MBL3上的选择晶体管SBT1h和SBT3h的栅上，块选择信号SBLh2被耦连到同样被分别连接到MBL1和MBL3上的选择晶体管SBT2h和SBT4h上。可以理解在选择电路区中的这种排列可以被相邻的其它块所重复。

在一个读取操作中，当存储器单元M41被选中作为一个导通单元时，由于SBLi1和SGLi变为高电平而SBLi2和SGLj变为低电平，从而从虚拟位线MBL3到地经过选择晶体管SBT3i，辅位线SB5，被选中的存储器单元M41，辅位线SB4，选中晶体管SGT2ij，虚拟地线MBL2及晶体管Q102形成了一条读取电流通路。

参照图4，块选择晶体管被构造在N+扩散层11上，其分别与具有在其它存储单元选择线经过的沟位置上形成的扩散区15的耗尽型晶体管相连。接触孔14和16被提供用来分别连接MBL1与SBT1i及SBT2i，以及将MBL2与SBT3i和SBT4i连接，场氧化物区13将两对块选择晶体管的有源区相互隔离开。从而SBT1i及SBT2i，以及SBT3i及SBT4i分别共享与MBL1和MBL3分别接触的漏有源区。奇数编号的辅位线(或除被两个相邻块所共享的其它辅位线以外的辅位线)的扩散层被连接到N+扩散层11上。分别具有一个高于电源供给电压的电压阈值的编程沟区17被放置在虚拟地线(或偶数编号的主位线)之下的扩散层及排列在与地选择晶体管相连的扩散层相对一侧的辅位线的扩散层之间，使得区17将一个选中的辅位线绝缘而不与一条在不同于放在被选中的辅位线之上的那一条(例如SGLi)的地选择线(例如SGLj)在一个相交图案中所经过的相邻辅位线电连接。区17能够在摹制主位线图案之后通过一次注入处理形成。接触孔18和20被提供用来将虚拟地与地选择晶体管的有源区相连。

如图4所示，每个块选择晶体管具有宽于图1和2所示存储单元晶体管沟宽的沟宽W*，并且不受辅位线的扩散层的宽度的限制。沟宽W*大约可以达到辅位线的扩散层的宽度的三倍。地选择晶体管和辅位线的交错及共用方式的排列使得读取电流通路变得更简单和使阻抗低，因为，例如，存储器单元M41的上述电流通路包括三个晶体管区，即SBT3i，与SBT3i串联并具有一个SBLi2的控制栅的耗尽型晶体管的沟区，以及SGT2ij(见图1及2中的等同的读取电流通路的四个晶体管区)。另外，对相邻块之间的辅位线的扩散层的一半的共用使得在存储器装置的单元阵列区中提供了空闲区域。

现在，参照图5和6，其所示为本发明的另一个有用的实施例以及其将在下文中被说明的特点。值得注意的是图5所公开的排列图案是用于共用所有的选择晶体管以及辅位线。

参照图5，顺序相邻的块BLKh，BLKi，BLKj排列其中。主位线MBL1～MBL4与辅位线SB1～SB8平行地排列。主位线的两条分级的位线和辅位线通过块选择晶体管STE*(用于互连偶数编号的主位线及辅位线)及STO*(用于互连奇数编号的主位线及辅位线)彼此相连，*表示其下标。与前一个实施例相同，奇数编号的和偶数编号的主位线MBL1和MBL3，以及MBL2和MBL4分别称为虚拟位线及地线。在每个块中，奇数编号的主位线MBL1和MBL3(或虚拟位线)之一通过奇数编号的块选择晶体管STO*中的两个连接到相邻的两条奇数编号的辅位线SB1和SB3上，而偶数编号的主位线MBL2和MBL4(或虚拟地线)之一通过偶数编号的地选择晶体管STE*中的两个连接到相邻的两条偶数编号的辅位线上。MBL1和MBL3被分别连接到读取放大器SA1和SA3上，而MBL2和MBL4分别通过其栅与控制信号VS耦连的晶体管Q102和Q104接地。在每个块中，与位线相交的每条字线WL1～WLn被耦连到排成一行的存储器单元的控制栅上，而每条辅位线被耦连到相邻的存储器单元上。

所提出与图3设计的不同之处其一在于块中的一半的辅位线被其相邻的块完全地共享，例如，BLKi的一半(例如奇数编号的)辅位线被相邻的块BLKh所共享而BLKi的一半(例如偶数编号的)辅位线被相邻的块BLKj所共享。用于将每个块连接到虚拟位线及虚拟地线SSBgh和SSBhi，SSBij及SSBjk的部分被插在每两个相邻的块之间以相互共用选择场：SSBgh在BLKg与BLKh之间；SSBhi在BLKh与BLKi之间；SSGij在BLKi与BLKj之间。

在SSBgh中，块选择线BLEg被耦连到分别连接到MBL2和MBL4上的选择晶体管STE2gh和STE4gh的栅上，块选择线BLEh被耦连到分别连接到MBL2和MBL4上的选择晶体管STE1gh和STE3gh的栅上。在SSBhi中，块选择线BLOh被耦连到分别连接到MBL1和MBL3上的选择晶体管STO2hi和STO4hi的栅上，块选择线BLOi被耦连到分别连接到MBL1和MBL3上的选择晶体管STO1hi和STO3hi的栅上。在SSBij中，块选择线BLEi被耦连到分别连接到MBL2和MBL4上的选择晶体管STE2ij和STE4ij的栅上，块选择线BLEj被耦连到分别连接到MBL2和MBL4上的选择晶体管STE1ij和STE3ij的栅上。在SSBjk中，块选择线BLOj被耦连到分别连接到MBL1和MBL3上的选择晶体管STO2jk和STO4jk的栅上，块选择线BLOk被耦连到分别连接到MBL1和MBL3上的选择晶体管STO1jk和STO3jk的栅上。在该电路方案中，选择晶体管BLO*被用于将一条虚拟位线连接到一条辅位线上而选择晶体管BLE*被用于将一条虚拟地线连接到一条辅位线上。当在读取模式中BLKi的存储器单元M41被选中作为一个导通单元时，由于BLOi和BLEi变为高电平而BLOh和BLEj变为低电平，从而从虚拟位线MBL3到地经过选择晶体管STO3hi，辅位线SB5，被选中的存储器单元M41，辅位线SB4，选择晶体管STE2ij，虚拟地线MBL2及晶体管Q102形成了一条读取电流通路。此时，控制信号VS为高电平以使Q102导通。

如图6所示，在图5的布局图案中，用于连接主位线及选择晶体管的有源区的接触孔被放置在每个共用的选择部分的两条选择线之间，如同在前一个实施例的共用的选择部分中一样。分别具有一个高于电源供给电压的电压阈值的编程沟区22被放置在虚拟地线(或偶数编号的主位线)之下的扩散层及排列在与地选择晶体管相连的扩散层对面的辅位线的扩散层之间，使得区22将一个选中的辅位线绝缘而不与一条在一条不同于放在被选中的辅位线之上的那一条(例如BLEj)的地选择线(例如BLEi)在一个相交图案中所经过的相邻辅位线电连接。区22能够在摹制主位线图案之后通过一次注入处理形成。

地选择晶体管和辅位线的交错及共用方式的排列使得读取电流通路变得更简单及阻抗低，因为，例如，存储器单元M41的上述电流通路包括两个块选择晶体管区，即STO3hi和STE2ij(见图1及2中等同的读取电流通路的四个晶体管区)。另外，对相邻块之间的辅位线的一半扩散层的完全共用使得在存储器装置的单元序列中另外提供了空闲区域，并降低了读取操作期间的容抗。

从上述的实施例中，能够集成能力达到高密度，通过减少读取通路上的容抗而提高从一个选中的存储器单元中读取数据的速度，并提供设计一个单元阵列的高效性。

尽管通过结合目前所认为的实用和优选实施例对本发明进行了说明，应该被理解的是本发明并不局限于所公开的实施例，而恰恰相反，本发明涵盖了在其的范围内所包含的多种修正和等效的布局。

Claims

1．一种只读存储器，其具有一组分别与主位线和辅位线相连的存储器块，及一组用于存储信息的存储器单元，和用于通过该主位线读取存储在存储器单元中的信息的读取放大器，其特征在于包括：

一个放置在这些块之间并具有一组连接主位线和辅位线的块选择晶体管的块选择部分；

其中辅位线延伸到至少一个相邻的块并通过块选择部分另外连接到主位线。

2．如权利要求1所要求的只读存储器，其中每个块选择部分为相邻的块所共用。

3．一种具有一组主位线和辅位线的只读存储器包括：

一个其中确定了一组块的基片，每个块具有一组存储着信息的存储器单元；

一组形成在该基片中将被辅位线所使用并排成一行的扩散层，属于其中一个块的扩散层延伸到相邻块。

一组排成一列并以相交的图案形成在扩散层上的导电层的块选择线，选择线被连接到形成在一个为相邻块所共用的选择部分中的块选择晶体管上；及

一组形成在该块选择线上方为主位线所使用并通过块选择晶体管选择性地连接到辅位线的导电层。

4．如权利要求3所要求的只读存储器，其中扩散层中的一个通过编程区与另一个扩散层无电气连接。

5．一种具有一组主位线和辅位线的只读存储器包括：

一组形成在该基片中将被辅位线所使用并排成一行的扩散层，属于其中一个块的扩散层延伸到相邻的块。

一组排成一列并以相交的图案形成在扩散层上的导电层的第一块选择线，第一块选择线连接到形成在一个第一选择部分中的第一块选择晶体管上，第一块选择晶体管被形成在一个扩散区中并由场氧化物区确定；

一组排成一列并以相交的图案形成在扩散层上的导电层的第二块选择线，第二块选择线连接到形成在一个为相邻块所共享的第二选择部分中的第二块选择晶体管上；

6．如权利要求5所要求的只读存储器，其中扩散层中的一个通过一个编程区与另一个扩散层无电气连接。

7．如权利要求5所要求的只读存储器，其中当为了从一个块的一个选中的存储器单元中读取信息而执行一个读取操作时，第一块选择晶体管与一个耗尽型晶体管相连。