JPH04257260A - リードオンリメモリ集積回路 - Google Patents
リードオンリメモリ集積回路Info
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- JPH04257260A JPH04257260A JP3226148A JP22614891A JPH04257260A JP H04257260 A JPH04257260 A JP H04257260A JP 3226148 A JP3226148 A JP 3226148A JP 22614891 A JP22614891 A JP 22614891A JP H04257260 A JPH04257260 A JP H04257260A
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- conductive strips
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- conductive
- bank
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、リードオンリメモリ（
ＲＯＭ）集積回路設計に係り、より詳細には、高密度、
高性能のリードオンリメモリ回路に係る。
ＲＯＭ）集積回路設計に係り、より詳細には、高密度、
高性能のリードオンリメモリ回路に係る。
【０００２】
【従来の技術】基本的なＲＯＭ集積回路設計の解決策は
多数ある。１つのこのような解決策はフラットセル設計
と称する。フラットセル設計では、他の公知設計の解決
策に比して記憶ユニットセル（ＲＯＭセル）当たりの面
積が非常に僅かである。
多数ある。１つのこのような解決策はフラットセル設計
と称する。フラットセル設計では、他の公知設計の解決
策に比して記憶ユニットセル（ＲＯＭセル）当たりの面
積が非常に僅かである。
【０００３】フラットセルＦＥＴでは、従来のＬＯＣＯ
Ｓ（ローカル酸化物シリコン）解決策のＦＥＴ設計とは
異なり、ポリシリコンワードラインの幅がチャンネル長
さではなくてＦＥＴのチャンネル幅を決定する。これに
より、設計者は、ＦＥＴデバイスの物理的な制約ではな
くて単にプロセス制約の観点からＲＯＭコアにポリシリ
コンラインをパッケージすることができる。又、コアＲ
ＯＭセル領域には熱的に成長したフィールド酸化物はな
いので、熱フィールドドーパントの侵食によるチャンネ
ル幅の減少はないし、フィールド酸化物のバーズビーク
（鳥の嘴）によるパッキング密度のロスもない。これに
より、非常に高密度のコアアレイを得ることができる。
Ｓ（ローカル酸化物シリコン）解決策のＦＥＴ設計とは
異なり、ポリシリコンワードラインの幅がチャンネル長
さではなくてＦＥＴのチャンネル幅を決定する。これに
より、設計者は、ＦＥＴデバイスの物理的な制約ではな
くて単にプロセス制約の観点からＲＯＭコアにポリシリ
コンラインをパッケージすることができる。又、コアＲ
ＯＭセル領域には熱的に成長したフィールド酸化物はな
いので、熱フィールドドーパントの侵食によるチャンネ
ル幅の減少はないし、フィールド酸化物のバーズビーク
（鳥の嘴）によるパッキング密度のロスもない。これに
より、非常に高密度のコアアレイを得ることができる。
【０００４】しかしながら、ＲＯＭセルのサイズだけで
はＲＯＭアレイ形成のサイズは決まらない。ＲＯＭセル
及び他の周辺回路をアクセスするのに必要な回路もアレ
イの全サイズに影響する。
はＲＯＭアレイ形成のサイズは決まらない。ＲＯＭセル
及び他の周辺回路をアクセスするのに必要な回路もアレ
イの全サイズに影響する。
【０００５】又、フラットセルＲＯＭにおいては、ビッ
トラインが埋設拡散で完成され、これは比較的高い抵抗
とキャパシタンスを伴う。従って、埋設拡散ラインを迅
速に駆動することは困難である。埋設拡散ビットライン
に伴う速度の問題を解決するために、埋設拡散ラインに
平行に延びてそれに接触するメタルラインが公知技術に
おいてしばしば使用されている。しかしながら、コアＲ
ＯＭセルのピッチは、基本的なトランジスタピッチでは
なくて、メタル及びコンタクトのピッチによって制限さ
れ、パッキングの利点を失うことになる。
トラインが埋設拡散で完成され、これは比較的高い抵抗
とキャパシタンスを伴う。従って、埋設拡散ラインを迅
速に駆動することは困難である。埋設拡散ビットライン
に伴う速度の問題を解決するために、埋設拡散ラインに
平行に延びてそれに接触するメタルラインが公知技術に
おいてしばしば使用されている。しかしながら、コアＲ
ＯＭセルのピッチは、基本的なトランジスタピッチでは
なくて、メタル及びコンタクトのピッチによって制限さ
れ、パッキングの利点を失うことになる。
【０００６】公知のフラットセルＲＯＭ設計は、１９８
８年８月２２─２４日に東京で開催されたＶＬＳＩ回路
のシンポジウム（Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｃｉｒｃｕｉｔ） に関するダイジェストオブテクニ
カルページ（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｇｅｓ） の第８５−８６ページに掲載されたオ
カダ氏等の“バンク選択アーキテクチャを用いた１６Ｍ
ｂＲＯＭ 設計”に見ることができる。このオカダ氏
の論文では、フラットセルＲＯＭアレイがバンク選択ア
ーキテクチャを用いており、この場合、基本的なＲＯＭ
セルは、列に敷設されたＮＯＲ接続のフラットセルＦＥ
Ｔである。ビットラインは各アレイごとに埋設拡散ライ
ンとして実施される。データライン及び仮想グランドに
対応するメタルラインは、ＲＯＭアレイ上に敷設され、
フラットセルＦＥＴバンク選択トランジスタ及びメタル
／拡散コンタクトを通して埋設拡散ビットラインに接続
される。又、１９８９年２月８日に発行されたアシダ氏
等の“半導体メモリデバイス及びこれを製造する方法（
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉ
ｃｅ ａｎｄＰｒｏｃｅｓｓ ｆｏｒ Ｐｒｏｄｕｃｉ
ｎｇ Ｓａｍｅ）”と題するヨーロッパ特許出願第８８
３０６９３１．２を参照されたい。
８年８月２２─２４日に東京で開催されたＶＬＳＩ回路
のシンポジウム（Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｃｉｒｃｕｉｔ） に関するダイジェストオブテクニ
カルページ（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｇｅｓ） の第８５−８６ページに掲載されたオ
カダ氏等の“バンク選択アーキテクチャを用いた１６Ｍ
ｂＲＯＭ 設計”に見ることができる。このオカダ氏
の論文では、フラットセルＲＯＭアレイがバンク選択ア
ーキテクチャを用いており、この場合、基本的なＲＯＭ
セルは、列に敷設されたＮＯＲ接続のフラットセルＦＥ
Ｔである。ビットラインは各アレイごとに埋設拡散ライ
ンとして実施される。データライン及び仮想グランドに
対応するメタルラインは、ＲＯＭアレイ上に敷設され、
フラットセルＦＥＴバンク選択トランジスタ及びメタル
／拡散コンタクトを通して埋設拡散ビットラインに接続
される。又、１９８９年２月８日に発行されたアシダ氏
等の“半導体メモリデバイス及びこれを製造する方法（
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉ
ｃｅ ａｎｄＰｒｏｃｅｓｓ ｆｏｒ Ｐｒｏｄｕｃｉ
ｎｇ Ｓａｍｅ）”と題するヨーロッパ特許出願第８８
３０６９３１．２を参照されたい。
【０００７】オカダ氏等の文献においては、ローカルサ
ブアレイにおけるトランジスタの各カラムがバンクを画
成する。トランジスタの各バンクは、メタルデータライ
ン及びメタル仮想グランドラインを別のバンクと共有す
る。ＲＯＭは、バンク０及びバンク１が仮想グランドラ
インを共有し、一方バンク１及び２がメタルデータライ
ンを共有するように敷設される。オカダ氏等のフラット
セルＲＯＭにおける各埋設拡散領域は、隣接メタルデー
タラインに接続するための第１バンクトランジスタと、
隣接メタル仮想グランドラインに接続するための第２バ
ンク選択トランジスタとを有している。
ブアレイにおけるトランジスタの各カラムがバンクを画
成する。トランジスタの各バンクは、メタルデータライ
ン及びメタル仮想グランドラインを別のバンクと共有す
る。ＲＯＭは、バンク０及びバンク１が仮想グランドラ
インを共有し、一方バンク１及び２がメタルデータライ
ンを共有するように敷設される。オカダ氏等のフラット
セルＲＯＭにおける各埋設拡散領域は、隣接メタルデー
タラインに接続するための第１バンクトランジスタと、
隣接メタル仮想グランドラインに接続するための第２バ
ンク選択トランジスタとを有している。
【０００８】
【発明が解決しようとする課題】オカダ氏の設計では、
ＲＯＭアレイのメタルラインはまっすぐではない。そう
ではなくて、これらは、カラムの第１端にあるメタルが
偶数バンクのバンク選択トランジスタと整列され、そし
てカラムの第２端にあるメタルが奇数バンクのバンク選
択トランジスタと整列されるように敷設される。又、オ
カダ氏の設計は、拡散ビットライン当たり１つの拡散／
メタルコンタクトを必要とする。この曲がったメタルラ
インは、特に、これらの曲がった導体を確実にレイアウ
トすることが困難であるために集積回路の収率に不所望
な影響を及ぼす。
ＲＯＭアレイのメタルラインはまっすぐではない。そう
ではなくて、これらは、カラムの第１端にあるメタルが
偶数バンクのバンク選択トランジスタと整列され、そし
てカラムの第２端にあるメタルが奇数バンクのバンク選
択トランジスタと整列されるように敷設される。又、オ
カダ氏の設計は、拡散ビットライン当たり１つの拡散／
メタルコンタクトを必要とする。この曲がったメタルラ
インは、特に、これらの曲がった導体を確実にレイアウ
トすることが困難であるために集積回路の収率に不所望
な影響を及ぼす。
【０００９】フラットセル設計技術によってもたらされ
る高い実装密度を維持し、しかも高い収率で製造するこ
とのできる高性能ＲＯＭを設計することが所望される。
る高い実装密度を維持し、しかも高い収率で製造するこ
とのできる高性能ＲＯＭを設計することが所望される。
【００１０】
【課題を解決するための手段】本発明は、まっすぐなメ
タルラインをレイアウトできるようにする一方、偶数バ
ンクと奇数バンクとの間でメタルラインを共有し、非常
に高密度で高性能のＲＯＭを実現できるようにする分離
されたブロック選択トランジスタを使用することにより
、公知の問題の多くを解消するフラットセルＲＯＭアレ
イを提供する。
タルラインをレイアウトできるようにする一方、偶数バ
ンクと奇数バンクとの間でメタルラインを共有し、非常
に高密度で高性能のＲＯＭを実現できるようにする分離
されたブロック選択トランジスタを使用することにより
、公知の問題の多くを解消するフラットセルＲＯＭアレ
イを提供する。
【００１１】本発明は、半導体基体より成るメモリ回路
を特徴とする。基体には複数の平行な埋設拡散領域が配
置されて、ローカルビットラインを形成する。基体上に
はゲート酸化物が敷設される。このゲート酸化物の上に
はローカルビットラインに垂直に複数のポリシリコンワ
ードラインが敷設され、埋設拡散領域の各対間でポリシ
リコンワードラインの下にある領域が電界効果トランジ
スタのチャンネルを形成するようにし、これにより、Ｒ
ＯＭセルのカラムが埋設拡散ローカルビットラインの各
対間に存在するようにされる。ポリシリコンワードライ
ンの上には絶縁層が敷設され、複数のメタルデータライ
ン及び仮想グランドライン（グローバルビットライン）
が付着される。これらのメタルラインは、ＲＯＭセルの
偶数及び奇数カラムによって共有され、しかもまっすぐ
に敷設することができる。
を特徴とする。基体には複数の平行な埋設拡散領域が配
置されて、ローカルビットラインを形成する。基体上に
はゲート酸化物が敷設される。このゲート酸化物の上に
はローカルビットラインに垂直に複数のポリシリコンワ
ードラインが敷設され、埋設拡散領域の各対間でポリシ
リコンワードラインの下にある領域が電界効果トランジ
スタのチャンネルを形成するようにし、これにより、Ｒ
ＯＭセルのカラムが埋設拡散ローカルビットラインの各
対間に存在するようにされる。ポリシリコンワードライ
ンの上には絶縁層が敷設され、複数のメタルデータライ
ン及び仮想グランドライン（グローバルビットライン）
が付着される。これらのメタルラインは、ＲＯＭセルの
偶数及び奇数カラムによって共有され、しかもまっすぐ
に敷設することができる。
【００１２】ローカルビットラインからメタルラインへ
のアクセスは、複数のブロック選択トランジスタを介し
て行われ、各トランジスタのドレインはメタルラインの
１つに接続され、ソースはローカルビットラインの隣接
する１つに接続され、そしてゲートはブロック選択ライ
ンのブロック選択信号を受け取るように接続される。こ
れらのブロック選択トランジスタは、ブロック選択トラ
ンジスタを分離して高速スイッチングを行えるようにす
るＬＯＣＵＳ技術又は他の技術を用いて実施される。
のアクセスは、複数のブロック選択トランジスタを介し
て行われ、各トランジスタのドレインはメタルラインの
１つに接続され、ソースはローカルビットラインの隣接
する１つに接続され、そしてゲートはブロック選択ライ
ンのブロック選択信号を受け取るように接続される。こ
れらのブロック選択トランジスタは、ブロック選択トラ
ンジスタを分離して高速スイッチングを行えるようにす
るＬＯＣＵＳ技術又は他の技術を用いて実施される。
【００１３】本発明の１つの特徴によれば、ブロック選
択トランジスタは１つおきのローカルビットラインをメ
タルラインに接続し、交互のローカルビットラインが左
右のローカルビットラインに接続され、固定コードのフ
ラットセルトランジスタがバンク選択トランジスタと称
される。左又は右のバンク選択信号に応答して、交互の
ローカルビットラインを、バンク選択トランジスタ及び
その左又は右のローカルビットラインによって仮想グラ
ンドライン又はメタルデータラインに接続することがで
き、上記のローカルビットラインはブロック選択トラン
ジスタによって所望のメタルラインに接続される。
択トランジスタは１つおきのローカルビットラインをメ
タルラインに接続し、交互のローカルビットラインが左
右のローカルビットラインに接続され、固定コードのフ
ラットセルトランジスタがバンク選択トランジスタと称
される。左又は右のバンク選択信号に応答して、交互の
ローカルビットラインを、バンク選択トランジスタ及び
その左又は右のローカルビットラインによって仮想グラ
ンドライン又はメタルデータラインに接続することがで
き、上記のローカルビットラインはブロック選択トラン
ジスタによって所望のメタルラインに接続される。
【００１４】本発明の別の特徴によれば、分離されたブ
ロック選択信号は、高速度の用途については交互のロー
カルビットラインの各端に接続される。
ロック選択信号は、高速度の用途については交互のロー
カルビットラインの各端に接続される。
【００１５】要約すれば、新たなＲＯＭアレイ設計技術
が提供される。ＲＯＭアレイは、フラットセルトランジ
スタを仮想グランド構成で使用して非常に高い密度を得
る。ＲＯＭアレイをサブアレイに分割する仕方により非
常に高い性能が達成される。ローカル拡散されたビット
ライン構造体は、ＲＯＭセルの各バンクに容易にインタ
ーフェイスして容易に処理を行えるようにすると共に高
い収率を実現する。
が提供される。ＲＯＭアレイは、フラットセルトランジ
スタを仮想グランド構成で使用して非常に高い密度を得
る。ＲＯＭアレイをサブアレイに分割する仕方により非
常に高い性能が達成される。ローカル拡散されたビット
ライン構造体は、ＲＯＭセルの各バンクに容易にインタ
ーフェイスして容易に処理を行えるようにすると共に高
い収率を実現する。
【００１６】フラットセルのサブアレイは、完全にデコ
ードされたブロック選択ラインにより従来の分離された
選択トランジスタを介して選択される。各サブアレイ内
では、フラットセルの２つの固定コード行が左右のバン
クをデコードし、まっすぐな共有メタルビットラインへ
アクセスする。
ードされたブロック選択ラインにより従来の分離された
選択トランジスタを介して選択される。各サブアレイ内
では、フラットセルの２つの固定コード行が左右のバン
クをデコードし、まっすぐな共有メタルビットラインへ
アクセスする。
【００１７】本発明の他の特徴及び効果は、添付図面、
以下の詳細な説明及び特許請求の範囲を参照することに
よって明らかとなろう。
以下の詳細な説明及び特許請求の範囲を参照することに
よって明らかとなろう。
【００１８】
【実施例】図１ないし８を参照し、本発明の好ましい実
施例を詳細に説明する。図１ないし３は、公知技術のフ
ラットセルＲＯＭレイアウト及び基本的な回路を示す。 図４は本発明による１つのＲＯＭサブアレイの回路図で
ある。図５ないし７は本発明によるＲＯＭサブアレイの
レイアウトである。図８は分離されたブロック選択トラ
ンジスタをローカルビットラインの各端にもつ本発明の
ＲＯＭサブアレイの回路図である。
施例を詳細に説明する。図１ないし３は、公知技術のフ
ラットセルＲＯＭレイアウト及び基本的な回路を示す。 図４は本発明による１つのＲＯＭサブアレイの回路図で
ある。図５ないし７は本発明によるＲＯＭサブアレイの
レイアウトである。図８は分離されたブロック選択トラ
ンジスタをローカルビットラインの各端にもつ本発明の
ＲＯＭサブアレイの回路図である。
【００１９】Ｉ．フラットセル設計
フラットセルの製造技術を図１、２の（Ａ）及び（Ｂ）
、３に示す。図１には、４トランジスタのフラットセル
アレイを上から見たレイアウトが概略的に示されている
。水平のバー１０及び１１はポリシリコンワードライン
である。垂直のバー１２、１３及び１４は埋設されたｎ
＋拡散領域である。領域Ｍ１、Ｍ２、Ｍ３及びＭ４は、
データを記憶するＲＯＭセル記憶ユニットを形成する各
フラットセルトランジスタのゲート／チャンネル領域で
ある。各トランジスタに１又は０を記憶するために、マ
スクＲＯＭ技術を用いて低エンハンスメント又は高エン
ハンスメント型チャンネルが敷設される。
、３に示す。図１には、４トランジスタのフラットセル
アレイを上から見たレイアウトが概略的に示されている
。水平のバー１０及び１１はポリシリコンワードライン
である。垂直のバー１２、１３及び１４は埋設されたｎ
＋拡散領域である。領域Ｍ１、Ｍ２、Ｍ３及びＭ４は、
データを記憶するＲＯＭセル記憶ユニットを形成する各
フラットセルトランジスタのゲート／チャンネル領域で
ある。各トランジスタに１又は０を記憶するために、マ
スクＲＯＭ技術を用いて低エンハンスメント又は高エン
ハンスメント型チャンネルが敷設される。
【００２０】図２の（Ａ）及び（Ｂ）は、図１のフラッ
トセルアレイの断面図である。図２の（Ａ）は、ポリシ
リコンワードライン１０内の２Ａ−２Ａ線に沿った断面
図である。埋設拡散ライン１２、１３及び１４がシリコ
ン基体内に付着されていることが明らかである。シリコ
ン基体の上には薄いゲート酸化物１６が付着される。次
いで、ゲート酸化物の上にポリシリコンワードラインが
付着される。
トセルアレイの断面図である。図２の（Ａ）は、ポリシ
リコンワードライン１０内の２Ａ−２Ａ線に沿った断面
図である。埋設拡散ライン１２、１３及び１４がシリコ
ン基体内に付着されていることが明らかである。シリコ
ン基体の上には薄いゲート酸化物１６が付着される。次
いで、ゲート酸化物の上にポリシリコンワードラインが
付着される。
【００２１】図２の（Ｂ）は、図１のアレイの断面図で
、埋設拡散領域１４内の２Ｂ−２Ｂ線に沿った断面図で
ある。これは、埋設拡散領域１４をアレイに沿った連続
するｎ＋ドープの導電性ビットラインとして示している
。ゲート酸化物１６は埋設拡散領域の上に敷設され、そ
してゲート酸化物の上にポリシリコンのワードライン１
０、１１が付着される。
、埋設拡散領域１４内の２Ｂ−２Ｂ線に沿った断面図で
ある。これは、埋設拡散領域１４をアレイに沿った連続
するｎ＋ドープの導電性ビットラインとして示している
。ゲート酸化物１６は埋設拡散領域の上に敷設され、そ
してゲート酸化物の上にポリシリコンのワードライン１
０、１１が付着される。
【００２２】図３は、フラットセル構造を示す回路図で
、ライン１０及び１１は図１のポリシリコンワードライ
ン１０及び１１に対応する。ライン１２、１３及び１４
は、図１の埋設拡散ビットライン１２、１３及び１４に
対応する。トランジスタＭ１、Ｍ２、Ｍ３及びＭ４は、
ＲＯＭコードインプラントによって１又は０のいずれか
を記憶するようにマスクプログラミング技術を用いてド
ープされたゲート領域で画成される。
、ライン１０及び１１は図１のポリシリコンワードライ
ン１０及び１１に対応する。ライン１２、１３及び１４
は、図１の埋設拡散ビットライン１２、１３及び１４に
対応する。トランジスタＭ１、Ｍ２、Ｍ３及びＭ４は、
ＲＯＭコードインプラントによって１又は０のいずれか
を記憶するようにマスクプログラミング技術を用いてド
ープされたゲート領域で画成される。
【００２３】ＩＩ．ＲＯＭサブアレイ回路図４は、本発
明の１実施例によるＲＯＭサブアレイの回路図である。 Ｎで示されたサブアレイは、ＬＯＣＵＳ ＦＥＴ技術
を用いて実施された複数のブロック選択トランジスタＭ
１−Ｍ５を備えていて、これらは集積回路内の他のコン
ポーネントから良好に分離されており、従って、容量性
負荷が低く、スイッチング速度が高い。各ブロック選択
トランジスタは、そのドレインにおいてメタル／拡散コ
ンタクト１００−１ないし１００−５に接続され、その
ゲートはブロック選択ワードラインＢＷＬＮ に接続さ
れ、そしてそのソースは、埋設拡散ビットライン１０１
−１、１０１−３、１０１−５、１０１−７及び１０１
−９に接続される。コンタクト１００−１ないし１００
−５は、ブロック選択トランジスタＭ１−Ｍ５のドレイ
ンをメタル仮想グランドラインＶＧＮ 又はメタルデー
タラインＢＬＮ に接続し、奇数のブロック選択トラン
ジスタＭ１、Ｍ３、Ｍ５．．．がＶＧＮ メタルライン
に接続されると共に、偶数のブロック選択トランジスタ
Ｍ２、Ｍ４．．．がＢＬＮ メタルラインに接続される
ようにする。
明の１実施例によるＲＯＭサブアレイの回路図である。 Ｎで示されたサブアレイは、ＬＯＣＵＳ ＦＥＴ技術
を用いて実施された複数のブロック選択トランジスタＭ
１−Ｍ５を備えていて、これらは集積回路内の他のコン
ポーネントから良好に分離されており、従って、容量性
負荷が低く、スイッチング速度が高い。各ブロック選択
トランジスタは、そのドレインにおいてメタル／拡散コ
ンタクト１００−１ないし１００−５に接続され、その
ゲートはブロック選択ワードラインＢＷＬＮ に接続さ
れ、そしてそのソースは、埋設拡散ビットライン１０１
−１、１０１−３、１０１−５、１０１−７及び１０１
−９に接続される。コンタクト１００−１ないし１００
−５は、ブロック選択トランジスタＭ１−Ｍ５のドレイ
ンをメタル仮想グランドラインＶＧＮ 又はメタルデー
タラインＢＬＮ に接続し、奇数のブロック選択トラン
ジスタＭ１、Ｍ３、Ｍ５．．．がＶＧＮ メタルライン
に接続されると共に、偶数のブロック選択トランジスタ
Ｍ２、Ｍ４．．．がＢＬＮ メタルラインに接続される
ようにする。
【００２４】ＲＯＭセルアレイは、更に、埋設拡散ビッ
トライン１０１−０、１０１−２、１０１−４、１０１
−６及び１０１−８を備えており、これらはブロック選
択トランジスタに直結されない。ポリシリコンワードラ
インＳＷＬＮ１ないしＳＷＬＮＭは、埋設拡散領域１０
１−０ないし１０１−９に垂直に敷設される。このよう
にして、ＲＯＭアレイは、埋設拡散領域の各々がＲＯＭ
セルの第１カラムのソースとして及びＲＯＭセルの第２
カラムのドレインとして働くように画成される。
トライン１０１−０、１０１−２、１０１−４、１０１
−６及び１０１−８を備えており、これらはブロック選
択トランジスタに直結されない。ポリシリコンワードラ
インＳＷＬＮ１ないしＳＷＬＮＭは、埋設拡散領域１０
１−０ないし１０１−９に垂直に敷設される。このよう
にして、ＲＯＭアレイは、埋設拡散領域の各々がＲＯＭ
セルの第１カラムのソースとして及びＲＯＭセルの第２
カラムのドレインとして働くように画成される。
【００２５】埋設拡散領域１０１−１、１０１−３、１
０１−５、１０１−７及び１０１−９は、ブロック選択
トランジスタＭ１−Ｍ５を経て各メタルラインに接続さ
れるが、それらの左側では埋設拡散領域に接続され、そ
してそれらの右側ではコンタクト１００−１ないし１０
０−５に対向する埋設拡散領域の端に配置されたバンク
左及びバンク右固定ＲＯＭインプラントフラットセルを
通して接続される。これらの固定バンク左及びバンク右
選択トランジスタは、バンクに沿ったどこかに配置する
ことができる。
０１−５、１０１−７及び１０１−９は、ブロック選択
トランジスタＭ１−Ｍ５を経て各メタルラインに接続さ
れるが、それらの左側では埋設拡散領域に接続され、そ
してそれらの右側ではコンタクト１００−１ないし１０
０−５に対向する埋設拡散領域の端に配置されたバンク
左及びバンク右固定ＲＯＭインプラントフラットセルを
通して接続される。これらの固定バンク左及びバンク右
選択トランジスタは、バンクに沿ったどこかに配置する
ことができる。
【００２６】バンク左選択トランジスタは図４にＬ１な
いしＬ１０と表示されている。この固定コードにおいて
、トランジスタＬ１、Ｌ３、Ｌ５、Ｌ７、Ｌ９は全てＲ
ＯＭコードインプラントで形成され、そのスレッシュホ
ールド電圧を例えば６Ｖの電圧よりも大きなものにし、
従って、実際には、トランジスタＬ１、Ｌ３、Ｌ５、Ｌ
７、Ｌ９は常にオフと考えられる。トランジスタＬ２、
Ｌ４、Ｌ６、Ｌ８及びＬ１０はスレッシュホールド電圧
が低く、ＳＢＬＮ 信号に応答してオン及びオフに切り
換えられる。
いしＬ１０と表示されている。この固定コードにおいて
、トランジスタＬ１、Ｌ３、Ｌ５、Ｌ７、Ｌ９は全てＲ
ＯＭコードインプラントで形成され、そのスレッシュホ
ールド電圧を例えば６Ｖの電圧よりも大きなものにし、
従って、実際には、トランジスタＬ１、Ｌ３、Ｌ５、Ｌ
７、Ｌ９は常にオフと考えられる。トランジスタＬ２、
Ｌ４、Ｌ６、Ｌ８及びＬ１０はスレッシュホールド電圧
が低く、ＳＢＬＮ 信号に応答してオン及びオフに切り
換えられる。
【００２７】同様に、バンク右選択トランジスタはＲ１
ないしＲ１０と示されている。トランジスタＲ１、Ｒ３
、Ｒ５、Ｒ７及びＲ９はスレッシュホールド電圧が低い
。それ故、これらはＳＢＲＮ 信号に応答してオン及び
オフに切り換えられる。トランジスタＲ２、Ｒ４、Ｒ６
、Ｒ８及びＲ１０は、ある電圧より高いスレッシュホー
ルド電圧をセットするＲＯＭコードインプラントを有し
、従って、これらは常にオフであると考えられる。
ないしＲ１０と示されている。トランジスタＲ１、Ｒ３
、Ｒ５、Ｒ７及びＲ９はスレッシュホールド電圧が低い
。それ故、これらはＳＢＲＮ 信号に応答してオン及び
オフに切り換えられる。トランジスタＲ２、Ｒ４、Ｒ６
、Ｒ８及びＲ１０は、ある電圧より高いスレッシュホー
ルド電圧をセットするＲＯＭコードインプラントを有し
、従って、これらは常にオフであると考えられる。
【００２８】図４に示すサブアレイは、Ａ−Ｊと示され
たＲＯＭセルのカラムを備えている。拡散領域１０１−
１、１０１−３、１０１−５、１０１−７及び１０１−
９の各々左にあるカラムＡ、Ｃ、Ｅ、Ｇ及びＩは、ＳＢ
ＬＮ 信号が発生されたときに全てサンプリングされる
。 例えば、カラムＣは、埋設拡散領域１０１−２がトラン
ジスタＬ２を経て拡散領域１０１−１に接続されるので
サンプリングされる。拡散領域１０１−１はトランジス
タＭ１を経てメタルラインＶＧＮ に接続される。カラ
ムＣの他の側を形成する拡散領域１０１−３は、トラン
ジスタＭ２及びメタルラインＢＬＮ に直結される。メ
タルラインＶＧＮ 及びＢＬＮ は、図示されていない
感知回路に接続される。
たＲＯＭセルのカラムを備えている。拡散領域１０１−
１、１０１−３、１０１−５、１０１−７及び１０１−
９の各々左にあるカラムＡ、Ｃ、Ｅ、Ｇ及びＩは、ＳＢ
ＬＮ 信号が発生されたときに全てサンプリングされる
。 例えば、カラムＣは、埋設拡散領域１０１−２がトラン
ジスタＬ２を経て拡散領域１０１−１に接続されるので
サンプリングされる。拡散領域１０１−１はトランジス
タＭ１を経てメタルラインＶＧＮ に接続される。カラ
ムＣの他の側を形成する拡散領域１０１−３は、トラン
ジスタＭ２及びメタルラインＢＬＮ に直結される。メ
タルラインＶＧＮ 及びＢＬＮ は、図示されていない
感知回路に接続される。
【００２９】同様に、カラムＢ、Ｄ、Ｆ、Ｈ及びＪは、
ＳＢＲＮ 信号の発生に応答して全てアクセスされる。 例えば、カラムＤは、拡散領域１０１−４がバンク右選
択トランジスタＲ５を経て拡散領域１０１−５に接続さ
れそしてブロック選択トランジスタＭ３を経てメタルラ
インＶＧＮ＋１ に接続されているので、ＳＢＲＮ 信
号が発生されるときにアクセスされる。拡散領域１０１
−３は、ブロック選択トランジスタＭ２を経てメタルラ
インＢＬＮ に直結される。メタルラインＶＧＮ＋１
及びＢＬＮは、図示されていない感知回路に接続される
。
ＳＢＲＮ 信号の発生に応答して全てアクセスされる。 例えば、カラムＤは、拡散領域１０１−４がバンク右選
択トランジスタＲ５を経て拡散領域１０１−５に接続さ
れそしてブロック選択トランジスタＭ３を経てメタルラ
インＶＧＮ＋１ に接続されているので、ＳＢＲＮ 信
号が発生されるときにアクセスされる。拡散領域１０１
−３は、ブロック選択トランジスタＭ２を経てメタルラ
インＢＬＮ に直結される。メタルラインＶＧＮ＋１
及びＢＬＮは、図示されていない感知回路に接続される
。
【００３０】要約すれば、ローカルビットライン１０１
−１、１０１−３、１０１−５、１０１−７及び１０１
−９は、固定セルＬ１−Ｌ１０及びＲ１−Ｒ１０を経て
ローカルビットライン１０１−０、１０１−２、１０１
−４、１０１−６及び１０１−８に接続される。これら
のローカルビットライン１０１−１、１０１−３、１０
１−５、１０１−７及び１０１−９は、ブロック選択ト
ランジスタＭ１−Ｍ５及びメタル／拡散コンタクト１０
０−１ないし１００−５を経てメタルデータラインに接
続される。このアーキテクチャにおいて、１つおきの埋
設拡散領域のみがメタルデータ又は仮想グランドライン
に直結される。従って、２つのコアセルピッチが各メタ
ルラインピッチとして割り当てられる。
−１、１０１−３、１０１−５、１０１−７及び１０１
−９は、固定セルＬ１−Ｌ１０及びＲ１−Ｒ１０を経て
ローカルビットライン１０１−０、１０１−２、１０１
−４、１０１−６及び１０１−８に接続される。これら
のローカルビットライン１０１−１、１０１−３、１０
１−５、１０１−７及び１０１−９は、ブロック選択ト
ランジスタＭ１−Ｍ５及びメタル／拡散コンタクト１０
０−１ないし１００−５を経てメタルデータラインに接
続される。このアーキテクチャにおいて、１つおきの埋
設拡散領域のみがメタルデータ又は仮想グランドライン
に直結される。従って、２つのコアセルピッチが各メタ
ルラインピッチとして割り当てられる。
【００３１】このアーキテクチャは、Ｎ個のローカルビ
ットラインを有するサブアレイに対するインデックス表
示において次のように説明することができる。第１の複
数の分離されたブロック選択トランジスタＭ１、Ｍ２、
Ｍ５があって、その各々のドレインは仮想グランドライ
ンを形成するグローバルビットラインの１つに接続され
、そのソースはローカルビットラインＬＢＬ４ｋ＋１（
ｋは０から（Ｎ−１）／４まで）（１０１−１、１０１
−５、１０１−９）に接続されそしてそのゲートはブロ
ック選択ラインＢＷＬＮ に接続される。
ットラインを有するサブアレイに対するインデックス表
示において次のように説明することができる。第１の複
数の分離されたブロック選択トランジスタＭ１、Ｍ２、
Ｍ５があって、その各々のドレインは仮想グランドライ
ンを形成するグローバルビットラインの１つに接続され
、そのソースはローカルビットラインＬＢＬ４ｋ＋１（
ｋは０から（Ｎ−１）／４まで）（１０１−１、１０１
−５、１０１−９）に接続されそしてそのゲートはブロ
ック選択ラインＢＷＬＮ に接続される。
【００３２】又、第２の複数の分離されたブロック選択
トランジスタＭ２、Ｍ４もあり、その各々のドレインは
メタルビットラインを形成するグローバルビットライン
の１つに接続され、そのソースはローカルビットライン
ＬＢＬ４ｋ＋３（ｋは０から（Ｎ−１）／４まで）（１
０１−３、１０１−７）に各々接続されそしてそのゲー
トはブロック選択ラインＢＷＬＮ に接続される。
トランジスタＭ２、Ｍ４もあり、その各々のドレインは
メタルビットラインを形成するグローバルビットライン
の１つに接続され、そのソースはローカルビットライン
ＬＢＬ４ｋ＋３（ｋは０から（Ｎ−１）／４まで）（１
０１−３、１０１−７）に各々接続されそしてそのゲー
トはブロック選択ラインＢＷＬＮ に接続される。
【００３３】隣接するブロック選択トランジスタ間のフ
ィールド酸化物領域がブロック選択トランジスタを分離
する。
ィールド酸化物領域がブロック選択トランジスタを分離
する。
【００３４】バンク左選択ワードラインＢＬＮ 及びバ
ンク右選択ワードラインＢＲＮ は、複数のローカルビ
ットラインに交差し、バンク左選択及びバンク右選択ワ
ードラインの下で且つローカルビットラインの各対間に
バンク左及びバンク右選択トランジスタを画成する。バ
ンク左及びバンク右選択トランジスタは、バンク左選択
ワードラインに現れる付勢電圧に応答して、ローカルビ
ットラインＬＢＬ２ｊ（ｊは０から（Ｎ−１）／２まで
）（１０１−０、１０１−２、１０１−４．．．）を仮
想グランドラインＬＢＬ４ｋ＋１（ｋは０から（Ｎ−１
）／４まで）に接続すると共に、バンク右選択ワードラ
インに現れる付勢電圧に応答して、ローカルビットライ
ンＬＢＬ２ｊ（ｊは０から（Ｎ−１）／２まで）をデー
タラインＬＢＬ４ｋ＋３（ｋは０から（Ｎ−１）／４ま
で）に接続するように固定コード化される。
ンク右選択ワードラインＢＲＮ は、複数のローカルビ
ットラインに交差し、バンク左選択及びバンク右選択ワ
ードラインの下で且つローカルビットラインの各対間に
バンク左及びバンク右選択トランジスタを画成する。バ
ンク左及びバンク右選択トランジスタは、バンク左選択
ワードラインに現れる付勢電圧に応答して、ローカルビ
ットラインＬＢＬ２ｊ（ｊは０から（Ｎ−１）／２まで
）（１０１−０、１０１−２、１０１−４．．．）を仮
想グランドラインＬＢＬ４ｋ＋１（ｋは０から（Ｎ−１
）／４まで）に接続すると共に、バンク右選択ワードラ
インに現れる付勢電圧に応答して、ローカルビットライ
ンＬＢＬ２ｊ（ｊは０から（Ｎ−１）／２まで）をデー
タラインＬＢＬ４ｋ＋３（ｋは０から（Ｎ−１）／４ま
で）に接続するように固定コード化される。
【００３５】図４に示すように、図４の上部にあるサブ
アレイＮ−１は、サブアレイＮと同じコンタクトポイン
ト１００−１ないし１００−５に接続されたブロック選
択トランジスタＭ６−Ｍ１０を有している。同様に、図
４の下部にあるサブアレイＮ＋１は、固定コード化され
た左及び右のバンク選択トランジスタがアレイＮに対す
る固定コード化された左及び右のバンク選択トランジス
タに隣接するように配置される。このように、２つのサ
ブアレイは同じメタル／拡散コンタクトを共有し、全チ
ップに対して効率的なレイアウトが達成される。図８に
は別の実施例が示されており、これについては以下で説
明する。
アレイＮ−１は、サブアレイＮと同じコンタクトポイン
ト１００−１ないし１００−５に接続されたブロック選
択トランジスタＭ６−Ｍ１０を有している。同様に、図
４の下部にあるサブアレイＮ＋１は、固定コード化され
た左及び右のバンク選択トランジスタがアレイＮに対す
る固定コード化された左及び右のバンク選択トランジス
タに隣接するように配置される。このように、２つのサ
ブアレイは同じメタル／拡散コンタクトを共有し、全チ
ップに対して効率的なレイアウトが達成される。図８に
は別の実施例が示されており、これについては以下で説
明する。
【００３６】ＩＩＩ．ＲＯＭサブアレイレイアウト図５
ないし７は、図４に示す本発明の実施例によるＲＯＭセ
ルアレイのレイアウトを示している。図５は、埋設拡散
領域に畳重されるメタルライン、メタル／拡散コンタク
ト及びポリシリコンワードラインを強調している。 図６はコンタクト及びブロック選択トランジスタを強調
している。図７は、ローカル埋設拡散ビットラインのレ
イアウトと、バンク左及びバンク右選択を確立するため
のＲＯＭコードインプラントの位置とを示している。図
示されたレイアウトは、代表的なものであり、使用され
る特定の製造プロセスに適合するように変更することが
できる。
ないし７は、図４に示す本発明の実施例によるＲＯＭセ
ルアレイのレイアウトを示している。図５は、埋設拡散
領域に畳重されるメタルライン、メタル／拡散コンタク
ト及びポリシリコンワードラインを強調している。 図６はコンタクト及びブロック選択トランジスタを強調
している。図７は、ローカル埋設拡散ビットラインのレ
イアウトと、バンク左及びバンク右選択を確立するため
のＲＯＭコードインプラントの位置とを示している。図
示されたレイアウトは、代表的なものであり、使用され
る特定の製造プロセスに適合するように変更することが
できる。
【００３７】図５に示すように、メタルライン５００、
５０１及び５０２はまっすぐである。３つのメタルライ
ン５００、５０１及び５０２は、６つのローカル埋設拡
散ビットライン５０３−５０８によって共有される。 又、ＲＯＭセルアレイに対するポリシリコンワードライ
ン５０９−１ないし５０９−Ｍ、ブロック選択トランジ
スタに対するポリシリコンワードライン５１０及びバン
ク選択トランジスタに対するポリシリコンワードライン
５１１−Ｒ及び５１１−Ｌが示されている。拡散／メタ
ルコンタクト５１３、５１４及び５１５は図５の上部に
見られる。
５０１及び５０２はまっすぐである。３つのメタルライ
ン５００、５０１及び５０２は、６つのローカル埋設拡
散ビットライン５０３−５０８によって共有される。 又、ＲＯＭセルアレイに対するポリシリコンワードライ
ン５０９−１ないし５０９−Ｍ、ブロック選択トランジ
スタに対するポリシリコンワードライン５１０及びバン
ク選択トランジスタに対するポリシリコンワードライン
５１１−Ｒ及び５１１−Ｌが示されている。拡散／メタ
ルコンタクト５１３、５１４及び５１５は図５の上部に
見られる。
【００３８】図６はブロック選択トランジスタの実施例
を示している。ブロック選択トランジスタに対するポリ
シリコンワードライン５１０、一般にライン５１２の上
にあってブロック選択トランジスタを画成するｎ＋イン
プラント領域、及びこのようなトランジスタのアクティ
ブ領域５１６、５１７及び５１８が示されている。１つ
おきのローカル埋設拡散領域５０４、５０６、５０８が
ブロック選択トランジスタ５１６、５１７、５１８のソ
ース領域に延び込んでいることに注意されたい。
を示している。ブロック選択トランジスタに対するポリ
シリコンワードライン５１０、一般にライン５１２の上
にあってブロック選択トランジスタを画成するｎ＋イン
プラント領域、及びこのようなトランジスタのアクティ
ブ領域５１６、５１７及び５１８が示されている。１つ
おきのローカル埋設拡散領域５０４、５０６、５０８が
ブロック選択トランジスタ５１６、５１７、５１８のソ
ース領域に延び込んでいることに注意されたい。
【００３９】又、ブロック選択トランジスタのチャンネ
ル長さは、ポリシリコンワードライン５１０の巾によっ
て定められ、これはここに示す実施例では１ミクロンで
ある。これらデバイスのチャンネル巾は、トランジスタ
のアクティブ領域間のフィールド酸化物領域５１９、５
２０、５２１によって定められる。これらの酸化物は、
ＭＯＳ ＦＥＴの場合と同じＬＯＣＵＳ（ローカル酸
化シリコン）を用いて成長される。これについては、従
来技術でも触れたヨーロッパ特許出願第８８３０６９３
１．２号に述べられている。
ル長さは、ポリシリコンワードライン５１０の巾によっ
て定められ、これはここに示す実施例では１ミクロンで
ある。これらデバイスのチャンネル巾は、トランジスタ
のアクティブ領域間のフィールド酸化物領域５１９、５
２０、５２１によって定められる。これらの酸化物は、
ＭＯＳ ＦＥＴの場合と同じＬＯＣＵＳ（ローカル酸
化シリコン）を用いて成長される。これについては、従
来技術でも触れたヨーロッパ特許出願第８８３０６９３
１．２号に述べられている。
【００４０】図７は、“常にオフ”の左及び右のバンク
選択トランジスタに使用されるローカル埋設拡散領域５
０３−５０７とＲＯＭコードインプラント５２２−５２
６のレイアウトを示している。
選択トランジスタに使用されるローカル埋設拡散領域５
０３−５０７とＲＯＭコードインプラント５２２−５２
６のレイアウトを示している。
【００４１】ＩＶ．別のＲＯＭサブアレイ回路図８は、
本発明の別の実施例によるＲＯＭサブアレイの回路図で
ある。Ｎで示されたこのサブアレイは、ＬＯＣＯＳ
ＦＥＴ技術を用いて各々実施された複数のブロック選択
トランジスタＭ１−Ｍ５及びＭ１１−１５を備えていて
、これらは集積回路内で他のコンポーネントから良好に
分離され、従って、容量性負荷が小さく、速度が高い。 各ブロック選択トランジスタは、そのドレインにおいて
金属／拡散コンタクト１００−１ないし１００−５と１
００−１１ないし１００−１５とに接続され、そのゲー
トはブロック選択ワードラインＢＷＬＮ に接続され、
そしてそのソースは埋設拡散ビットライン１０１−１、
１０１−３、１０１−５、１０１−７及び１０１−９に
接続される。コンタクト１００−１ないし１００−５は
、ブロック選択トランジスタＭ１−Ｍ５のドレインをメ
タル仮想グランドラインＶＧＮ 又はメタルデータライ
ンＢＬＮ に接続し、奇数のブロック選択トランジスタ
Ｍ１、Ｍ３、Ｍ５．．．がＶＧＮメタルラインに接続さ
れそして偶数のブロック選択トランジスタＭ２、Ｍ４が
ＢＬＮ メタルラインに接続されるようにする。同様に
、ローカルビットラインの反対端では、コンタクト１０
０−１１ないし１００−１５がブロック選択トランジス
タＭ１１ないしＭ１５のドレインをメタル仮想グランド
ラインＶＧＮ 又はメタルデータラインＢＬＮ に接続
し、奇数のバンク選択トランジスタＭ１１、Ｍ１３、Ｍ
１５が奇数のバンク選択トランジスタＭ１、Ｍ３及びＭ
５と同じ仮想グランドラインＶＧＮ に接続されるよう
にする。 同様に、偶数のブロック選択トランジスタＭ１２、Ｍ１
４．．．は、偶数のブロック選択トランジスタＭ２及び
Ｍ４と同様にメタルビットラインＢＬＮ に接続される
。
本発明の別の実施例によるＲＯＭサブアレイの回路図で
ある。Ｎで示されたこのサブアレイは、ＬＯＣＯＳ
ＦＥＴ技術を用いて各々実施された複数のブロック選択
トランジスタＭ１−Ｍ５及びＭ１１−１５を備えていて
、これらは集積回路内で他のコンポーネントから良好に
分離され、従って、容量性負荷が小さく、速度が高い。 各ブロック選択トランジスタは、そのドレインにおいて
金属／拡散コンタクト１００−１ないし１００−５と１
００−１１ないし１００−１５とに接続され、そのゲー
トはブロック選択ワードラインＢＷＬＮ に接続され、
そしてそのソースは埋設拡散ビットライン１０１−１、
１０１−３、１０１−５、１０１−７及び１０１−９に
接続される。コンタクト１００−１ないし１００−５は
、ブロック選択トランジスタＭ１−Ｍ５のドレインをメ
タル仮想グランドラインＶＧＮ 又はメタルデータライ
ンＢＬＮ に接続し、奇数のブロック選択トランジスタ
Ｍ１、Ｍ３、Ｍ５．．．がＶＧＮメタルラインに接続さ
れそして偶数のブロック選択トランジスタＭ２、Ｍ４が
ＢＬＮ メタルラインに接続されるようにする。同様に
、ローカルビットラインの反対端では、コンタクト１０
０−１１ないし１００−１５がブロック選択トランジス
タＭ１１ないしＭ１５のドレインをメタル仮想グランド
ラインＶＧＮ 又はメタルデータラインＢＬＮ に接続
し、奇数のバンク選択トランジスタＭ１１、Ｍ１３、Ｍ
１５が奇数のバンク選択トランジスタＭ１、Ｍ３及びＭ
５と同じ仮想グランドラインＶＧＮ に接続されるよう
にする。 同様に、偶数のブロック選択トランジスタＭ１２、Ｍ１
４．．．は、偶数のブロック選択トランジスタＭ２及び
Ｍ４と同様にメタルビットラインＢＬＮ に接続される
。
【００４２】図４の実施例と図８の実施例との間の主た
る相違は、ローカルビットラインの第２の端にブロック
選択トランジスタＭ１１ないしＭ１５を使用することに
ある。これは、所与のＲＯＭセルからメタルラインまで
の平均経路長さを減少することにより回路の速度を著し
く高める。全てのブロック選択トランジスタＭ１−Ｍ５
及びＭ１１−Ｍ１５のゲートは単一のブロック選択ワー
ドラインＢＷＬＮ に接続されることに注意されたい。 その他の点では、このＲＯＭサブアレイは、図４につい
て述べたＲＯＭサブアレイと同様に動作する。
る相違は、ローカルビットラインの第２の端にブロック
選択トランジスタＭ１１ないしＭ１５を使用することに
ある。これは、所与のＲＯＭセルからメタルラインまで
の平均経路長さを減少することにより回路の速度を著し
く高める。全てのブロック選択トランジスタＭ１−Ｍ５
及びＭ１１−Ｍ１５のゲートは単一のブロック選択ワー
ドラインＢＷＬＮ に接続されることに注意されたい。 その他の点では、このＲＯＭサブアレイは、図４につい
て述べたＲＯＭサブアレイと同様に動作する。
【００４３】図４と図８のサブアレイ間の別の相違点は
、バンク左選択フラットセルトランジスタＬ１−Ｌ１０
が図４に示すようにバンク右選択フラットセルＲ１−Ｒ
１０に隣接するのではなく図８のようにバンクの上部に
配置されることである。これは、これらのバンク左及び
バンク右フラットセルをアレイに沿ってどこにでも配置
できることを示している。
、バンク左選択フラットセルトランジスタＬ１−Ｌ１０
が図４に示すようにバンク右選択フラットセルＲ１−Ｒ
１０に隣接するのではなく図８のようにバンクの上部に
配置されることである。これは、これらのバンク左及び
バンク右フラットセルをアレイに沿ってどこにでも配置
できることを示している。
【００４４】回路内の他のコンポーネントは図４と同じ
参照番号で表示されており、ここでは再び説明しない。
参照番号で表示されており、ここでは再び説明しない。
【００４５】サブアレイＮ−１に対するブロック選択ト
ランジスタＭ６−Ｍ１０は図８の上部に配置されており
、そしてサブアレイＮ＋１に対するブロック選択トラン
ジスタＭ１６−Ｍ２０はアレイの下部に配置されている
ことが明らかであろう。これにより、メタル／拡散コン
タクトが最適に共有される。
ランジスタＭ６−Ｍ１０は図８の上部に配置されており
、そしてサブアレイＮ＋１に対するブロック選択トラン
ジスタＭ１６−Ｍ２０はアレイの下部に配置されている
ことが明らかであろう。これにより、メタル／拡散コン
タクトが最適に共有される。
【００４６】要約すれば、本発明は、ＮＯＲ仮想グラン
ド構成でフラットセル技術を用いて非常に高い密度を得
る新規なＲＯＭアレイ機構を提供する。このＲＯＭアレ
イはサブアレイに分割される。フラットセルのサブアレ
イは、完全にデコードされたブロック選択ラインにより
従来のＬＯＣＯＳブロック選択トランジスタを介して選
択される。各サブアレイ内では、フラットセルの２つの
固定コード化行を用いてセルの左及び右の列がデコード
される。ローカル埋設拡散ビットラインをフラットセル
トランジスタと共に使用することにより、まっすぐなメ
タルライン及びコンパクトなレイアウトで共有メタルラ
インアクセスを達成することができる。
ド構成でフラットセル技術を用いて非常に高い密度を得
る新規なＲＯＭアレイ機構を提供する。このＲＯＭアレ
イはサブアレイに分割される。フラットセルのサブアレ
イは、完全にデコードされたブロック選択ラインにより
従来のＬＯＣＯＳブロック選択トランジスタを介して選
択される。各サブアレイ内では、フラットセルの２つの
固定コード化行を用いてセルの左及び右の列がデコード
される。ローカル埋設拡散ビットラインをフラットセル
トランジスタと共に使用することにより、まっすぐなメ
タルライン及びコンパクトなレイアウトで共有メタルラ
インアクセスを達成することができる。
【００４７】かくて、一般的に高密度で、高性能で且つ
収率の高いＲＯＭ集積回路が提供された。
収率の高いＲＯＭ集積回路が提供された。
【００４８】本発明の好ましい実施例の以上の説明は、
本発明を解説するものに過ぎない。従って、本発明はこ
れらの形態に限定されるものではない。当業者であれば
、種々の変更や修正がなされ得ることが明らかであろう
。上記の実施例は、本発明の原理及びその実際の応用を
最も良く説明するものとして選択されたものであり、当
業者であれば、意図された特定の用途に適合する本発明
の種々の変更や修正が理解できよう。本発明の範囲は特
許請求の範囲のみによって規定されるものとする。
本発明を解説するものに過ぎない。従って、本発明はこ
れらの形態に限定されるものではない。当業者であれば
、種々の変更や修正がなされ得ることが明らかであろう
。上記の実施例は、本発明の原理及びその実際の応用を
最も良く説明するものとして選択されたものであり、当
業者であれば、意図された特定の用途に適合する本発明
の種々の変更や修正が理解できよう。本発明の範囲は特
許請求の範囲のみによって規定されるものとする。
【図１】公知のフラットセルＲＯＭコアのレイアウトを
示す概略図である。
示す概略図である。
【図２】（Ａ）及び（Ｂ）は、図１に示す公知のフラッ
トセルＲＯＭアレイの断面図である。
トセルＲＯＭアレイの断面図である。
【図３】図１に示す公知のフラットセルＲＯＭアレイの
回路図である。
回路図である。
【図４】本発明によるＲＯＭサブアレイの回路図である
。
。
【図５】分離バンク選択トランジスタ及び共有メタルグ
ローバルビットラインをもつフラットセルＲＯＭを実施
する本発明による製造プロセスを示す図である。
ローバルビットラインをもつフラットセルＲＯＭを実施
する本発明による製造プロセスを示す図である。
【図６】分離バンク選択トランジスタ及び共有メタルグ
ローバルビットラインをもつフラットセルＲＯＭを実施
する本発明による製造プロセスを示す図である。
ローバルビットラインをもつフラットセルＲＯＭを実施
する本発明による製造プロセスを示す図である。
【図７】分離バンク選択トランジスタ及び共有メタルグ
ローバルビットラインをもつフラットセルＲＯＭを実施
する本発明による製造プロセスを示す図である。
ローバルビットラインをもつフラットセルＲＯＭを実施
する本発明による製造プロセスを示す図である。
【図８】本発明による別のＲＯＭサブアレイを示す回路
図である。
図である。
１０、１１ 水平バー
１２、１３、１４ 垂直バー
１４ 埋設拡散領域
１６ ゲート酸化物
１００−１ないし１００−５ メタル／拡散コンタク
ト１０１−０ないし１０１−９ 埋設拡散ビットライ
ンＬ１ないしＬ１０ バンク左選択トランジスタＲ１
ないしＲ１０ バンク右選択トランジスタＡないしＪ
カラム ５００、５０１、５０２ メタルライン５０９−１な
いし５０９−Ｍ ポリシリコンワードライン ５１０ ポリシリコンワードライン
ト１０１−０ないし１０１−９ 埋設拡散ビットライ
ンＬ１ないしＬ１０ バンク左選択トランジスタＲ１
ないしＲ１０ バンク右選択トランジスタＡないしＪ
カラム ５００、５０１、５０２ メタルライン５０９−１な
いし５０９−Ｍ ポリシリコンワードライン ５１０ ポリシリコンワードライン
Claims (27)
- 【請求項１】 半導体基体上のメモリ回路において、
上記基体内にある複数の埋設された拡散領域ＬＢＬｋ
であって、基体のある区分にラインを形成するような拡
散領域と、上記基体の上記区分上にある本質的に一定厚
みの絶縁層と、上記絶縁層の上にある第１の複数の導電
性ストリップＷＬｍ であって、これらの導電性ストリ
ップは上記埋設拡散領域に交差するラインを形成し、こ
れにより、埋設拡散領域の各対間にあって且つ導電性ス
トリップの下にある領域が電界効果トランジスタのチャ
ンネルを形成し、埋設拡散領域の各対間に記憶セルのカ
ラムが形成されるようになった第１の複数の導電性スト
リップと、上記第１の複数の導電性ストリップから絶縁
された第２の複数の導電性ストリップＭＬｊ であって
、上記複数の埋設拡散領域に沿ってラインを形成するよ
うな第２の複数の導電性ストリップと、上記電界効果ト
ランジスタのチャンネル内にあって、上記第１の複数の
導電性ストリップの対応する１つの上に現れる信号に応
答して導電性又は非導電性の状態を定めるためのコード
インプラントと、複数のブロック選択トランジスタであ
って、その各々のドレインが上記第２の複数の導電性ス
トリップＭＬｊ の１つに接続され、そのソースが上記
複数の埋設拡散領域ＬＢＬｋ の隣接する１つに接続さ
れそしてそのゲートがブロック選択信号を受け取るよう
に接続されており、更に、ブロック選択トランジスタを
分離する手段を備えているブロック選択トランジスタと
を具備することを特徴とするメモリ回路。 - 【請求項２】 別の埋設拡散領域が各々のブロック選
択トランジスタのソースに接続されており、更に、上記
別の埋設拡散領域ＬＢＬｋ の各々に接続されて、片側
にある埋設拡散領域ＬＢＬｋ−１ 又は他側にある埋設
拡散領域ＬＢＬｋ＋１ を上記別の埋設拡散領域ＬＢＬ
ｋ を経て各ブロック選択トランジスタのソースに選択
的に接続するための手段を更に具備している請求項１に
記載のメモリ回路。 - 【請求項３】 上記の選択的に接続する手段は、上記
第１の複数の導電性ストリップに平行な第１導電性スト
リップであって、上記埋設拡散領域の各対間でこの第１
導電性ストリップの下に設けられた領域が上記別の埋設
拡散領域の片側にあるバンクを選択するためのバンク選
択電界効果トランジスタのチャンネルを形成するように
された第１導電性ストリップと、上記第１の複数の導電
性ストリップに平行な第２導電性ストリップであって、
上記埋設拡散領域の各対間でこの第２導電性ストリップ
の下に設けられた領域が上記別の埋設拡散領域の他側に
あるバンクを選択するためのバンク選択電界効果トラン
ジスタのチャンネルを形成するようにされた第２導電性
ストリップとを備えている請求項２に記載のメモリ回路
。 - 【請求項４】 上記第２の複数の導電性ストリップは
複数の本質的にまっすぐなラインを形成する請求項１に
記載のメモリ回路。 - 【請求項５】 上記第１の複数の導電性ストリップは
ポリシリコンより成る請求項１に記載のメモリ回路。 - 【請求項６】 上記第２の複数の導電性ストリップは
金属より成る請求項１に記載のメモリ回路。 - 【請求項７】 上記ブロック選択トランジスタは分離
された電界効果トランジスタより成る請求項１に記載の
メモリ回路。 - 【請求項８】 半導体基体上に設けられたメモリ回路
において、基体内にある複数の埋設拡散領域であって、
基体のある区分に本質的に平行なラインを形成するよう
な拡散領域と、上記基体の区分上に設けられた本質的に
一定厚みの絶縁層と、上記絶縁層上にある第１の複数の
導電性ストリップであって、これらは上記埋設拡散領域
に交差する本質的に平行なラインを形成し、これにより
、上記埋設拡散領域の各対間で導電性ストリップの下に
設けられた領域が電界効果トランジスタのチャンネルを
形成し、上記埋設拡散領域の各対間に電界効果トランジ
スタのカラムが形成されるようになった第１の複数の導
電性ストリップと、上記第１の複数の導電性ストリップ
から絶縁された第２の複数の導電性ストリップであって
、上記複数の埋設拡散領域に沿って本質的にまっすぐな
ラインを形成するような第２の複数の導電性ストリップ
と、上記電界効果トランジスタのチャンネル内にあって
、上記第１の複数の導電性ストリップの対応する１つに
かかる付勢電圧に応答して導電性又は非導電性の状態を
定めるコードインプラントと、複数のブロック選択トラ
ンジスタであって、その各々のドレインが上記第２の複
数の導電性ストリップの１つに接続され、そのソースが
上記埋設拡散領域の隣接する１つに接続されそしてその
ゲートがブロック選択信号を受け取るように接続されて
いるようなブロック選択トランジスタとを具備すること
を特徴とするメモリ回路。 - 【請求項９】 ブロック選択トランジスタを分離する
ための手段を更に備えた請求項８に記載のメモリ回路。 - 【請求項１０】 上記複数の埋設拡散領域に接続され
ていて、電界効果トランジスタの２つのカラムを選択信
号に応答して第２の複数の導電性ストリップの各々に選
択的に接続する手段を更に備えた請求項８に記載のメモ
リ回路。 - 【請求項１１】 上記選択的に接続する手段は、上記
第１の複数の導電性ストリップの最初の１つに沿ってチ
ャンネルに設けられたコードインプラントを備え、これ
らコードインプラントは、第１の埋設拡散領域を中央の
埋設拡散領域に接続するための交互に導電性及び非導電
性の状態を定め、そして中央の埋設拡散領域を第３の埋
設拡散領域から分離すると共に、この第３の埋設拡散領
域を上記区分内で次の中央の埋設拡散領域へ接続し、と
いうようにしていき、更に、上記第１の複数の導電性ス
トリップの第２の１つに沿ってチャンネルに設けられた
コードインプラントを備え、これらコードインプラント
は、第１の埋設拡散領域を中央の埋設拡散領域から分離
するための交互に非導電性及び導電性の状態を定め、そ
して中央の埋設拡散領域を第３の埋設拡散領域に接続す
ると共に、この第３の埋設拡散領域を上記区分内で次の
中央の埋設拡散領域から分離し、というようにしていき
、そして上記第１の複数の導電性ストリップの他のもの
に沿ったチャンネル内のコードインプラントは記憶され
たデータを定め、そして上記複数のブロック選択トラン
ジスタの各々のソースは上記中央の埋設拡散領域の１つ
に接続される請求項１０に記載のメモリ回路。 - 【請求項１２】 上記第１の複数の導電性ストリップ
はポリシリコンより成る請求項８に記載のメモリ回路。 - 【請求項１３】 上記第２の複数の導電性ストリップ
は金属より成る請求項８に記載のメモリ回路。 - 【請求項１４】 上記ブロック選択トランジスタはＬ
ＯＣＯＳ電界効果トランジスタより成る請求項８に記載
のメモリ回路。 - 【請求項１５】 半導体基体上に設けられるメモリ回
路において、上記基体内の埋設拡散領域で各々構成され
た複数のローカルビットラインＬＢＬｎ （ｎは０から
Ｎ−１まで）と、上記ローカルビットライン上に設けら
れた本質的に一定の厚みの絶縁層と、上記絶縁層の上に
設けられた複数のワードラインＷＬｍ （ｍは１からＭ
まで）であって、これらのワードラインは上記ローカル
ビットラインに交差し、これにより、ローカルビットラ
インの各対間でワードラインの下にある領域が電界効果
トランジスタのチャンネルを形成し、フラットセルＲＯ
Ｍ記憶ユニットのカラムがローカルビットラインの各対
間に形成されるようになったワードラインと、複数のワ
ードラインから絶縁された複数のグローバルなビットラ
インであって、このグローバルなビットラインは本質的
にまっすぐな導電性ストリップより成り、このグローバ
ルなビットラインの第１サブセットはデータラインを形
成しそしてこのグローバルなビットラインの第２サブセ
ットは仮想グランドラインを形成するようなグローバル
なビットラインと、ブロック選択ラインと、第１の複数
のブロック選択トランジスタであって、その各々のドレ
インがデータラインを形成する上記グローバルなビット
ラインの１つに接続され、そのソースは上記ローカルビ
ットラインＬＢＬ４ｋ＋１の各々に接続され（ｋは０か
ら（Ｎ−１）／４まで）そしてそのゲートは上記ブロッ
ク選択ラインに接続されているようなブロック選択トラ
ンジスタと、第２の複数のブロック選択トランジスタで
あって、その各々のドレインが仮想グランドラインを形
成する上記グローバルなビットラインの１つに接続され
、そのソースは上記ローカルビットラインＬＢＬ４ｋ＋
３の各々に接続され（ｋは０から（Ｎ−１）／４まで）
そしてそのゲートは上記ブロック選択ラインに接続され
ているようなブロック選択トランジスタと、隣接するブ
ロック選択トランジスタの間に設けられたフィールド酸
化物領域と、上記複数のローカルビットラインに交差す
るバンク左選択ワードライン及びバンク右選択ワードラ
インであって、ローカルビットラインの各対間でバンク
左選択及びバンク右選択ワードラインの下にバンク左及
びバンク右選択トランジスタを定めるようなワードライ
ンとを具備しており、上記のバンク左及びバンク右選択
トランジスタは、バンク左選択ワードラインにかかる付
勢電圧に応答してローカルビットラインＬＢＬ２ｊ（ｊ
は０から（Ｎ−１）／２まで）をローカルビットライン
ＬＢＬ２ｊ＋／−１を経てデータラインに接続するか、
又はバンク右選択ワードラインにかかる付勢電圧に応答
してローカルビットラインＬＢＬ２ｊ（ｊは０から（Ｎ
−１）／２まで）をローカルビットラインＬＢＬ２ｊ＋
／−１を経て仮想グランドラインに接続するようになっ
ていることを特徴とするメモリ回路。 - 【請求項１６】 上記ワードラインはポリシリコンス
トリップより成る請求項１５に記載のメモリ回路。 - 【請求項１７】 上記グローバルなビットラインは金
属ストリップより成る請求項１５に記載のメモリ回路。 - 【請求項１８】 上記ブロック選択トランジスタは、
ＬＯＣＯＳ電界効果トランジスタより成る請求項１５に
記載のメモリ回路。 - 【請求項１９】 第３の複数のブロック選択トランジ
スタを更に備え、その各々のドレインはデータラインを
形成する上記グローバルなビットラインの１つに接続さ
れ、そのソースは上記ローカルビットラインＬＢＬ４ｋ
＋１の各々に接続され（ｋは０から（Ｎ−１）／４まで
）そしてそのゲートは上記ブロック選択ラインに接続さ
れ、そして第４の複数のブロック選択トランジスタを備
え、その各々のドレインは仮想グランドラインを形成す
る上記グローバルなビットラインの１つに接続され、そ
のソースは上記ローカルビットラインＬＢＬ４ｋ＋３の
各々に接続され（ｋは０から（Ｎ−１）／４まで）そし
てそのゲートは上記ブロック選択ラインに接続されてい
る請求項１５に記載のメモリ回路。 - 【請求項２０】 半導体基体上に設けられたメモリ回
路において、複数のメモリサブアレイと、選択されたサ
ブアレイを指示するブロック選択信号を発生する手段と
を具備し、上記サブアレイの少なくとも１つは、上記基
体内にある複数の埋設された拡散領域ＬＢＬｋ （ｋは
１からＮまで）であって、基体のある区分にローカルビ
ットラインＬＢＬｋ を形成するような拡散領域と、上
記基体の上記区分上にある本質的に一定厚みの絶縁層と
、上記絶縁層の上にある第１の複数の導電性ストリップ
ＷＬｍ であって、これらの導電性ストリップは上記埋
設拡散領域に交差するラインを形成し、これにより、埋
設拡散領域の各対間にあって且つ導電性ストリップの下
にある領域が電界効果トランジスタのチャンネルを形成
し、埋設拡散領域の各対間に記憶セルのカラムが形成さ
れるようになった第１の複数の導電性ストリップと、上
記第１の複数の導電性ストリップから絶縁された第２の
複数の導電性ストリップＭＬｊ であって、上記複数の
埋設拡散領域に沿ってラインを形成するような第２の複
数の導電性ストリップと、上記電界効果トランジスタの
チャンネル内にあって、上記第１の複数の導電性ストリ
ップの対応する１つの上に現れる信号に応答して導電性
又は非導電性の状態を定めるためのコードインプラント
と、第１の複数のブロック選択トランジスタであって、
その各々のドレインが上記第２の複数の導電性ストリッ
プＭＬｊ の１つに接続され、そのソースが上記複数の
埋設拡散領域ＬＢＬ２ｋの隣接する１つに接続され（ｋ
は１からＮ／２まで）そしてそのゲートが１つのサブア
レイを指示するブロック選択信号を受け取るように接続
されている第１の複数のブロック選択トランジスタと、
第２の複数のブロック選択トランジスタであって、その
各々のドレインが上記第２の複数の導電性ストリップＭ
Ｌｊ の１つに接続され、そのソースが上記複数の埋設
拡散領域ＬＢＬ２ｋの隣接する１つに接続され（ｋは１
からＮ／２まで）そしてそのゲートが１つのサブアレイ
を指示するブロック選択信号を受け取るように接続され
ている第２の複数のブロック選択トランジスタとを備え
たことを特徴とするメモリ回路。 - 【請求項２１】 第１及び第２の複数のブロック選択
トランジスタにおいて各ブロック選択トランジスタのソ
ースには別の埋設拡散領域が接続されており、そして更
に、上記別の埋設拡散領域ＬＢＬ２ｋの各々に接続され
て、片側にある埋設拡散領域ＬＢＬ２ｋ−１又は他側に
ある埋設拡散領域ＬＢＬ２ｋ＋１を上記別の埋設拡散領
域ＬＢＬ２ｋを経て各ブロック選択トランジスタのソー
スに選択的に接続するための手段を更に具備している請
求項２０に記載のメモリ回路。 - 【請求項２２】 上記の選択的に接続する手段は、上
記第１の複数の導電性ストリップに平行な第１導電性ス
トリップであって、上記埋設拡散領域の各対間でこの第
１導電性ストリップの下に設けられた領域が上記別の埋
設拡散領域の片側にあるバンクを選択するためのバンク
選択電界効果トランジスタのチャンネルを形成するよう
にされた第１導電性ストリップと、上記第１の複数の導
電性ストリップに平行な第２導電性ストリップであって
、上記埋設拡散領域の各対間でこの第２導電性ストリッ
プの下に設けられた領域が上記別の埋設拡散領域の他側
にあるバンクを選択するためのバンク選択電界効果トラ
ンジスタのチャンネルを形成するようにされた第２導電
性ストリップとを備えている請求項２１に記載のメモリ
回路。 - 【請求項２３】 上記第２の複数の導電性ストリップ
は複数の本質的にまっすぐなラインを形成する請求項２
０に記載のメモリ回路。 - 【請求項２４】 上記第１の複数の導電性ストリップ
はポリシリコンより成る請求項２０に記載のメモリ回路
。 - 【請求項２５】 上記第２の複数の導電性ストリップ
は金属より成る請求項２０に記載のメモリ回路。 - 【請求項２６】 上記第１及び第２の複数のブロック
選択トランジスタは分離された電界効果トランジスタよ
り成る請求項２０に記載のメモリ回路。 - 【請求項２７】 上記第１及び第２の複数のブロック
選択トランジスタにおいてこれらブロック選択トランジ
スタを分離するための手段を更に備えた請求項２０に記
載のメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/577,644 US5117389A (en) | 1990-09-05 | 1990-09-05 | Flat-cell read-only-memory integrated circuit |
| US577644 | 2000-05-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04257260A true JPH04257260A (ja) | 1992-09-11 |
| JP3364235B2 JP3364235B2 (ja) | 2003-01-08 |
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ID=24309572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22614891A Expired - Lifetime JP3364235B2 (ja) | 1990-09-05 | 1991-09-05 | リードオンリメモリ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5117389A (ja) |
| JP (1) | JP3364235B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| JPH09181201A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | マスクｒｏｍ |
Families Citing this family (104)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677867A (en) * | 1991-06-12 | 1997-10-14 | Hazani; Emanuel | Memory with isolatable expandable bit lines |
| JP2624864B2 (ja) * | 1990-02-28 | 1997-06-25 | 株式会社東芝 | 不揮発性半導体メモリ |
| IT1239707B (it) * | 1990-03-15 | 1993-11-15 | St Microelectrics Srl | Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain |
| US5467300A (en) * | 1990-06-14 | 1995-11-14 | Creative Integrated Systems, Inc. | Grounded memory core for Roms, Eproms, and EEpproms having an address decoder, and sense amplifier |
| US5719806A (en) * | 1991-02-18 | 1998-02-17 | Yamane; Masatoshi | Memory cell array |
| JP2863661B2 (ja) * | 1991-12-16 | 1999-03-03 | 株式会社東芝 | 読出専用メモリ |
| EP0575688B1 (en) * | 1992-06-26 | 1998-05-27 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
| JP2845414B2 (ja) * | 1992-09-18 | 1999-01-13 | シャープ株式会社 | 半導体読み出し専用メモリ |
| US5319593A (en) * | 1992-12-21 | 1994-06-07 | National Semiconductor Corp. | Memory array with field oxide islands eliminated and method |
| US5291435A (en) * | 1993-01-07 | 1994-03-01 | Yu Shih Chiang | Read-only memory cell |
| US5986914A (en) * | 1993-03-31 | 1999-11-16 | Stmicroelectronics, Inc. | Active hierarchical bitline memory architecture |
| JPH07147095A (ja) * | 1993-03-31 | 1995-06-06 | Sony Corp | 半導体不揮発性記憶装置およびデコーダ回路 |
| US5493527A (en) * | 1993-08-26 | 1996-02-20 | United Micro Electronics Corporation | High density ROM with select lines |
| US5453392A (en) * | 1993-12-02 | 1995-09-26 | United Microelectronics Corporation | Process for forming flat-cell mask ROMS |
| US5420818A (en) * | 1994-01-03 | 1995-05-30 | Texas Instruments Incorporated | Static read only memory (ROM) |
| US5623443A (en) * | 1994-03-11 | 1997-04-22 | Waferscale Integration, Inc. | Scalable EPROM array with thick and thin non-field oxide gate insulators |
| TW241394B (en) * | 1994-05-26 | 1995-02-21 | Aplus Integrated Circuits Inc | Flat-cell ROM and decoder |
| JP3337578B2 (ja) * | 1994-11-29 | 2002-10-21 | 三菱電機システムエル・エス・アイ・デザイン株式会社 | 半導体装置およびその製造方法 |
| US5597753A (en) * | 1994-12-27 | 1997-01-28 | United Microelectronics Corporation | CVD oxide coding method for ultra-high density mask read-only-memory (ROM) |
| US5691216A (en) * | 1995-05-30 | 1997-11-25 | Macronix International Co., Ltd. | Integrated circuit self-aligning process and apparatus |
| US5621697A (en) * | 1995-06-23 | 1997-04-15 | Macronix International Co., Ltd. | High density integrated circuit with bank select structure |
| US5571739A (en) * | 1995-07-03 | 1996-11-05 | United Microelectronics Corporation | Method for fabricating a read-only-memory (ROM) using a new ROM code mask process |
| US5675529A (en) * | 1995-07-07 | 1997-10-07 | Sun Microsystems, Inc. | Fast access memory array |
| US5663903A (en) * | 1995-07-28 | 1997-09-02 | Utron Technology Inc. | Flat-cell read-only memory |
| US5914906A (en) * | 1995-12-20 | 1999-06-22 | International Business Machines Corporation | Field programmable memory array |
| DE59610239D1 (de) * | 1996-01-08 | 2003-04-24 | Infineon Technologies Ag | Matrix-Speicher (Virtual Ground) |
| DE19609678C2 (de) * | 1996-03-12 | 2003-04-17 | Infineon Technologies Ag | Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| JP2836570B2 (ja) * | 1996-03-28 | 1998-12-14 | 日本電気株式会社 | 半導体記憶装置 |
| US5949704A (en) * | 1996-09-10 | 1999-09-07 | Macronix International Co., Ltd. | Stacked read-only memory |
| WO1998011607A1 (en) * | 1996-09-10 | 1998-03-19 | Macronix International Co., Ltd. | Stacked read-only memory |
| SG64409A1 (en) * | 1996-11-29 | 1999-04-27 | Motorola Inc | A read only memory array and a method of manufacturing the array |
| KR100243003B1 (ko) * | 1997-02-26 | 2000-03-02 | 김영환 | 플랫셀 어레이의 온/오프전류비 개선회로 |
| KR100246325B1 (ko) * | 1997-02-27 | 2000-03-15 | 김영환 | 가상접지플랫셀용센스앰프 |
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6067594A (en) * | 1997-09-26 | 2000-05-23 | Rambus, Inc. | High frequency bus system |
| US5889711A (en) * | 1997-10-27 | 1999-03-30 | Macronix International Co., Ltd. | Memory redundancy for high density memory |
| US5825683A (en) * | 1997-10-29 | 1998-10-20 | Utron Technology Inc. | Folded read-only memory |
| US6430077B1 (en) * | 1997-12-12 | 2002-08-06 | Saifun Semiconductors Ltd. | Method for regulating read voltage level at the drain of a cell in a symmetric array |
| US6633499B1 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Method for reducing voltage drops in symmetric array architectures |
| US6633496B2 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Symmetric architecture for memory cells having widely spread metal bit lines |
| KR100251229B1 (ko) * | 1998-01-19 | 2000-04-15 | 윤종용 | 노아형 마스크 롬의 개선된 구조 및 그 제조방법 |
| US6459119B1 (en) * | 1998-06-09 | 2002-10-01 | Macronix International Co., Ltd. | Contact array structure for buried type transistor |
| EP0977258B9 (en) | 1998-07-29 | 2005-07-27 | Macronix International Co., Ltd. | Process and integrated circuit for a multilevel memory cell |
| US6084794A (en) * | 1999-05-28 | 2000-07-04 | Winbond Electronics Corp. | High speed flat-cell mask ROM structure with select lines |
| US6251732B1 (en) | 1999-08-10 | 2001-06-26 | Macronix International Co., Ltd. | Method and apparatus for forming self-aligned code structures for semi conductor devices |
| US6928001B2 (en) * | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
| US6396741B1 (en) * | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
| US6278649B1 (en) | 2000-06-30 | 2001-08-21 | Macronix International Co., Ltd. | Bank selection structures for a memory array, including a flat cell ROM array |
| US6853557B1 (en) * | 2000-09-20 | 2005-02-08 | Rambus, Inc. | Multi-channel memory architecture |
| US6614692B2 (en) | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
| US6736297B2 (en) * | 2001-03-02 | 2004-05-18 | Timpte Inc. | Belt trap door closure |
| US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US6677805B2 (en) | 2001-04-05 | 2004-01-13 | Saifun Semiconductors Ltd. | Charge pump stage with body effect minimization |
| US6570810B2 (en) | 2001-04-20 | 2003-05-27 | Multi Level Memory Technology | Contactless flash memory with buried diffusion bit/virtual ground lines |
| US7061801B1 (en) | 2001-04-20 | 2006-06-13 | Samsung Electronics Co., Ltd. | Contactless bidirectional nonvolatile memory |
| US8391039B2 (en) * | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| US6636440B2 (en) | 2001-04-25 | 2003-10-21 | Saifun Semiconductors Ltd. | Method for operation of an EEPROM array, including refresh thereof |
| KR100416599B1 (ko) * | 2001-05-31 | 2004-02-05 | 삼성전자주식회사 | 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조 |
| US6577161B2 (en) | 2001-06-01 | 2003-06-10 | Macronix International Co., Ltd. | One cell programmable switch using non-volatile cell with unidirectional and bidirectional states |
| US6545504B2 (en) | 2001-06-01 | 2003-04-08 | Macronix International Co., Ltd. | Four state programmable interconnect device for bus line and I/O pad |
| US6531887B2 (en) | 2001-06-01 | 2003-03-11 | Macronix International Co., Ltd. | One cell programmable switch using non-volatile cell |
| US6480422B1 (en) | 2001-06-14 | 2002-11-12 | Multi Level Memory Technology | Contactless flash memory with shared buried diffusion bit line architecture |
| US6430079B1 (en) * | 2001-08-02 | 2002-08-06 | Megawin Technology Co., Ltd. | Flat memory cell read only memory |
| CN1321460C (zh) * | 2001-10-18 | 2007-06-13 | 旺宏电子股份有限公司 | 具有平坦式区块选择晶体管的非挥发性存储器阵列结构 |
| US6643181B2 (en) | 2001-10-24 | 2003-11-04 | Saifun Semiconductors Ltd. | Method for erasing a memory cell |
| TW563879U (en) * | 2001-11-02 | 2003-11-21 | Holtek Semiconductor Inc | Read only memory unit layout of double read path mask type |
| US6885585B2 (en) * | 2001-12-20 | 2005-04-26 | Saifun Semiconductors Ltd. | NROM NOR array |
| TW519715B (en) * | 2002-01-16 | 2003-02-01 | Macronix Int Co Ltd | Testing device and method of mask ROM |
| US6975536B2 (en) | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
| US6700818B2 (en) | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6577536B1 (en) * | 2002-03-04 | 2003-06-10 | Macronix International Co., Ltd. | Flat-cell nonvolatile semiconductor memory |
| US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6826107B2 (en) * | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
| US6642587B1 (en) * | 2002-08-07 | 2003-11-04 | National Semiconductor Corporation | High density ROM architecture |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| JP2005209914A (ja) * | 2004-01-23 | 2005-08-04 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
| CN100369158C (zh) * | 2004-08-10 | 2008-02-13 | 义隆电子股份有限公司 | 平面单元只读存储器 |
| US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US20060036803A1 (en) * | 2004-08-16 | 2006-02-16 | Mori Edan | Non-volatile memory device controlled by a micro-controller |
| US7301831B2 (en) * | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7535765B2 (en) | 2004-12-09 | 2009-05-19 | Saifun Semiconductors Ltd. | Non-volatile memory device and method for reading cells |
| EP1686592A3 (en) | 2005-01-19 | 2007-04-25 | Saifun Semiconductors Ltd. | Partial erase verify |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7522443B2 (en) * | 2005-07-15 | 2009-04-21 | Solomon Systech Limited | Flat-cell read-only memory structure |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7221138B2 (en) | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
| US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7638835B2 (en) | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
| US20070255889A1 (en) * | 2006-03-22 | 2007-11-01 | Yoav Yogev | Non-volatile memory device and method of operating the device |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7605579B2 (en) | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
| US7590001B2 (en) | 2007-12-18 | 2009-09-15 | Saifun Semiconductors Ltd. | Flash memory with optimized write sector spares |
| US9269405B1 (en) * | 2014-11-04 | 2016-02-23 | Mediatek Inc. | Switchable bit-line pair semiconductor memory |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145701A (en) * | 1974-09-11 | 1979-03-20 | Hitachi, Ltd. | Semiconductor device |
| US4342100A (en) * | 1979-01-08 | 1982-07-27 | Texas Instruments Incorporated | Implant programmable metal gate MOS read only memory |
| US4328563A (en) * | 1979-01-12 | 1982-05-04 | Mostek Corporation | High density read only memory |
| US4482822A (en) * | 1980-01-21 | 1984-11-13 | Sharp Kabushiki Kaisha | Semiconductor chip selection circuit having programmable level control circuitry using enhancement/depletion-mode MOS devices |
| US4404654A (en) * | 1980-01-29 | 1983-09-13 | Sharp Kabushiki Kaisha | Semiconductor device system |
| JPS56157056A (en) * | 1980-05-09 | 1981-12-04 | Fujitsu Ltd | Manufacture of read-only memory |
| JPS57172591A (en) * | 1981-04-17 | 1982-10-23 | Toshiba Corp | Read-only semiconductor storage device |
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| FR2528613B1 (fr) * | 1982-06-09 | 1991-09-20 | Hitachi Ltd | Memoire a semi-conducteurs |
| JPS59151396A (ja) * | 1983-02-15 | 1984-08-29 | Sharp Corp | 半導体読み出し専用メモリ回路 |
| JPS6030170A (ja) * | 1983-07-29 | 1985-02-15 | Hitachi Ltd | 高集積読み出し専用メモリ |
| JPH0682801B2 (ja) * | 1983-12-23 | 1994-10-19 | 株式会社日立製作所 | 半導体記憶装置とそのレイアウト方法 |
| JP2606845B2 (ja) * | 1987-06-19 | 1997-05-07 | 富士通株式会社 | 半導体集積回路 |
| JPH0815186B2 (ja) * | 1987-07-27 | 1996-02-14 | シャープ株式会社 | 半導体装置 |
| US4949309A (en) * | 1988-05-11 | 1990-08-14 | Catalyst Semiconductor, Inc. | EEPROM utilizing single transistor per cell capable of both byte erase and flash erase |
| JP2765583B2 (ja) * | 1988-10-20 | 1998-06-18 | 株式会社リコー | 半導体メモリ装置 |
-
1990
- 1990-09-05 US US07/577,644 patent/US5117389A/en not_active Expired - Lifetime
-
1991
- 1991-09-05 JP JP22614891A patent/JP3364235B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| JPH09181201A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | マスクｒｏｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3364235B2 (ja) | 2003-01-08 |
| US5117389A (en) | 1992-05-26 |
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