JPH0815186B2 - 半導体装置 - Google Patents

半導体装置

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JPH0815186B2
JPH0815186B2 JP62188148A JP18814887A JPH0815186B2 JP H0815186 B2 JPH0815186 B2 JP H0815186B2 JP 62188148 A JP62188148 A JP 62188148A JP 18814887 A JP18814887 A JP 18814887A JP H0815186 B2 JPH0815186 B2 JP H0815186B2
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JP
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gate
semiconductor substrate
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oxide film
type impurity
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勉 芦田
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B20/00Read-only memory [ROM] devices

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Description

【発明の詳細な説明】 <産業上の利用分野> 本発明は半導体装置のうち横型リードオンリーメモリ
(以下ROM)に関する。
<従来の技術> 各種プラグラム情報を書き込んで利用するROMは、一
般にゲート配線と拡散領域がマトリックス状に組み合わ
されたトランジスタ構造にて構成され、書き込み情報に
対応して、メモリ用トランジスタのソース・ドレイン回
路の切断またはソース・ドレイン間のショート等によっ
て、或いは2種の閾値電圧を予め設けることによって、
ドレインとソースの間に流れる電流を検出して記憶情報
の“1"“0"に対応させるものである。
第2図(a)は従来のシリコンゲートROMの上面図で
あり、第2図(b)は第2図(a)のAA′断面図,及び
第2図(c)は第2図(a)のBB′断面図である。半導
体基板1の素子分離領域及び不活性トランジスタのゲー
ト領域LOCOS法による酸化膜2a,2bを形成し、活性なトラ
ンジスタとなるゲート領域にゲート酸化膜3を形成す
る。次いで半導体基板1上にポリシリコンからなるゲー
ト配線4を形成した後前記酸化膜2a,2b及びゲート配線
4をマスクとして半導体基板1にソース領域5a,ドレイ
ン領域5bをなす不純物領域を形成する。次に半導体基板
1上にNSG,BPSG等の層間絶縁膜6を形成し、ドレイン領
域5b上の前記層間絶縁膜6にコンタクトホール7を形成
した後、メタル配線8を形成してメタル配線8とドレイ
ン領域5bとをコンタクトさせる。
上述の如く、不活性なトランジスタのゲート領域には
ゲート酸化膜3より厚い酸化膜2bがLOCOS法等により形
成されているため、このトランジスタが情報読み出し時
に選択されると、ソース領域5aとドレイン領域5b間に電
流は流れない。
<発明が解決しようとする問題点> 上述の如き従来のROMは1.0μmルールでは以下のよう
なピッチが必要である。横方向ピッチは第2図(b)に
示すようにコンタクトホール7スペースa1μm,コンタク
トホール7とドレイン領域5bとのアライメント余裕b0.4
μmが2ケ所,素子分離領域をなすLOCOS法による酸化
膜2aの縁部c0.4μmが2ケ所,及び素子分離領域をなす
LOCOS法による酸化膜2aスペースd1μm,合計3.6μm必要
である。
一方、縦方向ピッチは第2図(c)に示すように活性
なトランジスタではソース領域5aの半分A0.5μm,ゲート
4とソース領域5aとのアライメント余裕0.4μmとLOCOS
法による酸化膜の縁部0.4μmの和B0.8μm,ゲート4幅C
1μm,ゲート4とコンタクトホール7とのアライメント
余裕D0.4μm,及びコンタクトホール7の半分E0.5μm,合
計3.2μmであり、不活性なトランジスタではコンタク
トホール7の半分E0.5μm,ゲート配線4とコンタクトホ
ール7とのアライメント余裕D0.4μm,不活性トランジス
タのゲート領域にLOCOS法で形成された酸化膜2bの縁部F
0.4μmが2ケ所,前記酸化膜2bスペースG1μm,及びソ
ース領域5aの半分A0.5μm,合計3.2μmであり、トラン
ジスタの活性・不活性に関係なく3.2μm必要である。
上記ROMは素子間の分離及びトランジスタの不活性化
をLOCOS法で作成した酸化膜にて達成している。このた
め、酸化膜2aの縁部C及び酸化膜2bの縁部Fといった素
子間の分離或いはトランジスタの不活性化に直接関係の
ないスペースを必要とし、ROMの小型化,高集積化の障
害となるという問題がある。
<問題点を解決するための手段> 本発明は上述する問題点を解決するためになされたも
ので、第1導電型の半導体基板と、前記半導体基板に、
互いにほぼ平行に複数個形成されて、ソース、ドレイン
領域をなす第2導電型不純物領域と、前記半導体基板の
ソース領域とドレイン領域との間に選択的に形成された
第1導電型不純物領域と、前記半導体基板上に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に第2導電型不
純物領域と交差させて複数個形成された第1のゲート電
極と、前記ゲート絶縁膜上の第1のゲート電極間に、第
1のゲート電極と絶縁薄膜を介して複数個形成された第
2のゲート電極と、前記第1、第2のゲート電極のうち
非選択ゲートの電位を、該非選択ゲート電極下の前記半
導体基板が非導通領域になる電位に設定する手段とを有
することを特徴とする半導体装置を提供するものであ
る。
また、上記第1,第2のゲート電極は多結晶シリコン,
高融点金属等の金属,或いは高融点金属シリサイドから
なる半導体装置を提供するものである。
<作 用> 上述の如く、半導体基板上を2層のゲート配線で覆
い、非選択ゲートのゲート電位を下げて非導通状態にす
ることにより、前記非選択ゲートの隣接ゲートが選択状
態となった時に、非導通状態の非選択ゲートが非能動領
域として働き、ゲート間のリークを防ぐことが可能とな
るため、従来のようにLOCOS法等で作成したゲート絶縁
膜より厚い酸化膜にて素子分離領域を形成する必要がな
くなる。
<実施例> 以下、図面を用いて本発明の実施例を説明するが、本
発明はこれに限定されるものではない。
第1図(a)は本発明の一実施例を示す上面図であ
る。第1導電型の半導体基板9の一主面にソース領域10
a及びドレイン領域10bをなす第2導電型不純物領域10を
形成する。該第2導電型不純物領域10は半導体基板9上
に複数個,ほぼ平行に形成される。次に前記半導体基板
9のソース領域10aとドレイン領域10bとの間に選択的に
第1導電型不純物領域11を形成し、この半導体基板9上
ほぼ全面に酸化膜を形成して第1のゲート酸化膜12をな
す。第1のゲート酸化膜12を形成した半導体基板9上に
上記第2導電型不純物領域10と交差させ、ポリシリコン
からなる第1のゲート配線13を複数個,ほぼ平行に形成
する。
次いで第1のゲート配線13で覆われていない第1のゲ
ート酸化膜12を剥離して第1のゲート配線13非被覆領域
の半導体基板9を露出させた後、新たに半導体基板9上
全面に第2のゲート酸化膜14を形成する。該第2のゲー
ト酸化膜14は半導体基板9露出面上だけでなく、第1の
ゲート配線13の側面及び上面をも覆う。次に、上記第1
のゲート配線13,13間にポリシリコンからなる第2のゲ
ート配線15を形成する。該第2のゲート配線15は第1の
ゲート配線13,13間だけに形成されるのではなく、第1
のゲート配線13,13の縁端部にまで延在される。続いて
第2のゲート配線15で覆われていない第2のゲート酸化
膜14を剥離した後、第1のゲート配線13と第2のゲート
配線15とでほぼ覆われた半導体基板9上に従来公知の技
術にて層間絶縁膜,コンタクト孔,及びメタル配線を形
成して、2層ポリシリコンゲートを有するROMを得る。
上記本実施例において第2のゲート配線15は第1のゲ
ート配線13,13の縁端部にまで延在されているが、本発
明はこれに限定されるものではなく、同様の効果が得ら
れるならば、第2のゲート配線15を第1のゲート配線1
3,13上に延在する必要はない。
上記本実施例において第1のゲート配線としてポリシ
リコンを用いたが、本発明はこれに限定されるものでは
なく、高融点金属等の金属或いは高融点金属シリサイド
等の材料を用いてもよい。
また、上記本実施例において第2のゲート配線として
ポリシリコンを用いたが、本発明はこれに限定されるも
のではなく、同等の効果を得られるならば金属或いはシ
リサイド等の材料を用いてもよい。
本発明においては1層目と2層目のゲート配線が同一
方向に交互に形成されているため、ゲート13が選択され
た場合、その両隣りのゲート15を非選択ゲートとし、ゲ
ート15の電位を下げる。これにより、ゲート15下の基板
が絶縁非導通状態になるため、従来の如くLOCOS法によ
る酸化膜等を形成して素子分離領域を設けることなく、
ゲート,ゲート間のリークを防ぐことが可能となる。
また、半導体基板9と同一導電型の不純物を注入した
第1導電型不純物領域11をチャネルとするトランジスタ
は不純物を注入しないトランジスタに比べて閾値電圧が
高く、選択されても非導通状態となるため、チャネル領
域に第1導電型不純物領域を形成するか否かにより、記
憶情報の“1"“0"に対応させることができる。
第1図(b)は上記第1図(a)のAA′断面図、第1
図(c)は第1図(a)のBB′断面図である。本発明に
よるROMは1.0μmルールでは以下のようなピッチが必要
である。横方向ピッチは第1図(b)に示すようにソー
ス領域10aの半分h0.5μm,ドレイン領域10bの半分i0.5μ
m,及びソース領域10aとドレイン領域10bの間隔(チャネ
ル領域)j1μm,合計2μm必要である。一方縦方向ピッ
チは第1図(c)に示すように第1のゲート13を有する
トランジスタでは第1のゲート13幅H1.0μm,及び第1の
ゲート13と第2のゲート15との重なりの半分Iが2ケ所
で0.4μm,合計1.4μm必要であり、第2のゲート15を有
するトランジスタでは第2のゲート15幅Jが1.0μm,及
び第1のゲート13と第2のゲート15との重なりの半分I
が2カ所で0.4μm、合計1.4μm必要であり、トランジ
スタのゲートに関係なく1.4μm必要である。またコン
タクトはメモリ周辺部に集約できるため、コンタクトに
要する面積はメモリセルに影響を与えない。
このように本発明によるROMでは素子分離領域が不要
になったため、1トランジスタに付き横方向ピッチ2μ
m,縦方向ピッチ1.4μmと従来に比べて所要面積が大幅
に減少する。
<発明の効果> 本発明により、素子分離領域が不要となって1トラン
ジスタ当りの所要面積が大幅に減少するため、トランジ
スタの高集積化、更にはROMのメモリセルの小型化が可
能となる。
【図面の簡単な説明】
第1図(a)は本発明の一実施例の上面図,第1図
(b)は第1図(a)のAA′断面図、第1図(c)は第
1図(a)のBB′断面図、第2図(a)は従来例の上面
図、第2図(b)は第2図(a)のAA′断面図,第2図
(c)は第2図(a)のBB′断面図である。 9……半導体基板、10……第2導電型不純物領域、10a
……ソース領域、10b……ドレイン領域、11……高濃度
第1導電型不純物領域、12……第1のゲート酸化膜、13
……第1のゲート配線、14……第2のゲート酸化膜、15
……第2のゲート配線

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】第1導電型の半導体基板と、 前記半導体基板に、互いにほぼ平行に複数個形成され
    て、ソース、ドレイン領域をなす第2導電型不純物領域
    と、 前記半導体基板のソース領域とドレイン領域との間に選
    択的に形成された第1導電型不純物領域と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に第2導電型不純物領域と交差させ
    て複数個形成された第1のゲート電極と、 前記ゲート絶縁膜上の第1のゲート電極間に、第1のゲ
    ート電極と絶縁薄膜を介して複数個形成された第2のゲ
    ート電極と、 前記第1、第2のゲート電極のうち非選択ゲートの電位
    を、該非選択ゲート電極下の前記半導体基板が非導通領
    域になる電位に設定する手段とを有することを特徴とす
    る半導体装置。
  2. 【請求項2】上記第1及び第2のゲート電極は多結晶シ
    リコン、金属或いは高融点金属シリサイドからなること
    を特徴とする特許請求の範囲第1項記載の半導体装置。
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DE88306931T DE3884712T2 (de) 1987-07-27 1988-07-27 Halbleiterspeichervorrichtung und Herstellungsverfahren.
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