JP3344563B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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Description
【０００１】
【発明の属する技術分野】本発明は、複数個のメモリセ
ルトランジスタからなってメモリセルアレイを構成する
例えばＮＯＲゲートの横型ＲＯＭ等の半導体装置に関す
るものである。
ルトランジスタからなってメモリセルアレイを構成する
例えばＮＯＲゲートの横型ＲＯＭ等の半導体装置に関す
るものである。
【０００２】
【従来の技術】各種プログラム情報を書き込んで利用す
るＲＯＭ（Read Only Memory) は、一般に、ゲートと、
ソース及びドレインとをマトリックス状に組み合わせた
ＭＯＳ（Metal Oxide Semiconductor)トランジスタ構
造、つまり金属、酸化物（絶縁体）及び半導体を積層し
たトランジスタにて構成され、書き込み情報に対応し
て、メモリ用トランジスタのソースとドレインとの間を
切断若しくは短絡することによって、又は２種の閾値電
圧を予め設定することによって、ドレインとソースとの
間に流れる電流を検出して記憶情報の「１」、「０」に
対応させるものである。
るＲＯＭ（Read Only Memory) は、一般に、ゲートと、
ソース及びドレインとをマトリックス状に組み合わせた
ＭＯＳ（Metal Oxide Semiconductor)トランジスタ構
造、つまり金属、酸化物（絶縁体）及び半導体を積層し
たトランジスタにて構成され、書き込み情報に対応し
て、メモリ用トランジスタのソースとドレインとの間を
切断若しくは短絡することによって、又は２種の閾値電
圧を予め設定することによって、ドレインとソースとの
間に流れる電流を検出して記憶情報の「１」、「０」に
対応させるものである。
【０００３】従来のこの種の高集積化されたＮＯＲ型マ
スクＲＯＭは、例えば、図７（ａ）（ｂ）に示すよう
に、Ｐ型半導体（Ｓｉ）基板５１とこのＰ型半導体基板
５１の上部において一方向の複数の帯状に形成されたＮ
型半導体領域５７・５７…とゲート酸化膜５８を介して
それに垂直に延在する複数の帯状に形成されたゲート電
極５９・５９…とからなり、これらＮ型半導体領域５７
・５７…とゲート電極５９・５９…との交差する部分に
メモリセルが設けられる。
スクＲＯＭは、例えば、図７（ａ）（ｂ）に示すよう
に、Ｐ型半導体（Ｓｉ）基板５１とこのＰ型半導体基板
５１の上部において一方向の複数の帯状に形成されたＮ
型半導体領域５７・５７…とゲート酸化膜５８を介して
それに垂直に延在する複数の帯状に形成されたゲート電
極５９・５９…とからなり、これらＮ型半導体領域５７
・５７…とゲート電極５９・５９…との交差する部分に
メモリセルが設けられる。
【０００４】各ゲート電極５９・５９…の下方における
隣接するＮ型半導体領域５７・５７…からなるソース領
域とドレイン領域との間には、動作チャネル５４…が形
成されている。各動作チャネル５４…の閾値電圧を予め
箇所毎の所定値に設定することにより、ワード線Ａ１・
Ａ２…にてゲート電極５９・５９…に所定値以上の電圧
を印加すると動作チャネル５４…は導通状態になり、予
めドレイン電圧＞ソース電圧となるようにビット線ｆ１
・ｆ２…を設定しておくと、ソース側からドレイン側に
電子が移動し、ドレイン電流が流れる。これにて、
「１」の情報書き込みが行われる。
隣接するＮ型半導体領域５７・５７…からなるソース領
域とドレイン領域との間には、動作チャネル５４…が形
成されている。各動作チャネル５４…の閾値電圧を予め
箇所毎の所定値に設定することにより、ワード線Ａ１・
Ａ２…にてゲート電極５９・５９…に所定値以上の電圧
を印加すると動作チャネル５４…は導通状態になり、予
めドレイン電圧＞ソース電圧となるようにビット線ｆ１
・ｆ２…を設定しておくと、ソース側からドレイン側に
電子が移動し、ドレイン電流が流れる。これにて、
「１」の情報書き込みが行われる。
【０００５】すなわち、ゲート電極５９に正電圧を印加
すると、動作チャネル５４では、Ｐ型半導体基板５１の
正孔が内部に押しやられ、反対に負の電荷つまり電子が
誘起される。ゲート電極５９の正電圧を高くしていくと
動作チャネル５４の電子が多くなり、その結果Ｎ型の伝
導層ができ、ついには同じＮ型であるソース領域とドレ
イン領域との間が導通し、電流が流れるようになる。な
お、このように、動作チャネル５４としてＮ型の伝導層
ができるトランジスタをＮチャネルトランジスタとい
う。一方、動作チャネル５４としてＰ型の伝導層ができ
るトランジスタをＰチャネルトランジスタという。
すると、動作チャネル５４では、Ｐ型半導体基板５１の
正孔が内部に押しやられ、反対に負の電荷つまり電子が
誘起される。ゲート電極５９の正電圧を高くしていくと
動作チャネル５４の電子が多くなり、その結果Ｎ型の伝
導層ができ、ついには同じＮ型であるソース領域とドレ
イン領域との間が導通し、電流が流れるようになる。な
お、このように、動作チャネル５４としてＮ型の伝導層
ができるトランジスタをＮチャネルトランジスタとい
う。一方、動作チャネル５４としてＰ型の伝導層ができ
るトランジスタをＰチャネルトランジスタという。
【０００６】ここで、上記動作チャネル５４にＳｉに対
して不純物となるホウ素（Ｂ）イオンを注入すると、こ
のホウ素（Ｂ）イオン注入領域５５は、Ｓｉの価電子が
４価であるのに対してＢの価電子が３価であることか
ら、Ｓｉ原子と共有結合をつくるには電子が一個不足で
ある。この不足分を近くのＳｉ原子からもらって共有結
合を完成しようとする。この結果、元のＳｉの所に正孔
ができる。
して不純物となるホウ素（Ｂ）イオンを注入すると、こ
のホウ素（Ｂ）イオン注入領域５５は、Ｓｉの価電子が
４価であるのに対してＢの価電子が３価であることか
ら、Ｓｉ原子と共有結合をつくるには電子が一個不足で
ある。この不足分を近くのＳｉ原子からもらって共有結
合を完成しようとする。この結果、元のＳｉの所に正孔
ができる。
【０００７】そして、動作チャネル５４のホウ素（Ｂ）
イオンを高濃度にすると、正孔が増加することになり、
前記のようにゲート電極５９に前記所定正電圧を印加し
ても電子が多くなるということがない。したがって、
「０」の情報書き込みを行うことができる。
イオンを高濃度にすると、正孔が増加することになり、
前記のようにゲート電極５９に前記所定正電圧を印加し
ても電子が多くなるということがない。したがって、
「０」の情報書き込みを行うことができる。
【０００８】すなわち、マスクＲＯＭにおいては、素子
を製造する段階でデータを固定してしまう。したがっ
て、上述したように、上記所定電圧を印加したときに、
「０」の情報書き込みを行いたい場合には、製造時に動
作チャネル５４のホウ素（Ｂ）イオンを高濃度に注入し
ておけば良い。
を製造する段階でデータを固定してしまう。したがっ
て、上述したように、上記所定電圧を印加したときに、
「０」の情報書き込みを行いたい場合には、製造時に動
作チャネル５４のホウ素（Ｂ）イオンを高濃度に注入し
ておけば良い。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、ＮＯＲ型マスクＲＯＭは、デザイ
ンルールＦの場合、図７（ａ）に示すように、１ビット
当たりの横方向ピッチＸは２Ｆとなり、かつ１ビット当
たりの縦方向ピッチＹも２Ｆとなる。このため、ＮＯＲ
型マスクＲＯＭの１ビット当たりの面積は４Ｆ2 とな
り、小型化及び高集積化の障害になるという問題点を有
している。
来の半導体装置では、ＮＯＲ型マスクＲＯＭは、デザイ
ンルールＦの場合、図７（ａ）に示すように、１ビット
当たりの横方向ピッチＸは２Ｆとなり、かつ１ビット当
たりの縦方向ピッチＹも２Ｆとなる。このため、ＮＯＲ
型マスクＲＯＭの１ビット当たりの面積は４Ｆ2 とな
り、小型化及び高集積化の障害になるという問題点を有
している。
【００１０】なお、上記におけるデザインルールＦのＦ
とは、例えばＦ＝０．２５μｍとされるような寸法を示
す。
とは、例えばＦ＝０．２５μｍとされるような寸法を示
す。
【００１１】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、トランジスタの各素子間
における分離領域を最小にして、小型化及び高集積化を
図り得る半導体装置を提供することにある。
たものであって、その目的は、トランジスタの各素子間
における分離領域を最小にして、小型化及び高集積化を
図り得る半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】請求項１に係る発明の半
導体装置は、上記課題を解決するために、複数個のメモ
リセルトランジスタからなるメモリセルアレイを構成す
る半導体装置において、第１導電型半導体基板に略平行
に複数個形成されて第２導電型ソース領域及び第２導電
型ドレイン領域をなす第２導電型不純物領域と、上記第
１導電型半導体基板における第２導電型ソース領域と第
２導電型ドレイン領域との間のチャネル部に存在する第
１導電型不純物領域とによって第１のトランジスタを構
成し、上記第１導電型半導体基板における各第２導電型
不純物領域の両隣に平行に存在する第１導電型不純物領
域を複数個の第１導電型ソース領域及び第１導電型ドレ
イン領域とし、これら第１導電型ソース領域と第１導電
型ドレイン領域との間のチャネル部に存在する第２導電
型不純物領域とによって第２のトランジスタを構成する
ことにより、異なる導電型のトランジスタを交互に嵌め
たメモリセルを形成すると共に、上記第１導電型半導体
基板上側に形成されたゲート絶縁膜の上側において、上
記第１導電型不純物領域及び第２導電型不純物領域に交
差させて複数個形成されたゲート電極と上記メモリセル
とによってメモリセルアレイを構成する一方、上記ゲー
ト電極下方の第１導電型半導体基板における各チャネル
部に、例えば「０」の所定データの書き込みを行うべく
各チャネル部と同じ導電型の不純物イオンを注入して該
チャネル部を高濃度にして例えば「０」と「１」とを含
めた情報の書き込みを行う一方、上記第２導電型不純物
領域を第２導電型ソース領域及び第２導電型ドレイン領
域とする第１のトランジスタが選択されたときの動作中
は、隣接する異種の導電型を有する第２のトランジスタ
の第１導電型ソース領域及び第１導電型ドレイン領域と
の結合を逆バイアス状態にする一方、第２のトランジス
タが選択されたときの動作中は、上記第１のトランジス
タを逆バイアス状態にすることを特徴としている。
導体装置は、上記課題を解決するために、複数個のメモ
リセルトランジスタからなるメモリセルアレイを構成す
る半導体装置において、第１導電型半導体基板に略平行
に複数個形成されて第２導電型ソース領域及び第２導電
型ドレイン領域をなす第２導電型不純物領域と、上記第
１導電型半導体基板における第２導電型ソース領域と第
２導電型ドレイン領域との間のチャネル部に存在する第
１導電型不純物領域とによって第１のトランジスタを構
成し、上記第１導電型半導体基板における各第２導電型
不純物領域の両隣に平行に存在する第１導電型不純物領
域を複数個の第１導電型ソース領域及び第１導電型ドレ
イン領域とし、これら第１導電型ソース領域と第１導電
型ドレイン領域との間のチャネル部に存在する第２導電
型不純物領域とによって第２のトランジスタを構成する
ことにより、異なる導電型のトランジスタを交互に嵌め
たメモリセルを形成すると共に、上記第１導電型半導体
基板上側に形成されたゲート絶縁膜の上側において、上
記第１導電型不純物領域及び第２導電型不純物領域に交
差させて複数個形成されたゲート電極と上記メモリセル
とによってメモリセルアレイを構成する一方、上記ゲー
ト電極下方の第１導電型半導体基板における各チャネル
部に、例えば「０」の所定データの書き込みを行うべく
各チャネル部と同じ導電型の不純物イオンを注入して該
チャネル部を高濃度にして例えば「０」と「１」とを含
めた情報の書き込みを行う一方、上記第２導電型不純物
領域を第２導電型ソース領域及び第２導電型ドレイン領
域とする第１のトランジスタが選択されたときの動作中
は、隣接する異種の導電型を有する第２のトランジスタ
の第１導電型ソース領域及び第１導電型ドレイン領域と
の結合を逆バイアス状態にする一方、第２のトランジス
タが選択されたときの動作中は、上記第１のトランジス
タを逆バイアス状態にすることを特徴としている。
【００１３】上記の発明によれば、第２導電型ソース領
域及び第２導電型ドレイン領域と、これら第２導電型ソ
ース領域と第２導電型ドレイン領域との間のチャネル部
に存在する第１導電型不純物領域とによって第１のトラ
ンジスタが構成される。
域及び第２導電型ドレイン領域と、これら第２導電型ソ
ース領域と第２導電型ドレイン領域との間のチャネル部
に存在する第１導電型不純物領域とによって第１のトラ
ンジスタが構成される。
【００１４】また、この第１のトランジスタのチャネル
部を利用して第１導電型ソース領域又は第１導電型ドレ
イン領域とし、これら第１導電型ソース領域と第１導電
型ドレイン領域との間のチャネル部に存在する第２導電
型不純物領域とによって第２のトランジスタを構成す
る。
部を利用して第１導電型ソース領域又は第１導電型ドレ
イン領域とし、これら第１導電型ソース領域と第１導電
型ドレイン領域との間のチャネル部に存在する第２導電
型不純物領域とによって第２のトランジスタを構成す
る。
【００１５】すなわち、本発明では、異なる導電型のト
ランジスタを交互に嵌めたメモリセルを形成している。
したがって、第１のトランジスタのチャネル部における
第１導電型不純物領域と、第２のトランジスタのチャネ
ル部における第１導電型ソース領域又は第１導電型ドレ
イン領域とを共用している。
ランジスタを交互に嵌めたメモリセルを形成している。
したがって、第１のトランジスタのチャネル部における
第１導電型不純物領域と、第２のトランジスタのチャネ
ル部における第１導電型ソース領域又は第１導電型ドレ
イン領域とを共用している。
【００１６】そして、このような第１のトランジスタ及
び第２のトランジスタにおける各第１導電型不純物領域
及び各第２導電型不純物領域に交差させて複数個形成さ
れたゲート電極によってメモリセルアレイを構成してい
る。
び第２のトランジスタにおける各第１導電型不純物領域
及び各第２導電型不純物領域に交差させて複数個形成さ
れたゲート電極によってメモリセルアレイを構成してい
る。
【００１７】また、第１のトランジスタ及び第２のトラ
ンジスタにおける各チャネル部では、例えば「０」の所
定データの書き込みを行うべく各チャネル部と同じ導電
型の不純物イオンを注入して該チャネル部を高濃度にす
る。これによって、選択的に第１のトランジスタ又は第
２のトランジスタの閾値を高くすることができる。この
ため、ゲート電極に所定電圧を印加したときに、不純物
イオンを注入してチャネル部を高濃度にした領域につい
ては、電流が流れないので例えば「０」の情報書き込み
ができる一方、不純物イオンを注入しなかったチャネル
部においては、ゲート電極に所定電圧を印加したとき
に、電流が流れて例えば「１」の情報書き込みを行うこ
とができる。
ンジスタにおける各チャネル部では、例えば「０」の所
定データの書き込みを行うべく各チャネル部と同じ導電
型の不純物イオンを注入して該チャネル部を高濃度にす
る。これによって、選択的に第１のトランジスタ又は第
２のトランジスタの閾値を高くすることができる。この
ため、ゲート電極に所定電圧を印加したときに、不純物
イオンを注入してチャネル部を高濃度にした領域につい
ては、電流が流れないので例えば「０」の情報書き込み
ができる一方、不純物イオンを注入しなかったチャネル
部においては、ゲート電極に所定電圧を印加したとき
に、電流が流れて例えば「１」の情報書き込みを行うこ
とができる。
【００１８】さらに、本発明では、隣り合う各第１導電
型不純物領域及び各第２導電型不純物領域の接合を常に
逆バイアスを保つことにより、各第１導電型不純物領域
及び各第２導電型不純物領域を分離している。
型不純物領域及び各第２導電型不純物領域の接合を常に
逆バイアスを保つことにより、各第１導電型不純物領域
及び各第２導電型不純物領域を分離している。
【００１９】具体的には、第２導電型不純物領域を第２
導電型ソース領域及び第２導電型ドレイン領域とする第
１のトランジスタが選択されたときの動作中は、隣接す
る異種の導電型を有する第２のトランジスタの第１導電
型ソース領域及び第１導電型ドレイン領域との結合を逆
バイアス状態にする一方、第２のトランジスタが選択さ
れたときの動作中は、上記第１のトランジスタを逆バイ
アス状態にしている。
導電型ソース領域及び第２導電型ドレイン領域とする第
１のトランジスタが選択されたときの動作中は、隣接す
る異種の導電型を有する第２のトランジスタの第１導電
型ソース領域及び第１導電型ドレイン領域との結合を逆
バイアス状態にする一方、第２のトランジスタが選択さ
れたときの動作中は、上記第１のトランジスタを逆バイ
アス状態にしている。
【００２０】これによって、リーク電流の発生を防止し
て、各第１導電型不純物領域及び各第２導電型不純物領
域を確実に分離することができる。
て、各第１導電型不純物領域及び各第２導電型不純物領
域を確実に分離することができる。
【００２１】このように、本発明では、異なる導電型の
トランジスタを交互に嵌めたメモリセルを形成し、第１
のトランジスタのチャネル部における第１導電型不純物
領域と、第２のトランジスタのチャネル部における第１
導電型ソース領域又は第１導電型ドレイン領域とを共用
することによって高集積化している。
トランジスタを交互に嵌めたメモリセルを形成し、第１
のトランジスタのチャネル部における第１導電型不純物
領域と、第２のトランジスタのチャネル部における第１
導電型ソース領域又は第１導電型ドレイン領域とを共用
することによって高集積化している。
【００２２】この結果、トランジスタの各素子間におけ
る分離領域を最小にして、小型化及び高集積化を図り得
る半導体装置を提供することができる。
る分離領域を最小にして、小型化及び高集積化を図り得
る半導体装置を提供することができる。
【００２３】請求項２に係る発明の半導体装置は、上記
課題を解決するために、請求項１記載の半導体装置にお
いて、前記ゲート絶縁膜の上側に複数個形成されたゲー
ト電極は、複数個の第１ゲート電極と、これら複数個の
各第１ゲート電極の間に隣接して設けられ、かつ各第１
ゲート電極と絶縁膜を介して積層される複数個の第２ゲ
ート電極とからなり、上記第１ゲート電極及び第２ゲー
ト電極のうち、選択ゲート電極はゲート電位を変化させ
て各チャネル部を導通状態とする一方、非選択ゲート電
極もゲート電位を変化させて非導通状態として作用させ
ることを特徴としている。
課題を解決するために、請求項１記載の半導体装置にお
いて、前記ゲート絶縁膜の上側に複数個形成されたゲー
ト電極は、複数個の第１ゲート電極と、これら複数個の
各第１ゲート電極の間に隣接して設けられ、かつ各第１
ゲート電極と絶縁膜を介して積層される複数個の第２ゲ
ート電極とからなり、上記第１ゲート電極及び第２ゲー
ト電極のうち、選択ゲート電極はゲート電位を変化させ
て各チャネル部を導通状態とする一方、非選択ゲート電
極もゲート電位を変化させて非導通状態として作用させ
ることを特徴としている。
【００２４】上記の発明によれば、ゲート電極は、複数
個の第１ゲート電極と、これら複数個の各第１ゲート電
極の間に隣接して設けられ、かつ各第１ゲート電極と絶
縁膜を介して積層される複数個の第２ゲート電極とから
なる。なお、第１ゲート電極と第２ゲート電極とは絶縁
膜を介して一部重なり状態で積層されていても良い。
個の第１ゲート電極と、これら複数個の各第１ゲート電
極の間に隣接して設けられ、かつ各第１ゲート電極と絶
縁膜を介して積層される複数個の第２ゲート電極とから
なる。なお、第１ゲート電極と第２ゲート電極とは絶縁
膜を介して一部重なり状態で積層されていても良い。
【００２５】また、第１ゲート電極及び第２ゲート電極
のうち、選択ゲート電極はゲート電位を変化させて各チ
ャネル部を導通状態とする一方、非選択ゲート電極もゲ
ート電位を変化させて非導通状態として作用させる。
のうち、選択ゲート電極はゲート電位を変化させて各チ
ャネル部を導通状態とする一方、非選択ゲート電極もゲ
ート電位を変化させて非導通状態として作用させる。
【００２６】すなわち、例えば、非選択ゲート電極のゲ
ート電位を下げて非導通状態とすることにより、非選択
ゲート電極の隣接ゲート電極が選択状態になったとき
に、非導通状態の非選択ゲート電極が非能動領域として
働き、素子間のリークを防止することができる。
ート電位を下げて非導通状態とすることにより、非選択
ゲート電極の隣接ゲート電極が選択状態になったとき
に、非導通状態の非選択ゲート電極が非能動領域として
働き、素子間のリークを防止することができる。
【００２７】このため、上記第１ゲート電極と第２ゲー
ト電極との間に介装される絶縁膜を厚くしなくても、又
は第１ゲート電極と第２ゲート電極との間隔を充分取ら
なくても、素子分離を行うことができる。
ト電極との間に介装される絶縁膜を厚くしなくても、又
は第１ゲート電極と第２ゲート電極との間隔を充分取ら
なくても、素子分離を行うことができる。
【００２８】この結果、トランジスタの各素子間におけ
る分離領域を最小にして、小型化及び高集積化を図り得
る半導体装置を提供することができる。
る分離領域を最小にして、小型化及び高集積化を図り得
る半導体装置を提供することができる。
【００２９】請求項３に係る発明の半導体装置は、上記
課題を解決するために、請求項１記載の半導体装置にお
いて、第１導電型半導体基板に形成された埋め込み酸化
膜とその上部における分離絶縁膜とによって囲まれたシ
リコン層内に、上記メモリセルアレイが形成されること
を特徴としている。
課題を解決するために、請求項１記載の半導体装置にお
いて、第１導電型半導体基板に形成された埋め込み酸化
膜とその上部における分離絶縁膜とによって囲まれたシ
リコン層内に、上記メモリセルアレイが形成されること
を特徴としている。
【００３０】上記の発明によれば、第１導電型半導体基
板に形成された埋め込み酸化膜とその上部における分離
絶縁膜とによって囲まれたシリコン層内に、上記メモリ
セルアレイが形成される。
板に形成された埋め込み酸化膜とその上部における分離
絶縁膜とによって囲まれたシリコン層内に、上記メモリ
セルアレイが形成される。
【００３１】このため、隣接素子間の分離を確実にして
隣接素子間の電流のリークを確実に防止すると共に、第
１のトランジスタ及び第２のトランジスタとこれらの下
側部分との分離を確実にして、第１のトランジスタ及び
第２のトランジスタの下側から電流がリークするのを確
実に防止することができる。
隣接素子間の電流のリークを確実に防止すると共に、第
１のトランジスタ及び第２のトランジスタとこれらの下
側部分との分離を確実にして、第１のトランジスタ及び
第２のトランジスタの下側から電流がリークするのを確
実に防止することができる。
【００３２】請求項４に係る発明の半導体装置は、上記
課題を解決するために、請求項２記載の半導体装置にお
いて、ビット拡散線が第１導電型半導体基板の両端側に
延設されて金属配線と短絡されるか、又は第１ゲート電
極及び第２ゲート電極が第１導電型半導体基板の両端側
に配されかつビット拡散線が第１導電型半導体基板の中
間部に延設されて金属配線と短絡されていることを特徴
としている。
課題を解決するために、請求項２記載の半導体装置にお
いて、ビット拡散線が第１導電型半導体基板の両端側に
延設されて金属配線と短絡されるか、又は第１ゲート電
極及び第２ゲート電極が第１導電型半導体基板の両端側
に配されかつビット拡散線が第１導電型半導体基板の中
間部に延設されて金属配線と短絡されていることを特徴
としている。
【００３３】すなわち、ビット拡散線は、半導体にて形
成されているので、距離を長くすると、配線抵抗が大き
くなる。したがって、ビット拡散線が多数の場合に、一
方向にのみ延設したのでは、最端部のビット線に接続さ
れるビット拡散線の抵抗が大きくなり、伝送速度が小さ
くなる。
成されているので、距離を長くすると、配線抵抗が大き
くなる。したがって、ビット拡散線が多数の場合に、一
方向にのみ延設したのでは、最端部のビット線に接続さ
れるビット拡散線の抵抗が大きくなり、伝送速度が小さ
くなる。
【００３４】しかし、本発明では、ビット拡散線が第１
導電型半導体基板の両端側に延設されて金属配線と短絡
されるか、又は第１ゲート電極及び第２ゲート電極が第
１導電型半導体基板の両端側に配されかつビット拡散線
が第１導電型半導体基板の中間部に延設されて金属配線
と短絡されている。このため、ビット拡散線の延設距離
を半減することができる。
導電型半導体基板の両端側に延設されて金属配線と短絡
されるか、又は第１ゲート電極及び第２ゲート電極が第
１導電型半導体基板の両端側に配されかつビット拡散線
が第１導電型半導体基板の中間部に延設されて金属配線
と短絡されている。このため、ビット拡散線の延設距離
を半減することができる。
【００３５】この結果、ビット拡散線の配線抵抗を小さ
くして、メモリセルアレイを高速化することができる。
くして、メモリセルアレイを高速化することができる。
【００３６】請求項５に係る発明の半導体装置は、上記
課題を解決するために、請求項１記載の半導体装置にお
いて、金属配線からなるゲート電極又はビット線が絶縁
膜を介してそれぞれ２層に配設されていることを特徴と
している。
課題を解決するために、請求項１記載の半導体装置にお
いて、金属配線からなるゲート電極又はビット線が絶縁
膜を介してそれぞれ２層に配設されていることを特徴と
している。
【００３７】上記の発明によれば、金属配線からなるゲ
ート電極又はビット線が絶縁膜を介してそれぞれ２層に
配設されている。なお、この２層は、必ずしも完全に重
ならず、一部のみ重なっているものを含むものとする。
ート電極又はビット線が絶縁膜を介してそれぞれ２層に
配設されている。なお、この２層は、必ずしも完全に重
ならず、一部のみ重なっているものを含むものとする。
【００３８】このため、ゲート電極又はビット線の配線
に際して、隣り合うゲート電極又はビット線の間隔が小
さいときでもゲート電極同士又はビット線同士を互いに
短絡させることなく配線することができる。したがっ
て、半導体装置の小型化及び高集積化を図ることができ
る。
に際して、隣り合うゲート電極又はビット線の間隔が小
さいときでもゲート電極同士又はビット線同士を互いに
短絡させることなく配線することができる。したがっ
て、半導体装置の小型化及び高集積化を図ることができ
る。
【００３９】また、各ビット線を絶縁膜を介して２層に
配設したときには、ビット拡散線の延設距離を小さくす
ることが可能である。このため、請求項４の作用と同様
に、ビット拡散線の延設距離を半減することができる。
この結果、ビット拡散線の配線抵抗を小さくして、メモ
リセルアレイを高速化することができる。
配設したときには、ビット拡散線の延設距離を小さくす
ることが可能である。このため、請求項４の作用と同様
に、ビット拡散線の延設距離を半減することができる。
この結果、ビット拡散線の配線抵抗を小さくして、メモ
リセルアレイを高速化することができる。
【００４０】
【発明の実施の形態】本発明の実施の一形態について図
１ないし図６に基づいて説明すれば、以下の通りであ
る。
１ないし図６に基づいて説明すれば、以下の通りであ
る。
【００４１】本実施の形態の半導体装置は、イオン注入
により高濃度チャネルの情報書き込みを行うＮＯＲ型マ
スクＲＯＭとなっており、トランジスタ間の素子分離領
域を無くすために、第１のトランジスタアレイに、異な
る極性を有する第２のトランジスタアレイを隣接させ、
ＰＮ接合を常に逆バイアスを保つことにより素子を分離
している。なお、この半導体装置は、ＮＯＲ型となって
いるが、必ずしもこれに限らず、例えば、ＮＡＮＤ型等
でも良い。
により高濃度チャネルの情報書き込みを行うＮＯＲ型マ
スクＲＯＭとなっており、トランジスタ間の素子分離領
域を無くすために、第１のトランジスタアレイに、異な
る極性を有する第２のトランジスタアレイを隣接させ、
ＰＮ接合を常に逆バイアスを保つことにより素子を分離
している。なお、この半導体装置は、ＮＯＲ型となって
いるが、必ずしもこれに限らず、例えば、ＮＡＮＤ型等
でも良い。
【００４２】また、第１のトランジスタアレイのソース
及びドレイン配線領域は、隣接する異なる極性を持つ第
２のトランジスタアレイのチャネル領域を共用すること
により高集積化している。
及びドレイン配線領域は、隣接する異なる極性を持つ第
２のトランジスタアレイのチャネル領域を共用すること
により高集積化している。
【００４３】すなわち、本実施の形態の半導体装置で
は、図１（ａ）（ｂ）（ｃ）に示すように、第１導電型
半導体基板としてのＰ型シリコン（Ｓｉ）からなるＰ型
ＳＯＩ(Siricon on Insulator)基板２０に各素子を形成
している。
は、図１（ａ）（ｂ）（ｃ）に示すように、第１導電型
半導体基板としてのＰ型シリコン（Ｓｉ）からなるＰ型
ＳＯＩ(Siricon on Insulator)基板２０に各素子を形成
している。
【００４４】上記Ｐ型ＳＯＩ基板２０は、Ｐ型半導体
（Ｓｉ）基板１と、埋め込み酸化膜としてのＳｉ酸化膜
層２と第１導電型不純物領域としてのＰ型半導体からな
るＰ型シリコン（Ｓｉ）層４とからなっている。なお、
ＳＯＩについては、後に詳述する。
（Ｓｉ）基板１と、埋め込み酸化膜としてのＳｉ酸化膜
層２と第１導電型不純物領域としてのＰ型半導体からな
るＰ型シリコン（Ｓｉ）層４とからなっている。なお、
ＳＯＩについては、後に詳述する。
【００４５】上記のＰ型ＳＯＩ基板２０のＰ型シリコン
（Ｓｉ）層４には、平行に、第２導電型ソース領域とし
てのＮ型ソース５ｂ及び第２導電型ドレイン領域として
のＮ型ドレイン５ａをなす第２導電型不純物領域として
のＮ型半導体領域がそれぞれ複数個形成されるようにな
っている。なお、本実施の形態では、便宜上、一組のＮ
型ソース５ｂ及びＮ型ドレイン５ａが形成されていると
して説明する。
（Ｓｉ）層４には、平行に、第２導電型ソース領域とし
てのＮ型ソース５ｂ及び第２導電型ドレイン領域として
のＮ型ドレイン５ａをなす第２導電型不純物領域として
のＮ型半導体領域がそれぞれ複数個形成されるようにな
っている。なお、本実施の形態では、便宜上、一組のＮ
型ソース５ｂ及びＮ型ドレイン５ａが形成されていると
して説明する。
【００４６】また、Ｐ型ＳＯＩ基板２０のＰ型シリコン
（Ｓｉ）層４におけるＮ型ソース５ｂ及びＮ型ドレイン
５ａとの間のチャネル部は第１導電型不純物領域として
の残されたＰ型半導体領域が複数存在している。これら
Ｐ型半導体領域は、「０」を情報書き込みする場合に
は、フッ化ホウ素（ＢＦ）やホウ素（Ｂ）イオン等のＰ
型不純物が高濃度に注入される。なお、「１」を情報書
き込みする場合には、Ｐ型不純物を高濃度に注入する必
要はない。
（Ｓｉ）層４におけるＮ型ソース５ｂ及びＮ型ドレイン
５ａとの間のチャネル部は第１導電型不純物領域として
の残されたＰ型半導体領域が複数存在している。これら
Ｐ型半導体領域は、「０」を情報書き込みする場合に
は、フッ化ホウ素（ＢＦ）やホウ素（Ｂ）イオン等のＰ
型不純物が高濃度に注入される。なお、「１」を情報書
き込みする場合には、Ｐ型不純物を高濃度に注入する必
要はない。
【００４７】本実施の形態では、これらＮ型ソース５ｂ
及びＮ型ドレイン５ａ及びＰ型半導体領域にて、第１の
トランジスタとしてのＮチャネルトランジスタＡが形成
されている。なお、このＰ型半導体領域は、後述するＰ
型ドレイン７ａが使用される。
及びＮ型ドレイン５ａ及びＰ型半導体領域にて、第１の
トランジスタとしてのＮチャネルトランジスタＡが形成
されている。なお、このＰ型半導体領域は、後述するＰ
型ドレイン７ａが使用される。
【００４８】一方、上記Ｎ型ソース５ｂ及びＮ型ドレイ
ン５ａの両隣において、つまり同図１（ｃ）においては
各Ｎ型ソース５ｂ及びＮ型ドレイン５ａの各左側におい
て、平行に残されたＰ型半導体領域を第１導電型ソース
領域としてのＰ型ソース７ｂと第１導電型ドレイン領域
としてのＰ型ドレイン７ａとに利用している。
ン５ａの両隣において、つまり同図１（ｃ）においては
各Ｎ型ソース５ｂ及びＮ型ドレイン５ａの各左側におい
て、平行に残されたＰ型半導体領域を第１導電型ソース
領域としてのＰ型ソース７ｂと第１導電型ドレイン領域
としてのＰ型ドレイン７ａとに利用している。
【００４９】そして、上記Ｐ型ソース７ｂとＰ型ドレイ
ン７ａと、これらＰ型ソース７ｂとＰ型ドレイン７ａと
の間のチャネル部とによって第２のトランジスタとして
のＰチャネルトランジスタＢを形成している。
ン７ａと、これらＰ型ソース７ｂとＰ型ドレイン７ａと
の間のチャネル部とによって第２のトランジスタとして
のＰチャネルトランジスタＢを形成している。
【００５０】なお、このＰ型ソース７ｂとＰ型ドレイン
７ａとの間のチャネル部、つまりＮ型ソース５ｂには、
情報の内容によって、さらにＮ型不純物を高濃度に注入
される場合がある。
７ａとの間のチャネル部、つまりＮ型ソース５ｂには、
情報の内容によって、さらにＮ型不純物を高濃度に注入
される場合がある。
【００５１】このように、本実施の形態では、異なる導
電型のＮチャネルトランジスタＡとＰチャネルトランジ
スタＢとが交互に嵌められたメモリセルとなっている。
電型のＮチャネルトランジスタＡとＰチャネルトランジ
スタＢとが交互に嵌められたメモリセルとなっている。
【００５２】また、図１（ｂ）に示すように、Ｐ型ＳＯ
Ｉ基板２０の上側には、ゲート絶縁膜としての第１ゲー
ト酸化膜８及び第２ゲート酸化膜１０が形成されてお
り、さらにそれら第１ゲート酸化膜８及び第２ゲート酸
化膜１０の上側には、Ｐ型ソース７ｂ及びＰ型ドレイン
７ａ並びにＮ型ソース５ｂ及びＮ型ドレイン５ａに交差
させて複数個形成されたゲート電極としての第１ゲート
電極９・９及び第２ゲート電極１１・１１が形成されて
いる。そして、これらＰ型ソース７ｂ及びＰ型ドレイン
７ａ並びにＮ型ソース５ｂ及びＮ型ドレイン５ａ、並び
に第１ゲート電極９及び第２ゲート電極１１によって、
メモリセルアレイが構成されている。
Ｉ基板２０の上側には、ゲート絶縁膜としての第１ゲー
ト酸化膜８及び第２ゲート酸化膜１０が形成されてお
り、さらにそれら第１ゲート酸化膜８及び第２ゲート酸
化膜１０の上側には、Ｐ型ソース７ｂ及びＰ型ドレイン
７ａ並びにＮ型ソース５ｂ及びＮ型ドレイン５ａに交差
させて複数個形成されたゲート電極としての第１ゲート
電極９・９及び第２ゲート電極１１・１１が形成されて
いる。そして、これらＰ型ソース７ｂ及びＰ型ドレイン
７ａ並びにＮ型ソース５ｂ及びＮ型ドレイン５ａ、並び
に第１ゲート電極９及び第２ゲート電極１１によって、
メモリセルアレイが構成されている。
【００５３】上記の第１ゲート電極９…及び第２ゲート
電極１１…は、図１（ａ）に示すように、ワード線Ａ１
〜Ａ４…として使用される。すなわち、ワード線Ａ１〜
Ａ４…は、図１（ａ）（ｃ）に示すように、Ｎ型ソース
５ｂ・Ｎ型ドレイン５ａ及びＰ型ドレイン７ａ・Ｐ型ソ
ース７ｂの上方に配線されており、ワード線Ａ１・Ａ３
がＮ型ソース５ｂ・Ｎ型ドレイン５ａの上方にてＰチャ
ネルトランジスタＢのゲートとして使用される一方、ワ
ード線Ａ２・Ａ４が、Ｐ型ドレイン７ａ・Ｐ型ソース７
ｂの上方にてＮチャネルトランジスタＡのゲートとして
使用される。また、ＲＯＭの選択状態を変えると、ワー
ド線Ａ１・Ａ３はＮチャネルトランジスタＡのゲートと
して使用される一方、ワード線Ａ２・Ａ４はＰチャネル
トランジスタＢのゲートとして使用される。
電極１１…は、図１（ａ）に示すように、ワード線Ａ１
〜Ａ４…として使用される。すなわち、ワード線Ａ１〜
Ａ４…は、図１（ａ）（ｃ）に示すように、Ｎ型ソース
５ｂ・Ｎ型ドレイン５ａ及びＰ型ドレイン７ａ・Ｐ型ソ
ース７ｂの上方に配線されており、ワード線Ａ１・Ａ３
がＮ型ソース５ｂ・Ｎ型ドレイン５ａの上方にてＰチャ
ネルトランジスタＢのゲートとして使用される一方、ワ
ード線Ａ２・Ａ４が、Ｐ型ドレイン７ａ・Ｐ型ソース７
ｂの上方にてＮチャネルトランジスタＡのゲートとして
使用される。また、ＲＯＭの選択状態を変えると、ワー
ド線Ａ１・Ａ３はＮチャネルトランジスタＡのゲートと
して使用される一方、ワード線Ａ２・Ａ４はＰチャネル
トランジスタＢのゲートとして使用される。
【００５４】また、第１ゲート電極９と第２ゲート電極
１１とは、図１（ｂ）に示すように、第２ゲート酸化膜
１０を介して２層になっており、これによって、隣接す
る第１ゲート電極９と第２ゲート電極１１とが接近して
いても、短絡することなくＮ型ソース５ｂ及びＮ型ドレ
イン５ａ並びにＰ型ソース７ｂ及びＰ型ドレイン７ａに
接続可能となるようにトランジスタアレイが構成されて
いる。
１１とは、図１（ｂ）に示すように、第２ゲート酸化膜
１０を介して２層になっており、これによって、隣接す
る第１ゲート電極９と第２ゲート電極１１とが接近して
いても、短絡することなくＮ型ソース５ｂ及びＮ型ドレ
イン５ａ並びにＰ型ソース７ｂ及びＰ型ドレイン７ａに
接続可能となるようにトランジスタアレイが構成されて
いる。
【００５５】また、図１（ａ）（ｂ）に示すように、ビ
ット拡散線としての電極取り出し配線部５ｃ・７ｃ…
は、半導体からなり、各Ｎ型ソース５ｂ及びＮ型ドレイ
ン５ａ並びにＰ型ソース７ｂ及びＰ型ドレイン７ａから
一方向（同図１（ａ）において紙面の上側方向）に延び
て形成されており、ワード線Ａ１〜Ａ４…と平行に並び
配された金属配線からなるビット線ｆ１〜ｆ４…に電極
取り出し用窓５ｄ…・７ｄ…にて短絡接続されている。
ット拡散線としての電極取り出し配線部５ｃ・７ｃ…
は、半導体からなり、各Ｎ型ソース５ｂ及びＮ型ドレイ
ン５ａ並びにＰ型ソース７ｂ及びＰ型ドレイン７ａから
一方向（同図１（ａ）において紙面の上側方向）に延び
て形成されており、ワード線Ａ１〜Ａ４…と平行に並び
配された金属配線からなるビット線ｆ１〜ｆ４…に電極
取り出し用窓５ｄ…・７ｄ…にて短絡接続されている。
【００５６】上記のメモリセルアレイにおけるデータの
書き込みは以下の方法によって行われる。なお、本実施
の形態の半導体装置は、ＲＯＭであるので読み取りのみ
である一方、データの書き込みは、製造時に行われる。
書き込みは以下の方法によって行われる。なお、本実施
の形態の半導体装置は、ＲＯＭであるので読み取りのみ
である一方、データの書き込みは、製造時に行われる。
【００５７】先ず、ＮチャネルトランジスタＡにおいて
は、第１ゲート電極９及び第２ゲート電極１１下方のＰ
型ＳＯＩ基板２０におけるＰ型半導体領域であるＰ型ド
レイン７ａにのみ選択的にこのＰ型ＳＯＩ基板２０と同
じＰ型の不純物イオンを高濃度に注入することにより、
選択的にＮチャネルトランジスタＡの閾値を高くしてデ
ータの書き込みを行う。
は、第１ゲート電極９及び第２ゲート電極１１下方のＰ
型ＳＯＩ基板２０におけるＰ型半導体領域であるＰ型ド
レイン７ａにのみ選択的にこのＰ型ＳＯＩ基板２０と同
じＰ型の不純物イオンを高濃度に注入することにより、
選択的にＮチャネルトランジスタＡの閾値を高くしてデ
ータの書き込みを行う。
【００５８】一方、ＰチャネルトランジスタＢにおいて
は、Ｐ型ＳＯＩ基板２０におけるＮ型半導体領域である
Ｎ型ソース５ｂにのみ選択的にこのＮ型ソース５ｂと同
じＮ型の不純物イオンを高濃度に注入することにより、
選択的にＰチャネルトランジスタＢの閾値を高くしてデ
ータの書き込みを行う。
は、Ｐ型ＳＯＩ基板２０におけるＮ型半導体領域である
Ｎ型ソース５ｂにのみ選択的にこのＮ型ソース５ｂと同
じＮ型の不純物イオンを高濃度に注入することにより、
選択的にＰチャネルトランジスタＢの閾値を高くしてデ
ータの書き込みを行う。
【００５９】また、本実施の形態では、上記データの読
み取り時の電圧印加については、以下のようにして行わ
れる。
み取り時の電圧印加については、以下のようにして行わ
れる。
【００６０】先ず、Ｎ型半導体領域であるＮ型ソース５
ｂ及びＮ型ドレイン５ａとするＮチャネルトランジスタ
Ａが選択された動作中は、隣接する異種の導電型を有す
るＰチャネルトランジスタＢのＰ型ソース７ｂ及びＰ型
ドレイン７ａとの結合を逆バイアス状態にする。
ｂ及びＮ型ドレイン５ａとするＮチャネルトランジスタ
Ａが選択された動作中は、隣接する異種の導電型を有す
るＰチャネルトランジスタＢのＰ型ソース７ｂ及びＰ型
ドレイン７ａとの結合を逆バイアス状態にする。
【００６１】これによって、Ｐ型ソース７ｂやＰ型ドレ
イン７ａに電流が流れるのを防止することができる。
イン７ａに電流が流れるのを防止することができる。
【００６２】一方、逆に、ＰチャネルトランジスタＢが
選択されたときの動作中は、ＮチャネルトランジスタＡ
を逆バイアス状態にしてリーク電流の発生を防止してい
る。
選択されたときの動作中は、ＮチャネルトランジスタＡ
を逆バイアス状態にしてリーク電流の発生を防止してい
る。
【００６３】具体的には、ＰチャネルトランジスタＢが
選択されたときには、Ｐ型ソース７ｂに対してＰ型ドレ
イン７ａが負となるように電圧が印加される。これによ
って、Ｐ型ソース７ｂからＰ型ドレイン７ａに正孔が流
れて、Ｐ型ソース７ｂからＰ型ドレイン７ａに電流が流
れる。このとき、隣接する異種の導電型を有するＮチャ
ネルトランジスタＡにおいては、Ｎ型ソース５ｂやＮ型
ドレイン５ａとの結合を逆バイアス状態にすることによ
り、リーク電流の発生を防止することができる。
選択されたときには、Ｐ型ソース７ｂに対してＰ型ドレ
イン７ａが負となるように電圧が印加される。これによ
って、Ｐ型ソース７ｂからＰ型ドレイン７ａに正孔が流
れて、Ｐ型ソース７ｂからＰ型ドレイン７ａに電流が流
れる。このとき、隣接する異種の導電型を有するＮチャ
ネルトランジスタＡにおいては、Ｎ型ソース５ｂやＮ型
ドレイン５ａとの結合を逆バイアス状態にすることによ
り、リーク電流の発生を防止することができる。
【００６４】また、本実施の形態では、第１ゲート電極
９及び第２ゲート電極１１のうち、選択ゲート電極はゲ
ート電位を変化させて各チャネル部を導通状態とする一
方、非選択ゲート電極もゲート電位を変化させて非導通
状態として作用させるようになっている。
９及び第２ゲート電極１１のうち、選択ゲート電極はゲ
ート電位を変化させて各チャネル部を導通状態とする一
方、非選択ゲート電極もゲート電位を変化させて非導通
状態として作用させるようになっている。
【００６５】すなわち、非選択ゲート電極もゲート電位
を低くするようになっており、これによって、リーク電
流の発生を防止して、第１ゲート酸化膜８を薄く形成す
ることができる。
を低くするようになっており、これによって、リーク電
流の発生を防止して、第１ゲート酸化膜８を薄く形成す
ることができる。
【００６６】次に、上記半導体装置の製造方法について
説明する。
説明する。
【００６７】本実施の形態では、図２（ａ）（ｂ）に示
すように、ＳＯＩ技術を用いて、Ｐ型半導体（Ｓｉ）基
板１における表面層２０〜２００ｎｍの浅い部分にイオ
ン注入又は張り合わせ等によりＳｉ酸化膜層２を形成
し、さらにその上側に、Ｐ型半導体からなるＰ型シリコ
ン（Ｓｉ）層４を形成する。これによって、Ｐ型半導体
（Ｓｉ）基板１、Ｓｉ酸化膜層２及びＰ型シリコン（Ｓ
ｉ）層４からなるＰ型ＳＯＩ基板２０となる。
すように、ＳＯＩ技術を用いて、Ｐ型半導体（Ｓｉ）基
板１における表面層２０〜２００ｎｍの浅い部分にイオ
ン注入又は張り合わせ等によりＳｉ酸化膜層２を形成
し、さらにその上側に、Ｐ型半導体からなるＰ型シリコ
ン（Ｓｉ）層４を形成する。これによって、Ｐ型半導体
（Ｓｉ）基板１、Ｓｉ酸化膜層２及びＰ型シリコン（Ｓ
ｉ）層４からなるＰ型ＳＯＩ基板２０となる。
【００６８】すなわち、上記ＳＯＩとは、絶縁物の上に
シリコンの単結晶を作成する技術をいい、具体的には、
上述したように、Ｐ型半導体（Ｓｉ）基板１の表層でな
く内部に絶縁体であるＳｉ酸化膜層２をイオン注入し、
アニールして上部をＰ型シリコン（Ｓｉ）層４として形
成する方法、又はＰ型半導体（Ｓｉ）基板１上に熱酸化
膜層であるＳｉ酸化膜層２を形成し、別のＰ型半導体
（Ｓｉ）基板１の表面と上記Ｓｉ酸化膜層２とが密着す
るように２枚の基板を張り合わせた後、該別のＰ型半導
体（Ｓｉ）基板１の表面部を切断と研磨とにより薄く形
成する方法等がある。
シリコンの単結晶を作成する技術をいい、具体的には、
上述したように、Ｐ型半導体（Ｓｉ）基板１の表層でな
く内部に絶縁体であるＳｉ酸化膜層２をイオン注入し、
アニールして上部をＰ型シリコン（Ｓｉ）層４として形
成する方法、又はＰ型半導体（Ｓｉ）基板１上に熱酸化
膜層であるＳｉ酸化膜層２を形成し、別のＰ型半導体
（Ｓｉ）基板１の表面と上記Ｓｉ酸化膜層２とが密着す
るように２枚の基板を張り合わせた後、該別のＰ型半導
体（Ｓｉ）基板１の表面部を切断と研磨とにより薄く形
成する方法等がある。
【００６９】このＳＯＩの特徴としては、隣接する素子
間の距離を近づけてもリーク電流が発生するのを防止で
きる点にある。すなわち、上記Ｐ型半導体（Ｓｉ）基板
１の表面側に、絶縁体であるＳｉ酸化膜層２を設けるこ
となく直接、Ｎ型のソースやドレイン等の素子を近接し
て設けた場合には、Ｐ型半導体（Ｓｉ）基板１が半導体
であるため、隣接素子間の下側において余計な電流が流
れてしまう。しかし、ＳＯＩのように、素子の下側に絶
縁体であるＳｉ酸化膜層２が設けられていると、このよ
うなリーク電流の発生を防止できる。この結果、ＳＯＩ
では、高集積化が可能であり、素子の間隔を詰めて配置
したＩＣやＬＳＩを作成することが可能である。
間の距離を近づけてもリーク電流が発生するのを防止で
きる点にある。すなわち、上記Ｐ型半導体（Ｓｉ）基板
１の表面側に、絶縁体であるＳｉ酸化膜層２を設けるこ
となく直接、Ｎ型のソースやドレイン等の素子を近接し
て設けた場合には、Ｐ型半導体（Ｓｉ）基板１が半導体
であるため、隣接素子間の下側において余計な電流が流
れてしまう。しかし、ＳＯＩのように、素子の下側に絶
縁体であるＳｉ酸化膜層２が設けられていると、このよ
うなリーク電流の発生を防止できる。この結果、ＳＯＩ
では、高集積化が可能であり、素子の間隔を詰めて配置
したＩＣやＬＳＩを作成することが可能である。
【００７０】次に、このＰ型シリコン（Ｓｉ）層４に、
分離絶縁膜としての絶縁分離酸化膜３…を形成し、これ
によって、横方向の素子分離を行う。この技術は、一般
に絶縁分離技術といわれているものであり、絶縁物によ
って横方向の素子分離を行うものである。なお、絶縁分
離技術には、ＬＯＣＯＳ分離、トレンチ分離及び空間分
離がある。
分離絶縁膜としての絶縁分離酸化膜３…を形成し、これ
によって、横方向の素子分離を行う。この技術は、一般
に絶縁分離技術といわれているものであり、絶縁物によ
って横方向の素子分離を行うものである。なお、絶縁分
離技術には、ＬＯＣＯＳ分離、トレンチ分離及び空間分
離がある。
【００７１】次いで、Ｓｉ酸化膜層２の上側におけるＰ
型シリコン（Ｓｉ）層４のうち、メモリセル及び後述す
る周辺回路のＮチャネルトランジスタＡにおけるチャネ
ル部となる部分にリン（Ｐ）イオンを注入・拡散し、Ｎ
型半導体領域６を形成する。
型シリコン（Ｓｉ）層４のうち、メモリセル及び後述す
る周辺回路のＮチャネルトランジスタＡにおけるチャネ
ル部となる部分にリン（Ｐ）イオンを注入・拡散し、Ｎ
型半導体領域６を形成する。
【００７２】次に、図３（ａ）（ｂ）に示すように、メ
モリセル内のＮチャネルトランジスタＡの電極取り出し
配線部５ｃと、ＲＯＭ情報書き込みのためのＰチャネル
トランジスタＢのＮ型不活性部としてＮチャネルトラン
ジスタＡのＮ型ソース５ｂとに砒素（Ａｓ）又はリン
（Ｐ）イオンをさらに注入・拡散し、Ｎ型の高濃度領域
を形成する。すなわち、砒素（Ａｓ）又はリン（Ｐ）イ
オンはいずれも、価電子が５価であり、Ｓｉの価電子が
４価であることから、Ｓｉ原子と共有結合をつくるには
電子が一個過剰となる。よって、砒素（Ａｓ）又はリン
（Ｐ）イオンを注入・拡散するとＮ型となる。また、上
記Ｎ型不活性部は、砒素（Ａｓ）又はリン（Ｐ）イオン
等のＳｉに対して不純物としての濃度が高いため、第１
ゲート電極９及び第２ゲート電極１１に電圧を印加して
も常にＯＦＦとなる部分である。その意味で、不活性部
という名称を付している。
モリセル内のＮチャネルトランジスタＡの電極取り出し
配線部５ｃと、ＲＯＭ情報書き込みのためのＰチャネル
トランジスタＢのＮ型不活性部としてＮチャネルトラン
ジスタＡのＮ型ソース５ｂとに砒素（Ａｓ）又はリン
（Ｐ）イオンをさらに注入・拡散し、Ｎ型の高濃度領域
を形成する。すなわち、砒素（Ａｓ）又はリン（Ｐ）イ
オンはいずれも、価電子が５価であり、Ｓｉの価電子が
４価であることから、Ｓｉ原子と共有結合をつくるには
電子が一個過剰となる。よって、砒素（Ａｓ）又はリン
（Ｐ）イオンを注入・拡散するとＮ型となる。また、上
記Ｎ型不活性部は、砒素（Ａｓ）又はリン（Ｐ）イオン
等のＳｉに対して不純物としての濃度が高いため、第１
ゲート電極９及び第２ゲート電極１１に電圧を印加して
も常にＯＦＦとなる部分である。その意味で、不活性部
という名称を付している。
【００７３】また、電極取り出し配線部５ｃに砒素（Ａ
ｓ）又はリン（Ｐ）イオンを注入・拡散するのは、電極
取り出し配線部５ｃでの電流を流れ易くすべく、電子の
濃度を高める必要があるためである。
ｓ）又はリン（Ｐ）イオンを注入・拡散するのは、電極
取り出し配線部５ｃでの電流を流れ易くすべく、電子の
濃度を高める必要があるためである。
【００７４】次いで、図１（ａ）（ｃ）に示すように、
メモリセル内のＰチャネルトランジスタＢの電極取り出
し配線部７ｃと、ＲＯＭ情報書き込みのためのＮチャネ
ルトランジスタＡのＰ型不活性部としてＰチャネルトラ
ンジスタＢのＰ型ソース７ｂとにフッ化ホウ素（ＢＦ）
又はホウ素（Ｂ）イオンを注入・拡散し、Ｐ型の高濃度
領域を形成する。すなわち、ホウ素は価電子が３価であ
り、Ｓｉの価電子が４価であることから、Ｓｉ原子と共
有結合をつくるには電子が一個不足する。よって、フッ
化ホウ素（ＢＦ）又はホウ素（Ｂ）イオンを注入・拡散
すると、Ｐ型となる。なお、同図（ａ）（ｃ）に示すＰ
型ドレイン７ａについては、本実施の形態では、フッ化
ホウ素（ＢＦ）又はホウ素（Ｂ）イオンの注入を行って
いない。
メモリセル内のＰチャネルトランジスタＢの電極取り出
し配線部７ｃと、ＲＯＭ情報書き込みのためのＮチャネ
ルトランジスタＡのＰ型不活性部としてＰチャネルトラ
ンジスタＢのＰ型ソース７ｂとにフッ化ホウ素（ＢＦ）
又はホウ素（Ｂ）イオンを注入・拡散し、Ｐ型の高濃度
領域を形成する。すなわち、ホウ素は価電子が３価であ
り、Ｓｉの価電子が４価であることから、Ｓｉ原子と共
有結合をつくるには電子が一個不足する。よって、フッ
化ホウ素（ＢＦ）又はホウ素（Ｂ）イオンを注入・拡散
すると、Ｐ型となる。なお、同図（ａ）（ｃ）に示すＰ
型ドレイン７ａについては、本実施の形態では、フッ化
ホウ素（ＢＦ）又はホウ素（Ｂ）イオンの注入を行って
いない。
【００７５】しかしながら、この領域、つまりＰ型ドレ
イン７ａの領域は元々Ｐ型シリコン（Ｓｉ）層４である
ので、Ｐ型が維持されている。なお、この領域について
もＰ型不活性部とするときには、ホウ素（Ｂ）イオン等
の高濃度注入を行うことは可能である。
イン７ａの領域は元々Ｐ型シリコン（Ｓｉ）層４である
ので、Ｐ型が維持されている。なお、この領域について
もＰ型不活性部とするときには、ホウ素（Ｂ）イオン等
の高濃度注入を行うことは可能である。
【００７６】また、電極取り出し配線部７ｃにフッ化ホ
ウ素（ＢＦ）又はホウ素（Ｂ）イオンを注入・拡散する
のは、電極取り出し配線部７ｃでの電流を流れ易くすべ
く、正孔の濃度を高める必要があるためである。
ウ素（ＢＦ）又はホウ素（Ｂ）イオンを注入・拡散する
のは、電極取り出し配線部７ｃでの電流を流れ易くすべ
く、正孔の濃度を高める必要があるためである。
【００７７】次に、図４（ａ）（ｂ）に示すように、Ｐ
型シリコン（Ｓｉ）層４の上側に第１ゲート酸化膜８を
形成し、さらにその上に例えばポリシリコン、チタンシ
リコン（ＴｉＳｉ）又はタングステンシリコン（ＷＳ
ｉ）等からなる第１ゲート電極９、さらにその上に気相
成長酸化膜１４を形成する。
型シリコン（Ｓｉ）層４の上側に第１ゲート酸化膜８を
形成し、さらにその上に例えばポリシリコン、チタンシ
リコン（ＴｉＳｉ）又はタングステンシリコン（ＷＳ
ｉ）等からなる第１ゲート電極９、さらにその上に気相
成長酸化膜１４を形成する。
【００７８】その後、上記第１ゲート酸化膜８、第１ゲ
ート電極９及び気相成長酸化膜１４における所定領域を
フォトエッチした後、図５（ａ）（ｂ）に示すように、
表面にゲート絶縁膜及び絶縁膜としての第２ゲート酸化
膜１０を成長させる。
ート電極９及び気相成長酸化膜１４における所定領域を
フォトエッチした後、図５（ａ）（ｂ）に示すように、
表面にゲート絶縁膜及び絶縁膜としての第２ゲート酸化
膜１０を成長させる。
【００７９】次いで、その上に、図６（ａ）（ｂ）に示
すように、ポリシリコン、タングステンシリコン又はチ
タンシリコンを順に成長させ、フォトエッチし、第２ゲ
ート電極１１を形成する。
すように、ポリシリコン、タングステンシリコン又はチ
タンシリコンを順に成長させ、フォトエッチし、第２ゲ
ート電極１１を形成する。
【００８０】さらに、上記の第２ゲート電極１１をマス
クとして、周辺回路ソース・ドレイン用として、周辺Ｎ
チャネルトランジスタＡのＮ型ソース５ｂ及びＮ型ドレ
イン５ａにはＡｓイオンを注入する一方、周辺Ｐチャネ
ルトランジスタＢのＰ型ソース７ｂ及びＰ型ドレイン７
ａにはフッ化ホウ素（ＢＦ）又はホウ素（Ｂ）イオンを
注入し、必要に応じてサリサイド処理をして、それぞれ
の高濃度領域１２・１３を形成する。
クとして、周辺回路ソース・ドレイン用として、周辺Ｎ
チャネルトランジスタＡのＮ型ソース５ｂ及びＮ型ドレ
イン５ａにはＡｓイオンを注入する一方、周辺Ｐチャネ
ルトランジスタＢのＰ型ソース７ｂ及びＰ型ドレイン７
ａにはフッ化ホウ素（ＢＦ）又はホウ素（Ｂ）イオンを
注入し、必要に応じてサリサイド処理をして、それぞれ
の高濃度領域１２・１３を形成する。
【００８１】なお、上記の製造において、ゲート電極９
の材料は、ドープドポリシリコン単層、高融点金属、シ
リサイド又はサリサイド等に限定されない。
の材料は、ドープドポリシリコン単層、高融点金属、シ
リサイド又はサリサイド等に限定されない。
【００８２】また、メモリセルのソース・ドレイン、Ｒ
ＯＭ情報書き込みのためのトランジスタの不活性化、及
びメモリセル内の電極取り出し配線部５ｃ・７ｃ用の高
濃度イオン注入は、ＲＯＭ情報入手後の短納期に対応す
るために、第１ゲート電極９及び第２ゲート電極１１の
形成後に、高電圧のイオン注入により第１ゲート電極９
を透過してＲＯＭ情報入力時に同時に注入することも可
能である。
ＯＭ情報書き込みのためのトランジスタの不活性化、及
びメモリセル内の電極取り出し配線部５ｃ・７ｃ用の高
濃度イオン注入は、ＲＯＭ情報入手後の短納期に対応す
るために、第１ゲート電極９及び第２ゲート電極１１の
形成後に、高電圧のイオン注入により第１ゲート電極９
を透過してＲＯＭ情報入力時に同時に注入することも可
能である。
【００８３】その後、上記形成品の上に図示しないＮＳ
Ｇ、ＢＰＳＧ等の層間絶縁膜を形成し、図１（ａ）に示
すビット線ｆ１〜ｆ４…と電極取り出し配線部５ｃ…・
７ｃ…との交差部分に電極取り出し用窓５ｄ…・７ｄ…
を開けた後、各ビット線ｆ１〜ｆ４…について各１層の
金属配線を施す工程を経て完成する。
Ｇ、ＢＰＳＧ等の層間絶縁膜を形成し、図１（ａ）に示
すビット線ｆ１〜ｆ４…と電極取り出し配線部５ｃ…・
７ｃ…との交差部分に電極取り出し用窓５ｄ…・７ｄ…
を開けた後、各ビット線ｆ１〜ｆ４…について各１層の
金属配線を施す工程を経て完成する。
【００８４】ここで、各ビット線ｆ１〜ｆ４…は、一方
向側で（同図１（ａ）において紙面の上側方向）各１層
ずつ並列に配置されたものとなっているが、必ずしもこ
れに限らない。
向側で（同図１（ａ）において紙面の上側方向）各１層
ずつ並列に配置されたものとなっているが、必ずしもこ
れに限らない。
【００８５】すなわち、上述したように、ワード線Ａ１
…とビット線ｆ１…とを同一方向に並べて配線すると、
ビット線ｆ１〜ｆ４…ｆｎ（ｎは整数）が多く存在する
場合に、末端のビット線ｆｎについては、電極取り出し
配線部５ｃ・７ｃの距離が長くなり、取り出し配線の抵
抗が大きくなる。すなわち、電極取り出し配線部５ｃ・
７ｃが半導体にて形成されているので、金属等の導体に
比べると抵抗が大きい。そして、このように取り出し配
線の抵抗が大きくなることは、転送速度に影響するので
問題となる。
…とビット線ｆ１…とを同一方向に並べて配線すると、
ビット線ｆ１〜ｆ４…ｆｎ（ｎは整数）が多く存在する
場合に、末端のビット線ｆｎについては、電極取り出し
配線部５ｃ・７ｃの距離が長くなり、取り出し配線の抵
抗が大きくなる。すなわち、電極取り出し配線部５ｃ・
７ｃが半導体にて形成されているので、金属等の導体に
比べると抵抗が大きい。そして、このように取り出し配
線の抵抗が大きくなることは、転送速度に影響するので
問題となる。
【００８６】そこで、この電極取り出し配線部５ｃ・７
ｃの配線抵抗を小さくするために、電極取り出し配線部
５ｃ・７ｃ…を両方向（同図１（ａ）において紙面の上
側方向と下側方向との両方）に延設することが可能であ
る。これによって、末端のビット線ｆｎについても、一
方向に延設するのに比べて、電極取り出し配線部５ｃ・
７ｃの距離を半減することができる。
ｃの配線抵抗を小さくするために、電極取り出し配線部
５ｃ・７ｃ…を両方向（同図１（ａ）において紙面の上
側方向と下側方向との両方）に延設することが可能であ
る。これによって、末端のビット線ｆｎについても、一
方向に延設するのに比べて、電極取り出し配線部５ｃ・
７ｃの距離を半減することができる。
【００８７】また、逆に、第１ゲート電極９及び第２ゲ
ート電極１１がＰ型ＳＯＩ基板２０上の両端側（同図１
（ａ）において紙面の上側方向と下側方向との両側）に
配されかつ電極取り出し配線部５ｃ・７ｃ…がＰ型ＳＯ
Ｉ基板２０上の中間部に延設されるようにしてビット線
ｆ１〜ｆ４…ｆｎと短絡することが可能である。これに
よっても、電極取り出し配線部５ｃ・７ｃの距離を半減
することができる。
ート電極１１がＰ型ＳＯＩ基板２０上の両端側（同図１
（ａ）において紙面の上側方向と下側方向との両側）に
配されかつ電極取り出し配線部５ｃ・７ｃ…がＰ型ＳＯ
Ｉ基板２０上の中間部に延設されるようにしてビット線
ｆ１〜ｆ４…ｆｎと短絡することが可能である。これに
よっても、電極取り出し配線部５ｃ・７ｃの距離を半減
することができる。
【００８８】また、その他の方法として、上記のように
各ビット線ｆ１〜ｆ４…は、各１層ずつ並列に配置され
たものとなっているが、必ずしもこれに限らず、絶縁層
を介して２層等の多層にして配設することも可能であ
る。これによっても、電極取り出し配線部５ｃ・７ｃの
距離を半減することができる。なお、２層にする場合
に、完全に両者が重ならなくても一部のみが重なってい
ても良い。
各ビット線ｆ１〜ｆ４…は、各１層ずつ並列に配置され
たものとなっているが、必ずしもこれに限らず、絶縁層
を介して２層等の多層にして配設することも可能であ
る。これによっても、電極取り出し配線部５ｃ・７ｃの
距離を半減することができる。なお、２層にする場合
に、完全に両者が重ならなくても一部のみが重なってい
ても良い。
【００８９】本実施の形態の半導体装置によって、図１
（ａ）（ｂ）（ｃ）に示すように、デザインルールＦ
（Ｆ＝０．２５μｍ）の場合、１ビット当たりのピッチ
は、縦Ｘ、横ＹともＦであり、面積はＦ2 となって従来
のメモリセルの１／４にまで小型化、高集積化される。
（ａ）（ｂ）（ｃ）に示すように、デザインルールＦ
（Ｆ＝０．２５μｍ）の場合、１ビット当たりのピッチ
は、縦Ｘ、横ＹともＦであり、面積はＦ2 となって従来
のメモリセルの１／４にまで小型化、高集積化される。
【００９０】次に、本実施の形態の半導体装置における
データ読み出し時のバイアス条件の一例を表１に示す。
なお、このバイアス条件は、前述した書き込み時におけ
るＮチャネルトランジスタＡのＮ型ソース５ｂ及びＮ型
ドレイン５ａ並びにＰチャネルトランジスタＢのＰ型ソ
ース７ｂ及びＰ型ドレイン７ａの電圧の印加方法、並び
に第１ゲート電極９及び第２ゲート電極１１の電圧の印
加方法と同じであるが、ここでは具体的な数値を用いて
説明する。
データ読み出し時のバイアス条件の一例を表１に示す。
なお、このバイアス条件は、前述した書き込み時におけ
るＮチャネルトランジスタＡのＮ型ソース５ｂ及びＮ型
ドレイン５ａ並びにＰチャネルトランジスタＢのＰ型ソ
ース７ｂ及びＰ型ドレイン７ａの電圧の印加方法、並び
に第１ゲート電極９及び第２ゲート電極１１の電圧の印
加方法と同じであるが、ここでは具体的な数値を用いて
説明する。
【００９１】なお、以下の例示において、Ｎ型ソース５
ｂ及びＮ型ドレイン５ａは、必ずしも固定ではない。す
なわち、両者は構造的に等しく対称であるので、両者を
入れ替えてＮ型ソース５ａ及びＮ型ドレイン５ｂとする
ことが可能である。したがって、以下の例示において
は、図１（ｃ）の５ａ及び５ｂの領域をそれぞれＮ型ソ
ース５ａ及びＮ型ドレイン５ｂとして説明する。ただ
し、Ｐ型ソース７ｂ及びＰ型ドレイン７ａについては、
上述してきた通りの領域を示すものとして説明する。
ｂ及びＮ型ドレイン５ａは、必ずしも固定ではない。す
なわち、両者は構造的に等しく対称であるので、両者を
入れ替えてＮ型ソース５ａ及びＮ型ドレイン５ｂとする
ことが可能である。したがって、以下の例示において
は、図１（ｃ）の５ａ及び５ｂの領域をそれぞれＮ型ソ
ース５ａ及びＮ型ドレイン５ｂとして説明する。ただ
し、Ｐ型ソース７ｂ及びＰ型ドレイン７ａについては、
上述してきた通りの領域を示すものとして説明する。
【００９２】先ず、メモリセルのチャネル部の不純物濃
度を設定することにより、ＮチャネルトランジスタＡの
閾値電圧を０．５Ｖ、ＲＯＭ情報書き込み用イオン注入
によるＰ型不活性部７ａは閾値１Ｖ以上、Ｐチャネルト
ランジスタＢの閾値を−０．５Ｖ、ＲＯＭ書き込み用イ
オン注入によるＮ型不活性部であるＮ型ソース５ｂは閾
値−１Ｖ以下にする。
度を設定することにより、ＮチャネルトランジスタＡの
閾値電圧を０．５Ｖ、ＲＯＭ情報書き込み用イオン注入
によるＰ型不活性部７ａは閾値１Ｖ以上、Ｐチャネルト
ランジスタＢの閾値を−０．５Ｖ、ＲＯＭ書き込み用イ
オン注入によるＮ型不活性部であるＮ型ソース５ｂは閾
値−１Ｖ以下にする。
【００９３】全ての閾値は、チャネル部の電圧をソー
ス、ドレインに対し、逆バイアス印加させた状態での値
を示している。
ス、ドレインに対し、逆バイアス印加させた状態での値
を示している。
【００９４】また、表１において、Ａ１、Ａ２、Ａ３、
Ａ４はＮＯＲ型メモリセルにおけるワード線Ａ１〜Ａ４
を表し、ｆ１、ｆ２、ｆ３、ｆ４はビット線ｆ１〜ｆ４
を表している。
Ａ４はＮＯＲ型メモリセルにおけるワード線Ａ１〜Ａ４
を表し、ｆ１、ｆ２、ｆ３、ｆ４はビット線ｆ１〜ｆ４
を表している。
【００９５】
【表１】
【００９６】先ず、条件１、２、４、５に示すように、
ＮチャネルトランジスタＡのＲＯＭの読み出し例とし
て、ビット線ｆ１をグランド電圧の０Ｖに固定し、ワー
ド線Ａ２を１Ｖにする。これによって、Ｎチャネルトラ
ンジスタＡの閾値電圧０．５Ｖよりも大きい正電圧が印
加されたので、ＮチャネルトランジスタＡは導通し、前
記Ｎ型ソース５ａからＮ型ドレイン５ｂへ電子が移動
し、ビット線ｆ３はビット線ｆ１と同じ０Vになる。そ
の時、ビット線ｆ２・ｆ４はリーク電流を防ぐため−１
〜０Ｖにし、PN接合を逆バイアス状態にして素子分離す
る。すなわち、表１においては、ビット線ｆ２・ｆ４を
いずれも−１Ｖにしている。この場合、Ｎチャネルトラ
ンジスタＡのＮ型ドレイン５ｂは初期値１Ｖないし通電
時０Ｖのいずれかである一方、隣接する領域であるＰ型
ソース７ｂ及びＰ型ドレイン７ａは−１Ｖである。した
がって、Ｎ型ドレイン５ｂに対してＰ型ソース７ｂ及び
Ｐ型ドレイン７ａは常に逆バイアス状態となっているの
で、ＮチャネルトランジスタＡのチャネル領域以外から
は電子が移動しない。つまり、電子は１Ｖないし０Ｖの
Ｎ型ドレイン５ｂから−１ＶのＰ型ソース７ｂ及びＰ型
ドレイン７ａへは流れない。
ＮチャネルトランジスタＡのＲＯＭの読み出し例とし
て、ビット線ｆ１をグランド電圧の０Ｖに固定し、ワー
ド線Ａ２を１Ｖにする。これによって、Ｎチャネルトラ
ンジスタＡの閾値電圧０．５Ｖよりも大きい正電圧が印
加されたので、ＮチャネルトランジスタＡは導通し、前
記Ｎ型ソース５ａからＮ型ドレイン５ｂへ電子が移動
し、ビット線ｆ３はビット線ｆ１と同じ０Vになる。そ
の時、ビット線ｆ２・ｆ４はリーク電流を防ぐため−１
〜０Ｖにし、PN接合を逆バイアス状態にして素子分離す
る。すなわち、表１においては、ビット線ｆ２・ｆ４を
いずれも−１Ｖにしている。この場合、Ｎチャネルトラ
ンジスタＡのＮ型ドレイン５ｂは初期値１Ｖないし通電
時０Ｖのいずれかである一方、隣接する領域であるＰ型
ソース７ｂ及びＰ型ドレイン７ａは−１Ｖである。した
がって、Ｎ型ドレイン５ｂに対してＰ型ソース７ｂ及び
Ｐ型ドレイン７ａは常に逆バイアス状態となっているの
で、ＮチャネルトランジスタＡのチャネル領域以外から
は電子が移動しない。つまり、電子は１Ｖないし０Ｖの
Ｎ型ドレイン５ｂから−１ＶのＰ型ソース７ｂ及びＰ型
ドレイン７ａへは流れない。
【００９７】次に、上記の条件１、２、４、５におい
て、ワード線Ａ２を０Ｖ又は−１Ｖにすると、閾値電圧
０．５Ｖよりも小さい電圧が印加されているので、条件
３に示すように、ビット線ｆ３は初期値１Ｖを維持しＮ
チャネルトランジスタＡがオフ状態になる。
て、ワード線Ａ２を０Ｖ又は−１Ｖにすると、閾値電圧
０．５Ｖよりも小さい電圧が印加されているので、条件
３に示すように、ビット線ｆ３は初期値１Ｖを維持しＮ
チャネルトランジスタＡがオフ状態になる。
【００９８】なお、同一ビット線ｆ３内の他のＮチャネ
ルトランジスタＡのチャネル部にＰ型の高濃度イオン注
入がされている場合には、ワード線Ａ２以外のワード線
Ａ１・Ａ３・Ａ４の状態に関わらず全てのＮチャネルト
ランジスタＡはオフ状態になり、ビット線ｆ３は初期値
１Ｖを維持するものとなる。
ルトランジスタＡのチャネル部にＰ型の高濃度イオン注
入がされている場合には、ワード線Ａ２以外のワード線
Ａ１・Ａ３・Ａ４の状態に関わらず全てのＮチャネルト
ランジスタＡはオフ状態になり、ビット線ｆ３は初期値
１Ｖを維持するものとなる。
【００９９】一方、ＰチャネルトランジスタＢのＲＯＭ
の読み出し例としては、条件６、８、９、１０に示すよ
うに、ビット線ｆ４をグランド電圧０Ｖに固定し、ワー
ド線Ａ１を−１Ｖにする。これによって、Ｐチャネルト
ランジスタＢの閾値電圧−０．５Ｖよりも大きい負電圧
が印加されたので、ＰチャネルトランジスタＢは導通
し、Ｐ型ソース７ｂからＰ型ドレイン７ａへ正孔が流
れ、ビット線ｆ２はビット線ｆ４と同じ０Ｖになる。そ
の時、ビット線ｆ１・ｆ３はリーク電流を防ぐため１〜
０Ｖにし、ＰＮ接合を逆バイアス状態にして素子分離す
る。すなわち、表１においては、ビット線ｆ３・ｆ１を
いずれも１Ｖにしている。この場合、Ｐチャネルトラン
ジスタＢのＰ型ドレイン７ａは初期値−１Ｖないし通電
時０Ｖのいずれかである一方、隣接する領域であるＮ型
ソース５ａ及びＮ型ドレイン５ｂは、１Ｖである。した
がって、Ｐ型ドレイン７ａに対してＮ型ソース５ａ及び
Ｎ型ドレイン５ｂは常に逆バイアス状態となっているの
で、ＰチャネルトランジスタＢのチャネル領域以外から
は正孔が移動せず、リーク電流が発生しない。つまり、
正孔は−１Ｖないし０ＶのＰ型ドレイン７ａから１Ｖの
Ｎ型ソース５ａ又はＮ型ドレイン５ｂへは流れない。
の読み出し例としては、条件６、８、９、１０に示すよ
うに、ビット線ｆ４をグランド電圧０Ｖに固定し、ワー
ド線Ａ１を−１Ｖにする。これによって、Ｐチャネルト
ランジスタＢの閾値電圧−０．５Ｖよりも大きい負電圧
が印加されたので、ＰチャネルトランジスタＢは導通
し、Ｐ型ソース７ｂからＰ型ドレイン７ａへ正孔が流
れ、ビット線ｆ２はビット線ｆ４と同じ０Ｖになる。そ
の時、ビット線ｆ１・ｆ３はリーク電流を防ぐため１〜
０Ｖにし、ＰＮ接合を逆バイアス状態にして素子分離す
る。すなわち、表１においては、ビット線ｆ３・ｆ１を
いずれも１Ｖにしている。この場合、Ｐチャネルトラン
ジスタＢのＰ型ドレイン７ａは初期値−１Ｖないし通電
時０Ｖのいずれかである一方、隣接する領域であるＮ型
ソース５ａ及びＮ型ドレイン５ｂは、１Ｖである。した
がって、Ｐ型ドレイン７ａに対してＮ型ソース５ａ及び
Ｎ型ドレイン５ｂは常に逆バイアス状態となっているの
で、ＰチャネルトランジスタＢのチャネル領域以外から
は正孔が移動せず、リーク電流が発生しない。つまり、
正孔は−１Ｖないし０ＶのＰ型ドレイン７ａから１Ｖの
Ｎ型ソース５ａ又はＮ型ドレイン５ｂへは流れない。
【０１００】次に、上記の条件６、８、９、１０におい
て、ワード線Ａ１を０Ｖ又は１Ｖにすると、条件７に示
すように、閾値電圧−０．５Ｖよりも小さい負電圧が印
加されているので、ビット線ｆ２は初期値−１Ｖを維持
して、ＰチャネルトランジスタＢはオフ状態になる。
て、ワード線Ａ１を０Ｖ又は１Ｖにすると、条件７に示
すように、閾値電圧−０．５Ｖよりも小さい負電圧が印
加されているので、ビット線ｆ２は初期値−１Ｖを維持
して、ＰチャネルトランジスタＢはオフ状態になる。
【０１０１】なお、同一ビット線ｆ２内の他のＰ型トラ
ンジスタのチャネル部にＮ型の高濃度イオン注入がなさ
れている場合、ワード線Ａ１以外のワード線Ａ１・Ａ３
・Ａ４の状態に関わらず全てのトランジスタはオフ状態
になり、ビット線ｆ２は初期値−１Ｖを維持するものと
なる。
ンジスタのチャネル部にＮ型の高濃度イオン注入がなさ
れている場合、ワード線Ａ１以外のワード線Ａ１・Ａ３
・Ａ４の状態に関わらず全てのトランジスタはオフ状態
になり、ビット線ｆ２は初期値−１Ｖを維持するものと
なる。
【０１０２】なお、上記の説明はメモリセルの１動作例
を示したもので、動作電圧、閾値電圧等は本実施の形態
に限定されるものではなく、その趣旨を逸脱しない範囲
で種々変更可能である。
を示したもので、動作電圧、閾値電圧等は本実施の形態
に限定されるものではなく、その趣旨を逸脱しない範囲
で種々変更可能である。
【０１０３】このように、本実施の形態の半導体装置で
は、Ｎ型ソース５ｂ及びＮ型ドレイン５ａと、これらＮ
型ソース５ｂとＮ型ドレイン５ａとの間のチャネル部に
存在するＰ型シリコン（Ｓｉ）層４のＰ型半導体領域と
によってＮチャネルトランジスタＡが構成される。
は、Ｎ型ソース５ｂ及びＮ型ドレイン５ａと、これらＮ
型ソース５ｂとＮ型ドレイン５ａとの間のチャネル部に
存在するＰ型シリコン（Ｓｉ）層４のＰ型半導体領域と
によってＮチャネルトランジスタＡが構成される。
【０１０４】また、このＮチャネルトランジスタＡのチ
ャネル部を利用してＰ型ドレイン７ａとし、このＰ型ド
レイン７ａとＰ型ソース７ｂと、これらＰ型ソース７ｂ
とＰ型ドレイン７ａとの間のチャネル部に存在するＮ型
ドレイン５ａとによってＰチャネルトランジスタＢを構
成する。
ャネル部を利用してＰ型ドレイン７ａとし、このＰ型ド
レイン７ａとＰ型ソース７ｂと、これらＰ型ソース７ｂ
とＰ型ドレイン７ａとの間のチャネル部に存在するＮ型
ドレイン５ａとによってＰチャネルトランジスタＢを構
成する。
【０１０５】すなわち、本実施の形態では、異なる導電
型のトランジスタを交互に嵌めたメモリセルを形成して
いる。したがって、ＮチャネルトランジスタＡのチャネ
ル部におけるＰ型シリコン（Ｓｉ）層４のＰ型半導体領
域と、ＰチャネルトランジスタＢのチャネル部における
Ｐ型ドレイン７ａとを共用している。
型のトランジスタを交互に嵌めたメモリセルを形成して
いる。したがって、ＮチャネルトランジスタＡのチャネ
ル部におけるＰ型シリコン（Ｓｉ）層４のＰ型半導体領
域と、ＰチャネルトランジスタＢのチャネル部における
Ｐ型ドレイン７ａとを共用している。
【０１０６】そして、このようなＮチャネルトランジス
タＡ及びＰチャネルトランジスタＢにおける各Ｎ型ソー
ス５ｂ及びＮ型ドレイン５ａ並びに各Ｐ型ソース７ｂ及
びＰ型ドレイン７ａに交差させて複数個形成された第１
ゲート電極９及び第２ゲート電極１１によってメモリセ
ルアレイを構成している。
タＡ及びＰチャネルトランジスタＢにおける各Ｎ型ソー
ス５ｂ及びＮ型ドレイン５ａ並びに各Ｐ型ソース７ｂ及
びＰ型ドレイン７ａに交差させて複数個形成された第１
ゲート電極９及び第２ゲート電極１１によってメモリセ
ルアレイを構成している。
【０１０７】また、ＮチャネルトランジスタＡ及びＰチ
ャネルトランジスタＢにおける各チャネル部では、例え
ば「０」の所定データの書き込みを行うべく各チャネル
部と同じ導電型の不純物イオンを注入して該チャネル部
を高濃度にする。これによって、選択的にＮチャネルト
ランジスタＡ又はＰチャネルトランジスタＢの閾値を高
くすることができる。このため、第１ゲート電極９又は
第２ゲート電極１１に所定電圧を印加したときに、不純
物イオンを注入してチャネル部を高濃度にした領域につ
いては、電流が流れないので例えば「０」の情報書き込
みができる一方、不純物イオンを注入しなかったチャネ
ル部においては、第１ゲート電極９又は第２ゲート電極
１１に所定電圧を印加したときに、電流が流れて例えば
「１」の情報書き込みを行うことができる。
ャネルトランジスタＢにおける各チャネル部では、例え
ば「０」の所定データの書き込みを行うべく各チャネル
部と同じ導電型の不純物イオンを注入して該チャネル部
を高濃度にする。これによって、選択的にＮチャネルト
ランジスタＡ又はＰチャネルトランジスタＢの閾値を高
くすることができる。このため、第１ゲート電極９又は
第２ゲート電極１１に所定電圧を印加したときに、不純
物イオンを注入してチャネル部を高濃度にした領域につ
いては、電流が流れないので例えば「０」の情報書き込
みができる一方、不純物イオンを注入しなかったチャネ
ル部においては、第１ゲート電極９又は第２ゲート電極
１１に所定電圧を印加したときに、電流が流れて例えば
「１」の情報書き込みを行うことができる。
【０１０８】さらに、本実施の形態では、隣り合うＮ型
ソース５ｂとＰ型ドレイン７ａとの接合を常に逆バイア
スを保つことにより、Ｎ型ソース５ｂとＰ型ドレイン７
ａとを分離している。
ソース５ｂとＰ型ドレイン７ａとの接合を常に逆バイア
スを保つことにより、Ｎ型ソース５ｂとＰ型ドレイン７
ａとを分離している。
【０１０９】具体的には、Ｎ型ソース５ｂ及びＮ型ドレ
イン５ａを構成要素とするＮチャネルトランジスタＡが
選択されたときの動作中は、隣接する異種の導電型を有
するＰチャネルトランジスタＢのＰ型ソース７ｂ及びＰ
型ドレイン７ａとの結合を逆バイアス状態にする一方、
ＰチャネルトランジスタＢが選択されたときの動作中
は、上記ＮチャネルトランジスタＡを逆バイアス状態に
している。
イン５ａを構成要素とするＮチャネルトランジスタＡが
選択されたときの動作中は、隣接する異種の導電型を有
するＰチャネルトランジスタＢのＰ型ソース７ｂ及びＰ
型ドレイン７ａとの結合を逆バイアス状態にする一方、
ＰチャネルトランジスタＢが選択されたときの動作中
は、上記ＮチャネルトランジスタＡを逆バイアス状態に
している。
【０１１０】これによって、リーク電流の発生を防止し
て、Ｎ型ソース５ｂとＰ型ドレイン７ａとを確実に分離
することができる。
て、Ｎ型ソース５ｂとＰ型ドレイン７ａとを確実に分離
することができる。
【０１１１】このように、本実施の形態では、異なる導
電型のＮチャネルトランジスタＡ及びＰチャネルトラン
ジスタＢを交互に嵌めたメモリセルを形成し、Ｎチャネ
ルトランジスタＡのチャネル部におけるＰ型シリコン
（Ｓｉ）層４のＰ型半導体領域と、Ｐチャネルトランジ
スタＢのチャネル部におけるＰ型ドレイン７ａとを共用
することによって高集積化している。
電型のＮチャネルトランジスタＡ及びＰチャネルトラン
ジスタＢを交互に嵌めたメモリセルを形成し、Ｎチャネ
ルトランジスタＡのチャネル部におけるＰ型シリコン
（Ｓｉ）層４のＰ型半導体領域と、Ｐチャネルトランジ
スタＢのチャネル部におけるＰ型ドレイン７ａとを共用
することによって高集積化している。
【０１１２】この結果、ＰチャネルトランジスタＢ及び
ＮチャネルトランジスタＡの各素子間における分離領域
を最小にして、小型化及び高集積化を図り得る半導体装
置を提供することができる。
ＮチャネルトランジスタＡの各素子間における分離領域
を最小にして、小型化及び高集積化を図り得る半導体装
置を提供することができる。
【０１１３】また、本実施の形態の半導体装置では、ゲ
ート電極は、複数個の第１ゲート電極９…と、これら複
数個の各第１ゲート電極９…の間に隣接して設けられ、
かつ各第１ゲート電極９…と第２ゲート酸化膜１０を介
して積層される複数個の第２ゲート電極１１…とからな
る。なお、第１ゲート電極９と第２ゲート電極１１とは
第２ゲート酸化膜１０を介して一部重なり状態で積層さ
れていても良い。
ート電極は、複数個の第１ゲート電極９…と、これら複
数個の各第１ゲート電極９…の間に隣接して設けられ、
かつ各第１ゲート電極９…と第２ゲート酸化膜１０を介
して積層される複数個の第２ゲート電極１１…とからな
る。なお、第１ゲート電極９と第２ゲート電極１１とは
第２ゲート酸化膜１０を介して一部重なり状態で積層さ
れていても良い。
【０１１４】また、第１ゲート電極９及び第２ゲート電
極１１のうち、選択ゲート電極はゲート電位を変化させ
て各チャネル部を導通状態とする一方、非選択ゲート電
極もゲート電位を変化させて非導通状態として作用させ
る。
極１１のうち、選択ゲート電極はゲート電位を変化させ
て各チャネル部を導通状態とする一方、非選択ゲート電
極もゲート電位を変化させて非導通状態として作用させ
る。
【０１１５】すなわち、例えば、非選択ゲート電極のゲ
ート電位を下げて非導通状態とすることにより、非選択
ゲート電極の隣接ゲート電極が選択状態になったとき
に、非導通状態の非選択ゲート電極が非能動領域として
働き、素子間のリークを防止することができる。
ート電位を下げて非導通状態とすることにより、非選択
ゲート電極の隣接ゲート電極が選択状態になったとき
に、非導通状態の非選択ゲート電極が非能動領域として
働き、素子間のリークを防止することができる。
【０１１６】このため、上記第１ゲート電極９と第２ゲ
ート電極１１との間に介装される第２ゲート酸化膜１０
を厚くしなくても、又は第１ゲート電極９と第２ゲート
電極１１との間隔を充分取らなくても、素子分離を行う
ことができる。
ート電極１１との間に介装される第２ゲート酸化膜１０
を厚くしなくても、又は第１ゲート電極９と第２ゲート
電極１１との間隔を充分取らなくても、素子分離を行う
ことができる。
【０１１７】この結果、ＮチャネルトランジスタＡ及び
ＰチャネルトランジスタＢの各素子間における分離領域
を最小にして、小型化及び高集積化を図り得る半導体装
置を提供することができる。
ＰチャネルトランジスタＢの各素子間における分離領域
を最小にして、小型化及び高集積化を図り得る半導体装
置を提供することができる。
【０１１８】また、本実施の形態の半導体装置では、Ｐ
型ＳＯＩ基板２０に形成されたＳｉ酸化膜層２とその上
部における絶縁分離酸化膜３…とによって囲まれたシリ
コン層内に、上記メモリセルアレイが形成される。
型ＳＯＩ基板２０に形成されたＳｉ酸化膜層２とその上
部における絶縁分離酸化膜３…とによって囲まれたシリ
コン層内に、上記メモリセルアレイが形成される。
【０１１９】このため、隣接素子間の分離を確実にして
隣接素子間の電流のリークを確実に防止すると共に、Ｎ
チャネルトランジスタＡ及びＰチャネルトランジスタＢ
とこれらの下側部分との分離を確実にして、Ｎチャネル
トランジスタＡ及びＰチャネルトランジスタＢの下側か
ら電流がリークするのを確実に防止することができる。
隣接素子間の電流のリークを確実に防止すると共に、Ｎ
チャネルトランジスタＡ及びＰチャネルトランジスタＢ
とこれらの下側部分との分離を確実にして、Ｎチャネル
トランジスタＡ及びＰチャネルトランジスタＢの下側か
ら電流がリークするのを確実に防止することができる。
【０１２０】また、本実施の形態の半導体装置では、金
属配線からなる第１ゲート電極９及び第２ゲート電極１
１が第２ゲート酸化膜１０を介して２層に配設されてい
る。
属配線からなる第１ゲート電極９及び第２ゲート電極１
１が第２ゲート酸化膜１０を介して２層に配設されてい
る。
【０１２１】なお、この２層は、必ずしも完全に重なら
ず、一部のみ重なっているものを含むものとする。
ず、一部のみ重なっているものを含むものとする。
【０１２２】このため、第１ゲート電極９及び第２ゲー
ト電極１１の配線に際して、隣り合う第１ゲート電極９
及び第２ゲート電極１１の間隔が小さいときでも第１ゲ
ート電極９及び第２ゲート電極１１を互いに短絡させる
ことなく配線することができる。したがって、半導体装
置の小型化及び高集積化を図ることができる。
ト電極１１の配線に際して、隣り合う第１ゲート電極９
及び第２ゲート電極１１の間隔が小さいときでも第１ゲ
ート電極９及び第２ゲート電極１１を互いに短絡させる
ことなく配線することができる。したがって、半導体装
置の小型化及び高集積化を図ることができる。
【０１２３】なお、同様にして、ビット線ｆ１〜ｆ４…
を絶縁膜を介して２層に配設することも可能である。こ
の場合も同様に、隣り合うビット線ｆ１〜ｆ４…の間隔
が小さいときでもビット線ｆ１〜ｆ４…を互いに短絡さ
せることなく配線することができる。
を絶縁膜を介して２層に配設することも可能である。こ
の場合も同様に、隣り合うビット線ｆ１〜ｆ４…の間隔
が小さいときでもビット線ｆ１〜ｆ４…を互いに短絡さ
せることなく配線することができる。
【０１２４】ところで、電極取り出し配線部５ｃ・７ｃ
は、半導体にて形成されているので、距離を長くする
と、配線抵抗が大きくなる。したがって、電極取り出し
配線部５ｃ・７ｃが多数の場合に、一方向にのみ延設し
たのでは、最端部のビット線ｆｎに接続される電極取り
出し配線部５ｃ・７ｃの抵抗が大きくなり、伝送速度が
小さくなる。
は、半導体にて形成されているので、距離を長くする
と、配線抵抗が大きくなる。したがって、電極取り出し
配線部５ｃ・７ｃが多数の場合に、一方向にのみ延設し
たのでは、最端部のビット線ｆｎに接続される電極取り
出し配線部５ｃ・７ｃの抵抗が大きくなり、伝送速度が
小さくなる。
【０１２５】しかし、本実施の形態では、電極取り出し
配線部５ｃ・７ｃがＰ型ＳＯＩ基板２０の両端側に延設
されてビット線ｆ１〜ｆ４と短絡されるか、又は第１ゲ
ート電極９及び第２ゲート電極１１がＰ型ＳＯＩ基板２
０の両端側に配されかつ電極取り出し配線部５ｃ・７ｃ
がＰ型ＳＯＩ基板２０の中間部に延設されてビット線ｆ
１〜ｆ４と短絡されている。このため、電極取り出し配
線部５ｃ・７ｃの延設距離を半減することができる。
配線部５ｃ・７ｃがＰ型ＳＯＩ基板２０の両端側に延設
されてビット線ｆ１〜ｆ４と短絡されるか、又は第１ゲ
ート電極９及び第２ゲート電極１１がＰ型ＳＯＩ基板２
０の両端側に配されかつ電極取り出し配線部５ｃ・７ｃ
がＰ型ＳＯＩ基板２０の中間部に延設されてビット線ｆ
１〜ｆ４と短絡されている。このため、電極取り出し配
線部５ｃ・７ｃの延設距離を半減することができる。
【０１２６】この結果、電極取り出し配線部５ｃ・７ｃ
の配線抵抗を小さくして、メモリセルアレイを高速化す
ることができる。
の配線抵抗を小さくして、メモリセルアレイを高速化す
ることができる。
【０１２７】また、本実施の形態の半導体装置では、上
述したように、金属配線からなるビット線ｆ１〜ｆ４が
図示しない絶縁膜を介して例えば２層にされて各電極取
り出し配線部５ｃ・７ｃに短絡されるものとすることが
可能である。この２層は、必ずしも完全に重ならず、一
部のみ重なっているものを含むものとする。
述したように、金属配線からなるビット線ｆ１〜ｆ４が
図示しない絶縁膜を介して例えば２層にされて各電極取
り出し配線部５ｃ・７ｃに短絡されるものとすることが
可能である。この２層は、必ずしも完全に重ならず、一
部のみ重なっているものを含むものとする。
【０１２８】この結果、前記と同様に、各電極取り出し
配線部５ｃ・７ｃの延設距離を約半減することができ
る。したがって、電極取り出し配線部５ｃ・７ｃの配線
抵抗を小さくして、メモリセルアレイを高速化すること
ができる。
配線部５ｃ・７ｃの延設距離を約半減することができ
る。したがって、電極取り出し配線部５ｃ・７ｃの配線
抵抗を小さくして、メモリセルアレイを高速化すること
ができる。
【０１２９】なお、本発明はこれに限定されるべきもの
ではなく、１層のみの第１ゲート電極９及び第２ゲート
電極１１やＰ型ＳＯＩ基板２０を使わず従来のＰＮ接合
ウエル分離にする等、本発明の技術的範囲を逸脱するこ
となしに種々の変形が可能であることは勿論である。
ではなく、１層のみの第１ゲート電極９及び第２ゲート
電極１１やＰ型ＳＯＩ基板２０を使わず従来のＰＮ接合
ウエル分離にする等、本発明の技術的範囲を逸脱するこ
となしに種々の変形が可能であることは勿論である。
【０１３０】
【発明の効果】請求項１に係る発明の半導体装置は、以
上のように、第１導電型半導体基板に略平行に複数個形
成されて第２導電型ソース領域及び第２導電型ドレイン
領域をなす第２導電型不純物領域と、上記第１導電型半
導体基板における第２導電型ソース領域と第２導電型ド
レイン領域との間のチャネル部に存在する第１導電型不
純物領域とによって第１のトランジスタを構成し、上記
第１導電型半導体基板における各第２導電型不純物領域
の両隣に平行に存在する第１導電型不純物領域を複数個
の第１導電型ソース領域及び第１導電型ドレイン領域と
し、これら第１導電型ソース領域と第１導電型ドレイン
領域との間のチャネル部に存在する第２導電型不純物領
域とによって第２のトランジスタを構成することによ
り、異なる導電型のトランジスタを交互に嵌めたメモリ
セルを形成すると共に、上記第１導電型半導体基板上側
に形成されたゲート絶縁膜の上側において、上記第１導
電型不純物領域及び第２導電型不純物領域に交差させて
複数個形成されたゲート電極と上記メモリセルとによっ
てメモリセルアレイを構成する一方、上記ゲート電極下
方の第１導電型半導体基板における各チャネル部に所定
データの書き込みを行うべく各チャネル部と同じ導電型
の不純物イオンを注入して該チャネル部を高濃度にして
情報の書き込みを行う一方、上記第２導電型不純物領域
を第２導電型ソース領域及び第２導電型ドレイン領域と
する第１のトランジスタが選択されたときの動作中は、
隣接する異種の導電型を有する第２のトランジスタの第
１導電型ソース領域及び第１導電型ドレイン領域との結
合を逆バイアス状態にする一方、第２のトランジスタが
選択されたときの動作中は、上記第１のトランジスタを
逆バイアス状態にするものである。
上のように、第１導電型半導体基板に略平行に複数個形
成されて第２導電型ソース領域及び第２導電型ドレイン
領域をなす第２導電型不純物領域と、上記第１導電型半
導体基板における第２導電型ソース領域と第２導電型ド
レイン領域との間のチャネル部に存在する第１導電型不
純物領域とによって第１のトランジスタを構成し、上記
第１導電型半導体基板における各第２導電型不純物領域
の両隣に平行に存在する第１導電型不純物領域を複数個
の第１導電型ソース領域及び第１導電型ドレイン領域と
し、これら第１導電型ソース領域と第１導電型ドレイン
領域との間のチャネル部に存在する第２導電型不純物領
域とによって第２のトランジスタを構成することによ
り、異なる導電型のトランジスタを交互に嵌めたメモリ
セルを形成すると共に、上記第１導電型半導体基板上側
に形成されたゲート絶縁膜の上側において、上記第１導
電型不純物領域及び第２導電型不純物領域に交差させて
複数個形成されたゲート電極と上記メモリセルとによっ
てメモリセルアレイを構成する一方、上記ゲート電極下
方の第１導電型半導体基板における各チャネル部に所定
データの書き込みを行うべく各チャネル部と同じ導電型
の不純物イオンを注入して該チャネル部を高濃度にして
情報の書き込みを行う一方、上記第２導電型不純物領域
を第２導電型ソース領域及び第２導電型ドレイン領域と
する第１のトランジスタが選択されたときの動作中は、
隣接する異種の導電型を有する第２のトランジスタの第
１導電型ソース領域及び第１導電型ドレイン領域との結
合を逆バイアス状態にする一方、第２のトランジスタが
選択されたときの動作中は、上記第１のトランジスタを
逆バイアス状態にするものである。
【０１３１】それゆえ、異なる導電型のトランジスタを
交互に嵌めたメモリセルを形成し、第１のトランジスタ
のチャネル部における第１導電型不純物領域と、第２の
トランジスタのチャネル部における第１導電型ソース領
域又は第１導電型ドレイン領域とを共用することによっ
て高集積化している。
交互に嵌めたメモリセルを形成し、第１のトランジスタ
のチャネル部における第１導電型不純物領域と、第２の
トランジスタのチャネル部における第１導電型ソース領
域又は第１導電型ドレイン領域とを共用することによっ
て高集積化している。
【０１３２】さらに、隣り合う各第１導電型不純物領域
及び各第２導電型不純物領域の接合を常に逆バイアスを
保つことにより、各第１導電型不純物領域及び各第２導
電型不純物領域を分離している。
及び各第２導電型不純物領域の接合を常に逆バイアスを
保つことにより、各第１導電型不純物領域及び各第２導
電型不純物領域を分離している。
【０１３３】この結果、トランジスタの各素子間におけ
る分離領域を最小にして、小型化及び高集積化を図り得
る半導体装置を提供することができるという効果を奏す
る。請求項２に係る発明の半導体装置は、以上のよう
に、請求項１記載の半導体装置において、前記ゲート絶
縁膜の上側に複数個形成されたゲート電極は、複数個の
第１ゲート電極と、これら複数個の各第１ゲート電極の
間に隣接して設けられ、かつ各第１ゲート電極と絶縁膜
を介して積層される複数個の第２ゲート電極とからな
り、上記第１ゲート電極及び第２ゲート電極のうち、選
択ゲート電極はゲート電位を変化させて各チャネル部を
導通状態とする一方、非選択ゲート電極もゲート電位を
変化させて非導通状態として作用させるものである。
る分離領域を最小にして、小型化及び高集積化を図り得
る半導体装置を提供することができるという効果を奏す
る。請求項２に係る発明の半導体装置は、以上のよう
に、請求項１記載の半導体装置において、前記ゲート絶
縁膜の上側に複数個形成されたゲート電極は、複数個の
第１ゲート電極と、これら複数個の各第１ゲート電極の
間に隣接して設けられ、かつ各第１ゲート電極と絶縁膜
を介して積層される複数個の第２ゲート電極とからな
り、上記第１ゲート電極及び第２ゲート電極のうち、選
択ゲート電極はゲート電位を変化させて各チャネル部を
導通状態とする一方、非選択ゲート電極もゲート電位を
変化させて非導通状態として作用させるものである。
【０１３４】それゆえ、非選択ゲート電極のゲート電位
を下げて非導通状態とすることにより、非選択ゲート電
極の隣接ゲート電極が選択状態になったときに、非導通
状態の非選択ゲート電極が非能動領域として働き、素子
間のリークを防止することができる。
を下げて非導通状態とすることにより、非選択ゲート電
極の隣接ゲート電極が選択状態になったときに、非導通
状態の非選択ゲート電極が非能動領域として働き、素子
間のリークを防止することができる。
【０１３５】このため、請求項１に係る発明の効果に加
えて、上記第１ゲート電極と第２ゲート電極との間に介
装される絶縁膜を厚くしたり、又は素子分離領域を特別
に形成しなくても、素子分離を行うことができるという
効果を奏する。
えて、上記第１ゲート電極と第２ゲート電極との間に介
装される絶縁膜を厚くしたり、又は素子分離領域を特別
に形成しなくても、素子分離を行うことができるという
効果を奏する。
【０１３６】請求項３に係る発明の半導体装置は、以上
のように、請求項１記載の半導体装置において、第１導
電型半導体基板に形成された埋め込み酸化膜とその上部
における分離絶縁膜とによって囲まれたシリコン層内
に、上記メモリセルアレイが形成されるものである。
のように、請求項１記載の半導体装置において、第１導
電型半導体基板に形成された埋め込み酸化膜とその上部
における分離絶縁膜とによって囲まれたシリコン層内
に、上記メモリセルアレイが形成されるものである。
【０１３７】それゆえ、請求項１に係る発明の効果に加
えて、隣接素子間の分離を確実にして隣接素子間の電流
のリークを確実に防止すると共に、第１のトランジスタ
及び第２のトランジスタとこれらの下側部分との分離を
確実にして、第１のトランジスタ及び第２のトランジス
タの下側から電流がリークするのを確実に防止すること
ができるという効果を奏する。
えて、隣接素子間の分離を確実にして隣接素子間の電流
のリークを確実に防止すると共に、第１のトランジスタ
及び第２のトランジスタとこれらの下側部分との分離を
確実にして、第１のトランジスタ及び第２のトランジス
タの下側から電流がリークするのを確実に防止すること
ができるという効果を奏する。
【０１３８】請求項４に係る発明の半導体装置は、以上
のように、請求項２記載の半導体装置において、ビット
拡散線が第１導電型半導体基板の両端側に延設されて金
属配線と短絡されるか、又は第１ゲート電極及び第２ゲ
ート電極が第１導電型半導体基板の両端側に配されかつ
ビット拡散線が第１導電型半導体基板の中間部に延設さ
れて金属配線と短絡されているものである。
のように、請求項２記載の半導体装置において、ビット
拡散線が第１導電型半導体基板の両端側に延設されて金
属配線と短絡されるか、又は第１ゲート電極及び第２ゲ
ート電極が第１導電型半導体基板の両端側に配されかつ
ビット拡散線が第１導電型半導体基板の中間部に延設さ
れて金属配線と短絡されているものである。
【０１３９】それゆえ、ビット拡散線の延設距離を半減
することができる。この結果、請求項１に係る発明の効
果に加えて、ビット拡散線の配線抵抗を小さくして、メ
モリセルアレイを高速化することができるという効果を
奏する。
することができる。この結果、請求項１に係る発明の効
果に加えて、ビット拡散線の配線抵抗を小さくして、メ
モリセルアレイを高速化することができるという効果を
奏する。
【０１４０】請求項５に係る発明の半導体装置は、以上
のように、請求項１記載の半導体装置において、金属配
線からなるゲート電極又はビット線が絶縁膜を介してそ
れぞれ２層に配設されているものである。
のように、請求項１記載の半導体装置において、金属配
線からなるゲート電極又はビット線が絶縁膜を介してそ
れぞれ２層に配設されているものである。
【０１４１】それゆえ、ゲート電極又はビット線の配線
に際して、隣り合うゲート電極又はビット線の間隔が小
さいときでもゲート電極同士又はビット線同士を互いに
短絡させることなく配線することができる。したがっ
て、半導体装置の小型化及び高集積化を図ることができ
るという効果を奏する。
に際して、隣り合うゲート電極又はビット線の間隔が小
さいときでもゲート電極同士又はビット線同士を互いに
短絡させることなく配線することができる。したがっ
て、半導体装置の小型化及び高集積化を図ることができ
るという効果を奏する。
【０１４２】また、各ビット線を絶縁膜を介して２層に
配設したときには、ビット拡散線の延設距離を小さくす
ることが可能である。このため、請求項４に係る発明の
効果と同様に、ビット拡散線の延設距離を半減すること
ができる。この結果、請求項１に係る発明の効果に加え
て、ビット拡散線の配線抵抗を小さくして、メモリセル
アレイを高速化することができるという効果を奏する。
配設したときには、ビット拡散線の延設距離を小さくす
ることが可能である。このため、請求項４に係る発明の
効果と同様に、ビット拡散線の延設距離を半減すること
ができる。この結果、請求項１に係る発明の効果に加え
て、ビット拡散線の配線抵抗を小さくして、メモリセル
アレイを高速化することができるという効果を奏する。
【図１】本発明における半導体装置の実施の一形態を示
すものであり、（ａ）は平面図、（ｂ）は（ａ）におけ
るＩ−Ｉ断面図、（ｃ）は（ａ）におけるII−II断面図
である。
すものであり、（ａ）は平面図、（ｂ）は（ａ）におけ
るＩ−Ｉ断面図、（ｃ）は（ａ）におけるII−II断面図
である。
【図２】上記半導体装置におけるＮ型半導体領域を形成
するまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
するまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
【図３】上記半導体装置におけるＮ型不活性部を形成す
るまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
るまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
【図４】上記半導体装置における第１ゲート電極を形成
するまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
するまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
【図５】上記半導体装置における気相成長酸化膜を形成
するまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
するまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
【図６】上記半導体装置における第２ゲート電極を形成
するまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
するまでの製造工程を示すものであり、（ａ）は図１
（ａ）におけるII−II線方向の断面図、（ｂ）は図１
（ａ）におけるＩ−Ｉ線方向の断面図である。
【図７】従来の半導体装置を示すものであり、（ａ）は
平面図、（ｂ）は（ａ）におけるIII −III 断面図であ
る。
平面図、（ｂ）は（ａ）におけるIII −III 断面図であ
る。
１ Ｐ型半導体（Ｓｉ）基板 ２ Ｓｉ酸化膜層（埋め込み酸化膜） ３ 絶縁分離酸化膜（分離絶縁膜） ４ Ｐ型シリコン（Ｓｉ）層４（第１導電型不純物領
域） ５ａ Ｎ型ドレイン（第２導電型ドレイン領域） ５ｂ Ｎ型ソース（第２導電型ソース領域） ５ｃ 電極取り出し配線部（ビット拡散線） ５ｄ 電極取り出し用窓 ６ Ｎ型半導体領域 ７ａ Ｐ型ドレイン（第１導電型ドレイン領域） ７ｂ Ｐ型ソース（第１導電型ソース領域） ７ｃ 電極取り出し配線部（ビット拡散線） ７ｄ 電極取り出し用窓 ８ 第１ゲート酸化膜（ゲート絶縁膜） ９ 第１ゲート電極（ゲート電極） １０ 第２ゲート酸化膜（ゲート絶縁膜、絶縁膜） １１ 第２ゲート電極（ゲート電極） ２０ Ｐ型ＳＯＩ基板（第１導電型半導体基板） Ａ Ｎチャネルトランジスタ Ｂ Ｐチャネルトランジスタ ｆ１〜ｆ４ ビット線（金属配線）
域） ５ａ Ｎ型ドレイン（第２導電型ドレイン領域） ５ｂ Ｎ型ソース（第２導電型ソース領域） ５ｃ 電極取り出し配線部（ビット拡散線） ５ｄ 電極取り出し用窓 ６ Ｎ型半導体領域 ７ａ Ｐ型ドレイン（第１導電型ドレイン領域） ７ｂ Ｐ型ソース（第１導電型ソース領域） ７ｃ 電極取り出し配線部（ビット拡散線） ７ｄ 電極取り出し用窓 ８ 第１ゲート酸化膜（ゲート絶縁膜） ９ 第１ゲート電極（ゲート電極） １０ 第２ゲート酸化膜（ゲート絶縁膜、絶縁膜） １１ 第２ゲート電極（ゲート電極） ２０ Ｐ型ＳＯＩ基板（第１導電型半導体基板） Ａ Ｎチャネルトランジスタ Ｂ Ｐチャネルトランジスタ ｆ１〜ｆ４ ビット線（金属配線）
Claims (5)
- 【請求項１】複数個のメモリセルトランジスタからなる
メモリセルアレイを構成する半導体装置において、 第１導電型半導体基板に略平行に複数個形成されて第２
導電型ソース領域及び第２導電型ドレイン領域をなす第
２導電型不純物領域と、上記第１導電型半導体基板にお
ける第２導電型ソース領域と第２導電型ドレイン領域と
の間のチャネル部に存在する第１導電型不純物領域とに
よって第１のトランジスタを構成し、 上記第１導電型半導体基板における各第２導電型不純物
領域の両隣に平行に存在する第１導電型不純物領域を複
数個の第１導電型ソース領域及び第１導電型ドレイン領
域とし、これら第１導電型ソース領域と第１導電型ドレ
イン領域との間のチャネル部に存在する第２導電型不純
物領域とによって第２のトランジスタを構成することに
より、異なる導電型のトランジスタを交互に嵌めたメモ
リセルを形成すると共に、 上記第１導電型半導体基板上側に形成されたゲート絶縁
膜の上側において、上記第１導電型不純物領域及び第２
導電型不純物領域に交差させて複数個形成されたゲート
電極と上記メモリセルとによってメモリセルアレイを構
成する一方、 上記ゲート電極下方の第１導電型半導体基板における各
チャネル部に、所定データの書き込みを行うべく各チャ
ネル部と同じ導電型の不純物イオンを注入して該チャネ
ル部を高濃度にして情報の書き込みを行う一方、 上記第２導電型不純物領域を第２導電型ソース領域及び
第２導電型ドレイン領域とする第１のトランジスタが選
択されたときの動作中は、隣接する異種の導電型を有す
る第２のトランジスタの第１導電型ソース領域及び第１
導電型ドレイン領域との結合を逆バイアス状態にする一
方、 第２のトランジスタが選択されたときの動作中は、上記
第１のトランジスタを逆バイアス状態にすることを特徴
とする半導体装置。 - 【請求項２】前記ゲート絶縁膜の上側に複数個形成され
たゲート電極は、複数個の第１ゲート電極と、これら複
数個の各第１ゲート電極の間に隣接して設けられ、かつ
各第１ゲート電極と絶縁膜を介して積層される複数個の
第２ゲート電極とからなり、 上記第１ゲート電極及び第２ゲート電極のうち、選択ゲ
ート電極はゲート電位を変化させて各チャネル部を導通
状態とする一方、非選択ゲート電極もゲート電位を変化
させて非導通状態として作用させることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】第１導電型半導体基板に形成された埋め込
み酸化膜とその上部における分離絶縁膜とによって囲ま
れたシリコン層内に、上記メモリセルアレイが形成され
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】ビット拡散線が第１導電型半導体基板の両
端側に延設されて金属配線と短絡されるか、又は第１ゲ
ート電極及び第２ゲート電極が第１導電型半導体基板の
両端側に配されかつビット拡散線が第１導電型半導体基
板の中間部に延設されて金属配線と短絡されていること
を特徴とする請求項２記載の半導体装置。 - 【請求項５】金属配線からなるゲート電極又はビット線
が絶縁膜を介してそれぞれ２層に配設されていることを
特徴とする請求項１記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31120798A JP3344563B2 (ja) | 1998-10-30 | 1998-10-30 | 半導体装置 |
| TW088118543A TW429604B (en) | 1998-10-30 | 1999-10-27 | Semiconductor device |
| US09/427,637 US6198137B1 (en) | 1998-10-30 | 1999-10-27 | Semiconductor device |
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|---|---|---|---|
| JP31120798A JP3344563B2 (ja) | 1998-10-30 | 1998-10-30 | 半導体装置 |
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| CN105442971B (zh) * | 2014-08-25 | 2017-05-24 | 天津利安吉隆门窗股份有限公司 | 一种远程控制气动排烟窗 |
| CN113496896B (zh) * | 2020-04-08 | 2024-04-16 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法 |
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|---|---|---|---|---|
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| US4899308A (en) | 1986-12-11 | 1990-02-06 | Fairchild Semiconductor Corporation | High density ROM in a CMOS gate array |
| JPH0815186B2 (ja) | 1987-07-27 | 1996-02-14 | シャープ株式会社 | 半導体装置 |
| JPS6477958A (en) * | 1987-09-19 | 1989-03-23 | Nec Corp | Semiconductor device and manufacture thereof |
| JPH01181557A (ja) | 1988-01-12 | 1989-07-19 | Sharp Corp | 半導体装置の製造方法 |
| JP3175521B2 (ja) * | 1995-01-27 | 2001-06-11 | 日本電気株式会社 | シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路 |
| KR0179175B1 (ko) * | 1995-10-05 | 1999-03-20 | 문정환 | 반도체 메모리 장치 및 제조방법 |
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- 1998-10-30 JP JP31120798A patent/JP3344563B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-27 TW TW088118543A patent/TW429604B/zh not_active IP Right Cessation
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- 1999-10-29 KR KR1019990047646A patent/KR100339814B1/ko not_active IP Right Cessation
- 1999-10-30 CN CNB991250044A patent/CN1231975C/zh not_active Expired - Fee Related
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