JP3400894B2 - スタティック型半導体記憶装置 - Google Patents

スタティック型半導体記憶装置

Info

Publication number
JP3400894B2
JP3400894B2 JP17888095A JP17888095A JP3400894B2 JP 3400894 B2 JP3400894 B2 JP 3400894B2 JP 17888095 A JP17888095 A JP 17888095A JP 17888095 A JP17888095 A JP 17888095A JP 3400894 B2 JP3400894 B2 JP 3400894B2
Authority
JP
Japan
Prior art keywords
transistor
region
memory device
pair
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17888095A
Other languages
English (en)
Other versions
JPH0936251A (ja
Inventor
知久 和田
邦彦 小猿
徹 塩見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP17888095A priority Critical patent/JP3400894B2/ja
Priority to US08/609,313 priority patent/US5687111A/en
Publication of JPH0936251A publication Critical patent/JPH0936251A/ja
Application granted granted Critical
Publication of JP3400894B2 publication Critical patent/JP3400894B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に低電圧動作が可能なスタティック型ＲＡＭ
の回路構成および構造に関するものである。
【０００２】
【従来の技術】スタティック型ＲＡＭは、フリップフロ
ップ回路とアクセストランジスタによってメモリセルが
構成される。そのメモリセルの構成として、高抵抗負荷
型とＣＭＯＳ型が知られる。高抵抗負荷型セルの場合に
は、抵抗をトランジスタ上に積層することができるた
め、集積度の向上に有利であるが、データの保持の安定
性に欠けるという欠点がある。また、ＣＭＯＳ型セルの
場合では、高抵抗負荷型セルに比べてデータ保持の安定
性に優れるが、基板上の占有面積が大きくなるという欠
点がある。そこで、高集積度を維持しながらＣＭＯＳ型
セルの特徴を活かすため、ＴＦＴ（薄膜トランジスタ）
を負荷に用いてセルを構成する技術が実用化されてい
る。
【０００３】図１９は、従来の高抵抗負荷型スタティッ
ク型半導体記憶素子のメモリセルの等価回路図を示す。
【０００４】Ｎ型ＭＯＳＦＥＴＱ１およびＱ２と高抵抗
素子Ｒ１およびＲ２は、それぞれ電源電位ＶCCと接地電
位Ｖssとの間に直列に接続され、２つのインバータを構
成する。それぞれのインバータの出力ノードＡおよびＢ
は、Ｎ型ＭＯＳＦＥＴＱ１およびＱ２のゲートと互いに
交差接続され、１つのフリップフロップ回路を構成して
いる。ノードＡおよびＢが、このメモリセルの記憶ノー
ドとして動作する。
【０００５】アクセストランジスタであるＮ型ＭＯＳＦ
ＥＴＱ３およびＱ４は、それぞれビット線対ＢＬおよび
／ＢＬの一方と、メモリセルの一対の記憶ノードＡおよ
びＢの一方との間にソース／ドレイン端子が接続され、
ゲートは共通のワード線ＷＬに接続されている。
【０００６】通常、メモリセル面積縮小のためにメモリ
セルを構成する同一導電型のトランジスタＱ１、Ｑ２、
Ｑ３およびＱ４をシリコン基板表面に形成し、高抵抗負
荷素子Ｒ１およびＲ２を層間絶縁層を介して、その上部
に形成する。
【０００７】上記のような、高抵抗負荷素子をトランジ
スタの上層に形成するメモリセルの例は、文献T. Wada
et al., "A 34-ns 1-Mbit CMOS SRAM Using Triple Pol
ysilicon", IEEE Jornal of Solid State Circuits, Vo
l-SC22, No.5, Octorber 1987, pp.727-732 に開示され
ている。
【０００８】図２０は、図１９の抵抗負荷をＰ型ＭＯＳ
ＦＥＴに置き換えた例であり、ＣＭＯＳ型のメモリセル
である。このＰ型ＭＯＳＦＥＴを薄膜トランジスタ（Th
in Film Transistor：ＴＦＴ）で形成し、Ｎ型ＭＯＳＦ
ＥＴＱ１、Ｑ２、Ｑ３およびＱ４の上部に配置すれば、
このメモリセルも、図１９の高抵抗負荷型メモリセルと
ほぼ同じメモリセル面積を実現することができる。
【０００９】ＴＦＴトランジスタを使用したメモリセル
の例は、文献K. Sasaki et al., "A9-ns 1-Mbit CMOS S
RAM ", IEEE Jornal of Solid State Circuits, Vol-2
4, No.5, Octorber 1989, pp.1219-1225 に開示されて
いる。
【００１０】以下では、高抵抗負荷型のメモリセルを例
に取って、従来のスタティック型半導体記憶装置のメモ
リセルの問題点について説明することにする。
【００１１】図２１は、図１９の等価回路図で示される
メモリセルのレイアウトを示すパターン図である。図１
９のメモリセルを形成するためのマスクパターンは、多
くのレイヤーから構成されているので、３つの図面、図
２１（ａ）、（ｂ）、（ｃ）に全レイヤーを分割して示
し、その構成を説明することにする。本来、図２１
（ａ）、（ｂ）、（ｃ）は互いにオーバーラップしてい
る。
【００１２】図２１（ａ）を参照して、シリコン基板表
面に形成された活性層領域３１ａおよび３１ｂと第１ポ
リシリコンパターン３２ａおよび３２ｂとのオーバーラ
ップ部分が、図１９における駆動用Ｎ型ＭＯＳＦＥＴＱ
１およびＱ２のそれぞれチャネル領域に対応し、第１ポ
リシリコンパターン３２ａおよび３２ｂがＮ型ＭＯＳＦ
ＥＴＱ１およびＱ２のゲートに対応している。一方、活
性層領域３１ａおよび３１ｂと第１ポリシリコンパター
ン３２ｃおよび３２ｄとのオーバーラップ部分が、図１
９におけるアクセストランジスタＮ型ＭＯＳＦＥＴＱ３
およびＱ４のチャネル領域に各々対応している。
【００１３】アクセストランジスタＮ型ＭＯＳＦＥＴＱ
３およびＱ４のゲートに相当する第１ポリシリコンパタ
ーン３２ｃおよび３２ｄは、図１９におけるワード線Ｗ
Ｌに対応する。第１ベリッドコンタクト４１ａおよび４
１ｂは、シリコン活性層表面に形成されたゲート酸化膜
に接続孔を開口して形成されたものであり、このコンタ
クトを介して第１ポリシリコンパターン３２ａおよび３
２ｂとシリコン基板表面とが接続される。この接続によ
り、図１９におけるＮ型ＭＯＳＦＥＴＱ１およびＱ２の
互いのゲートおよびドレインの交差接続が形成されるこ
とになる。
【００１４】これらのパターンのさらに上層に形成され
るパターンについては、図２１（ｂ）を参照して、第２
ポリシリコンパターン４３は、メモリセルの接地配線に
使用されている。第２ベリッドコンタクト４２ａおよび
４２ｂを介して、第２ポリシリコン４３はシリコン基板
表面に接続する。これにより図１９のＮ型ＭＯＳＦＥＴ
Ｑ１およびＱ２のソースと接地とを接続する配線が形成
されることになる。第３ポリシリコンパターン４４ａお
よび４４ｂは、図１９における抵抗体Ｒ１およびＲ２な
らびにそれらと電源電位ＶCCとを接続する配線とを兼ね
ている。
【００１５】さらに上層のパターンについては、図２１
（ｃ）を参照して、第３ポリシリコンパターン４４ａお
よび４４ｂに対して、マスクパターン４６をマスクとし
てイオン注入を行ない、マスクされている部分以外の配
線抵抗を低減する。マスクパターン４６と第３ポリシリ
コンパターン４４のオーバーラップ部分は、高抵抗のポ
リシリコンとなり、メモリセルの負荷抵抗Ｒ１およびＲ
２となる。メタル配線３６ａおよび３６ｂは、ビット線
対ＢＬおよび／ＢＬに対応しており、コンタクトホール
３５ａおよび３５ｂにより、シリコン基板表面に接続さ
れている。これにより、ビット線対ＢＬおよび／ＢＬと
アクセストランジスタＱ３およびＱ４とがそれぞれ接続
されることになる。
【００１６】メタル配線としては、たとえば、Ａｌ−Ｓ
ｉ配線やＡｌ−Ｓｉ−Ｃｕ配線などが用いられる。
【００１７】図２２は、図２１で示した平面パターンの
Ａ−Ａ′およびＢ−Ｂ′における断面図である。シリコ
ン基板５１上に素子分離用のフィールド酸化膜５２が形
成される。シリコン基板５１の表面でフィールド酸化膜
５２に覆われていない部分がシリコンの活性領域とな
る。Ｎ+ ソース／ドレイン領域５４ａおよび５４ｂとシ
リコン活性層上にゲート酸化膜を介して形成されている
第１ポリシリコンゲート層３２ｃによりアクセストラン
ジスタが形成されており、第１ポリシリコンゲート層３
２ｃの直下がアクセストランジスタのチャネル部とな
る。これに対して、第１ポリシリコン層３２ｄは、この
断面においてはフィールド酸化膜５２上にあるので、単
なる配線となっている。第２ポリシリコン４３は、接地
電位を供給する。図２１における第３ポリシリコンパタ
ーン４４ｂは、イオン注入による低抵抗な配線部分６９
および高抵抗な負荷抵抗部分７０の２つの領域に変化し
ている。ビット線３６ａは、メタル配線であり、コンタ
クトホールを介してＮ+ ソース／ドレイン領域５４ａに
接続されている。
【００１８】次に、図１９に示した高抵抗負荷型メモリ
セルの動作について説明する。以下では、特に低電圧動
作させた場合のメモリセル動作の安定性に注目して説明
することにする。スタンバイ時において、記憶ノードＢ
が“Ｈ”レベルとなっているものとする。
【００１９】スタンバイ状態でのメモリセルは、アクセ
ストランジスタＱ３およびＱ４がＯＦＦしているので、
メモリセルのインバータは、ドライバトランジスタＱ１
およびＱ２と高抵抗負荷Ｒ１およびＲ２で構成され、高
い電圧ゲインを持っている。すなわち、インバータ出力
の論理しきい値付近の遷移部分の傾きは急峻である。こ
のときは、ノイズマージンは非常に大きく安定にデータ
を保持している。
【００２０】データ読出時のメモリセルは、アクセスト
ランジスタＱ３およびＱ４がＯＮし、／ビット線／ＢＬ
から“Ｌ”レベルの記憶ノードＢに電流が流込む。すな
わち、負荷素子に並列に低インピーダンスの負荷が接続
されたのと等価になり、高インピーダンスの抵抗負荷は
存在しないのと同じになる。したがって、メモリセルイ
ンバータは、アクセストランジスタＱ３およびＱ４を負
荷としたＮ型エンハンスメントＭＯＳ負荷型として扱わ
ねばならない。このときは、インバータのゲインはスタ
ンバイ時よりもかなり低下し、インバータ出力の遷移部
分の傾きが緩くなる。このときが、ゆわばメモリセルに
とって一番危険なときであって、十分なノイズマージン
を持っていないと双安定状態が失われデータが破壊され
る。
【００２１】一方、スタンバイ時における消費電流を十
分低く抑えるために高抵抗負荷素子の抵抗値は十分に大
きな値、たとえば、１０ＴΩ程度であって、書込直後の
“Ｈ”レベルに対応する記憶ノードの電位は、電源電圧
よりもアクセストランジスタのしきい値電圧（Ｖthn ）
分低いレベルであるＶCC−Ｖthn となっている。つま
り、メモリセルの双安定性の解析は、動作マージンの最
も低くなる書換直後の読出動作について行なう必要があ
る。
【００２２】書込直後のメモリセルの読出特性を図２３
（ａ）に、その読出特性に対応するメモリセルの回路構
成を図２３（ｂ）に示した。図２３（ａ）中の曲線αが
アクセストランジスタＱ２とドライバトランジスタＱ４
からなるインバータ特性を、βがアクセストランジスタ
Ｑ１とドライバトランジスタＱ３からなるインバータ特
性を示す。ここで、抵抗負荷Ｒ１およびＲ２の影響は、
上述のとおりこれらを流れる電流が少ないことから無視
することができる。
【００２３】また、曲線αおよびβの交点ａおよびｂが
メモリセルの安定点であり、ａのときが“０”データを
記憶している場合に、ｂのときが“１”データを記憶し
ている場合にそれぞれ対応している。
【００２４】図２３（ａ）のＣの部分がアクセストラン
ジスタＱ４のしきい値電圧Ｖathnに、Ｄの部分がドライ
バトランジスタＱ２のしきい値電圧Ｖdthnに対応する。
電源電圧ＶCCから、このＣおよびＤを引いた残りの部分
Ｅがメモリセルの読出動作を安定させるためのマージン
領域に対応する。アクセストランジスタやドライバトラ
ンジスタのしきい値電圧は、これらのトランジスタのサ
ブスレショルドリーク電流値を十分低く抑制する等の目
的のために、一定の値以下にすることは難しい。したが
って、マージン領域Ｅは、動作電圧ＶCCが低くなると減
少してしまうため、読出動作が安定しなくなる。
【００２５】ここで、図２３（ａ）中のアおよびイで示
された部分は、“セルの目”と呼ばれ、このセルの目に
対応する領域が電源電圧が低い領域では小さくなってし
まい、動作が不安定化するということもできる。
【００２６】したがって、少しでも低電圧動作における
メモリセルの動作マージンを向上させるため、ドライバ
トランジスタの電流供給能力と、アクセストランジスタ
の電流供給能力の比（セルレシオ）を十分大きくするこ
とが行なわれる。
【００２７】すなわち、記憶ノードＡに“Ｈ”レベルが
記憶されている場合には、“Ｌ”レベルが記憶されてい
る記憶ノードＢに接続するアクセストランジスタＱ４お
よびドライバトランジスタＱ２において、ドライバトラ
ンジスタＱ２の電流供給能力のほうが大きければ、記憶
ノードＢの電位は“Ｌ”レベルにおいて安定する。この
ことは、図２３（ａ）において、Ｆで示した値が小さく
なることに対応する。
【００２８】ここで、一般にＭＯＳトランジスタの電流
供給の能力は、飽和領域におけるドレイン電流ＩD を ＩD ＝β（ＶGS−Ｖth）2 ／２ …（１） と表現した場合のβの大きさで表わす。ここで、ＶGSは
ゲート・ソース間の電圧を、Ｖthはトランジスタのしき
い値電圧を表わす。
【００２９】動作マージンのことを考慮すると、従来セ
ルレシオは３以上の値に設定されてきた。
【００３０】しかし、このβは、トランジスタのチャネ
ル幅Ｗ、チャネル長をＬとするとき、Ｗ／Ｌに比例す
る。したがって、このセルレシオを３以上の値に設定す
るということは、ドライバトランジスタＱ３およびＱ４
の面積が大きくなることに対応し、メモリセルの面積縮
小を妨げるという問題点を有していた。
【００３１】以下、低電圧動作でのメモリセル動作の安
定性を高めるための第２の従来例について説明する。
【００３２】図２４は、第２の従来例のメモリセルの等
価回路を示す回路図である。図１９に示した第１の従来
例と異なる点は、アクセストランジスタＱ３およびＱ４
をＮ型ＭＯＳＦＥＴからＰ型ＭＯＳＦＥＴに変更した点
である。この場合には、アクセストランジスタとしてＰ
型ＭＯＳＦＥＴを使用しているので、選択時のワード線
レベルは“Ｌ”レベルとなる。
【００３３】図２４に示した第２の従来例のメモリセル
の動作を説明するために、図２５（ａ）および（ｂ）に
示したように、メモリセルを２つのインバータに分離し
て考えることにする。以下では、記憶ノードＡの電位を
Ｖ（２）で表わし、記憶ノードＢの電位をＶ（１）で表
わすことにする。メモリセルが読出状態、すなわち、ア
クセストランジスタＱ３あるいはＱ４がオンである状態
では、第１の従来例で述べたように、負荷抵抗素子Ｒ１
およびＲ２の影響は無視して考えてもよい。したがっ
て、メモリセルインバータは、アクセストランジスタＱ
３あるいはＱ４を負荷としたＣＭＯＳ型として扱わねば
ならない。
【００３４】第１の従来例においては、アクセストラン
ジスタＱ３およびＱ４はＮ型ＭＯＳＦＥＴであったの
で、動作電源電圧ＶCCは以下の関係を満たす必要があっ
た。
【００３５】ＶCC＞Ｖathn＋Ｖdthn …（２） すなわち、図２３におけるマージン領域Ｅを確保するた
めに上記のような関係を満たす必要があった。たとえ
ば、ドライバトランジスタのしきい値電圧Ｖdthnを０．
８Ｖ、アクセストランジスタのしきい値電圧Ｖathnをバ
ックゲート効果によるしきい値電圧上昇を考慮して１．
３Ｖとすると、ＶCCは２．１Ｖより高いことが必要とな
る。したがって、このメモリセルは低電圧動作を行なわ
せることが難しい。
【００３６】しかし、図２４に示した第２の従来例のよ
うな構成にすれば、アクセストランジスタＱ３およびＱ
４がＰ型ＭＯＳＦＥＴであるので、このトランジスタで
のしきい値電圧分の電圧降下を無視することができ、動
作電源電圧ＶCCは以下の関係を満たせばよい。
【００３７】ＶCC＞Ｖdthn …（３） つまり、Ｖdthnを、たとえば０．８Ｖとすれば、ＶCC＝
１Ｖの低電圧でも動作が可能となる。
【００３８】図２６は、図２５において、選択時のメモ
リセルを２つのインバータに分解した場合の、これらイ
ンバータの伝達特性をＶ（１）−Ｖ（２）平面にプロッ
トしたものである。ここで、図２６に示した特性は、す
べてセルレシオ＝１の場合のものである。
【００３９】２つのインバータの伝達特性の交点がメモ
リセルの安定点になる。ただし、中央の交点は非安定点
であり、右下もしくは左上の交点ａおよびｂが安定点と
なる。図２６中の３種類の曲線はそれぞれ、ＶCC＝１
Ｖ、ＶCC＝２Ｖ、ＶCC＝３Ｖに対応しており、すべての
場合で２つの安定点が存在する。また、各電源電圧条件
でのインバータの伝達特性曲線が作る“セルの目”は、
この双安定回路のスタッティックノイズマージンを示し
ており、これが大きいほどその安定度が高い。図２６に
示したシミュレーションの結果は、ＶCC＝１Ｖでもこの
メモリセルは動作可能なことを示している。
【００４０】したがって、第２の従来例のような構成と
することで、第１の従来例におけるセルレシオを３以上
とするという条件を満たす必要がなくなり、アクセスト
ランジスタとドライバトランジスタのトランジスタサイ
ズをほぼ同一にすることが可能となる。
【００４１】しかしながら、この場合においても同一メ
モリセル内にＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴ
を同時に形成することが必要で、その素子間分離のため
の分離領域の面積が増大することになる。
【００４２】
【発明が解決しようとする課題】従来のスタティック型
半導体記憶装置のメモリセルは、以上のような構成であ
ったので、以下のような問題点を有していた。
【００４３】第１には、アクセストランジスタおよびド
ライバトランジスタをともにＮ型ＭＯＳＦＥＴで構成し
た場合、低電圧動作を可能とするためにはドライバトラ
ンジスタのサイズを大きくすることが必要で、メモリセ
ルの面積の縮小が困難であるという問題があった。しか
も、この場合セルレシオを大きく取っても低電圧動作に
は限界がある。
【００４４】第２には、低電圧動作を可能とするため
に、アクセストランジスタをＰ型ＭＯＳＦＥＴで構成し
た場合も、素子間分離領域の面積が増大してしまいメモ
リセル面積の縮小が妨げられるという問題点を有してい
た。
【００４５】本発明は上記のような問題点を解決するた
めになされたものであって、その目的は、電源電圧が低
くなった場合も十分な動作マージンを有するメモリセル
を備えたスタティック型半導体記憶装置を提供すること
である。
【００４６】この発明の他の目的は、低電圧動作を可能
としつつメモリセル面積の縮小が可能なスタティック型
半導体記憶装置を提供することである。
【００４７】
【課題を解決するための手段】請求項１記載のスタティ
ック型半導体記憶装置は、複数のワード線、前記複数の
ワード線に交差する複数のビット線対およびそれらのワ
ード線とビット線対とに接続された複数のメモリセルを
含むメモリセルアレイを備え、各メモリセルは、エミッ
タが第１の電源と接続し、ベースとコレクタが互いに交
差接続された、第１導電型のベース領域を有する一対の
バイポーラトランジスタと、第２の電源と一対のバイポ
ーラトランジスタのコレクタとの間にそれぞれ接続され
た一対の負荷素子と、ゲートがワード線と接続し、一対
のバイポーラトランジスタのコレクタとビット線対との
間に、導通経路を形成するようにそれぞれ接続された、
一対の第１導電型チャネルＭＯＳトランジスタとを含
む。
【００４８】請求項２記載のスタティック型半導体記憶
装置は、請求項１記載のスタティック型半導体記憶装置
の構成において、負荷素子は抵抗体であって、バイポー
ラトランジスタおよび第１導電型チャネルＭＯＳトラン
ジスタと絶縁膜を介した上層に形成されている。
【００４９】請求項３記載のスタティック型半導体記憶
装置は、請求項１記載のスタティック型半導体記憶装置
の構成において、負荷素子は、ソースが前記第２の電源
と、ドレインおよびゲートがバイポーラトランジスタの
コレクタおよびベースとそれぞれ接続する薄膜トランジ
スタであって、バイポーラトランジスタおよび第１導電
型チャネルＭＯＳトランジスタと絶縁膜を介した上層に
形成されている。
【００５０】請求項４記載のスタティック型半導体記憶
装置は、請求項２または３記載のスタティック型半導体
記憶装置の構成において、バイポーラトランジスタは、
ラテラル型である。
【００５１】請求項５記載のスタティック型半導体記憶
装置は、２つのインバータの入力および出力を相互に結
合したフリップフロップ回路からなるメモリセルを備え
たスタティック型半導体記憶装置であって、主表面を有
する半導体基板と、半導体基板の主表面に形成された一
対のアクセスＭＯＳトランジスタおよび対応する一対の
駆動用ラテラル型バイポーラトランジスタとを複数対有
するトランジスタ群と、トランジスタ群の表面上を覆う
層間絶縁層と、各駆動用ラテラル型バイポーラトランジ
スタ対に対応して、層間絶縁層上に形成された一対の負
荷素子とを備え、負荷素子と対応する駆動用ラテラル型
バイポーラトランジスタとは、負荷素子の一端は第１の
電源に、他端は駆動用ラテラル型バイポーラトランジス
タのコレクタに、駆動用ラテラル型バイポーラトランジ
スタのエミッタは第２の電源にそれぞれ接続して、前記
インバータをなし、一対の駆動用ラテラル型バイポーラ
トランジスタのコレクタとベースは相互に交差接続し、
駆動用ラテラル型バイポーラトランジスタのベース領域
は、アクセスＭＯＳトランジスタのソース領域およびド
レイン領域のいずれか一方と共通領域を有する。
【００５２】請求項６記載のスタティック型半導体記憶
装置は、請求項５記載のスタティック型半導体記憶装置
の構成において、共通領域の不純物濃度および領域深さ
の少なくとも一方が、ベース領域と異なる。
【００５３】請求項７記載のスタティック型半導体記憶
装置は、請求項５または６記載のスタティック型半導体
記憶装置の構成に加えて、ベース領域下の半導体基板中
に、ベース領域と同一導電型で、かつベース領域よりも
不純物濃度が高い、埋め込み高濃度層を有する。
【００５４】請求項８記載のスタティック型半導体記憶
装置は、請求項５または６記載のスタティック型半導体
記憶装置の構成に加えて、ベース領域下の半導体基板中
に、非導電性の埋め込み層を有する。
【００５５】請求項９記載のスタティック型半導体記憶
装置は、絶縁体上の薄膜半導体層を主表面とするＳＯＩ
基板上に形成されるスタティック型半導体記憶装置であ
って、複数のワード線、複数のワード線に交差する複数
のビット線対およびそれらのワード線とビット線対とに
接続された、複数のメモリセルを含むメモリセルアレイ
を備え、各メモリセルは、薄膜半導体層に形成され、エ
ミッタが第１の電源と接続し、ベースとコレクタが互い
に交差接続された第１導電型のベース領域を有する一対
のバイポーラトランジスタと、第２の電源と一対のバイ
ポーラトランジスタのコレクタとの間に、導通経路を形
成するようにそれぞれ接続された一対の負荷素子と、薄
膜半導体層に形成され、ゲートがワード線と接続し、一
対のバイポーラトランジスタのコレクタとビット線との
間にそれぞれ接続された一対の第１導電型チャネルＭＯ
Ｓトランジスタとを含む。
【００５６】請求項１０記載のスタティック型半導体記
憶装置は、請求項９記載のスタティック型半導体記憶装
置の構成において、負荷素子は抵抗体であって、バイポ
ーラトランジスタおよび第１導電型チャネルＭＯＳトラ
ンジスタと絶縁膜を介した上層に形成されている。
【００５７】請求項１１記載のスタティック型半導体記
憶装置は、請求項９記載のスタティック型半導体記憶装
置の構成において、負荷素子は、ソースが前記第２の電
源と、ドレインおよびゲートがバイポーラトランジスタ
のコレクタおよびベースとそれぞれ接続する薄膜トラン
ジスタであって、バイポーラトランジスタおよび第１導
電型チャネルＭＯＳトランジスタと絶縁膜を介した上層
に形成されている。
【００５８】請求項１２記載のスタティック型半導体記
憶装置は、絶縁体上の薄膜半導体層を主表面とするＳＯ
Ｉ基板上に形成されるスタティック型半導体記憶装置で
あって、薄膜半導体層に形成された一対のアクセス薄膜
ＭＯＳトランジスタおよび一対の駆動用ラテラル型バイ
ポーラトランジスタとを複数対有するトランジスタ群
と、トランジスタ群の表面上を覆う層間絶縁層と、各駆
動用ラテラル型バイポーラトランジスタ対に対応して層
間絶縁層上に形成され、層間絶縁層に形成された接続孔
を介して駆動用ラテラル型バイポーラトランジスタに接
続される負荷素子とを備え、負荷素子と対応する駆動用
ラテラル型バイポーラトランジスタとは、負荷素子の一
端は第１の電源に、他端は駆動用ラテラル型バイポーラ
トランジスタのコレクタに、駆動用ラテラル型バイポー
ラトランジスタのエミッタは第２の電源にそれぞれ接続
してインバータをなし、一対の駆動用ラテラル型バイポ
ーラトランジスタのコレクタとベースは相互に交差接続
し、駆動用ラテラル型バイポーラトランジスタのベース
領域は、アクセス薄膜ＭＯＳトランジスタのソース領域
およびドレイン領域のいずれか一方と共通領域を有し、
駆動用ラテラル型バイポーラトランジスタのコレクタ領
域は、薄膜半導体層表面から絶縁体との界面に至る同一
導電領域からなり、接続孔は、駆動用ラテラル型バイポ
ーラトランジスタ対のうちの一方のコレクタ領域と他方
のベース領域とに対して共通に開口している。
【００５９】請求項１記載のスタティック型半導体記憶
装置においては、メモリセルを構成するインバータの駆
動用トランジスタはバイポーラトランジスタであって、
そのインバータの論理しきい値はバイポーラトランジス
タの立上がり電圧によって決定される。
【００６０】請求項２記載のスタティック型半導体記憶
装置においては、請求項１記載のスタティック型半導体
記憶装置の構成における負荷素子に相当する抵抗体は、
絶縁膜を介してメモリセル上層に形成されている。
【００６１】請求項３記載のスタティック型半導体記憶
装置においては、請求項１記載のスタティック型半導体
記憶装置の構成における負荷素子に相当する薄膜トラン
ジスタは、絶縁膜を介してメモリセル上層に形成されて
いる。
【００６２】請求項４記載のスタティック型半導体記憶
装置においては、請求項２または３記載のスタティック
型半導体記憶装置の構成におけるバイポーラトランジス
タはラテラル型、すなわち、横型のデバイス構造となっ
ている。
【００６３】請求項５記載のスタティック型半導体記憶
装置においては、メモリセルを構成する駆動用ラテラル
型バイポーラトランジスタのベース領域とアクセスＭＯ
Ｓトランジスタのソース領域およびドレイン領域のいず
れか一方とは共通領域を有する構造となっている。
【００６４】請求項６記載のスタティック型半導体記憶
装置においては、請求項５記載のスタティック型半導体
記憶装置の構成における共通領域の不純物濃度および領
域深さの少なくとも一方は、ベース領域とは独立に決定
されている。
【００６５】請求項７記載のスタティック型半導体記憶
装置においては、請求項５または６記載のスタティック
型半導体記憶装置の構成において、ベース領域下に埋め
込み高濃度層を有して、ベース領域と基板とで構成され
る寄生バイポーラトランジスタ動作が抑制される。
【００６６】請求項８記載のスタティック型半導体記憶
装置においては、請求項５または６記載のスタティック
型半導体記憶装置の構成において、ベース領域下に非導
電性の埋め込み層を有し、ベース領域と基板とで構成さ
れる寄生バイポーラトランジスタ動作が抑制される。
【００６７】請求項９記載のスタティック型半導体記憶
装置においては、メモリセルを構成する駆動用バイポー
ラトランジスタとアクセスＭＯＳトランジスタはともに
ＳＯＩ基板の薄膜半導体層を活性領域として動作する。
【００６８】請求項１０記載のスタティック型半導体記
憶装置においては、請求項９記載のスタティック型半導
体記憶装置の構成における負荷素子に相当する抵抗体
は、絶縁膜を介してメモリセル上層に形成されている。
【００６９】請求項１１記載のスタティック型半導体記
憶装置においては、請求項９記載のスタティック型半導
体記憶装置の構成における負荷素子に相当する薄膜トラ
ンジスタは、絶縁膜を介してメモリセル上層に形成され
ている。
【００７０】請求項１２記載のスタティック型半導体記
憶装置においては、メモリセルを構成する駆動用バイポ
ーラトランジスタとアクセス薄膜ＭＯＳトランジスタ
は、ともにＳＯＩ基板上の薄膜半導体層を活性領域とし
て動作し、負荷素子と駆動用ラテラル型バイポーラトラ
ンジスタを接続する接続孔は、駆動用ラテラル型バイポ
ーラトランジスタ対のうちの一方のコレクタ領域と他方
のベース領域に対して共通に開口している。
【００７１】
【発明の実施の形態】
［第１の実施の形態］図１は、本発明の第１の実施の形
態のスタティック型半導体記憶装置のメモリセルの構成
を示す回路図である。
【００７２】第２の従来例と異なる点は、ドライバＭＯ
ＳＦＥＴＱ１およびＱ２をＮＰＮバイポーラトランジス
タＴ１およびＴ２に変更したことである。
【００７３】すなわち、高抵抗素子Ｒ１およびＲ２とＮ
ＰＮバイポーラトランジスタＴ１およびＴ２のコレクタ
とがそれぞれ接続し、ＮＰＮバイポーラトランジスタＴ
１およびＴ２のエミッタは接地電位と結合している。Ｎ
ＰＮバイポーラトランジスタＴ１およびＴ２のベースお
よびコレクタは、それぞれ相互に交差接続している。高
抵抗素子Ｒ１およびＮＰＮバイポーラトランジスタのコ
レクタとの接続点と、ビット線ＢＬとの間にＰ型ＭＯＳ
ＦＥＴＱ３が接続し、高抵抗素子Ｒ２とＮＰＮバイポー
ラトランジスタＴ２のコレクタとの接続点と、／ビット
線／ＢＬとの間にＰ型ＭＯＳＦＥＴＱ４が接続してい
る。
【００７４】次に、動作について説明する。ＮＰＮバイ
ポーラトランジスタとＮ型ＭＯＳＦＥＴの動作特性は異
なるので、以下、図２、図３、図４を用いてメモリセル
の動作を説明する。
【００７５】図２は、図２５における第２の従来例と同
様にメモリセルを２つのインバータに分割したものであ
る。ここで、バイポーラトランジスタはベース入力がベ
ース・エミッタ間のＰＮ接合ダイオードでクランプされ
ているので、各インバータの出力にダイオード１４およ
び１５を等価的に取付けてある。また、動作解析上無視
することができないので、ベースの寄生抵抗Ｒｂ１およ
びＲｂ２をそれぞれ記憶ノードＡおよびＢと上記ダイオ
ード１４および１５との間に接続してある。ベース寄生
抵１６ａおよび１６ｂならびに１７ａ、１７ｂは、本来
同一の寄生抵抗である。しかし、２つのインバータに分
割するにあたり、それぞれのインバータに分配してい
る。
【００７６】図３は、図２（ａ）のインバータの伝達特
性を示したものである。図中、３本の曲線はそれぞれ、
ＶCC＝１．０Ｖ、ＶCC＝１．５Ｖ、ＶCC＝２．０Ｖに対
応している。インバータの入力電圧Ｖ（１）が増加し
て、バイポーラトランジスタの立上がり電圧Ｖbeになる
と、ＮＰＮバイポーラトランジスタＴ１がＯＮ状態とな
るため、出力ノードの電位Ｖ（２）は、“Ｈ”レベルの
電位から“Ｌ”の電位に変化する。
【００７７】図４は、図２（ａ）および（ｂ）にそれぞ
れ示したインバータの伝達特性を重ね書きしたものであ
る。この場合、従来例と同様に２つの安定点ができ、メ
モリセルとして動作することがわかる。図４において
は、ＶCC＝１．５Ｖの場合に対応している。図４中矢印
で示した“セルの目”に対応する量は、記憶ノードＡの
電位Ｖ（２）が“Ｈ”レベルである場合の電位とバイポ
ーラトランジスタの立上がり電圧Ｖbeとの差である。
【００７８】ここで、読出状態において記憶ノードＡが
“Ｈ”レベルである場合は、ＮＰＮバイポーラトランジ
スタＴ１はＯＦＦ状態であるので、メモリセルにはビッ
ト線からアクセストランジスタＱ３、ベース寄生抵抗Ｒ
ｂ１およびダイオード１４を介して電流が流れる。この
電流値をＩcellと書くことにすると、記憶ノードＡの電
位Ｖ（２）は、ダイオード１４のクランプ電位であるＶ
beよりも電流Ｉcellと寄生ベース抵抗Ｒｂの積の分だけ
高い電位であることになる。したがって、図４における
“セルの目”に対応する矢印の大きさは、Ｉcell・Ｒｂ
となる。
【００７９】つまり、本実施例においては、以下の条件
でメモリセルの動作が可能となる。 ＶCC＞Ｖbe …（４） ここで、Ｖbeは上述のとおりバイポーラトランジスタの
ベース・エミッタ間の立ち上り電圧であり、通常０．７
Ｖ程度であるので、電源電圧ＶCC＝１Ｖの低電圧におい
てもメモリセル動作が可能となる。
【００８０】［第２の実施の形態］第１の実施の形態に
おいては、図１の等価回路で示されるメモリセルが低電
圧動作に適していることを示した。第２の実施の形態に
おいては、図１の等価回路で示されるメモリセルのメモ
リセル面積の縮小が可能なメモリセル構造を提供する。
図５は、本発明の第２の実施の形態の平面パターンを示
す平面図である。シリコン基板表面に形成されたシリコ
ン活性層、たとえば、Ｐ型領域３１ａおよび３１ｂと第
１ポリシリコン３２ａおよび３２ｂとのオーバーラップ
部分は、それぞれアクセスＭＯＳトランジスタのチャネ
ル部分を構成する。すなわち、第１ポリシリコン３２ａ
および３２ｂは、図１におけるアクセストランジスタＱ
３およびＱ４のゲートにそれぞれ対応する。
【００８１】したがって、第１ポリシリコン３２ａおよ
び３２ｂは、同時にワード線ＷＬにも対応している。第
２ポリシリコンパターン３４ｂは接地配線に対応し、第
２ポリシリコンパターン３４ａおよび３４ｃは、それぞ
れメモリセルの記憶ノードＡおよびＢに対応している。
第１ベリッドコンタクト３３ｄおよび３３ｃは、それぞ
れラテラル型ＮＰＮバイポーラトランジスタのベース領
域に対するコンタクトであって、第２ポリシリコンパタ
ーン３４ｃおよび３４ａとシリコン基板表面とを接続す
る。第１ベリッドコンタクト３３ｂおよび３３ｅは、ラ
テラル型ＮＰＮバイポーラトランジスタのエミッタコン
タクトであり、第１ベリッドコンタクト３３ａおよび３
３ｆは、ラテラル型ＮＰＮバイポーラトランジスタのコ
レクタに対するコンタクトである。
【００８２】これらのさらに上層に形成するパターンに
ついては、図５（ｂ）を参照して、第３ポリシリコンパ
ターン４４ａおよび４４ｂは、それぞれ駆動用ラテラル
型ＮＰＮバイポーラトランジスタのコレクタと電源電位
ＶCCとを接続する配線である。マスクパターン４６をマ
スクとしてイオン注入を行なうことにより、イオン注入
が行なわれた部分の抵抗値を下げ、この部分を配線と
し、イオン注入が行なわれていない部分を高抵抗素子と
している。
【００８３】これらのパターンのさらに上層に形成する
パターンについては、図５（ｃ）を参照して、メタル配
線３６ａおよび３６ｂは、図１におけるビット線対ＢＬ
および／ＢＬにそれぞれ対応し、コンタクトホール３５
ａおよび３５ｂを介してシリコン基板表面と接続する。
【００８４】すなわち、図２１に示した第１の従来例と
は、メモリセルの駆動素子がバイポーラトランジスタに
なったことに伴い、活性領域３１ａおよび３１ｂのパタ
ーンが変更されたことと、それらを接続する第２ポリシ
リコンパターン３４ａ〜３４ｃが変更されている点が異
なっている。
【００８５】図６（ａ）および（ｂ）は、それぞれ図５
中のＡ−Ａ′およびＢ−Ｂ′部分の断面図である。シリ
コン基板５１上に素子分離のためのフィールド酸化膜５
２が形成されている。シリコン基板５１の表面でフィー
ルド酸化膜５２に覆われていない部分がシリコンの活性
層となる。Ｐ+ 型ソース／ドレイン領域のうち、領域５
４ｂは、バイポーラトランジスタのベース領域と一体で
形成されている。Ｎ型シリコン層５７ａは、第１ベリッ
ドコンタクトパターン３３ｅをマスクとしてイオン注入
により形成され、ＮＰＮバイポーラトランジスタのエミ
ッタ領域に対応する。Ｎ型シリコン層５７ｂは、第１ベ
リッドコンタクトパターン３３ｆをマスクとしてイオン
注入により形成され、ＮＰＮバイポーラトランジスタの
コレクタ領域に対応する。
【００８６】第１ポリシリコンパターン３２ａおよび３
２ｂは、シリコン活性層表面ではＭＯＳ型トランジスタ
を形成する。すなわち、図６（ａ）においては、第１ポ
リシリコンパターン３２ａは、Ｐ型ＭＯＳＦＥＴのゲー
トを形成し、第１ポリシリコンパターン３２ｂは、この
断面Ａ−Ａ′においては、フィールド酸化膜５２上にあ
って、単なる配線となっている。
【００８７】第２ポリシリコンパターン３４ａ、３４ｂ
および３４ｃは、第１ベリッドコンタクト３３ｄ、３３
ｅおよび３３ｆを介してシリコン基板５１表面に接続さ
れている。メタル配線３６ａは、コンタクトホール３５
ａを介してシリコン基板５１表面に接続されている。
【００８８】図６（ｂ）は、図６（ａ）と左右が反転し
ている点が異なり、対応する部分は同等であるので説明
は省略する。
【００８９】図７（ａ）〜（ｅ）および図８（ｆ）〜
（ｉ）は、図６に示した断面構造を有するメモリセルの
製造工程をその製造フローに従った断面図として示した
ものである。
【００９０】まず、Ｎ型シリコン基板の表面を酸化し
て、ＳｉＯ2 膜１０を形成する。次に、選択酸化のマス
クとするＳｉ3 Ｎ4 膜１２をＣＶＤ法で形成する。次
に、素子分離パターン形成用のフォトレジスト加工を行
ない、Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜をエッチングし、フォト
レジストを除去する（図７（ａ））。
【００９１】次に、Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜をマスクと
して選択酸化を行ない、フィールド酸化膜５２を形成す
る。選択酸化のマスクに用いたＳｉ3 Ｎ4 膜１２の除去
を行なう（図７（ｂ））。
【００９２】続いて、一度表面のＳｉＯ2 膜を除去した
後の表面にゲート酸化膜（図示せず）を形成する。引続
いて、第１ポリシリコン層を形成し、フォトリソグラフ
ィによるマスク形成とドライエッチングを用いて、第１
ポリシリコンパターン３２ａおよび３２ｂを形成する
（図７（ｃ））。
【００９３】第１ポリシリコンパターン３２ａおよびフ
ィールド酸化膜５２をマスクとして、Ｐ型不純物のイオ
ン注入が行われ、アニールすることによりＰ型活性領域
５４ａおよび５４ｂが形成される。この場合、注入され
るｐ型不純物としては、特に限定されないが、ボロン
（Ｂ）等を用いることで、深さ〜０．３μｍ程度のＰ型
不純物領域が形成される。後で述べるように、このＰ型
不純物領域が、アクセストランジスタのソースおよびド
レイン領域ならびにラテラル型バイポーラトランジスタ
のベース領域に相当する（図７（ｄ））。
【００９４】続いて層間絶縁膜４０が形成された後、フ
ォトリソグラフィによるマスク形成とドライエッチング
によりコンタクトホール３３ｄ、３３ｅおよび３３ｆが
形成される。コンタクトホールパターン３３ｅおよび３
３ｆをマスクとして、選択的にＮ型不純物のイオン注入
が行なわれる。その後、アニールによる活性化され、ラ
テラル型ＮＰＮバイポーラトランジスタのエミッタ領域
５７ａおよびコレクタ領域５７ｂに対応するＮ型活性領
域が形成される（図７（ｅ））。
【００９５】なお、図７（ｄ）におけるＰ型不純物領域
に対するアニールと上記Ｎ型不純物領域に対するアニー
ルとは同時に行なってもよい。
【００９６】この場合、注入されるＮ型不純物として
は、特に限定されないが、ヒ素（Ａｓ）等を用いること
で、深さ〜０．１５μｍのＮ型不純物領域が形成され
る。
【００９７】第２ポリシリコン層が形成されフォトリソ
グラフィによるマスク形成とドライエッチングにより、
第２ポリシリコンパターン３４ａ、３４ｂおよび３４ｃ
が形成される。再び層間絶縁膜が形成され、第２コンタ
クトホール３９ａが開口され（図８（ｆ））。
【００９８】第３ポリシリコンが堆積され、第３ポリシ
リコンパターン４４ａおよび４４ｂの加工が行なわれる
（図８（ｇ））。
【００９９】マスクパターン４６をマスクとして、イオ
ン注入が行なわれ、選択的に低抵抗領域６９および高抵
抗領域７０が形成される（図８（ｈ））。
【０１００】コンタクトホール３５ａが開口され、メタ
ル配線層３６が堆積された後、メタル配線パターン３６
ａおよび３６ｂの加工が行なわれる（図８（ｉ））。
【０１０１】以上の工程により、Ｎ型領域５７ａをエミ
ッタ領域とし、Ｎ型領域５７ｂをコレクタ領域とし、こ
れらエミッタ領域５７ａおよびコレクタ領域５７ｂに挟
まれたＰ型領域を真性ベース領域とするラテラル型ＮＰ
ＮバイポーラトランジスタとＰ型ＭＯＳＦＥＴおよび抵
抗体７０を有するメモリセルが形成されることになる。
【０１０２】上述のような工程を用いることで、ラテラ
ル型ＮＰＮバイポーラトランジスタのベース領域５４ｂ
とＰ型ＭＯＳＦＥＴのソース／ドレイン領域を一体形成
し、ベース領域中の基板表面にエミッタ領域５７ａとコ
レクタ領域５７ｂを形成することによって、バイポーラ
トランジスタとＰ型ＭＯＳＦＥＴとを含むメモリセル
を、より小さな面積で実現することが可能となる。
【０１０３】なお、上記の工程においては、図７（ｅ）
で示したＮ型不純物のイオン注入は、エミッタ領域５７
ａおよびコレクタ領域５７ｂに対して同時に行なわれる
構成としていたが、必ずしもこのような構成には限定さ
れない。すなわち、エミッタ領域５７ａとコレクタ領域
５７ｂに対して、それぞれ独立にＮ型不純物のイオン注
入を行なうことで、それぞれの領域に対して最適な不純
物濃度および不純物注入プロファイルを形成することも
可能である。また、Ｎ型不純物のドーピング方法として
は、上述のようなイオン注入法に限定されるものではな
く、エミッタ領域５７ａおよびコレクタ領域５７ｂに対
しては、それらの領域に直接コンタクトするポリシリコ
ンパターンからの熱拡散によるドーピングを行なうこと
も可能である。
【０１０４】［第３の実施の形態］第２の実施の形態に
おいては、スタティック型半導体記憶装置のメモリセル
として、高抵抗素子を負荷とし、ラテラル型ＮＰＮバイ
ポーラトランジスタを駆動素子とするメモリセルについ
て説明した。
【０１０５】第３の実施の形態は、第２の実施の形態に
おいて負荷素子を薄膜トランジスタＱ５およびＱ６とし
たものである。
【０１０６】図９は、第３の実施の形態のメモリセルの
等価回路を示す回路図である。第２の実施の形態と異な
る点は、上述のとおりＮＰＮバイポーラトランジスタＴ
１およびＴ２のコレクタにそれぞれに接続する負荷素子
が、薄膜トランジスタＱ５およびＱ６となっている点で
ある。
【０１０７】図１０（ａ）〜（ｄ）は、第３の実施の形
態のスタティック型半導体記憶装置のメモリセルの平面
パターンを第１の従来例と同様いくつかのレイヤーに分
割して示したものである。
【０１０８】第２の実施の形態と異なる点は、以下の２
点である。第１は、薄膜トランジスタＱ５およびＱ６の
ゲートが第３ポリシリコンパターン３８ａおよび３８ｂ
で形成される点である。これら薄膜トランジスタＱ５お
よびＱ６のゲートはそれぞれ、コンタクトホール３９ａ
および３９ｂを介して、ラテラル型ＮＰＮバイポーラト
ランジスタのベース領域と接続している。
【０１０９】第２には、第４ポリシリコンパターン４４
ａおよび４４ｂのうち、マスクパターン４６をマスクと
してイオン注入された領域が薄膜トランジスタＱ５およ
びＱ６のソース／ドレイン領域を形成し、イオン注入さ
れなかった領域が薄膜トランジスタＱ５およびＱ６のチ
ャネル領域を形成する点である。
【０１１０】その他の点は第２の実施の形態と同様であ
り、同一部分には同一参照符号を付して説明は省略す
る。
【０１１１】図１１（ａ）および（ｂ）は、それぞれ図
１０におけるＡ−Ａ′およびＢ−Ｂ′部分の断面を示す
図である。第３ポリシリコンパターン３８ａおよび３８
ｂが、薄膜トランジスタＱ５およびＱ６のゲートパター
ンとなっている。このゲートパターン３８ａ、３８ｂと
絶縁膜を介して形成されている第４ポリシリコンパター
ン４４ａおよび４４ｂのうち、イオン注入されていない
領域７０ａおよび７０ｂが、それぞれゲートパターン３
８ｂおよび３８ａと対向して、薄膜トランジスタＱ５お
よびＱ６のチャネル領域を形成している。
【０１１２】以上のように、負荷素子を薄膜トランジス
タＱ５およびＱ６で構成した場合においても、ラテラル
型ＮＰＮバイポーラトランジスタのベース領域とＰ型Ｍ
ＯＳＦＥＴのソース／ドレイン領域を一体形成すること
により、メモリセルの面積を縮小することが可能であ
る。
【０１１３】［第４の実施の形態］図１２（ａ）および
（ｂ）は、本発明の第４の実施の形態のスタティック型
半導体記憶装置のメモリセルの断面構造を示す図であ
る。以下では、シリコン基板表面の能動素子（駆動用バ
イポーラトランジスタおよびアクセスＭＯＳトランジス
タ）のみを従来例と変更するので、負荷デバイスは省略
して図示している。負荷デバイスの構造については、従
来例と同様な方法で実現可能である。
【０１１４】図１２（ａ）は、図５におけるＡ−Ａ′断
面に対応し、図１２（ｂ）は、図５におけるＢ−Ｂ′断
面に対応する。第３の実施の形態においては、駆動用ラ
テラル型ＮＰＮバイポーラトランジスタのベース領域の
不純物濃度もしくは領域深さは、アクセストランジスタ
Ｑ３およびＱ４のＰ+ 型ソース／ドレイン領域と同一で
あった。
【０１１５】第４の実施の形態においては、アクセスト
ランジスタＱ３およびＱ４のＰ+ 型ソース／ドレイン領
域５４ａ、５４ｂのイオン注入工程と駆動用ラテラル型
ＮＰＮバイポーラトランジスタのベース領域５９のイオ
ン注入とを独立な別工程で行なう構成とした。
【０１１６】このように構成することで、メモリセルの
面積を増大させることなしに、バイポーラトランジスタ
のベース領域の濃度および接合深さを決定することが可
能で、バイポーラトランジスタのパラメータを最適化す
ることが可能となる。
【０１１７】たとえば、アクセストランジスタＱ３およ
びＱ４のソース／ドレイン領域としては、不純物濃度
は、高いことが望ましいが、一方でバイポーラトランジ
スタのベース領域としては、不純物濃度が高くなること
は注入効率の低下を招くことになる。したがって、両者
の濃度を独立に決定することが必要になる。
【０１１８】［第５の実施の形態］第２の実施の形態か
ら第４の実施の形態までにおいては、アクセストランジ
スタとしてＰ型ＭＯＳＦＥＴを使用しているので、バイ
ポーラトランジスタのベース領域下のシリコン基板はＮ
型であり、そのＮ型基板は通常電源電位Ｖccに接続され
て いる。図１３は、第２の実施の形態におけるバイポ
ーラトランジスタ部分の断面構造を示す図である。上述
のとおり、バイポーラトランジスタのＰ型ベース領域５
４ｂ下はＮ型基板となっており、これが電源電位ＶCCと
接続しているので、本来のラテラル型バイポーラトラン
ジスタＴ１の他に寄生バイポーラトランジスタＰ１が存
在することになる。すなわち、ラテラル型バイポーラト
ランジスタＴ１とエミッタ領域およびベース領域を共通
とし、コレクタ領域をＮ型基板とする寄生バイポーラト
ランジスタが存在する。
【０１１９】ラテラル型バイポーラトランジスタＴ２に
ついても、同様な寄生バイポーラトランジスタＰ２が存
在する。
【０１２０】図１４は、この寄生バイポーラトランジス
タＰ１およびＰ２を含めた場合のメモリセルの等価回路
を示す回路図である。
【０１２１】上記寄生バイポーラトランジスタＰ１およ
びＰ２は、その構造上ラテラル型バイポーラトランジス
タＴ１およびＴ２とエミッタとベースを共用しているの
で、エミッタからベースに注入された少数キャリア（電
子）が寄生バイポーラトランジスタＰ１およびＰ２のコ
レクタに多量に流入する。したがって、見掛け上バイポ
ーラトランジスタＴ１およびＴ２の電流増幅率（ｈfe）
が低下したことになり、ラテラル型バイポーラトランジ
スタＴ１およびＴ２の性能低下を起こす。
【０１２２】図１５は、本発明の第５の実施の形態のス
タティック型半導体記憶装置のメモリセルの断面構造を
示す図である。図１２に示した第４の実施の形態と異な
る点は、ベース領域５９の下部の半導体基板中に、ベー
ス領域と同一導電型の高濃度領域６０を形成したことで
ある。このような高濃度層を形成することは、ベース層
を形成するイオン注入時に、異なる加速エネルギや異な
る注入量で複数回のイオン注入を行なうことで可能であ
る。
【０１２３】このように、高濃度層を形成することで、
寄生バイポーラトランジスタＰ１、Ｐ２のコレクタ収集
効率を低下させ、上記のような寄生バイポーラトランジ
スタ素子動作によるラテラル型バイポーラトランジスタ
Ｔ１、Ｔ２の特性低下の問題を解決することが可能とな
る。
【０１２４】［第６の実施の形態］図１６は、本発明の
第６の実施の形態のスタティック型半導体記憶装置のメ
モリセルの断面構造を示す図である。第５の実施の形態
と異なる点は、第５の実施の形態における高濃度層の代
わりに絶縁性のバリア層６１を設けたことである。バリ
ア層としては、たとえば埋め込み酸化層が１つの例であ
る。第４の実施の形態において説明したベース領域を形
成するイオン注入時に酸素を基板により深く注入し、ア
ニールすることで酸化膜の埋め込みバリア層を形成する
ことが可能である。
【０１２５】バリア層６１により、第５の実施の形態で
述べたような寄生バイポーラのコレクタ収集効率を低下
させることが可能であり、第５の実施の形態と同様な効
果を奏する。
【０１２６】［第７の実施の形態］図１７は、本発明の
第７の実施の形態のスタティック型半導体記憶装置のメ
モリセルの平面パターンを示す平面図である。
【０１２７】第２の実施の形態と異なる点は、図１に示
した回路を構成する素子を絶縁体上の薄膜半導体層を有
する基板、すなわち、ＳＯＩ（Silicon On Insulater）
基板上に形成した点である。さらに駆動用ラテラル型バ
イポーラトランジスタＴ１およびＴ２のそれぞれのベー
スおよびコレクタの交差接続を、一方のコレクタ領域４
０ａ、４０ｂおよび他方のベース領域３９ｃ、３９ｂに
対して、それぞれ共通に開口する層間絶縁層の接続孔３
３ａ、３３ｃに形成さた配線３４ａ、３４ｂによって行
なう構成としている点である。
【０１２８】図１７では、複数のレイヤーを（ａ）、
（ｂ）、（ｃ）に分割して示している。図１７（ａ）
は、絶縁体上に形成された薄膜シリコン層における活性
領域を示している。領域３９ａ、３９ｂ、３９ｃおよび
３９ｄは、Ｐ型領域であって、アクセストランジスタＱ
３およびＱ４のソース／ドレイン領域ならびにラテラル
型バイポーラトランジスタのベース領域３９ｂ、３９ｃ
に相当する。領域４０ａおよび４０ｂは、Ｎ型領域であ
って、ラテラル型バイポーラトランジスタのコレクタ領
域に対応する。領域４７ａおよび４７ｂもＮ型領域であ
って、ラテラル型バイポーラトランジスタのエミッタ領
域に対応する。ベース領域およびソース／ドレイン領域
の共通領域３９ｃは、ベリッドコンタクト３３ｃ部分で
コレクタ領域４０ａと接続される。同様に、ベース領域
およびソース／ドレイン領域の共通領域３９ｂは、ベリ
ッドコンタクト３３ａ部分でコレクタ領域４０ｂと接続
される。領域３８ａおよび３８ｂは、アクセス薄膜ＭＯ
ＳＦＥＴＱ３およびＱ４のチャネル領域であり、Ｎ型領
域である。
【０１２９】その上層に形成されるパターンについて
は、図１７（ｂ）を参照して、第１ポリシリコンパター
ン３２は、ワード線を形成している。配線パターン３４
ａおよび３４ｂは、ベリッドコンタクト３３ａおよび３
３ｃを介して薄膜半導体層表面に接続している。しか
も、この配線パターン３４ａおよび３４ｂは、上述のと
おりラテラル型バイポーラトランジスタのベース領域３
９ｂおよび３９ｃとコレクタ領域４０ｂおよび４０ａを
それぞれ接続している。したがって、この配線層３４は
ポリシリコンあるいはメタルで構成され、かつＰ型およ
びＮ型両方のＳＯＩ表面とオーミックな接続する必要が
ある。配線パターン３４ａおよび３４ｂは、メモリセル
の記憶ノードＡおよびＢに対応し、配線パターン３４ｃ
は接地配線に対応する。メタル配線３６は、ビット線対
ＢＬおよび／ＢＬを構成している。メタル配線３６ａお
よび３６ｂは、それぞれコンタクトホール３５ａおよび
３５ｂを介して薄膜シリコン層３７の表面と接続する。
【０１３０】図１８（ａ）は、図１７中のＡ−Ａ′断面
を示す断面図であり、図１８（ｂ）は、図１７中のＢ−
Ｂ′断面を示す断面図である。
【０１３１】図１８を参照して、以下第７の実施の形態
の断面構造を説明する。絶縁体基板６２上に薄膜半導体
層３７が形成されている。あるいは、ＳＩＭＯＸ（Sepa
rated by Implanted Oxgen）技術を使用した場合は、領
域６２は、シリコン基板表面近傍に形成された絶縁層に
対応する。薄膜シリコン層３７において、領域６４はＰ
型、領域６５、６６および６７はＮ型である。
【０１３２】第１ポリシリコン層３２ａは、図１８
（ａ）の断面においては、アクセストランジスタのゲー
ト電極を構成している。配線層３４ａ、３４ｂおよび３
４ｃのうち、特に３４ｂは、ベース領域３９ｃのＰ型シ
リコンとコレクタ領域４０ａのＮ型シリコンを電気的に
接続している。
【０１３３】コレクタ領域４０ａは、薄膜半導体層３７
の表面から絶縁領域６２にまでわたっているので、Ｎ型
領域４０ａおよびＰ型領域３９ｃで構成されるＰＮ接合
によって、駆動用ラテラル型バイポーラトランジスタの
一方のベース領域３９ｂと他方のベース領域３９ｃとが
分離されていることになる。
【０１３４】図１８（ｂ）においても、左右が反転して
いる点が異なるだけで、対応する部分の構成は同等であ
る。
【０１３５】以上のようなＳＯＩ基板を用いた構成で
は、図１７に示したように、メモリセル内に含まめるベ
リッドコンタクト３３の数は４個であり、図５の第２の
実施の形態の場合の６個より少なくすることが可能で、
メモリセル面積を縮小することが可能である。
【０１３６】
【発明の効果】請求項１記載のスタティック型半導体記
憶装置においては、メモリセルを構成するインバータの
駆動用トランジスタがバイポーラトランジスタであるの
で、インバータの論理しきい値がバイポーラトランジス
タの立上がり電圧で決定されるため、低電圧動作が可能
である。
【０１３７】請求項２記載のスタティック型半導体記憶
装置においては、負荷素子である抵抗体が絶縁膜を介し
てメモリセル上層に形成されているので、メモリセル面
積を縮小することが可能である。
【０１３８】請求項３記載のスタティック型半導体記憶
装置においては、負荷素子である薄膜トランジスタが、
絶縁膜を介してメモリセル上層に形成されているので、
メモリセル面積を縮小することが可能である。
【０１３９】請求項４記載のスタティック型半導体記憶
装置においては、メモリセルを構成する駆動用バイポー
ラトランジスタは、ラテラル型であるので、メモリセル
を縮小することが可能である。
【０１４０】請求項５記載のスタティック型半導体記憶
装置においては、メモリセルを構成するアクセスＭＯＳ
トランジスタと駆動用ラテラル型バイポーラトランジス
タとが、それぞれソース／ドレイン領域とベース領域と
について共通領域を有しているので、これらの領域を別
々に形成した場合に比べてメモリセル面積を縮小するこ
とが可能である。
【０１４１】請求項６記載のスタティック型半導体記憶
装置においては、請求項５記載のスタティック型半導体
記憶装置のメモリセルの構成に加えて、アクセスＭＯＳ
トランジスタと駆動用ラテラル型バイポーラトランジス
タの、ソース／ドレイン領域およびベース領域の共通領
域の不純物濃度および領域深さを独立に設定しているの
で、アクセスＭＯＳトランジスタおよびバイポーラトラ
ンジスタのそれぞれの特性を最適化することが可能であ
る。
【０１４２】請求項７記載のスタティック型半導体記憶
装置においては、請求項５または６記載のスタティック
型半導体記憶装置のメモリセルの構成に加えて、ベース
領域下の半導体基板中にベース領域よりも不純物濃度が
高い埋め込み高濃度層を有するので、寄生バイポーラト
ランジスタ動作が抑制され、駆動用バイポーラトランジ
スタの性能が劣化することがない。
【０１４３】請求項８記載のスタティック型半導体記憶
装置においては、請求項５または６記載のスタティック
型半導体記憶装置のメモリセルの構成に加えて、ベース
領域下の半導体基板中に非導電性の埋め込み層を有する
ので、請求項７記載のスタティック型半導体記憶装置と
同様の効果を奏する。
【０１４４】請求項９記載のスタティック型半導体記憶
装置においては、アクセストランジスタおよび駆動用バ
イポーラトランジスタが、絶縁体上の薄膜半導体層に形
成され、一対の駆動用バイポーラトランジスタの素子分
離がＮ型コレクタ領域によって行なわれるので、メモリ
セル面積の縮小が可能である。
【０１４５】請求項１０記載のスタティック型半導体記
憶装置においては、請求項９記載のスタティック型半導
体記憶装置のメモリセルの構成に加えて、負荷素子であ
る抵抗体は、絶縁膜を介してメモリセル上層に形成され
ているので、メモリセル面積の縮小が可能である。
【０１４６】請求項１１記載のスタティック型半導体記
憶装置においては、請求項９記載のスタティック型半導
体記憶装置のメモリセルの構成に加えて、負荷素子であ
る薄膜トランジスタは、絶縁膜を介してメモリセル上層
に形成されているので、メモリセル面積を縮小すること
が可能である。
【０１４７】請求項１２記載のスタティック型半導体記
憶装置においては、メモリセルを構成する駆動用ラテラ
ル型バイポーラトランジスタの対のうちの一方のコレク
タ領域と他方のベース領域との接続を、両領域に対して
共通に開口している接続孔に形成された配線層によって
行なうことが可能であるので、接続孔の数を減少してメ
モリセル面積を縮小することが可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のスタティック型
半導体記憶装置のメモリセルの等価回路を示す回路図で
ある。
【図２】 本発明の第１の実施の形態のメモリセルの第
２の等価回路を示す回路図であり、（ａ）は第１のイン
バータの等価回路図であり、（ｂ）は第２のインバータ
の等価回路図である。
【図３】 本発明の第１の実施の形態のメモリセルを構
成するインバータの伝達特性を示す動作説明図である。
【図４】 本発明の第１の実施の形態のメモリセルの伝
達特性を示す動作説明図である。
【図５】 本発明の第２の実施の形態のメモリセルの平
面パターンを示す平面図であり、（ａ）は下層レイヤー
の平面パターンを、（ｂ）は中層レイヤーの平面パター
ンを、（ｃ）は上層レイヤーの平面パターンをそれぞれ
示す平面図である。
【図６】 本発明の第２の実施の形態の断面構造を示す
断面図であり、（ａ）は図５におけるＡ−Ａ′断面を、
（ｂ）は図５におけるＢ−Ｂ′断面をそれぞれ示す断面
図である。
【図７】 本発明の第２の実施の形態のメモリセルの製
造工程のフローを示す断面図であり、（ａ）から（ｅ）
は、それぞれ第１から第５の工程に対応する断面図であ
る。
【図８】 本発明の第２の実施の形態のメモリセルの製
造工程のフローを示す断面図であり、（ｆ）から（ｉ）
は、それぞれ第６の工程から第９の工程に対応する断面
図である。
【図９】 本発明の第３の実施の形態のメモリセルの等
価回路を示す回路図である。
【図１０】 本発明の第３の実施の形態のメモリセルの
平面パターンを示す平面図であり、（ａ）は、第１群の
レイヤーの平面パターンを、（ｂ）は第２群のレイヤー
の平面パターンを、（ｃ）は第３群のレイヤーの平面パ
ターンを、（ｄ）は第４群のイレヤーの平面パターンを
それぞれ示す平面図である。
【図１１】 本発明の第３の実施の形態のメモリセルの
断面構造を示す断面図であり、（ａ）は、図１０におけ
るＡ−Ａ′断面に、（ｂ）は図１０におけるＢ−Ｂ′断
面にそれぞれ対応する断面図である。
【図１２】 本発明の第４の実施の形態のメモリセルの
断面構造を示す断面図であり、（ａ）は、図１０のＡ−
Ａ′断面に、（ｂ）は図１０のＢ−Ｂ′断面にそれぞれ
対応する断面図である。
【図１３】 本発明の第２の実施の形態における寄生バ
イポーラトランジスタを示す断面図である。
【図１４】 寄生バイポーラトランジスタを含めた等価
回路を示す回路図である。
【図１５】 本発明の第５の実施の形態のメモリセルの
構造を示す断面図である。
【図１６】 本発明の第６の実施の形態のメモリセルの
構造を示す断面図である。
【図１７】 本発明の第７の実施の形態のメモリセルの
平面パターンを示す平面図であり、（ａ）は、下層レイ
ヤーの平面パターンを、（ｂ）は中層レイヤーの平面パ
ターンを、（ｃ）は上層レイヤーの平面パターンをそれ
ぞれ示す平面図である。
【図１８】 本発明の第７の実施の形態のメモリセルの
断面構造を示す断面図であり、（ａ）は、図１７におけ
るＡ−Ａ′断面を、（ｂ）は図１７におけるＢ−Ｂ′断
面をそれぞれ示す断面図である。
【図１９】 第１の従来例の高抵抗負荷型メモリセルの
等価回路を示す回路図である。
【図２０】 第１の従来例のＣＭＯＳ負荷型メモリセル
の等価回路を示す回路図である。
【図２１】 第１の従来例の抵抗負荷型メモリセルの平
面パターンを示す平面図であり、（ａ）は下層レイヤー
の平面パターンを、（ｂ）は中層レイヤーの平面パター
ンを、（ｃ）は上層レイヤーの平面パターンをそれぞれ
示す平面図である。
【図２２】 第１の従来例の抵抗負荷型メモリセルの断
面構造を示す断面図であり、（ａ）は、図２１における
Ａ−Ａ′断面を、（ｂ）は図２１におけるＢ−Ｂ′断面
をそれぞれ示す断面図である。
【図２３】 （ａ）は、従来のメモリセルのデータの読
出特性曲線を示す動作説明図であり、（ｂ）は読出時に
おける等価回路を示す回路図である。
【図２４】 第２の従来例の等価回路を示す回路図であ
る。
【図２５】 第２の従来例の第２の等価回路図であり、
（ａ）は第１のインバータの等価回路図を、（ｂ）は第
２のインバータの等価回路図をそれぞれ示す。
【図２６】 第２の従来例のメモリセルのデータの読出
特性曲線を示す動作説明図である。
【符号の説明】
Ｔ１，Ｔ２ 駆動用ラテラル型バイポーラトランジス
タ、Ｑ１，Ｑ２ 駆動用ＭＯＳトランジスタ、Ｑ３，Ｑ
４ アクセスＭＯＳトランジスタ、Ｒ１，Ｒ２高抵抗負
荷素子、Ｑ５，Ｑ６ 負荷用薄膜ＭＯＳトランジスタ、
１０ ＳｉＯ2膜、１２ Ｓｉ3 Ｎ4 膜、３１ａ，３１
ｂ 活性領域、３２ａ，３２ｂ 第１ポリシリコンパタ
ーン、３３ａ，３３ｆ ベース領域コンタクト、３３
ｂ，３３ｅエミッタ領域コンタクト、３３ｃ，３３ｄ
コレクタ領域コンタクト、３４ａ，３４ｂ，３４ｃ 第
２ポリシリコンパターン、３５ａ，３５ｂ ビット線コ
ンタクト、３６ａ，３６ｂ メタル配線、３９ａ，３９
ｂ コンタクトホール、４４ａ，４４ｂ 第３ポリシリ
コンパターン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩見 徹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 北伊丹製作所内 (56)参考文献 特開 平６−84369（ＪＰ，Ａ) 特開 平４−139878（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 G11C 11/411 G11C 14/60 H01L 27/11

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のワード線、前記複数のワード線に
    交差する複数のビット線対およびそれらのワード線とビ
    ット線対とに接続された複数のメモリセルを含むメモリ
    セルアレイを備え、 前記各メモリセルは、 エミッタが第１の電源と接続し、ベースとコレクタが互
    いに交差接続された、第１導電型のベース領域を有する
    一対のバイポーラトランジスタと、 第２の電源と前記一対のバイポーラトランジスタのコレ
    クタとの間にそれぞれ接続された一対の負荷素子と、 ゲートが前記ワード線と接続し、前記一対のバイポーラ
    トランジスタのコレクタと前記ビット線対との間に、導
    通経路を形成するようにそれぞれ接続された一対の第１
    導電型チャネルＭＯＳトランジスタとを含む、スタティ
    ック型半導体記憶装置。
  2. 【請求項２】 前記負荷素子は抵抗体であって、前記バ
    イポーラトランジスタおよび前記第１導電型チャネルＭ
    ＯＳトランジスタと絶縁膜を介した上層に形成されてい
    る、請求項１記載のスタティック型半導体記憶装置。
  3. 【請求項３】 前記負荷素子は、ソースが前記第２の電
    源と、ドレインおよびゲートが前記バイポーラトランジ
    スタのコレクタおよびベースとそれぞれ接続する薄膜ト
    ランジスタであって、前記バイポーラトランジスタおよ
    び前記第１導電型チャネルＭＯＳトランジスタと絶縁膜
    を介した上層に形成されている、請求項１記載のスタテ
    ィック型半導体記憶装置。
  4. 【請求項４】 前記バイポーラトランジスタは、ラテラ
    ル型である、請求項２または３記載のスタティック型半
    導体記憶装置。
  5. 【請求項５】 ２つのインバータの入力および出力を相
    互に結合したフリップフロップ回路からなるメモリセル
    を備えたスタティック型半導体記憶装置であって、 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された一対のアクセ
    スＭＯＳトランジスタおよび対応する一対の駆動用ラテ
    ラル型バイポーラトランジスタとを複数対有するトラン
    ジスタ群と、 前記トランジスタ群の表面上を覆う層間絶縁層と、 前記各駆動用ラテラル型バイポーラトランジスタ対に対
    応して、前記層間絶縁層上に形成された一対の負荷素子
    とを備え、 前記負荷素子と前記対応する駆動用ラテラル型バイポー
    ラトランジスタとは、前記負荷素子の一端は第１の電源
    に、他端は前記駆動用ラテラル型バイポーラトランジス
    タのコレクタに、前記駆動用ラテラル型バイポーラトラ
    ンジスタのエミッタは第２の電源にそれぞれ接続して前
    記インバータをなし、 前記一対の駆動用ラテラル型バイポーラトランジスタの
    コレクタとベースは相互に交差接続し、 前記駆動用ラテラル型バイポーラトランジスタのベース
    領域は、前記アクセスＭＯＳトランジスタのソース領域
    およびドレイン領域のいずれか一方と共通領域を有す
    る、スタティック型半導体記憶装置。
  6. 【請求項６】 前記共通領域の不純物濃度および領域深
    さの少なくとも一方が、前記ベース領域と異なる請求項
    ５記載のスタティック型半導体記憶装置。
  7. 【請求項７】 前記ベース領域下の半導体基板中に、ベ
    ース領域と同一導電型で、かつベース領域よりも不純物
    濃度が高い、埋め込み高濃度層を有する、請求項５また
    は６記載のスタティック型半導体記憶装置。
  8. 【請求項８】 前記ベース領域下の半導体基板中に、非
    導電性の埋め込み層を有する、請求項５または６記載の
    スタティック型半導体記憶装置。
  9. 【請求項９】 絶縁体上の薄膜半導体層を主表面とする
    ＳＯＩ基板上に形成されるスタティック型半導体記憶装
    置であって、 複数のワード線、前記複数のワード線に交差する複数の
    ビット線対およびそれらのワード線とビット線対とに接
    続された複数のメモリセルを含むメモリセルアレイを備
    え、 前記各メモリセルは、 前記薄膜半導体層に形成され、エミッタが第１の電源と
    接続し、ベースとコレクタが互いに交差接続された、第
    １導電型のベース領域を有する一対のバイポーラトラン
    ジスタと、 第２の電源と前記一対のバイポーラトランジスタのコレ
    クタとの間にそれぞれ接続された一対の負荷素子と、 前記薄膜半導体層に形成され、ゲートが前記ワード線と
    接続し、前記一対のバイポーラトランジスタのコレクタ
    と前記ビット線との間に、導通経路を形成するようにそ
    れぞれ接続された一対の第１導電型チャネルＭＯＳトラ
    ンジスタとを含む、スタティック型半導体記憶装置。
  10. 【請求項１０】 前記負荷素子は抵抗体であって、前記
    バイポーラトランジスタおよび前記第１導電型チャネル
    ＭＯＳトランジスタと絶縁膜を介した上層に形成されて
    いる、請求項９記載のスタティック型半導体記憶装置。
  11. 【請求項１１】 前記負荷素子は、ソースが前記第２の
    電源と、ドレインおよびゲートが前記バイポーラトラン
    ジスタのコレクタおよびベースとそれぞれ接続する薄膜
    トランジスタであって、前記バイポーラトランジスタお
    よび前記第１導電型チャネルＭＯＳトランジスタと絶縁
    膜を介した上層に形成されている、請求項９記載のスタ
    ティック型半導体記憶装置。
  12. 【請求項１２】 絶縁体上の薄膜半導体層を主表面とす
    るＳＯＩ基板上に形成され、２つのインバータからなる
    フリップフロップ回路を含むメモリセルを備えたスタテ
    ィック型半導体記憶装置であって、 前記薄膜半導体層に形成された一対のアクセス薄膜ＭＯ
    Ｓトランジスタおよび一対の駆動用ラテラル型バイポー
    ラトランジスタとを複数対有するトランジスタ群と、 前記トランジスタ群の表面上を覆う層間絶縁層と、 前記各駆動用ラテラル型バイポーラトランジスタ対に対
    応して、前記層間絶縁層上に形成され、前記層間絶縁層
    に形成された接続孔を介して前記駆動用ラテラル型バイ
    ポーラトランジスタに接続される負荷素子とを備え、 前記負荷素子と前記対応する駆動用ラテラル型バイポー
    ラトランジスタとは、前記負荷素子の一端は第１の電源
    に、他端は前記駆動用ラテラル型バイポーラトランジス
    タのコレクタに、前記駆動用ラテラル型バイポーラトラ
    ンジスタのエミッタは第２の電源にそれぞれ接続して前
    記インバータをなし、 前記一対の駆動用ラテラル型バイポーラトランジスタの
    コレクタとベースは相互に交差接続し、 前記駆動用ラテラル型バイポーラトランジスタのベース
    領域は、前記アクセス薄膜ＭＯＳトランジスタのソース
    領域およびドレイン領域のいずれか一方と共通領域を有
    し、 前記駆動用ラテラル型バイポーラトランジスタのコレク
    タ領域は、前記薄膜半導体層表面から前記絶縁体との界
    面に至る同一導電領域からなり、 前記接続孔は、前記駆動用ラテラル型バイポーラトラン
    ジスタ対のうちの一方のコレクタ領域と他方のベース領
    域とに対して共通に開口している、スタティック型半導
    体記憶装置。
JP17888095A 1995-07-14 1995-07-14 スタティック型半導体記憶装置 Expired - Fee Related JP3400894B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP17888095A JP3400894B2 (ja) 1995-07-14 1995-07-14 スタティック型半導体記憶装置
US08/609,313 US5687111A (en) 1995-07-14 1996-03-01 Static type semiconductor memory device capable of operating at a low voltage and reducing a memory cell area

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17888095A JP3400894B2 (ja) 1995-07-14 1995-07-14 スタティック型半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH0936251A JPH0936251A (ja) 1997-02-07
JP3400894B2 true JP3400894B2 (ja) 2003-04-28

Family

ID=16056319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17888095A Expired - Fee Related JP3400894B2 (ja) 1995-07-14 1995-07-14 スタティック型半導体記憶装置

Country Status (2)

Country Link
US (1) US5687111A (ja)
JP (1) JP3400894B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163435A (ja) * 1996-11-29 1998-06-19 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
TW308346U (en) * 1996-12-12 1997-06-11 Winbond Electronics Corp Device for sintering appearance of disc-type brake pad
JPH1126604A (ja) * 1997-07-03 1999-01-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100285698B1 (ko) * 1998-07-13 2001-04-02 윤종용 반도체장치의제조방법
US9490241B2 (en) * 2011-07-08 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a first inverter and a second inverter
US9281056B2 (en) 2014-06-18 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of using the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2460150C2 (de) * 1974-12-19 1984-07-12 Ibm Deutschland Gmbh, 7000 Stuttgart Monolitisch integrierbare Speicheranordnung
DE3330026A1 (de) * 1983-08-19 1985-02-28 Siemens AG, 1000 Berlin und 8000 München Integrierte rs-flipflop-schaltung
US4821235A (en) * 1986-04-17 1989-04-11 Fairchild Semiconductor Corporation Translinear static memory cell with bipolar and MOS devices
JPH02237151A (ja) * 1989-03-10 1990-09-19 Hitachi Ltd 半導体記憶装置
JPH0383293A (ja) * 1989-08-25 1991-04-09 Mitsubishi Electric Corp 内容参照メモリセル
JPH03234059A (ja) * 1990-02-09 1991-10-18 Sony Corp 半導体メモリ
KR940009608B1 (ko) * 1991-11-30 1994-10-15 삼성전자 주식회사 반도체 메모리장치 및 그 제조방법
US5453636A (en) * 1994-08-16 1995-09-26 Waferscale Integration, Inc. MOS SRAM cell with open base bipolar loads

Also Published As

Publication number Publication date
JPH0936251A (ja) 1997-02-07
US5687111A (en) 1997-11-11

Similar Documents

Publication Publication Date Title
JP2703970B2 (ja) Ｍｏｓ型半導体装置
JP3900465B2 (ja) Ｓｏｉ電界効果トランジスタ
US6242781B1 (en) Resistor constructions
US6690030B2 (en) Semiconductor device with negative differential resistance characteristics
US7382026B2 (en) Semiconductor memory device and method of manufacturing the same
JP3771283B2 (ja) 半導体集積回路装置
US5453640A (en) Semiconductor integrated circuit having MOS memory and bipolar peripherals
US4907059A (en) Semiconductor bipolar-CMOS inverter
US6009010A (en) Static semiconductor memory device having data lines in parallel with power supply lines
JP2825244B2 (ja) 半導体装置
JP3400894B2 (ja) スタティック型半導体記憶装置
KR19980080856A (ko) 반도체 장치
JPH08111462A (ja) 半導体記憶装置およびその製造方法
JP4336758B2 (ja) メモリ装置
KR100377082B1 (ko) 반도체 장치
US5891779A (en) Method of fabricating tetra-state mask read only memory
JPH0823038A (ja) 半導体記憶装置
JP2882185B2 (ja) スタティック型半導体記憶装置
JP3089647B2 (ja) 半導体メモリ
JP2515033B2 (ja) 半導体スタティックメモリ装置の製造方法
KR940000514B1 (ko) 고저항 다결정 실리콘층을 부하소자로 하는 스태틱 램
JP3623457B2 (ja) 半導体装置
JPS6024591B2 (ja) 静電誘導トランジスタ読み出し専用記憶装置
JP2003046087A (ja) 半導体集積回路
JP2743672B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030204

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees