JP3089647B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3089647B2 JP3089647B2 JP02156319A JP15631990A JP3089647B2 JP 3089647 B2 JP3089647 B2 JP 3089647B2 JP 02156319 A JP02156319 A JP 02156319A JP 15631990 A JP15631990 A JP 15631990A JP 3089647 B2 JP3089647 B2 JP 3089647B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、完全CMOS型SRAMと称されている半導体メモ
リに関するものである。
リに関するものである。
本発明は、上記の様な半導体メモリにおいて、駆動用
トランジスタのゲート電極上に延在している導電層で負
荷用トランジスタの活性領域を形成し、且つこの活性領
域の上層にそのゲート電極を配し下層に電源線を配する
ことによって、データ保持特性を向上させ且つ製造歩留
り及び信頼性をも高めたものである。
トランジスタのゲート電極上に延在している導電層で負
荷用トランジスタの活性領域を形成し、且つこの活性領
域の上層にそのゲート電極を配し下層に電源線を配する
ことによって、データ保持特性を向上させ且つ製造歩留
り及び信頼性をも高めたものである。
第４図は完全CMOS型SRAMのメモリセルを示しており、
このメモリセルは一対の駆動用nMOSトランジスタ11、12
と一対の転送用nMOSトランジスタ13、14と一対の負荷用
pMOSトランジスタ15、16とで構成されている。
このメモリセルは一対の駆動用nMOSトランジスタ11、12
と一対の転送用nMOSトランジスタ13、14と一対の負荷用
pMOSトランジスタ15、16とで構成されている。
nMOSトランジスタ11、12のソース領域には、接地電源
線21が接続されている。また、ワード線22がnMOSトラン
ジスタ13、14のゲート電極となっており、これらのnMOS
トランジスタ13、14の各々の一方のソース・ドレイン領
域にビット線23、24が接続されている。更に、pMOSトラ
ンジスタ15、16のソース領域には、駆動電源線25が接続
されている。
線21が接続されている。また、ワード線22がnMOSトラン
ジスタ13、14のゲート電極となっており、これらのnMOS
トランジスタ13、14の各々の一方のソース・ドレイン領
域にビット線23、24が接続されている。更に、pMOSトラ
ンジスタ15、16のソース領域には、駆動電源線25が接続
されている。
この様な完全CMOS型SRAMの一種に、pMOSトランジスタ
15、16を多結晶Si薄膜トランジスタで形成したものがあ
り、第５図はその一従来例を示している（例えば、IEDM
88 p.48〜51）。
15、16を多結晶Si薄膜トランジスタで形成したものがあ
り、第５図はその一従来例を示している（例えば、IEDM
88 p.48〜51）。
この一従来例では、nMOSトランジスタ11、12のゲート
電極と接地電源線21とワード線22とが、Si基体上の第１
層目の導電層であるポリサイド層31〜34で形成されてい
る。
電極と接地電源線21とワード線22とが、Si基体上の第１
層目の導電層であるポリサイド層31〜34で形成されてい
る。
また、pMOSトランジスタ15、16のゲート電極が第２層
目の導電層である多結晶Si層35、36で形成されており、
pMOSトランジスタ15、16の活性領域と駆動電源線25とは
第３層目の導電層である多結晶Si層37、38で形成されて
いる。
目の導電層である多結晶Si層35、36で形成されており、
pMOSトランジスタ15、16の活性領域と駆動電源線25とは
第３層目の導電層である多結晶Si層37、38で形成されて
いる。
ところが、この一従来例では、pMOSトランジスタ15、
16の活性領域がゲート電極よりも上層の導電層で形成さ
れているので、ソース・ドレイン領域をゲート電極に対
して自己整合的に形成することができない。
16の活性領域がゲート電極よりも上層の導電層で形成さ
れているので、ソース・ドレイン領域をゲート電極に対
して自己整合的に形成することができない。
このため、ソース・ドレイン領域にマスク合わせ余裕
が必要であり、その分だけゲート長が短いので、pMOSト
ランジスタ15、16のオフ電流が多い。従って、この一従
来例では、データ保持特性が必ずしも良好ではない。
が必要であり、その分だけゲート長が短いので、pMOSト
ランジスタ15、16のオフ電流が多い。従って、この一従
来例では、データ保持特性が必ずしも良好ではない。
また、第５図から明らかな様に、１本の駆動電源線25
が実際は別個の多結晶Si層37、38で形成されている。従
って、抵抗負荷型SRAMに比べて構造やパターンが複雑で
あり、その分だけ製造歩留りが低い。
が実際は別個の多結晶Si層37、38で形成されている。従
って、抵抗負荷型SRAMに比べて構造やパターンが複雑で
あり、その分だけ製造歩留りが低い。
また、図示されてはいないが、ビット線23、24が第４
層目の導電層で形成されている。このため、pMOSトラン
ジスタ15、16のチャネル領域がビット線23、24の電位の
影響を受け、pMOSトランジスタ15、16の特性が変動す
る。従って、この一従来例では、信頼性が必ずしも高く
ない。
層目の導電層で形成されている。このため、pMOSトラン
ジスタ15、16のチャネル領域がビット線23、24の電位の
影響を受け、pMOSトランジスタ15、16の特性が変動す
る。従って、この一従来例では、信頼性が必ずしも高く
ない。
本発明による半導体メモリでは、駆動用トランジスタ
11、12及び転送用トランジスタ13、14の各々のゲート電
極が半導体基体41上の第１の導電層43〜45.形成されて
おり、前記駆動用トランジスタ11、12のソース領域42
a、42cに電気的に接続される電源線21が前記第１の導電
層43〜45よりも上層の第２の導電層47で形成されてお
り、負荷用トランジスタ15、16の活性領域が前記第２の
導電層47よりも上層で且つ前記駆動用トランジスタ11、
12の前記ゲート電極上に延在している第３の導電層48で
形成されており、前記負荷用トランジスタ15、16のゲー
ト電極が前記第３の導電層48よりも上層の第４の導電層
51、52で形成されている。
11、12及び転送用トランジスタ13、14の各々のゲート電
極が半導体基体41上の第１の導電層43〜45.形成されて
おり、前記駆動用トランジスタ11、12のソース領域42
a、42cに電気的に接続される電源線21が前記第１の導電
層43〜45よりも上層の第２の導電層47で形成されてお
り、負荷用トランジスタ15、16の活性領域が前記第２の
導電層47よりも上層で且つ前記駆動用トランジスタ11、
12の前記ゲート電極上に延在している第３の導電層48で
形成されており、前記負荷用トランジスタ15、16のゲー
ト電極が前記第３の導電層48よりも上層の第４の導電層
51、52で形成されている。
本発明による半導体メモリでは、負荷用トランジスタ
15、16のゲート電極が活性領域よりも上層の導電層51、
52で形成されているので、ソース・ドレイン領域をゲー
ト電極に対して自己整合的に形成することができる。従
って、ソース・ドレイン領域にマスク合わせ余裕が不要
であり、ゲート長が長いので、負荷用トランジスタ15、
16のオフ電流が少ない。
15、16のゲート電極が活性領域よりも上層の導電層51、
52で形成されているので、ソース・ドレイン領域をゲー
ト電極に対して自己整合的に形成することができる。従
って、ソース・ドレイン領域にマスク合わせ余裕が不要
であり、ゲート長が長いので、負荷用トランジスタ15、
16のオフ電流が少ない。
また、負荷用トランジスタ15、16の活性領域が形成さ
れている導電層48が駆動用トランジスタ11、12のゲート
電極上に延在しているので、抵抗負荷型の半導体メモリ
と同じ型である。
れている導電層48が駆動用トランジスタ11、12のゲート
電極上に延在しているので、抵抗負荷型の半導体メモリ
と同じ型である。
また、負荷用トランジスタ15、16の活性領域が形成さ
れている導電層48が、電源線21が形成されている導電層
47と負荷用トランジスタ15、16のゲート電極が形成され
ている導電層51、52と挟まれている。従って、負荷用ト
ランジスタ15、16のチャネル領域が他の導電層の電位の
影響を受けるのを防止して、負荷用トランジスタ15、16
の特性が変動するのを抑制することができる。
れている導電層48が、電源線21が形成されている導電層
47と負荷用トランジスタ15、16のゲート電極が形成され
ている導電層51、52と挟まれている。従って、負荷用ト
ランジスタ15、16のチャネル領域が他の導電層の電位の
影響を受けるのを防止して、負荷用トランジスタ15、16
の特性が変動するのを抑制することができる。
以下、第４図に示した完全CMOS型SRAMに適用した本発
明の第１及び第２実施例を、第１図〜第３図を参照しな
がら説明する。
明の第１及び第２実施例を、第１図〜第３図を参照しな
がら説明する。
第１図が、第１実施例を示している。この第１実施例
では、Si基体41（第３図）中に、nMOSトランジスタ11〜
14のソース・ドレイン領域であるn+拡散層42a〜42gが形
成されている。
では、Si基体41（第３図）中に、nMOSトランジスタ11〜
14のソース・ドレイン領域であるn+拡散層42a〜42gが形
成されている。
また、nMOSトランジスタ11、12のゲート電極とワード
線22とが、Si基体41上の第１層目の多結晶Si層43〜45で
形成されている。
線22とが、Si基体41上の第１層目の多結晶Si層43〜45で
形成されている。
多結晶Si層43はコンタクト孔46a、46bを介してn+拡散
層42d、42fに埋込みコンタクトされており、多結晶Si層
44はコンタクト孔46cを介してn+拡散層42bに埋込みコン
タクトされている。
層42d、42fに埋込みコンタクトされており、多結晶Si層
44はコンタクト孔46cを介してn+拡散層42bに埋込みコン
タクトされている。
接地電源線21は第２層目の多結晶Si層47で形成されて
おり、この多結晶Si層47はnMOSトランジスタ11、12のソ
ース領域であるn+拡散層42a、42cにコンタクト孔46d、4
6eを介して接続されている。
おり、この多結晶Si層47はnMOSトランジスタ11、12のソ
ース領域であるn+拡散層42a、42cにコンタクト孔46d、4
6eを介して接続されている。
pMOSトランジスタ15、16の活性領域と駆動電源線25と
は第３層目の多結晶Si層48で形成されており、pMOSトラ
ンジスタ15、16のゲート電極は第４層目の多結晶Si層5
1、52で形成されている。
は第３層目の多結晶Si層48で形成されており、pMOSトラ
ンジスタ15、16のゲート電極は第４層目の多結晶Si層5
1、52で形成されている。
pMOSトランジスタ15、16のソース・ドレイン領域と駆
動電源線25とは、多結晶Si層51、52をマスクにしたｐ型
不純物のイオン注入によって、多結晶Si層51、52つまり
ゲート電極に対して自己整合的に形成されている。
動電源線25とは、多結晶Si層51、52をマスクにしたｐ型
不純物のイオン注入によって、多結晶Si層51、52つまり
ゲート電極に対して自己整合的に形成されている。
従って、多結晶Si層48のうちで多結晶Si層51との重畳
部分がpMOSトランジスタ15のチャネル領域になってお
り、多結晶Si層52との重畳部分がpMOSトランジスタ16の
チャネル領域になっている。
部分がpMOSトランジスタ15のチャネル領域になってお
り、多結晶Si層52との重畳部分がpMOSトランジスタ16の
チャネル領域になっている。
多結晶Si層48のうちのpMOSトランジスタ15、16のドレ
イン領域は、コンタクト孔46f、46gを介して、多結晶Si
層44、43つまりnMOSトランジスタ12、11のゲート電極に
接続されている。
イン領域は、コンタクト孔46f、46gを介して、多結晶Si
層44、43つまりnMOSトランジスタ12、11のゲート電極に
接続されている。
また、多結晶Si層52つまりpMOSトランジスタ16のゲー
ト電極は、コンタクト孔46hを介して、多結晶Si層48の
うちのpMOSトランジスタ15のドレイン領域に接続されて
いる。
ト電極は、コンタクト孔46hを介して、多結晶Si層48の
うちのpMOSトランジスタ15のドレイン領域に接続されて
いる。
なお、多結晶Si層48のうちのpMOSトランジスタ15、16
の活性領域つまりチャネル領域とソース・ドレイン領域
とは、第１図から明らかな様に、多結晶Si層44、43つま
りnMOSトランジスタ12、11のゲート電極上に延在してい
る。
の活性領域つまりチャネル領域とソース・ドレイン領域
とは、第１図から明らかな様に、多結晶Si層44、43つま
りnMOSトランジスタ12、11のゲート電極上に延在してい
る。
多結晶Si層51つまりpMOSトランジスタ15のゲート電極
は、コンタクト孔46i、46jと第５層目の多結晶Si層53と
を介して、多結晶Si層48のうちのpMOSトランジスタ16の
ドレイン領域に接続されている。
は、コンタクト孔46i、46jと第５層目の多結晶Si層53と
を介して、多結晶Si層48のうちのpMOSトランジスタ16の
ドレイン領域に接続されている。
ビット線23、24は多結晶Si層53の次の上層の導電層で
あるAl層で形成されており、これらのAl層はnMOSトラン
ジスタ13、14の一方のソース・ドレイン領域であるn+拡
散層42e、42gに接続されている。
あるAl層で形成されており、これらのAl層はnMOSトラン
ジスタ13、14の一方のソース・ドレイン領域であるn+拡
散層42e、42gに接続されている。
第２図及び第３図は、第２実施例を示している。この
第２実施例は、第２図に示す様に、多結晶Si層51つまり
pMOSトランジスタ15のゲート電極がコンタクト孔46kを
介して多結晶Si層43つまりnMOSトランジスタ11のゲート
電極に接続されており、このために接地電源線21である
多結晶Si層47に開口54が形成されていることを除いて、
第１図に示した第１実施例と実質的に同様の構成を有し
ている。
第２実施例は、第２図に示す様に、多結晶Si層51つまり
pMOSトランジスタ15のゲート電極がコンタクト孔46kを
介して多結晶Si層43つまりnMOSトランジスタ11のゲート
電極に接続されており、このために接地電源線21である
多結晶Si層47に開口54が形成されていることを除いて、
第１図に示した第１実施例と実質的に同様の構成を有し
ている。
従ってこの第２実施例では、第１実施例における多結
晶Si層53が不要であり、その分だけ製造工程が短い。
晶Si層53が不要であり、その分だけ製造工程が短い。
また、第３図に示す様に、pMOSトランジスタ16のチャ
ネル領域16aは、そのゲート電極である多結晶Si層52と
接地電源線21である多結晶Si層47とに上下から挟まれて
いる。
ネル領域16aは、そのゲート電極である多結晶Si層52と
接地電源線21である多結晶Si層47とに上下から挟まれて
いる。
従って、チャネル領域16aがビット線24やn+拡散層42
b、42d等の電位の影響を受けず、pMOSトランジスタ16の
特性が変動しない。なお、多結晶Si層52と多結晶Si層47
との上下関係が逆であっても同様の効果を奏することが
できる。またこれらのことは、pMOSトランジスタ15や既
述の第１実施例においても同様である。
b、42d等の電位の影響を受けず、pMOSトランジスタ16の
特性が変動しない。なお、多結晶Si層52と多結晶Si層47
との上下関係が逆であっても同様の効果を奏することが
できる。またこれらのことは、pMOSトランジスタ15や既
述の第１実施例においても同様である。
本発明による半導体メモリでは、負荷用トランジスタ
のオフ電流が少ないので、データ保持特性が優れてい
る。
のオフ電流が少ないので、データ保持特性が優れてい
る。
また、本発明による半導体メモリは、抵抗負荷型の半
導体メモリと同じ型であるので、構造やパターンレイア
ウトが単純であり、製造歩留りが高い。
導体メモリと同じ型であるので、構造やパターンレイア
ウトが単純であり、製造歩留りが高い。
また、負荷用トランジスタのチャネル領域が他の導電
層の電位の影響を受けるのを防止して、負荷用トランジ
スタの特性が変動するのを抑制することができるので、
信頼性が高い。
層の電位の影響を受けるのを防止して、負荷用トランジ
スタの特性が変動するのを抑制することができるので、
信頼性が高い。
第１図及び第２図は本発明の夫々第１及び第２実施例の
平面図、第３図は第２図のIII−III線に沿う側断面図、
第４図は本発明を適用し得る完全CMOS型SRAMの等価回路
図である。 第５図は本発明の一従来例の平面図である。 なお図面に用いた符号において、 11,12……駆動用nMOSトランジスタ 13,14……転送用nMOSトランジスタ 15,16……負荷用pMOSトランジスタ 21……接地電源線 41……Si基体 42a,42c……n+拡散層 43,44,45,47,48,51,52……多結晶Si層 である。
平面図、第３図は第２図のIII−III線に沿う側断面図、
第４図は本発明を適用し得る完全CMOS型SRAMの等価回路
図である。 第５図は本発明の一従来例の平面図である。 なお図面に用いた符号において、 11,12……駆動用nMOSトランジスタ 13,14……転送用nMOSトランジスタ 15,16……負荷用pMOSトランジスタ 21……接地電源線 41……Si基体 42a,42c……n+拡散層 43,44,45,47,48,51,52……多結晶Si層 である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (1)
- 【請求項１】第１導電型のMOSトランジスタから成る一
対の駆動用トランジスタ及び第２導電型のMOSトランジ
スタから成る一対の負荷用トランジスタで構成されてい
るフリップフロップと、MOSトランジスタから成る一対
の転送用トランジスタとでメモリセルが構成されている
半導体メモリにおいて、 前記駆動用トランジスタ及び前記転送用トランジスタの
各々のゲート電極が半導体基体上の第１の導電層で形成
されており、 前記駆動用トランジスタのソース領域に電気的に接続さ
れる電源線が前記第１の導電層よりも上層の第２の導電
層で形成されており、 前記負荷用トランジスタの活性領域が前記第２の導電層
よりも上層で且つ前記駆動用トランジスタの前記ゲート
電極上に延在している第３の導電層で形成されており、 前記負荷用トランジスタのゲート電極が前記第３の導電
層よりも上層の第４の導電層で形成されている半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02156319A JP3089647B2 (ja) | 1990-06-14 | 1990-06-14 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02156319A JP3089647B2 (ja) | 1990-06-14 | 1990-06-14 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448650A JPH0448650A (ja) | 1992-02-18 |
| JP3089647B2 true JP3089647B2 (ja) | 2000-09-18 |
Family
ID=15625201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02156319A Expired - Fee Related JP3089647B2 (ja) | 1990-06-14 | 1990-06-14 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089647B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05111413A (ja) * | 1991-10-22 | 1993-05-07 | Itoki Crebio Corp | 椅子の傾動制御装置 |
| JPH05184432A (ja) * | 1991-10-22 | 1993-07-27 | Itoki Crebio Corp | 椅子の傾動制御装置 |
| JPH06327533A (ja) * | 1993-05-20 | 1994-11-29 | Okamura Corp | 椅 子 |
-
1990
- 1990-06-14 JP JP02156319A patent/JP3089647B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05111413A (ja) * | 1991-10-22 | 1993-05-07 | Itoki Crebio Corp | 椅子の傾動制御装置 |
| JPH05184432A (ja) * | 1991-10-22 | 1993-07-27 | Itoki Crebio Corp | 椅子の傾動制御装置 |
| JPH06327533A (ja) * | 1993-05-20 | 1994-11-29 | Okamura Corp | 椅 子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0448650A (ja) | 1992-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |