JP3070107B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3070107B2 JP3070107B2 JP3021645A JP2164591A JP3070107B2 JP 3070107 B2 JP3070107 B2 JP 3070107B2 JP 3021645 A JP3021645 A JP 3021645A JP 2164591 A JP2164591 A JP 2164591A JP 3070107 B2 JP3070107 B2 JP 3070107B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ負荷型ＳＲＡＭ
と称されている半導体メモリ装置に関するものである。
と称されている半導体メモリ装置に関するものである。
【０００２】
【従来の技術】ＴＦＴ負荷型ＳＲＡＭは、抵抗負荷型Ｓ
ＲＡＭの負荷用の抵抗素子をＰＭＯＳ−ＴＦＴに置き換
えたものであり、ＴＦＴ（薄膜トランジスタ）で大きな
オン電流を得ることによってソフトエラー耐性を向上さ
せることができるという利点を有している。
ＲＡＭの負荷用の抵抗素子をＰＭＯＳ−ＴＦＴに置き換
えたものであり、ＴＦＴ（薄膜トランジスタ）で大きな
オン電流を得ることによってソフトエラー耐性を向上さ
せることができるという利点を有している。
【０００３】図２は、この様なＴＦＴ負荷型ＳＲＡＭの
第１従来例を示している。この第１従来例では、各メモ
リセル１１の負荷用のＰＭＯＳトランジスタ１２の活性
層が多結晶Ｓｉ層１３によって形成されている。この多
結晶Ｓｉ層１３は、各メモリセル１１のＰＭＯＳトラン
ジスタ１２に連なると共に、メモリセルアレイのブロッ
クを横断する様に延在している。
第１従来例を示している。この第１従来例では、各メモ
リセル１１の負荷用のＰＭＯＳトランジスタ１２の活性
層が多結晶Ｓｉ層１３によって形成されている。この多
結晶Ｓｉ層１３は、各メモリセル１１のＰＭＯＳトラン
ジスタ１２に連なると共に、メモリセルアレイのブロッ
クを横断する様に延在している。
【０００４】多結晶Ｓｉ層１３は、メモリセルアレイの
ブロックの端部において、Ｐ型不純物が高濃度にドープ
された他の層の多結晶Ｓｉ層１４や半導体基板の不純物
拡散層（図示せず）を介して、または直接に、Ａｌ層１
５に接続されている。従って、この第１従来例では、多
結晶Ｓｉ層１３とＡｌ層１５とが電源線になっている。
なお、メモリセルアレイの１個のブロックは、例えば１
２８セルから成っている。
ブロックの端部において、Ｐ型不純物が高濃度にドープ
された他の層の多結晶Ｓｉ層１４や半導体基板の不純物
拡散層（図示せず）を介して、または直接に、Ａｌ層１
５に接続されている。従って、この第１従来例では、多
結晶Ｓｉ層１３とＡｌ層１５とが電源線になっている。
なお、メモリセルアレイの１個のブロックは、例えば１
２８セルから成っている。
【０００５】一方、各メモリセル１１の駆動用のＮＭＯ
Ｓトランジスタ１６にはポリサイド層１７が接続されて
おり、このポリサイド層１７は例えば１６ビット毎にＡ
ｌ層１８に接続されている。従って、この第１従来例で
は、ポリサイド層１７とＡｌ層１８とが接地線になって
いる。
Ｓトランジスタ１６にはポリサイド層１７が接続されて
おり、このポリサイド層１７は例えば１６ビット毎にＡ
ｌ層１８に接続されている。従って、この第１従来例で
は、ポリサイド層１７とＡｌ層１８とが接地線になって
いる。
【０００６】また、各メモリセル１１の転送用のＮＭＯ
Ｓトランジスタ２１のゲート電極がワード線２２になっ
ており、ＮＭＯＳトランジスタ２１には真補一対のビッ
ト線２３が接続されている。
Ｓトランジスタ２１のゲート電極がワード線２２になっ
ており、ＮＭＯＳトランジスタ２１には真補一対のビッ
ト線２３が接続されている。
【０００７】なお、この図２から明らかな様に、多結晶
Ｓｉ層１３とポリサイド層１７とはワード線２２に対し
て平行に延在するのが一般的であり、Ａｌ層１５、１８
とビット線２３とはワード線２２に対して垂直に延在す
るのが一般的である。
Ｓｉ層１３とポリサイド層１７とはワード線２２に対し
て平行に延在するのが一般的であり、Ａｌ層１５、１８
とビット線２３とはワード線２２に対して垂直に延在す
るのが一般的である。
【０００８】図３は、ＴＦＴ負荷型ＳＲＡＭの第２従来
例を示している。この第２従来例は、Ａｌ層１５がメモ
リセルアレイの端部にのみ配置されているのではなく、
Ａｌ層１８と対になって例えば１６ビット毎に多結晶Ｓ
ｉ層１３に接続されていることを除いて、図２に示した
第１従来例と実質的に同様の構成を有している。
例を示している。この第２従来例は、Ａｌ層１５がメモ
リセルアレイの端部にのみ配置されているのではなく、
Ａｌ層１８と対になって例えば１６ビット毎に多結晶Ｓ
ｉ層１３に接続されていることを除いて、図２に示した
第１従来例と実質的に同様の構成を有している。
【０００９】
【発明が解決しようとする課題】ところで、ＴＦＴ負荷
型ＳＲＡＭでは、ＴＦＴであるＰＭＯＳトランジスタ１
２のオフ電流を減少させ、オン／オフ電流比を大きくし
て、メモリセル１１のデータ保持特性を高めたりするた
めに、多結晶Ｓｉ層１３は膜厚が１００〜５００Å程度
の薄膜で形成されている。
型ＳＲＡＭでは、ＴＦＴであるＰＭＯＳトランジスタ１
２のオフ電流を減少させ、オン／オフ電流比を大きくし
て、メモリセル１１のデータ保持特性を高めたりするた
めに、多結晶Ｓｉ層１３は膜厚が１００〜５００Å程度
の薄膜で形成されている。
【００１０】しかも、ＰＭＯＳトランジスタ１１のソー
ス・ドレイン領域の横方向拡散を少なくして所望のチャ
ネル長を確保するために、多結晶Ｓｉ層１３に対するソ
ース・ドレイン領域形成用のＰ型不純物のドーズ量は、
１０14ｃｍ-2オーダという低い値に抑えられている。
ス・ドレイン領域の横方向拡散を少なくして所望のチャ
ネル長を確保するために、多結晶Ｓｉ層１３に対するソ
ース・ドレイン領域形成用のＰ型不純物のドーズ量は、
１０14ｃｍ-2オーダという低い値に抑えられている。
【００１１】このため、多結晶Ｓｉ層１３のシート抵抗
は１００ｋΩ程度と高い。従って、図２に示した第１従
来例の様に、Ａｌ層１５がメモリセルアレイの端部にし
か配置されていないと、多結晶Ｓｉ層１３とＡｌ層１５
とから成る電源線に高い抵抗が乗り、ＰＭＯＳトランジ
スタ１２のオン電流も減少する。
は１００ｋΩ程度と高い。従って、図２に示した第１従
来例の様に、Ａｌ層１５がメモリセルアレイの端部にし
か配置されていないと、多結晶Ｓｉ層１３とＡｌ層１５
とから成る電源線に高い抵抗が乗り、ＰＭＯＳトランジ
スタ１２のオン電流も減少する。
【００１２】これに対して、図３に示した第２従来例で
は、Ａｌ層１５が例えば１６ビット毎に配置されている
ので、第１従来例に比べて電源線の抵抗は低い。
は、Ａｌ層１５が例えば１６ビット毎に配置されている
ので、第１従来例に比べて電源線の抵抗は低い。
【００１３】しかし、この第２従来例では、Ａｌ層１５
の配置のために第１従来例よりも広い面積が必要であ
り、集積度が低下する。また、Ａｌ層１５をＡｌ層１８
よりも上層のＡｌ層で形成しようとしても、Ａｌ層は段
部被覆性が悪いので、一旦はＡｌ層１８と同じ層を介し
て多結晶Ｓｉ層１３に接続しなければならず、集積度の
低下は避けられない。
の配置のために第１従来例よりも広い面積が必要であ
り、集積度が低下する。また、Ａｌ層１５をＡｌ層１８
よりも上層のＡｌ層で形成しようとしても、Ａｌ層は段
部被覆性が悪いので、一旦はＡｌ層１８と同じ層を介し
て多結晶Ｓｉ層１３に接続しなければならず、集積度の
低下は避けられない。
【００１４】
【課題を解決するための手段】本発明による半導体メモ
リ装置では、負荷用トランジスタ１２に接続されている
電源線の少なくとも一部２５が、金属層で形成されると
共にワード線２２に対して平行に延在しており、駆動用
トランジスタ１６に接続されている接地線の少なくとも
第１の部分２４が、金属層で形成されると共に前記ワー
ド線２２に対して平行に延在しており、前記第１の部分
２４に接続されている前記接地線の第２の部分１８が、
前記ワード線２２に対して垂直に延在している。
リ装置では、負荷用トランジスタ１２に接続されている
電源線の少なくとも一部２５が、金属層で形成されると
共にワード線２２に対して平行に延在しており、駆動用
トランジスタ１６に接続されている接地線の少なくとも
第１の部分２４が、金属層で形成されると共に前記ワー
ド線２２に対して平行に延在しており、前記第１の部分
２４に接続されている前記接地線の第２の部分１８が、
前記ワード線２２に対して垂直に延在している。
【００１５】
【作用】本発明による半導体メモリ装置では、接地線の
第１の部分２４が金属層で形成されているので、この第
１の部分２４が金属以外の層で形成されている場合に比
べて、接地線の第２の部分１８の配置密度が低くても、
第１及び第２の部分２４、１８の全体的な抵抗の増大が
抑制される。
第１の部分２４が金属層で形成されているので、この第
１の部分２４が金属以外の層で形成されている場合に比
べて、接地線の第２の部分１８の配置密度が低くても、
第１及び第２の部分２４、１８の全体的な抵抗の増大が
抑制される。
【００１６】このため、電源線のうちでワード線２２に
対して平行に延在している一部２５と負荷用トランジス
タ１２の活性層用の半導体薄膜１３との接続個所を多く
しても、接地線の第２の部分１８の配置密度を低くする
ことによって、必要な面積の増加を生じない様にするこ
とができる。
対して平行に延在している一部２５と負荷用トランジス
タ１２の活性層用の半導体薄膜１３との接続個所を多く
しても、接地線の第２の部分１８の配置密度を低くする
ことによって、必要な面積の増加を生じない様にするこ
とができる。
【００１７】この結果、電源線のうちで金属層で形成さ
れている一部２５と半導体薄膜１３とをメモリセル１１
の近傍で接続させることができ、電源線の全体的な抵抗
を低減させることができる。従って、負荷用トランジス
タ１２のオフ電流を減少させるために半導体薄膜１３の
膜厚を薄くしても、負荷用トランジスタ１２のオン電流
の減少を抑制してオン／オフ電流比を大きくすることが
できる。
れている一部２５と半導体薄膜１３とをメモリセル１１
の近傍で接続させることができ、電源線の全体的な抵抗
を低減させることができる。従って、負荷用トランジス
タ１２のオフ電流を減少させるために半導体薄膜１３の
膜厚を薄くしても、負荷用トランジスタ１２のオン電流
の減少を抑制してオン／オフ電流比を大きくすることが
できる。
【００１８】
【実施例】以下、本発明の第１及び第２実施例を、図１
を参照しながら説明する。但し、図２、３に示した第１
及び第２従来例と同一の構成部分には同一の符号を付し
て、適宜その説明を省略する。
を参照しながら説明する。但し、図２、３に示した第１
及び第２従来例と同一の構成部分には同一の符号を付し
て、適宜その説明を省略する。
【００１９】図１が、第１実施例を示している。この第
１実施例も、第１層目のＡｌ層からパターニングされた
Ａｌ層１８を有しているが、このＡｌ層１８は、第１及
び第２従来例の２倍の間隔、即ち例えば３２ビット毎に
しか配置されていない。一方、この第１実施例は、第２
層目のＡｌ層からパターニングされワード線２２に対し
て平行に延在しているＡｌ層２４、２５を有している。
１実施例も、第１層目のＡｌ層からパターニングされた
Ａｌ層１８を有しているが、このＡｌ層１８は、第１及
び第２従来例の２倍の間隔、即ち例えば３２ビット毎に
しか配置されていない。一方、この第１実施例は、第２
層目のＡｌ層からパターニングされワード線２２に対し
て平行に延在しているＡｌ層２４、２５を有している。
【００２０】Ａｌ層２４は、Ａｌ層１８との交差部でこ
のＡｌ層１８に接続されると共に、第１及び第２従来例
ではＡｌ層１８が配置されていたがこの第１実施例では
Ａｌ層１８が配置されていない領域２６において、Ａｌ
層１８と同様に第１層目のＡｌ層からパターニングされ
たＡｌ層２７を介してポリサイド層１７に接続されてい
る。
のＡｌ層１８に接続されると共に、第１及び第２従来例
ではＡｌ層１８が配置されていたがこの第１実施例では
Ａｌ層１８が配置されていない領域２６において、Ａｌ
層１８と同様に第１層目のＡｌ層からパターニングされ
たＡｌ層２７を介してポリサイド層１７に接続されてい
る。
【００２１】従って、この第１実施例では、ポリサイド
層１７とＡｌ層１８、２４とが接地線になっている。Ａ
ｌ層１８の配置密度は第１及び第２従来例の半分である
が、Ａｌ層１８と同じ密度でポリサイド層１７とＡｌ層
２４とが接続されている。
層１７とＡｌ層１８、２４とが接地線になっている。Ａ
ｌ層１８の配置密度は第１及び第２従来例の半分である
が、Ａｌ層１８と同じ密度でポリサイド層１７とＡｌ層
２４とが接続されている。
【００２２】このため、ポリサイド層１７とＡｌ層１８
またはＡｌ層２４との接続密度は、第１及び第２従来例
におけるポリサイド層１７とＡｌ層１８との接続密度と
同じである。この結果、この第１実施例でも、接地線全
体の抵抗は第１及び第２実施例の場合と略同等である。
またはＡｌ層２４との接続密度は、第１及び第２従来例
におけるポリサイド層１７とＡｌ層１８との接続密度と
同じである。この結果、この第１実施例でも、接地線全
体の抵抗は第１及び第２実施例の場合と略同等である。
【００２３】一方、Ａｌ層２５は、領域２６において、
Ａｌ層２７と同様に第１層目のＡｌ層からパターニング
されたＡｌ層３１に接続されている。このＡｌ層３１
は、Ｐ型不純物が高濃度にドープされた多結晶Ｓｉ層３
２や半導体基板の不純物拡散層（図示せず）を介して、
または直接に、多結晶Ｓｉ層１３に接続されている。更
に、Ａｌ層２５は、メモリセルアレイのブロックの端部
において、第１層目のＡｌ層からパターニングされたＡ
ｌ層１５（図２）に接続されている。
Ａｌ層２７と同様に第１層目のＡｌ層からパターニング
されたＡｌ層３１に接続されている。このＡｌ層３１
は、Ｐ型不純物が高濃度にドープされた多結晶Ｓｉ層３
２や半導体基板の不純物拡散層（図示せず）を介して、
または直接に、多結晶Ｓｉ層１３に接続されている。更
に、Ａｌ層２５は、メモリセルアレイのブロックの端部
において、第１層目のＡｌ層からパターニングされたＡ
ｌ層１５（図２）に接続されている。
【００２４】従って、この第１実施例では、多結晶Ｓｉ
層１３とＡｌ層１５、２５とが電源線になっている。多
結晶Ｓｉ層１３とＡｌ層２５とは例えば３２ビット毎に
接続されているので、図２に示した第１従来例よりも電
源線全体の抵抗が低い。
層１３とＡｌ層１５、２５とが電源線になっている。多
結晶Ｓｉ層１３とＡｌ層２５とは例えば３２ビット毎に
接続されているので、図２に示した第１従来例よりも電
源線全体の抵抗が低い。
【００２５】次に、第２実施例を説明する。この第２実
施例は、ポリサイド層１７とＡｌ層２４とが用いられて
おらず、ポリサイド層１７の代りに、Ａｌ層１８と同様
に第１層目のＡｌ層からパターニングされたＡｌ層が用
いられていることを除いて、図１に示した第１実施例と
実質的に同様の構成を有している。
施例は、ポリサイド層１７とＡｌ層２４とが用いられて
おらず、ポリサイド層１７の代りに、Ａｌ層１８と同様
に第１層目のＡｌ層からパターニングされたＡｌ層が用
いられていることを除いて、図１に示した第１実施例と
実質的に同様の構成を有している。
【００２６】この様な第２実施例では、接地線の全体が
Ａｌ層によって形成されているので、接地線全体の抵抗
が第１実施例よりも更に低い。
Ａｌ層によって形成されているので、接地線全体の抵抗
が第１実施例よりも更に低い。
【００２７】
【発明の効果】本発明による半導体メモリ装置では、必
要な面積の増加を生ずることなく、負荷用トランジスタ
のオン電流の減少を抑制してオン／オフ電流比を大きく
することができるので、集積度を低下させることなくデ
ータ保持特性を高めることができる。
要な面積の増加を生ずることなく、負荷用トランジスタ
のオン電流の減少を抑制してオン／オフ電流比を大きく
することができるので、集積度を低下させることなくデ
ータ保持特性を高めることができる。
【図１】本発明の第１実施例の概念的な平面図である。
【図２】本発明の第１従来例の概念的な平面図である。
【図３】本発明の第２従来例の概念的な平面図である。
１１ メモリセル １２ ＰＭＯＳトランジスタ １３ 多結晶Ｓｉ層 １６ ＮＭＯＳトランジスタ １８ Ａｌ層 ２２ ワード線 ２４ Ａｌ層 ２５ Ａｌ層
Claims (1)
- 【請求項１】第１導電型チャネルの一対の駆動用トラン
ジスタと第２導電型チャネルの一対の負荷用トランジス
タとで形成されたフリップフロップを用いてメモリセル
が構成されており、前記負荷用トランジスタの活性層が
半導体薄膜によって形成されている半導体メモリ装置に
おいて、前記負荷用トランジスタに接続されている電源
線の少なくとも一部が、金属層で形成されると共にワー
ド線に対して平行に延在しており、前記駆動用トランジ
スタに接続されている接地線の少なくとも第１の部分
が、金属層で形成されると共に前記ワード線に対して平
行に延在しており、前記第１の部分に接続されている前
記接地線の第２の部分が、前記ワード線に対して垂直に
延在している半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021645A JP3070107B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体メモリ装置 |
| KR1019920000786A KR100248556B1 (ko) | 1991-01-22 | 1992-01-21 | 반도체 메모리 장치 |
| US08/074,706 US5289404A (en) | 1991-01-22 | 1993-06-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021645A JP3070107B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04237163A JPH04237163A (ja) | 1992-08-25 |
| JP3070107B2 true JP3070107B2 (ja) | 2000-07-24 |
Family
ID=12060796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021645A Expired - Fee Related JP3070107B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3070107B2 (ja) |
| KR (1) | KR100248556B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101809743B1 (ko) * | 2016-06-02 | 2017-12-18 | 박로럴 | 음식물 배달용 포장지 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798305A (en) * | 1994-07-04 | 1998-08-25 | Chisso Corporation | Hot-melt-adhesive conjugate fibers and a non-woven fabric using the fibers |
-
1991
- 1991-01-22 JP JP3021645A patent/JP3070107B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-21 KR KR1019920000786A patent/KR100248556B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101809743B1 (ko) * | 2016-06-02 | 2017-12-18 | 박로럴 | 음식물 배달용 포장지 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015373A (ko) | 1992-08-26 |
| JPH04237163A (ja) | 1992-08-25 |
| KR100248556B1 (ko) | 2000-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |