JP2821615B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2821615B2 JP2821615B2 JP1091519A JP9151989A JP2821615B2 JP 2821615 B2 JP2821615 B2 JP 2821615B2 JP 1091519 A JP1091519 A JP 1091519A JP 9151989 A JP9151989 A JP 9151989A JP 2821615 B2 JP2821615 B2 JP 2821615B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一対のCMOSトランジスタで構成されている
フリップフロップとMOSトランジスタから成る一対の転
送用トランジスタでメモリセルが構成されている半導体
メモリンに関するものである。
フリップフロップとMOSトランジスタから成る一対の転
送用トランジスタでメモリセルが構成されている半導体
メモリンに関するものである。
本発明は、上記の様な半導体メモリにおいて、フリッ
プフロップの駆動用トランジスタのソース領域に電気的
に接続される電源線を専用の第２の導電層で形成し、負
荷用トランジスタのゲート電極を専用の第３の導電層で
形成することによって、高集積化と低消費電力化との双
方が可能である様にしたものである。
プフロップの駆動用トランジスタのソース領域に電気的
に接続される電源線を専用の第２の導電層で形成し、負
荷用トランジスタのゲート電極を専用の第３の導電層で
形成することによって、高集積化と低消費電力化との双
方が可能である様にしたものである。
第３図は完全CMOS−SRAMのメモリセルを示しており、
このメモリセルは一対の駆動用nMOSトランジスタ11、12
と一対の転送用nMOSトランジスタ13、14と一対の負荷用
pMOSトランジスタ15、16とで構成されている。
このメモリセルは一対の駆動用nMOSトランジスタ11、12
と一対の転送用nMOSトランジスタ13、14と一対の負荷用
pMOSトランジスタ15、16とで構成されている。
nMOSトランジスタ11、12のソース領域には、接地電源
線21が接続されている。また、ワード線22がnMOSトラン
ジスタ13、14のゲート電極となっており、これらのnMOS
トランジスタ13、14の各々の一方のソース・ドレンイン
領域にビット線23、24が接続されている。更に、pMOSト
ランジスタ15、16のソース領域には、駆動電源線25、26
が接続されている。
線21が接続されている。また、ワード線22がnMOSトラン
ジスタ13、14のゲート電極となっており、これらのnMOS
トランジスタ13、14の各々の一方のソース・ドレンイン
領域にビット線23、24が接続されている。更に、pMOSト
ランジスタ15、16のソース領域には、駆動電源線25、26
が接続されている。
この様な完全CMOS−SRAMの一種に、pMOSトランジスタ
15、16を多結晶Si薄膜トランスタ（TFT）で形成したも
のがあり、第４図及び第５図は、夫々その第１従来例
（例えば「日経マイクロデバイス」日経BP社（1988.9）
P.128）及び第２従来例（例えばIEDM88−49）を示して
いる。
15、16を多結晶Si薄膜トランスタ（TFT）で形成したも
のがあり、第４図及び第５図は、夫々その第１従来例
（例えば「日経マイクロデバイス」日経BP社（1988.9）
P.128）及び第２従来例（例えばIEDM88−49）を示して
いる。
第４図に示す第１従来例では、nMOSトランジスタ11、
12のゲート電極とワード線22とが、Si基体上の第１層目
の多結晶Si層31〜33で形成されている。
12のゲート電極とワード線22とが、Si基体上の第１層目
の多結晶Si層31〜33で形成されている。
また、pMOSトランジスタ15、16の活性領域と駆動電源
線25、26とは第２層目の多結晶Si層34で形成されてお
り、接地電源線21はシリサイド層（図示せず）で形成さ
れている。従って、多結晶Si層31、32はpMOSトランジス
タ15、16のゲート電極を兼用している。
線25、26とは第２層目の多結晶Si層34で形成されてお
り、接地電源線21はシリサイド層（図示せず）で形成さ
れている。従って、多結晶Si層31、32はpMOSトランジス
タ15、16のゲート電極を兼用している。
第５図に示す第２従来例では、nMOSトランジスタ11、
12のゲート電極と接地電源線21とワード線22とが、Si基
体上の第１層目の導電層であるポリサイド層35〜38で形
成されている。
12のゲート電極と接地電源線21とワード線22とが、Si基
体上の第１層目の導電層であるポリサイド層35〜38で形
成されている。
また、pMOSトランジスタ15、16のゲート電極が第２層
目の導電層である多結晶Si層41、42で形成されており、
pMOSトランジスタ15、16の活性領域と駆動電源線25、26
とは第３層目の導電層である多結晶Si層43、44で形成さ
れている。
目の導電層である多結晶Si層41、42で形成されており、
pMOSトランジスタ15、16の活性領域と駆動電源線25、26
とは第３層目の導電層である多結晶Si層43、44で形成さ
れている。
ところが、上述の第１従来例では、多結晶Si層31、32
がnMOSトランジスタ11、12のゲート電極とpMOSトランジ
スタ15、16のゲート電極とを兼用しているので、pMOSト
ランジスタ15、16のゲート長を十分には長くできない。
がnMOSトランジスタ11、12のゲート電極とpMOSトランジ
スタ15、16のゲート電極とを兼用しているので、pMOSト
ランジスタ15、16のゲート長を十分には長くできない。
このため、pMOSトランジスタ15、16の待期待のリーク
電流を低減させることができず、十分な低消費電力化を
行うことができない。
電流を低減させることができず、十分な低消費電力化を
行うことができない。
また、上述の第２従来例では、接地電源線21を形成し
ているポリサイド層37がポリサイド層35、36、38と同じ
層にあるので、メモリセルの面積の縮小が容易でなく、
高集積化が容易でない。
ているポリサイド層37がポリサイド層35、36、38と同じ
層にあるので、メモリセルの面積の縮小が容易でなく、
高集積化が容易でない。
本発明による半導体メモリでは、駆動用トランジスタ
11、12及び転送用トランジスタ13、14の各々のゲート電
極が半導体基体50上の第１の導電層51〜53で形成されて
おり、前記駆動用トランジスタ11、12のソース領域に電
気的に接続される電源線21が前記第１の導電層51〜53よ
りも上層の第２の導電層54で形成されており、負荷用ト
ランジスタ15、16のゲート電極が前記第２の導電層54よ
りも上層の第３の導電層56、57で形成されており、前記
負荷用トランジスタ15、16の活性領域が前記第３の導電
層56、57よりも上層の第４の導電層61、62で形成されて
いる。
11、12及び転送用トランジスタ13、14の各々のゲート電
極が半導体基体50上の第１の導電層51〜53で形成されて
おり、前記駆動用トランジスタ11、12のソース領域に電
気的に接続される電源線21が前記第１の導電層51〜53よ
りも上層の第２の導電層54で形成されており、負荷用ト
ランジスタ15、16のゲート電極が前記第２の導電層54よ
りも上層の第３の導電層56、57で形成されており、前記
負荷用トランジスタ15、16の活性領域が前記第３の導電
層56、57よりも上層の第４の導電層61、62で形成されて
いる。
本発明による半導体モメリでは、駆動用トランジスタ
11、12のソース領域に電気的に接続される電源線21が専
用の第２の導電層54で形成されているので、駆動用トラ
ンジスタ11、12及び転送用トランジスタ15、16のゲート
電極が形成される第１の導電層51〜53等で形成される場
合に比べて、メモリセルの面積を縮小させることができ
る。
11、12のソース領域に電気的に接続される電源線21が専
用の第２の導電層54で形成されているので、駆動用トラ
ンジスタ11、12及び転送用トランジスタ15、16のゲート
電極が形成される第１の導電層51〜53等で形成される場
合に比べて、メモリセルの面積を縮小させることができ
る。
また、負荷用トランジスタ15、16のゲート電極も専用
の第３の導電層56、57で形成されており、駆動用トラン
ジスタ11、12とのゲート電極の兼用等がない。このた
め、負荷用トランジスタ15、16のゲート長を長くでき、
待期待のリーク電流を低減させることができる。
の第３の導電層56、57で形成されており、駆動用トラン
ジスタ11、12とのゲート電極の兼用等がない。このた
め、負荷用トランジスタ15、16のゲート長を長くでき、
待期待のリーク電流を低減させることができる。
以下第３図に示した完全CMOS−SRAMに適用した本発明
の一実施例を、第１図及び第２図を参照しながら説明す
る。
の一実施例を、第１図及び第２図を参照しながら説明す
る。
本実施例では、nMOSトランジスタ11、12のゲート電極
のワード線22とが、Si基体50上の第１層目の導電層であ
るポリサイド層51〜53で形成されている。
のワード線22とが、Si基体50上の第１層目の導電層であ
るポリサイド層51〜53で形成されている。
接地電源線21は第２層目の導電層であるポリサイド層
54で形成されており、このポリサイド層54はnMOSトラン
ジスタ11、12のソース領域であるSi基体50中のn+拡散層
55a、55bにコンタクト窓54a、54bを介して接続されてい
る。
54で形成されており、このポリサイド層54はnMOSトラン
ジスタ11、12のソース領域であるSi基体50中のn+拡散層
55a、55bにコンタクト窓54a、54bを介して接続されてい
る。
pMOSトランジスタ15、16のゲート電極は第３層目の導
電層である多結晶Si層56、57で形成されており、これら
の多結晶Si層56、57はポリサイド層51、52にコンタクト
窓56a、56bを介して接続されている。
電層である多結晶Si層56、57で形成されており、これら
の多結晶Si層56、57はポリサイド層51、52にコンタクト
窓56a、56bを介して接続されている。
なお、第３層目の導電層である多結晶Si層56、57と第
１層目の導電層であるポリサイド層51、52との間には第
２層目の導電層であるポリサイド層54が存在しているの
で、コンタクト窓57aを貫通させるための開口54cがポリ
サイド層54に必要であるが、この開口54cはポリサイド
層54のパターニングと同時に形成することができる。
１層目の導電層であるポリサイド層51、52との間には第
２層目の導電層であるポリサイド層54が存在しているの
で、コンタクト窓57aを貫通させるための開口54cがポリ
サイド層54に必要であるが、この開口54cはポリサイド
層54のパターニングと同時に形成することができる。
pMOSトランジスタ15、16の活性領域と駆動電源線25、
26とは第４層目の導電層である多結晶Si層61、62で形成
されており、これらの多結晶Si層61、62は多結晶Si層5
7、56にコンタクト窓61a、62aを介して接続されてい
る。
26とは第４層目の導電層である多結晶Si層61、62で形成
されており、これらの多結晶Si層61、62は多結晶Si層5
7、56にコンタクト窓61a、62aを介して接続されてい
る。
つまり、多結晶Si層61のうちで多結晶Si層56との重量
部分がpMOSトランジスタ15のチャネル領域となってお
り、多結晶Si層62のうちで多結晶Si層57との重畳部分が
pMOSトランジスタ16のチャネル領域となっている。
部分がpMOSトランジスタ15のチャネル領域となってお
り、多結晶Si層62のうちで多結晶Si層57との重畳部分が
pMOSトランジスタ16のチャネル領域となっている。
ビット線23、24は第５層目の導電層であるAl層63、64
で形成されており、これらのAl層63、64はnMOSトランジ
スタ13、14の一方のソース．ドレイン領域であるSi基体
50中のn+拡散層55c、55dにコンタクト窓63a、64aを介し
て接続されている。
で形成されており、これらのAl層63、64はnMOSトランジ
スタ13、14の一方のソース．ドレイン領域であるSi基体
50中のn+拡散層55c、55dにコンタクト窓63a、64aを介し
て接続されている。
以上の様な本実施例では、接地電源線21が第２層目の
導電層であるポリサイド層54で形成されているので、既
述の第２従来例の様にワード線22と同一層の導電層等で
形成されている場合に比べて、メモリセルの面積を縮小
させることができる。例えば、0.6μｍルールで本実施
例を製造すると、メモリセルの面積は20.7μm2である。
導電層であるポリサイド層54で形成されているので、既
述の第２従来例の様にワード線22と同一層の導電層等で
形成されている場合に比べて、メモリセルの面積を縮小
させることができる。例えば、0.6μｍルールで本実施
例を製造すると、メモリセルの面積は20.7μm2である。
また、pMOSトランジスタ15、16のゲート電極が第３層
目の導電層である多結晶Si層56、57で形成されているの
で、既述の第１従来例の様にnMOSトランジスタ11、12の
ゲート長がそのままpMOSトランジスタ15、16のゲート長
とはならない。従って、pMOSトランジスタ15、16のゲー
ト長を長くして、待期時のリーク電流を低減させること
ができる。
目の導電層である多結晶Si層56、57で形成されているの
で、既述の第１従来例の様にnMOSトランジスタ11、12の
ゲート長がそのままpMOSトランジスタ15、16のゲート長
とはならない。従って、pMOSトランジスタ15、16のゲー
ト長を長くして、待期時のリーク電流を低減させること
ができる。
本発明による半導体メモリでは、メモリセルの面積を
縮小させることができるために高集積化が可能であり、
いかも待期時のリーク電流を低減させることができるた
めに低消費電力化も可能である。
縮小させることができるために高集積化が可能であり、
いかも待期時のリーク電流を低減させることができるた
めに低消費電力化も可能である。
第１図は本発明の一実施例の平面図、第２図は第１図中
のII−II線に沿う側断面図である。 第３図は本発明を適用し得る完全CMOS−SRAMのメモリセ
ルの回路図、第４図及び第５図は本発明の夫々第１及び
第２従来例の平面図である。 なお図面に用いられた符号において、 11、12……駆動用nMOSトランジスタ 13、14……転送用nMOSトランジスタ 15、16……負荷用pMOSトランジスタ 21……接地電源線 50……Si基体 51、52……ポリサイド層 53、54……ポリサイド層 56、57……多結晶Si層 61、62……多結晶Si層 である。
のII−II線に沿う側断面図である。 第３図は本発明を適用し得る完全CMOS−SRAMのメモリセ
ルの回路図、第４図及び第５図は本発明の夫々第１及び
第２従来例の平面図である。 なお図面に用いられた符号において、 11、12……駆動用nMOSトランジスタ 13、14……転送用nMOSトランジスタ 15、16……負荷用pMOSトランジスタ 21……接地電源線 50……Si基体 51、52……ポリサイド層 53、54……ポリサイド層 56、57……多結晶Si層 61、62……多結晶Si層 である。
Claims (1)
- 【請求項１】第１導電型のMOSトランジスタから成る一
対の駆動用トランジスタ及び第２導電型のMOSトランジ
スタから成る一対の負荷用トランジスタで構成されてい
るフリップフロップと、MOSトランジスタから成る一対
の転送用トランジスタとでメモリセルが構成されている
半導体メモリにおいて、 前記駆動用トランジスタ及び前記転送用トランジスタの
各々のゲート電極が半導体基体上の第１の導電層で形成
されており、 前記駆動用トランジスタのソース領域に電気的に接続さ
れる電源線が前記第１の導電層よりも上層の第２の導電
層で形成されており、 前記負荷用トランジスタのゲート電極が前記第２の導電
層よりも上層の第３の導電層で形成されており、 前記負荷用トランジスタの活性領域が前記第３の導電層
よりも上層の第４の導電層で形成されていることを特徴
とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1091519A JP2821615B2 (ja) | 1989-04-11 | 1989-04-11 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1091519A JP2821615B2 (ja) | 1989-04-11 | 1989-04-11 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02270370A JPH02270370A (ja) | 1990-11-05 |
| JP2821615B2 true JP2821615B2 (ja) | 1998-11-05 |
Family
ID=14028662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1091519A Expired - Fee Related JP2821615B2 (ja) | 1989-04-11 | 1989-04-11 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04357867A (ja) * | 1991-06-04 | 1992-12-10 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2830535B2 (ja) * | 1991-08-30 | 1998-12-02 | 日本電気株式会社 | Ｃｍｏｓ型ｓｒａｍおよびその製造方法 |
-
1989
- 1989-04-11 JP JP1091519A patent/JP2821615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02270370A (ja) | 1990-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |