JP2585708Y2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2585708Y2 JP2585708Y2 JP1991087963U JP8796391U JP2585708Y2 JP 2585708 Y2 JP2585708 Y2 JP 2585708Y2 JP 1991087963 U JP1991087963 U JP 1991087963U JP 8796391 U JP8796391 U JP 8796391U JP 2585708 Y2 JP2585708 Y2 JP 2585708Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- channel
- source
- drain
- semiconductor memory
- Prior art date
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- Expired - Lifetime
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、ＳＲＡＭと称されてい
る半導体メモリに関するものである。
る半導体メモリに関するものである。
【０００２】
【従来の技術】図３は、抵抗負荷型ＳＲＡＭのメモリセ
ルの等価回路を示している。このメモリセルのフリップ
フロップ１１は、駆動用のＮＭＯＳトランジスタ１２、
１３と負荷用の抵抗素子１４、１５とから成っており、
このフリップフロップ１１と転送用のＮＭＯＳトランジ
スタ１６、１７とでメモリセルが構成されている。
ルの等価回路を示している。このメモリセルのフリップ
フロップ１１は、駆動用のＮＭＯＳトランジスタ１２、
１３と負荷用の抵抗素子１４、１５とから成っており、
このフリップフロップ１１と転送用のＮＭＯＳトランジ
スタ１６、１７とでメモリセルが構成されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
には接地線２１が接続されており、抵抗素子１４、１５
には電源線２２が接続されている。また、ワード線２３
がＮＭＯＳトランジスタ１６、１７のゲート電極になっ
ており、これらのＮＭＯＳトランジスタ１６、１７の各
々の一方のソース・ドレインに真補のビット線２４、２
５が接続されている。
には接地線２１が接続されており、抵抗素子１４、１５
には電源線２２が接続されている。また、ワード線２３
がＮＭＯＳトランジスタ１６、１７のゲート電極になっ
ており、これらのＮＭＯＳトランジスタ１６、１７の各
々の一方のソース・ドレインに真補のビット線２４、２
５が接続されている。
【０００４】図４は、この様な抵抗負荷型ＳＲＡＭの一
従来例におけるメモリセルのうちで、ＮＭＯＳトランジ
スタ１２、１３、１６、１７のみを示している。この一
従来例では、ＮＭＯＳトランジスタ１２、１３、１６、
１７のソース・ドレインになっている拡散層２６ａ〜２
６ｇが、半導体基板の活性領域中に形成されている。
従来例におけるメモリセルのうちで、ＮＭＯＳトランジ
スタ１２、１３、１６、１７のみを示している。この一
従来例では、ＮＭＯＳトランジスタ１２、１３、１６、
１７のソース・ドレインになっている拡散層２６ａ〜２
６ｇが、半導体基板の活性領域中に形成されている。
【０００５】半導体基板上の絶縁膜（図示せず）上に
は、ＮＭＯＳトランジスタ１２、１３のゲート電極１２
ａ、１３ａとワード線２３とが、第１層目の多結晶Ｓｉ
膜等によって形成されている。そして、図４中に斜線で
示す埋込みコンタクト２７ａ〜２７ｃを介して、ゲート
電極１２ａが拡散層２６ｄ、２６ｆにコンタクトしてお
り、ゲート電極１３ａが拡散層２６ｂにコンタクトして
いる。
は、ＮＭＯＳトランジスタ１２、１３のゲート電極１２
ａ、１３ａとワード線２３とが、第１層目の多結晶Ｓｉ
膜等によって形成されている。そして、図４中に斜線で
示す埋込みコンタクト２７ａ〜２７ｃを介して、ゲート
電極１２ａが拡散層２６ｄ、２６ｆにコンタクトしてお
り、ゲート電極１３ａが拡散層２６ｂにコンタクトして
いる。
【０００６】なお、図示されてはいないが、接地線２１
は拡散層２６ａ、２６ｃにコンタクトしており、ビット
線２４、２５は拡散層２６ｅ、２６ｇに夫々コンタクト
している。また、拡散層２６ｂ、２６ｄがメモリセルの
記憶ノードになっている。
は拡散層２６ａ、２６ｃにコンタクトしており、ビット
線２４、２５は拡散層２６ｅ、２６ｇに夫々コンタクト
している。また、拡散層２６ｂ、２６ｄがメモリセルの
記憶ノードになっている。
【０００７】ところで、メモリセルのデータ保持特性を
向上させるためには、転送用のＮＭＯＳトランジスタ１
６、１７の電流能力（β）に対する駆動用のＮＭＯＳト
ランジスタ１２、１３のβの比を大きくする必要があ
る。
向上させるためには、転送用のＮＭＯＳトランジスタ１
６、１７の電流能力（β）に対する駆動用のＮＭＯＳト
ランジスタ１２、１３のβの比を大きくする必要があ
る。
【０００８】ＭＯＳトランジスタのβは、一般的に、 β＝（Ｗ／Ｌ）・Ｃox・μ と表される。Ｗ、Ｌ、Ｃox、μは、ＭＯＳトランジスタ
の夫々ゲート幅、ゲート長、単位面積当たりのゲート酸
化膜容量及びキャリア移動度である。
の夫々ゲート幅、ゲート長、単位面積当たりのゲート酸
化膜容量及びキャリア移動度である。
【０００９】ここで、Ｃox、μは同一半導体チップ内の
ＭＯＳトランジスタでは総て同じであるので、設計上で
βを実質的に決めるのはＷとＬである。そして、転送用
のＮＭＯＳトランジスタ１６、１７のβを基準にし、且
つ駆動用のＮＭＯＳトランジスタ１２、１３のＬを基準
にすると、上述のβの比を大きくするためには、ＮＭＯ
Ｓトランジスタ１２、１３のＷを大きくする必要があ
る。
ＭＯＳトランジスタでは総て同じであるので、設計上で
βを実質的に決めるのはＷとＬである。そして、転送用
のＮＭＯＳトランジスタ１６、１７のβを基準にし、且
つ駆動用のＮＭＯＳトランジスタ１２、１３のＬを基準
にすると、上述のβの比を大きくするためには、ＮＭＯ
Ｓトランジスタ１２、１３のＷを大きくする必要があ
る。
【００１０】
【考案が解決しようとする課題】ところが、一従来例の
ＳＲＡＭにおける駆動用のＮＭＯＳトランジスタ１２、
１３では、図４に示した様に、ゲート（チャネル）の両
側端が互いに平行であり、活性領域の端縁とゲート電極
１２ａ、１３ａの両辺とが互いに直交している。このた
め、ドレインである拡散層２６ｂ、２６ｄ側とソースで
ある拡散層２６ａ、２６ｃ側とで、ゲート幅（チャネル
幅）が互いに同じである。
ＳＲＡＭにおける駆動用のＮＭＯＳトランジスタ１２、
１３では、図４に示した様に、ゲート（チャネル）の両
側端が互いに平行であり、活性領域の端縁とゲート電極
１２ａ、１３ａの両辺とが互いに直交している。このた
め、ドレインである拡散層２６ｂ、２６ｄ側とソースで
ある拡散層２６ａ、２６ｃ側とで、ゲート幅（チャネル
幅）が互いに同じである。
【００１１】このため、駆動用のＮＭＯＳトランジスタ
１２、１３のＷを大きくするためには、図４中の縦方向
でメモリセルを大きくする必要があり、メモリセル面積
が大きくなる。逆に、メモリセル面積を小さくすると、
所要のデータ保持特性を有することができなくなる。従
って、従来のＳＲＡＭでは、この点が微細化の障害にな
っていた。
１２、１３のＷを大きくするためには、図４中の縦方向
でメモリセルを大きくする必要があり、メモリセル面積
が大きくなる。逆に、メモリセル面積を小さくすると、
所要のデータ保持特性を有することができなくなる。従
って、従来のＳＲＡＭでは、この点が微細化の障害にな
っていた。
【００１２】
【課題を解決するための手段】本考案による半導体メモ
リでは、フリップフロップ１１の駆動用トランジスタ１
２、１３のチャネルのうちでソース２６ａ、２６ｃ側の
部分及びドレイン２６ｂ、２６ｄ側の部分の少なくとも
一方が夫々前記ソース２６ａ、２６ｃ及び前記ドレイン
２６ｂ、２６ｄに向かって連続的に広がっており、前記
チャネルと前記ソース２６ａ、２６ｃとの境界及び前記
チャネルと前記ドレイン２６ｂ、２６ｄとの境界が夫々
直線状である。
リでは、フリップフロップ１１の駆動用トランジスタ１
２、１３のチャネルのうちでソース２６ａ、２６ｃ側の
部分及びドレイン２６ｂ、２６ｄ側の部分の少なくとも
一方が夫々前記ソース２６ａ、２６ｃ及び前記ドレイン
２６ｂ、２６ｄに向かって連続的に広がっており、前記
チャネルと前記ソース２６ａ、２６ｃとの境界及び前記
チャネルと前記ドレイン２６ｂ、２６ｄとの境界が夫々
直線状である。
【００１３】
【作用】本考案による半導体メモリでは、駆動用トラン
ジスタ１２、１３のチャネルのうちでソース２６ａ、２
６ｃ側の部分及びドレイン２６ｂ、２６ｄ側の部分の少
なくとも一方が夫々ソース２６ａ、２６ｃ及びドレイン
２６ｂ、２６ｄに向かって広がっているので、この分だ
けチャネル幅が広い。しかも、チャネルの広がりが連続
的であり且つチャネルとソース２６ａ、２６ｃとの境界
及びチャネルとドレイン２６ｂ、２６ｄとの境界が夫々
直線状であるので、チャネルの形状が単純でキャリアが
チャネルを走行し易い。従って、メモリセル面積の割に
駆動用トランジスタ１２、１３の電流能力が大きく、フ
リップフロップ１１の双安定性が高くて、メモリセルの
データ保持特性が優れている。
ジスタ１２、１３のチャネルのうちでソース２６ａ、２
６ｃ側の部分及びドレイン２６ｂ、２６ｄ側の部分の少
なくとも一方が夫々ソース２６ａ、２６ｃ及びドレイン
２６ｂ、２６ｄに向かって広がっているので、この分だ
けチャネル幅が広い。しかも、チャネルの広がりが連続
的であり且つチャネルとソース２６ａ、２６ｃとの境界
及びチャネルとドレイン２６ｂ、２６ｄとの境界が夫々
直線状であるので、チャネルの形状が単純でキャリアが
チャネルを走行し易い。従って、メモリセル面積の割に
駆動用トランジスタ１２、１３の電流能力が大きく、フ
リップフロップ１１の双安定性が高くて、メモリセルの
データ保持特性が優れている。
【００１４】
【実施例】以下、抵抗負荷型ＳＲＡＭに適用した本考案
の一実施例を、図１〜３を参照しながら説明する。
の一実施例を、図１〜３を参照しながら説明する。
【００１５】本実施例では、図１中の領域３１、３２に
示す様に、フリップフロップ１１の駆動用のＮＭＯＳト
ランジスタ１２、１３において、ゲート（チャネル）の
両側端が互いに平行ではなく、活性領域の端縁とゲート
電極１２ａ、１３ａの一辺とが互いに斜交しており、こ
のために、ドレインである拡散層２６ｂ、２６ｄ側より
もソースである拡散層２６ａ、２６ｃ側でゲート幅（チ
ャネル幅）が広くなっていることを除いて、図４に示し
た一従来例と実質的に同様の構成を有している。
示す様に、フリップフロップ１１の駆動用のＮＭＯＳト
ランジスタ１２、１３において、ゲート（チャネル）の
両側端が互いに平行ではなく、活性領域の端縁とゲート
電極１２ａ、１３ａの一辺とが互いに斜交しており、こ
のために、ドレインである拡散層２６ｂ、２６ｄ側より
もソースである拡散層２６ａ、２６ｃ側でゲート幅（チ
ャネル幅）が広くなっていることを除いて、図４に示し
た一従来例と実質的に同様の構成を有している。
【００１６】この様な本実施例では、図１と図４との比
較からも明らかな様に、メモリセル面積は上述の一従来
例に比べて増加していない。しかし、本実施例の様にゲ
ート幅がドレイン側よりもソース側で広くなっていれ
ば、ゲート幅が何れの部分においても本実施例のソース
側におけるゲート幅と同じである一従来例に比べて、Ｎ
ＭＯＳトランジスタ１２、１３のβが大きい。逆に、β
が同じであれば、メモリセル面積は一従来例よりも小さ
くすることができる。
較からも明らかな様に、メモリセル面積は上述の一従来
例に比べて増加していない。しかし、本実施例の様にゲ
ート幅がドレイン側よりもソース側で広くなっていれ
ば、ゲート幅が何れの部分においても本実施例のソース
側におけるゲート幅と同じである一従来例に比べて、Ｎ
ＭＯＳトランジスタ１２、１３のβが大きい。逆に、β
が同じであれば、メモリセル面積は一従来例よりも小さ
くすることができる。
【００１７】なお、本実施例の様にゲート幅がドレイン
側よりもソース側で広くなっている方が、ソース側より
もドレイン側で広くなっている場合に比べて、飽和電流
が大きくなって、βが大きくなる。
側よりもソース側で広くなっている方が、ソース側より
もドレイン側で広くなっている場合に比べて、飽和電流
が大きくなって、βが大きくなる。
【００１８】しかし、基本的には、ソース、ドレインの
何れか一方でゲート幅が広くなっていれば、それらのう
ちの狭い方のゲート幅しか有していない場合に比べて、
βが大きくなる。従って、図１の領域３１、３２に示し
た本実施例の活性領域のパターンに限らず、図２（ａ）
〜（ｄ）に示す様な種々の活性領域のパターンでも、β
が大きくなる。
何れか一方でゲート幅が広くなっていれば、それらのう
ちの狭い方のゲート幅しか有していない場合に比べて、
βが大きくなる。従って、図１の領域３１、３２に示し
た本実施例の活性領域のパターンに限らず、図２（ａ）
〜（ｄ）に示す様な種々の活性領域のパターンでも、β
が大きくなる。
【００１９】
【考案の効果】本考案による半導体メモリでは、メモリ
セル面積の割にメモリセルのデータ保持特性が優れてい
るので、メモリセル面積を小さくして微細化を図ること
ができる。
セル面積の割にメモリセルのデータ保持特性が優れてい
るので、メモリセル面積を小さくして微細化を図ること
ができる。
【図１】本考案の一実施例におけるメモリセルの概略的
な平面図である。
な平面図である。
【図２】一実施例における要部の各種変形例の平面図で
ある。
ある。
【図３】本考案を適用し得る抵抗負荷型ＳＲＡＭのメモ
リセルの等価回路図である。
リセルの等価回路図である。
【図４】本考案の一従来例におけるメモリセルの概略的
な平面図である。
な平面図である。
１１ フリップフロップ １２ ＮＭＯＳトランジスタ １３ ＮＭＯＳトランジスタ ２６ａ 拡散層 ２６ｂ 拡散層 ２６ｃ 拡散層 ２６ｄ 拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (1)
- 【請求項１】 フリップフロップを用いてメモリセルが
構成されている半導体メモリにおいて、 前記フリップフロップの駆動用トランジスタのチャネル
のうちでソース側の部分及びドレイン側の部分の少なく
とも一方が夫々前記ソース及び前記ドレインに向かって
連続的に広がっており、 前記チャネルと前記ソースとの境界及び前記チャネルと
前記ドレインとの境界が夫々直線状であ る半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991087963U JP2585708Y2 (ja) | 1991-10-01 | 1991-10-01 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991087963U JP2585708Y2 (ja) | 1991-10-01 | 1991-10-01 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0531261U JPH0531261U (ja) | 1993-04-23 |
| JP2585708Y2 true JP2585708Y2 (ja) | 1998-11-25 |
Family
ID=13929517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991087963U Expired - Lifetime JP2585708Y2 (ja) | 1991-10-01 | 1991-10-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585708Y2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616355B2 (ja) * | 1985-11-21 | 1994-03-02 | 日本電気株式会社 | スタテイツクメモリ |
| JPS6329573A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6357755U (ja) * | 1986-09-30 | 1988-04-18 | ||
| JPS63100771A (ja) * | 1986-10-17 | 1988-05-02 | Nec Corp | 半導体メモリ装置 |
| JP2927463B2 (ja) * | 1989-09-28 | 1999-07-28 | 株式会社日立製作所 | 半導体記憶装置 |
-
1991
- 1991-10-01 JP JP1991087963U patent/JP2585708Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531261U (ja) | 1993-04-23 |
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| JP2876665B2 (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |