KR960015348B1 - 반도체 메모리 장치 - Google Patents
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Abstract
내용없음.
Description
제 1 도는 본 발명의 제 1실시예에 기술된 바와 같은 SRAM 셀의 회로도.
제 2 도는 SRAM 셀 어레이, 특히, 제 1 실시예에 기술된 바와 같은 반도체 칩 상에 로드 TFTS의 배치를 설명하기 위한 개략 평면도(하부 부분에서 구동 MOSFETS등의 배치는 제 3 도에 참조됨).
제 3 도는 SRAM 셀 어레이, 특히 구동 MOSFET와 전송 MOSFETS의 배치를 설명하기 위한 개략 평면도.
제 4a 도는 제 2 도의 라인(A-A)을 따라 절취한 반도체 칩의 개략 횡단면도.
제 4b 도는 제 4a 도의 “A”지점의 확대도.
제 5a 도는 경미하게 도핑된 확산층의 형성을 위해 3가의 인 주입(가속 전압 : 25keV) 도즈에 대하여 비율(11/12)(11은 소스 또는 드레인 영역이 저항기 소자로서 역할하는 MOSFET의 온-전류이고, 12는 LDD MOSFET의 온-전류임)의 관계를 도시한 그래프.
제 5b 도는 40keV의 가속 전압을 제외하고 제 5a 도와 같은 동일한 그래프.
제 6 도는 제 1실시예를 설명하는 제 2 도에 상응하여 유사한 제 2실시예를 설명하는 평면도.
제 7 도는 제 3 도와 유사한 제 2 실시예를 설명하는 개략 평면도.
제 8 도는 제 4 도와 유사한 제 2 실시예를 설명하는 개략 횡단면도.
제 9 도는 본 발명의 제 3 실시예에 기술된 바와 같은 전송 MOSFET의 개략 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
D1,D2 : n-채널 구동 MOSFET M1.M2 : p-채널 TFT
r1,r2 : 저항기 T1,T2 : n-채널 전송 MOSFET
본 발명은 정적 반도체 메모리 장치에 관한 것으로, 특히 MOS 트랜지스터를 사용하는 SRAM에 관한 것이다.
MOS SRAM 메모리 셀은 크로스 접속된 입출력을 갖는 2개(제1 및 제2)의 인버터로 구성된 플립-플롭을 포함한다. 각각의 인버터 출력(기억 노드)은 전송 MOSFET를 통해 상이한 비트 라인에 접속된다. 두개의 전송 MOSFET의 각각의 게이트 전극은 동일 워드 라인에 접속된다. 각각의 인버터는 구동 MOSFET와 로드 소자로 구성된다. 4개의 MOSFET는 n-채널형이다. 각각의 로드 소자는 고저항 소자, p-채널 MOSFET 등으로 이루어져 있다. 각각의 p-채널 MOSFET는 폴리실리콘 박막 트랜지스터(TFT라 칭함)로 구성된다. “제1”또는“제2”라고 표제가 붙는다면, 그것들은 이하에서 제 1 또는 제 2 인버터와 관련됨을 의미한다.
데이터가 메모리 셀에 기록한 이후에, 그것의 제 1기억 노드가 “하이(HIGH)”레벨에 있고, 제2기억 노드가“로우(LOW)”레벨에 있다고 가정하면, 제1 및 제2비트 라인 상의 전위를 공급 전압으로 충전시키고, 제1 및 제2전송 MOSFET를 턴-온시켜 메모리 셀로부터 데이터가 판독된다. 메모리 셀내에 기억된 데이터가 손상되는 것을 방지하기 위하여, 제 1구동 MOSFET는“오프”상태를 유지해야 하고, 제 2구동 MOSFET“온”상태를 유지해야 한다.
고저항성 로드 형태의 MOS SRAM에 있어서, 제 2기억 노드의 전위는 제 1구동 MOSFET의 임계 전압까지 상승시켜야 한다. 제 2기억 노드의 전위는 제2전송 및 구동 MOSFET의 온-저항에 의해 공급 전압과 접지 전위 사이의 차이 값으로 결정된다. 그로 인해, 제 2구동 MOSFET의 온-저항이 작으면 작을수록 보다 양호하게 하고, 제 2전송 MOSFET의 온-저항이 크면 클수록 보다 양호하게 된다. 상기 구동 MOSFET는 채널의 길이 및 폭을 제외하고 전송 MOSFET와 동일한 구조로 되어 있다. MOSFET의 온-저항은 채널 길이에 비례하고, 채널 폭에 대하여 반비레한다. 그러므로, 판독하는 동안 “로우(LOW)”기억 노드 전위를 유지함므로써 데이타 손상을 방지하기 위하여, 채널이 보다 짧고 보다 광폭으로 할수록 보다 양호한 구동 MOSFET가 되고, 채널이 보다 길고 협폭으로 할수록 보다 양호한 전송 MOSFET가 된다. 따라서, 구동 MOSFET의 채널 길이와 전송 MOSFET의 채널 혹은 각각의 최소 처리 가능한 크기로 설계된다. 구동 MOSFET의 채널 폭과 전송 MOSFET의 채널 길이는 각각의 가능한 크기 보다도 크게 설계된다. 이는 작은 영역의 메모리 셀의 실현 방법을 취한다.
부가적으로, TFT 로드 형태의 MOS SRAM에 있어서, 제 2기억 노드의 전위는 제1인버터의 논리 임계값까지 상승시켜야 한다. 일반적으로, CMOS 인버터의 논리 임계값과 같은 ICS는 보통 공급 전압의 약 1/2로 선택된다. 다른 한편, TFT 로드 형태의 MOS SRAM에 대해서는 그렇지 않다. p-채널 TFT의 이득(율)이 소형의 구동 MOSFET(벌크 MOSFET)의 것에 대해 약 1/100 만큼 작으므로, 플립-플롭을 구성하는 인버터의 놀리 임계값은 구동 MOSFET의 임계 전압과 크게 상이하지 않게 되는데, 예컨데, 구동 MOSFET의 임계 전압이 0.7V일 때, 약 0.87V로 된다. 따라서, 고저항 로드 형태의 MOS SRAM의 것과 유사한 문제점이 있다.
따라서, 본 발명의 주목적은 정적 반도체 메모리 장치의 집적도(intgration level)를 보다 상승시키는 것이다.
본 발명의 정적 반도체 메모리 장지는 플립-플롭이로 각각 구성하고, 한 비트 라인에 각각 대응하는 한쌍의 전송 MOSFET를 통해 2개의 비트 라인에 접속된 SRAM 셀을 포함한다. 상기 플립-플롭은 구동 MOSFET와 로드 소자로 각각 구성하는 한 쌍의 인버터로 구성된다. 상기 로드 소자는 구동 MOSFET가 n-채널형이라면, 고저항 소자 또는 p-채널 TFT 중 어느 하나가 될 수 있다. 전송 MOSFET 소스와 드레인 영역 중 적어도 하나는 구동 MOSFET 드레인 영역이 갖는 것보다 높은 전기 저항을 갖는다. 구동 MOSFET가 LDD MOSFET일 때, 바람직하게 구동 MOSFET에 접속된 전송 MOSFET 소스 및 드레인 영억 중 한 영역은 LDD MOSFET의 드레인 영역의 경미하게 도핑된 확산층을 형성하기 위한 것과 같은 공정으로 형성된 확산 저항 소자로서 역할한다.
상기 SRAM 셀로부터 정보를 판독하기 위하여, 비트 라인 쌍의 전위는 공급 접압으로 충전된 다음, 2개의 전송 MOSFET가 턴-온된다. HIGH-기록측 상의 인버터 입력 전압은 다른 인버터에 접속된 전송 및 구동 MOSFET의 온-저항에 의해 공급 전압과 접지 전위 사이의 차이 값으로 결정된다. 전송 MOSFET소스와 드레인 영역 중 적어도 한 영역은 역시 확산 저항 소자로서 역할하며, 그러므로 입력 전압은 전송 MOSFET의 채널이 보다 짧게 될지라도, 보다 작게 될 수 있다. 이런 방법으로, 판독 동안 HIGH-기록측상의 구동 MOSFET의 터-네온을 방지할 수 있고, 이는 보다 작은 영역의 SRAM 셀에 기여할 수 있다.
본 발명의 상술한 다른 목적, 특징 및 장점은 첨부된 도면과 함께 본 발명의 다음 상세한 설명에 의해 보다 분명하게 될 것이다.
본 발명의 제 1실시예는 제 1 도 내지 제 4 도를 참조하여 설명한다. 제 1도는 한 쌍의 인버터로 구성된 플립-플롭을 포함하는 SRAM 셀 회로록 도시한다. 제 1인버터는 n-채널 구동 MOSFET(DI)와 -p-채널 TFT(M1)로 구성하고, 제 2인버터는 n-채널 구동 MOSFET(D2) 및 p-채널 TFT(M2)로 구성한다.
p-채널 TFT(M1,M2)의 소스 영역은 공통 공급 전압(Vaa)에 접속된다. n-채널 구동 MOSFET의 소스 영역은 모두 접지 단자(GND)에 접속된다. n-채널 전송 MOSFET(T1)는 제 1비트라인(B)과 n-채널 구동 MOSFET(D1)의 드레인 영역 사이에 삽입되고, 다른 n-채널 구동 MOSFET(T2)는 제 2비트 라인과 n-채널 구동 MOSFET(D2)의 드레인 영역 사이에 삽입된다. n-채널 구동 MOSFET(D2)에 접속하는 n-채널 MOSFET(T1)의 소스 또는 드레인 영역 중 어느 한 영역(본 명세서에서는 소스 영역)은 역시 저항기(r1)로서 역할한다. 유사하게, n-채널 구동 MOSFET(D2)의 영역(본 명세서에서는 소스 영역)은 역시 저항기(r2)로서 역할한다. n-채널 전송 MOSFET(T1,T2)의 게이트 전극은 공통 워드 라인(W)에 접속된다.
제 2 도 및 제 3 도는 상기 실시예의 SRAM 셀 어레이를 부분적으로 설명한다. 제 2 도는 반도체 칩 상의 하부에 구동 MOSFET를 포함하는 배치도이다. 상기 도면에 있어서, 2점 쇄선은 SRAM 셀 사이의 경계선을 나타낸다.
제 3 도 및 제 4 도를 참조하면, p-형 실리콘 기판(101)의 표면상에는 활성 영역을 한정하기 위해 채널 스토퍼(103) 위에 각각 놓여 있는 필드 산화막(102)이 국부적으러 형성되어 있다. 이들 활성 영역 위에는 10내지 20[nm] 두께의 게이트 산화막(104)이 형성된다. 게이트 산화물 층(104) 상과 활성 영역을 횡단하여 연장하는 200 내지 400[nm] 두께의 폴리실리콘 또는 폴리사이드막이 국부적으로 형성된다. 이들은 n-채널 전송 MOSFET(T1,T2)의 공통 게이트 전극과, n-채널 구동 MOSFET(D1,D2)의 게이트 전극[105(g1),105(g2)]으로 각각 역할하는 워드 라인(105)(W)을 구성한다. 게이트 전극관의 자체-정렬(self-alignment)에 있어서, 1×1018[cm-3]의 불순물 농도로 경미하게 도핑된 n-형 확산층(106,106a)(대략 해칭으로 표시)이활성 영역에 형성된다. 100내지 200[nm]두께를 갖는 실리콘 산화막의 측벽 스페이서(107)는 게이트 전극의 측면에 형성된다. 측벽 스페이서(107)와의 자체-정렬에 있어서, 높게 도핑된 n-형 확산층(108)(조밀한 해칭으로 표시)이 형성된다. 전송 MOSFET(T1,T2)의 소스 영역 옆에서, 경미하게 도핑된 n-형 확산층(106a)은 구동 MOSFET(D1)의 드레인 영역에서 높게 도핑된 n-형 확산층(108)(d1)에 접속하도록 워드 라인[105(W)]으로부터 지정된 간격 “X”을 연장한다. 각각의 게이트 전극[105(g1),105(g2)]은 직접 접촉부(C2,C1)를 각각 통하여 높게 도핑된 확산층[108(d1),108(d20]에 각가 접속된다. 절연층(109)의 표면상에는 텅스텐 실리사이드막(110)이 형성되며, 접촉 홀(E1,E2)을 각각 통하여 높게 도핑된 n-형 확산층[108(s1),108(s2)]에 접속한다. 텅스텐 실리사이드층(110) 접지 된다.
제 2 도 및 제 4 도를 참조하면, 절연층(111) 상에는 게이트 전극[112(g1,)112(g2)]을 각각 구성하는 n-형 폴리실리콘막(112)이 국부적으로 형성된다. 게이트 전극[112(g2)]을 포함하는 구성은 전극[112(g1)의 구성과 동일하며, 그러므로, 그 설명은 대응하는 참조 문자가 전극[112(g2)]의 측면에서 괄호 내에 놓여진 것을 제외하고는 생략한다. 게이트 전극{112(g1)[112(g2)]}은 관통흘{G2[G2]}을 통하여 전송 MOSFET{(D1)[D2]}의 게이트 전극{105(g1)[105(g2)]}에 접속한다.게이트 전극{112(g1)[112(g2)]}의 표면상에는, 10 내지 20[nm] 두께의 게이트 산화막(113)이 형성되고, 차례로, 상기 위에, n-형 폴리실리콘막{114-1[114-2]}이 형성된다. n-형 폴리실리콘막{114-1[114-2]}은 드레인 영역을 구성하는 p-형 폴리실리콘막{115(d1)[115(d2)]}과, TFTS{M1[M2]}의 드레인 영역을 구성하는 p-형 폴리실리콘막{115(s1)[115(s2)[}에 접속된다. p-형 폴리실리콘막{115(s1)[115(s2)]}은 p-형 폴리실리콘막{115(VDD1)[115(VDD2)]}의 인-셀 공급라인(in-cell supply line)에 접속한다. p-형 폴리실리콘막{115(d1)[115(d2)]}은 관통홀{H1[H2]}을 통하여 게이트 전극{112(g2)[112(g1)]}에 접속한다. 절연층(116) 상에는 알루미늄 합금막(117)의 비트 라인(117B117B)이 형성되고, 접촉 홀{F1[F2]}을 통하여 전송 MOSFET{T1[T2]}의 드레인 영역에 접속한다. 유사하게 인-셀 공급 리드{115(VDD1),115(VDD2)}는 예를 들어, 매 64 비트마다 양의 공급 전압에 접속되어 비트 라인과 같은 방향으로 진행하는 알루미늄 합금막 리드(도시되어 있지않음)에 접속될 수 있다.
제 5a 도 및 제 5b 도는 경미하게 도핑된 확산층을 형성하기 위해 3가의 인의 이온 주입 도즈에 대해 전송 및 LDD MOSFETS의 각각의 온-전류(11 및 12) 사이의 비율의 관계를 도시한다. 상기 도면에 있어서, 검은 원, 삼각형 및 4각형은 소스(제 1실시예의 전송 MOSFET와 유사), 드레인 및 두 영역이 각각 저항기(들)로 역할하는 경우에 특별히 정해진 값을 나타낸다. 제 5a 도 및 제 5b 도는 25 및 40keV의 각각의 주입 가속 전압에서의 관계를 도시한다. MOSFET의 게이트 길이(Lt)는[0.6㎛]로 측정되고, 게이트 폭은 0.4[㎛]로 측정되었다. 전송 MOSFET의 경미하게 도핑된 n-형 확산층(106a)은 0.4(㎛)의 길이(제 3 도에서“X”로 표시됨)를 갖는다. 드레인 및 게이트 측면에서는 전압이 둘 모두 3.3[V]이다. 이들 그래프로부터 이해될 수 있는 것처럼, 소스 영역은 저항기로서 역할하도록 하는 것이 바람직하다. 이는 MOSFET의 드레인 전류가 포화된 영역 내의 게이트-소스 전압의 2차 함수에 의해서 표현될 수 있다는 것에 상응한다.
판독 동안 일어날 수 있는 데이타의 손상을 방지할 목적으로, 상술한 바와 같이, 전송 MOSFET의 온-저항은 클수록 보다 바람직하고, 구동 MOSFET의 온-저항은 작을수록 보다 바람직하게 된다. 상기한 같은 관점에서, 셀 비율 “R”: 즉 전송 MOSFET의 온-전유에 대한 구동 MOSFET의 온-전류의 비율은 예를 들어 4.5로 설계된다. 상기 비율“R”은 다음 조건하에, 즉 구동 MOSFET 채널의 길이 La와 폭 Wa이 각각 0.4[㎛](최소로 제조 가능한 크기)와 0.8[㎛]이고, 전송 MOSFET의 Lt및 Wt가 각각 0.6 및 0.4[㎛]이며, 가속 전압이 25 또는 40keV이며, 3가의 인의 주입 도즈가 3×1013[㎝-2] 또는 1.7×1013[㎝-2]의 조건하에서, 경미하게 도핑된 n-형 확산층(106a)을 형성함으로써 실현될 수 있다. 상기 조건은 LDD-형 MOSFET의 경미하게 도핑된 확산층(106)을 적당히 형성한다. LDD-형 전송 MOSFET의 경우에 있어서, 채널 길이는 R=4.5를 달성하기 위해 0.9[㎛]의 길이가 되어야 한다. 따라서, 상기 실시예의 SRAM 셀은 2.0[㎛]×4.25[㎛]을 취한다. 제 3 도에 있어서, 전송 MOSFET의 소스 영역(106a)은 농도와 관계없이 최소로 제조할 수 있는 크기인 0.4[㎛]을 가질 필요가 있다. 그러므로, 종래의 기술에 있어서, 0.9[㎛]로 설정될 워드 라인[105(W)]의 폭이 요구되는 것을 고려하면, 2.0[㎛]×4.55[㎛]가 SRAM 셀에 의해 취해진 영역으로 얻어진다.
제 6 도 내지 제 8 도에 설명된 본 발명의 제 2 실시예는 본 발명이 적용된 점-대칭형 메모리 셀(a point-symmetrcal type memory cell)이다. 제 7 도를 참조하면, n-채널 전송 MOSFET(T1,T2)가 점대칭으로 배치되어 있으므로, 인-셀 워드 라인[205(W1),205(W2)]이 필요하게 된다. 이들은 SRAM 셀 어레이의 외부에서 만나고 디코더(도시하지 않음)에 접속되어 있다. n-채널 전송 MOSFET(T1,T2)의 소스 영역은 경미하게 도핑된 n-채널 확산층(206a)(길이 “X”는 0.4[㎛]의 최소로 제조할 수 있는 크기)을 포함한다. 따라서, 종래의 기술과 비교하여, 제 1 실시예에 기술된 바와 같은 동일한 이유로, SRAM 셀은 0.3[㎛]×2 길이 만큼 단축되고, 결과적으로, 2.0[㎛]×5.1[㎛] 내지 2.0[㎛]×4.5[㎛]의 면적이 감소된다.
참조 문자는 다음과 같은 SRAM 셀의 구성 요소를 나타낸다. 즉, 201a는 p-형 실리콘 기판 ; 202는 필드 산화막 ; 203a는 채널 스토퍼 ; 204a는 게이트 산화막 ; 205a는 폴리사이드막 ; 205(W1)과 205(W2)는 폴리사이드막으로 각각 이루어져 있고, n-채널 전송 MOSFET(T1,T2) 각각의 게이트 전극으로서 역할하는 인-셀 워드 라인 ; 205(g1), 205(g2)는 n-채널 구동 MOSFETs(D1,D2)의 각각의 게이트 전극 ; 206, 206a는 경미하게 도핑된 n-형 확산층 ; 207a는 측벽 스페이서 ; 208a는 높게 도핑된 n-형 확산층 ; 208(d1), 208(d2)는 n-채널 구동 MOSFETs(D1,D2)의 각각의 드레인 영역 ; 208(s1), 208(s2)는 n-채널 구동 MOSFETs(D1,D2)의 각각의 소스 영역 ; 209는 절연층 ; 210(GND)는 텅스텐 실리사이드막의 접지된 라인; 211a는 절연층; 212(g1), 212( g2)는 n-형 폴리실리콘막으로 구성되어 있는 TFTs (M1, M2)의 각각의 게이트 전극 ; 213은 TFTs의 게이트 산화막 ; 214-1, 214-2는 n-형 폴리실리콘막 ; 215(d1), 215(s1)은 p-형 폴리실리콘막으로 되어 있는 TFT(M1)의 드레인 및 소스 영역 ; 215(d2), 215(s2)는 p-형 폴리실리콘막으로 되어 있는 TFT(M2)의 드레인 및 소스 영역; 205(VDD1), 215(VDD2)는 폴리실리콘막으로 되어 있는 TFTs(M1,M2)의 각각의 인-셀 공급 라인 ; 216은 절연층, 217B, 217B는 알루미늄 합금막의 비트 라인(B,B) ; C1, C2는 208(D1)과 205(g2) 사이와 208(D2)와 205(g2) 사이의 각각의 직접 접촉부 ; E1, E2는 그 각각을 통해 208(s1) 및 208(s2)가 210(GND)에 각각 접속되는 접속홀 ; F1, F2는 그 각각을 통해 전송 MOSFETs(D1,D2)의 드레인이 217(B), 217에 각각 접속되는 접속홀 ; G1, G2는 그 각각을 통해 212(g2), 212(g1)이 205(g2), 205(g1)에 각각 접속되는 관통홀과 ; H1, H2는 그 각각을 통해 215(d1), 215(d2)가 212(g2),212(g1)에 각각 접속되는 관통홀이다.
본 발명의 제 3 실시예는 각각의 n-채널 전송 MOSFET(T1,T2)에서, 소스 영역의 경미하게 도핑된 n-형 확산층 (306)이 제 9도에 도시된 바와 같이 게이트 전극[205(W1)]의 단부에 대하여 오프셋되는 관점에서 상술한 제 2실시예와 구별된다. 상기 오프셋 그조는 제 2실시에와 비교하여 소스 영역의 큰 저항으로 되고, 확실히 데이타 손상을 방지하는데 기여한다. 그 과장에 있어서, 경미하게 도핑된 n-형 확산층(306)이 형성되는 영역 상에 포토레지스트와 같은 막이 미리 형성된 이후에, 경미하게 도핑된 n-형 확산층(206)은 마스크로서 포토레지스트막을 이용하는 이온 주입에 의해 형성된다. 이때, 측면 스페이서(207)가 형성되고, 다시 경미하게 도핑된 n-채널 확산층(306)을 형성하기 위해 적당한 마스크를 사용하여 이온 주입이 실행된다. 상기 이온 주입 조건은 경미하게 도핑된 n-형 확산층(206)에 관계없이 설정될 수 있으며, 이는 최소로 제조될 수 있는 크기(0.4㎛)로 워드 라인 폭을 설정할 수 있고 차례로, 보다 작은 셀 영역을 취하는 SRAM 셀이 만들어 형성될 수 있다.
LDD 구조를 갖는 상술한 구동 MOSFETs에 있어서, 구동 MOSFETs가 LDD 구조 뿐만 아니라 하나의 높게 도핑된 확산층의 소스/드레인 영역을 가질 수 있고, 전송 MOSFETs가 하나의 경미하게 도핑된 확산층의 소스/드레인 영역을 가질 수 있다는 점은 본 기술 분야에 숙련된 사람이라면 쉽게 알 수 있다. 유사한게, 본 발명은 상술한 TFT 로드 형태 대신에 고저항성 로드 형태의 SRAM에도 적용될 수 있다는 점도 명백히 알 수 있다.
비록, 본 발명은 특정 실시예를 참조하여 설명되어졌지만, 본 설명은 제한된 센스로 파악되는 것을 뜻하지 않는다. 본 발명의 다른 실시에 뿐만 아니라 상술한 실시예의 다양한 수정안은 본 발명의 설명을 참조하여 당업자에게 분명하게 될 것이다. 그러므로, 첨부된 특허 청구의 범위는 본 발명의 진정한 범주 내에서 어떠한 수정안이나 실시예도 포함하려는 것이 의도되었다.
Claims (7)
- 반도체 기판에 형성된 다수의 메모리 셀을 갖는 반도체 메모리 장치에 있어서, 상기 메모리 셀의 각각은, 제 1 전원 라인과 제 2 전원 라인 사이에 직렬로 접속된 제 1 구동 MOSFET 및 제 1로드 소자 ; 상기 제 1 전원 라인과 제 2 전원 라인 사이에 직렬로 접속된 제 2 구동 MOSFET 및 제 2 로드 소자 ; 상기 제 1 구동 MOSFET와 상기 제 1 로드 소자의 제 1 접속점과 제 1 비트 라인 사이에 접속된 제 1 전송 MOSFET와 ;상기 제 2 MOSFET와 상기 제 2 로드 소자의 제 2 접속점과 제 2 비트 라인 사이에 접속된 제 2 전송 MOSFET를 포함하고, 채널 영역을 한정하는 제 1 단부를 갖는 제 1 경미하게 도핑된 영역과, 상기 제 1 경미하게 도핑된 영역과 접촉하여 형성된 제 1 높게 도핑된 영역을 포함하는 상기 각가의 제1 및 제 2 구동 MOSFET, 채널 영역을 한정하는 제 2단부를 갖는 제 2경미하게 도핑된 영역과, 상기 제 2경미하게 도핑된 영역과 접촉하여 형성된 제 2 높게 도핑된 영역을 구비하는 상기 각각의제 1및 제 2 전송 MOSFET를 포함하여, 상기 제 2단부와 상기 제 2 높게 도핑된 영역 사이의 거리는 상기 제1단부와 상기 제 1높게 도핑된 영역사이의거리보다 크게 되어, 상기 각각의 제 1 및 제 2전송 MOSFET과 제 1 및 제 2 접속점 중에 관련된 한 접속점 사이에 저항이 제공되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1 로드 소자는, 제 1박막 트랜지스터를 포하하고, 상기 제 2 로드 소자는 제 2 박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 제 1박막 트랜지스터는 상기 제 2구동 MOSFET의 게이트로서 역할하는 게이트를 가지며, 상기 제 2 박막 트랜지스터는 상기 제 1구동 MOSFET의 게이트로서 역할하는 게이트를 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 기판에 형성된 다수의 메모리 셀을 갖는 반도체 메모리 장치에 있어서, 상기 메모리 셀 각각은, 제 1 및 제 2 입력/출력 노드를 갖는 플립-플롭 ; 상기 제 1입력/출력 노드와 제 1비트 라인 사이에 접속된 제 1 전송 MOSFET와 ; 상기 제 2 입력/출력 노드와 제 2 비트 라인 사이에 접속된 제 2 전송 MOSFET를 포함하고, 제 1단부를 갖는 제 1영역과 상기 제 2 단부를 갖는 제 2 영역을 구비하는 상기 제 1전송 MOSFET, 제 3 단부를 갖는 제 3영역과 상기 제 4단부를 갖는 제 4 영역을 구비하는 상기 제 2 전송 MOSFET, 상기 제 1 전송 MOSFET의 제 1채널 영역을 정의하는 상기 제 1 및 제 2 단부 상기 2전송 MOSFET의 제 2 채널 영역을 정의하는 상기 제 3 및 제 4 단부, 상기 제 1비트 라인과 접촉하게 되는 제 1 접촉부를 더 갖는 상기 제 1영역 상기 제 1입력/출력 노드와 전기적으로 접속된 제 2 접속부를 더 갖는 상기 제 2 영역, 상기 제 2 비트라인과 접촉하게 되는 제 3접촉부를 더 갖는 상기 제 3 영역과, 상기 제 2입력/출력 노드와 전기적으로 접속된 제 4 접촉부를 더 갖는 상기 제 4 영역을 포함하여, 상기 제 1 영역의 상기 제 1단부와 상기 제 1영역의 상기 제 1 접촉부 사이의 거리는 상기 제 2 영역의 상기 제 2 단부와 상기 제 2 영역의 상기 제 2 접촉부 사이의 거리 보다 더 적게 되고, 상기 제 3 영역의 상기 제 3 단부와 싱기 제 3영역의 상기 제 3 접촉부 사이의 거리는 상기 제 4 영역의 상기 제 4 단부와 상기 제 4영역의 상기 제 4 접촉부 사이의 거리 보다 더 작게 되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 4 항에 있어서, 상기 제 2접촉부는 상기 제 2 영역의 제 1 나머지 부분의 불순물 농도 보다 더 높은 불순물 농도를 가지며, 상기 제 4 접촉부는 상기 제 4영역의 제 2 나머지 부분의 불순물 농도 보다 더 높은 불순물 농도를 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서, 상기 제 1 나머지 부분은 상기 제 1 전송 MOSFET와 상기 제 1입력/출력 노드 사이에 접속된 제 1저항 소자로서 역할하고, 상기 제 2나머지 부분은 상기 제 2 전송 MOSFET와 상기 제 2입력/출력 노드 사이에 접속된 제 2저항 소자로서 역할하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5항에 있어서, 상기 제 1 및 제 3 영역은 절연막에 의해 커버되고, 상기 제 1접촉부는 상기 절연막에 형성된 제 1접촉홀에 의해 정의되며, 상기 제 3접촉부는 상기 절연막에 형성된 제 2 접촉홀에 의해 정의되고, 상기 제 1 비트 라인은 상기 제 1 접촉홀을 통해 상기 제 1접촉부에 접속되며, 상기 제 2 비트 라인은 상기 제 2 접촉홀을 통해 상기 제 3 접촉부에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
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