KR100210555B1 - 반도체 집적 회로 장치 - Google Patents

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KR100210555B1
KR100210555B1 KR1019960005747A KR19960005747A KR100210555B1 KR 100210555 B1 KR100210555 B1 KR 100210555B1 KR 1019960005747 A KR1019960005747 A KR 1019960005747A KR 19960005747 A KR19960005747 A KR 19960005747A KR 100210555 B1 KR100210555 B1 KR 100210555B1
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히로아키 오쿠보
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

쌍을 이룬 트랜지스터에 대해, 활성 영역의 형상이 채널 영역 부근에서 채널 영역에 대칭(점 또는 선)이다. 유사하게, 쌍을 이룬 트랜지스터에 대해 단어선의 형상이 채널 영역 부근에서 채녈 영역에 대칭(점 또는 선)이다. 이러한 구조로, 게이트 전극(단어선)이 잘못 일렬 배열되어도 쌍을 이룬 트랜지스터의 채널 영역 형상이 동일하게 되어 특성간에 차이가 없게 된다.

Description

반도체 집적 회로 장치
제1a도 및 제1b도는 SRAM 셀(cell)의 회로도.
제2a도 및 제2b도는 종래 SRAM 셀의 배열을 도시하는 평면도.
제3도는 제2a도 및 제2b도와 제6a도 및 제6b도에서의 선(A-A')에 따른 단면도.
제4도는 종래 기술의 문제점을 설명하기 위한 평면도에서의 SRAM 셀의 배열도.
제5도는 종래 기술의 문제점을 설명하기 위한 평면도에서의 SRAM 셀의 배열도.
제6a도 및 제6b도는 본 발명의 제1실시예에 따른 SRAM 셀의 배열을 도시하는 평면도.
제7도는 본 발명의 제1실시예의 이점을 설명하기 위한 평면도에서의 SRAM 셀의 배열도.
제8도는 본 발명의 제1실시예의 이점을 설명하기 위한 평면도에서의 SRAM 셀의 배열도.
제9a도 및 제9b도는 종래 기술과 본 발명의 제1실시예에 따른 웨이퍼(wafer)상의 실제적인 패턴을 설명하는 평면도.
제10a도 및 제10b도는 본 발명의 제2실시예에 따른 SRAM 셀의 배열을 도시하는 평면도.
제11a도 및 제11b도는 본 발명의 제3실시예에 따른 SRAM 셀의 배열을 도시하는 평면도.
제12a도 및 제12b도는 본 발명의 제4실시예에 따른 SRAM 셀의 배열을 도시하는 평면도.
제13도는 제12a도 및 제12b도에서의 선(A-A')에 따른 단면도.
제14도는 본 발명의 제4실시예의 이점을 설명하기 위한 평면도에서의 SRAM 셀의 배열도.
* 도면의 주요부분에 대한 부호의 설명
5 : 게이트 전극 23 : 활성 영역
33,34 : 채널 영역 Qd : 구동 트랜지스터
Qt : 전달 트랜지스터
[발명의 분야]
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 장치의 조립시 위치적으로 잘못된 일렬 배열이 발생되더라도 전 웨이퍼(wafer)에 걸친 균일한 회로 특성이 변형되지 않는 배열 패턴을 갖는 반도체 집적 회로에 관한 것이다.
[종래 기술의 설명]
종래에는 반도체 집적 회로 장치가 플립플롭(flip-flop) 회로뿐만 아니라 정적 랜덤 억세스 메모리(SRAM)에서 메모리 장치와 메모리 셀(cell)등내의 감지 증폭기 회로에 다수의 쌍의 전계 효과 트랜지스터(이후 쌍을 이룬 트랜지스터라 칭한다)를 사용한다. 이러한 쌍을 이룬 트랜지스터 특성에서의 차이는 양품률(yield)에서의 변화, 실행도, 및 집적 회로의 특성에 영향을 준다.
SRAM의 메모리 셀에 대해 제1a도, 제1b도, 제2a도, 제2b도, 제3도 내지 제5도를 참조로 종래 기술이 설명된다.
제1a도는 레지스터 부하형 SRAM 셀의 회로도를 나타낸다. 이 SRAM 셀은 단일 플립플롭으로 구성되어 두개의 구동 트랜지스터(Qd1) 및 (Qd2), 두개의 부하 소자(R1) 및 (R2), 그리고 두개의 전달 트랜지스터(Qt1) 및 (Qt2)를 포함한다.
셀 어레이(cell array)에서는 전달 트랜지스터(Qt1) 및 (Qt2)가 각각 한 셋트의 상보 데이타선(DL1) 및 (DL2)와 한 셋트의 단어선(WL1) 및 (WL2)간의 각 교점에서 데이타선(DL1) 및 단어선(WL1)과 데이타선(DL2) 및 단어선(WL2)에 연결된다. 셀 내의 구동 트랜지스터(Qd1) 및 (Qd2)는 접지선(Vss)에 연결된 소스 단자를 갖는다. 구동 트랜지스터(Qd1)의 드레인 단자는 셀 노드(N1)에서 전달 트랜지스터(Qt1)의 소스 단자중 한 끝과 고저항 소자(R1)의 한끝에 연결되고, 구동 트랜지스터(Qd2)의 드레인 단자는 셀 노드(N2)에서 전달 트랜지스터(Qt2)의 소스 단자중 한 끝과 고저항 소자(R2)의 한 끝에 연결된다.
구동 트랜지스터(Qd1)의 게이트 단자는 노드(N2)에 연결되고, 구동 트랜지스터(Qd2)의 게이트 단자는 노드(N1)에 연결된다. 고저항 소자(R1) 및 (R2)의 다른 끝은 전압 공급원(Vcc)에 연결된다. 따라서, 구동 트랜지스터(Qd1) 및 (Qd2)와 부하 소자(R1) 및 (R2)는 플립플롭을 구성한다. 설명된 실시예에서 구동 트랜지스터(Qd1) 및 (Qd2)와 전달 트랜지스터(Qt1) 및 (Qt2)는 모두 n채널 MOS트랜지스터로 구성된다.
이중 안정 회로로서의 플립플롭의 두개의 안정된 상태에 따라 SRAM 셀은 노드(N1)가 고레벨이고 노드(N2)가 저레벨일때 데이타 '1'로 상태를 저장하고, 노드(N1)가 저레벨이고 노드(N2)가 고레벨일때 데이타 '0'으로 상태를 저장한다.
제2a도와 제2b도는 평면도에서 종래 SRAM 유닛 셀의 배열을 도시한다. 제2a도 및 제2b도는 각각 MOSFET부 및 고저항 소자부의 배열의 평면도를 나타내지만, 고저항 소자부(제2b도)는 사실상 MOSFET부(제2a도)에 걸쳐 놓여 있다. 이 유닛 셀의 인접한 셀은 각각 긴 측과 짧은 측에 대해 거울에 반사된 유닛 셀과 같다. 그러므로, 인접한 셀은 설명된 접촉홀(hole)의 반을 공유한다.
구동 트랜지스터(Qd1) 및 (Qd2)는 접촉홀(20)을 통해 접지선(10)에 연결된 소스 영역과 전달 트랜지스터(Qt1) 및 (Qt2)의 소스 영역에 각각 연결된 드레인 영역을 갖는다. 드레인 영역은 N+형 확산층(8)을 공유한다. 소스 및 드레인 영역(n+확산층(8))과 구동 트랜지스터(Qd1), (Qd2) 및 전달 트랜지스터(Qt1), (Qt2)의 채널 영역은 전계 산화막에 의해 정의된 활성화 영역(26)에 형성된다. 이러한 n+형 확산층(8)은 직접 접촉(16)을 통해 구동 트랜지스터(Qd1) 및 (Qd2)의 게이트 전극(5)에 연결된다. 또한, 다결정 실리콘 고저항기(12)((R1) 및(R2))는 접촉홀(18)을 통해 게이트 전극(5)에 연결된다. 각각의 다결정 실리콘 고저항기(12)에 인접한 다결정 실리콘층의 저항은 불순물 주입에 의해 감소되고, 다결정 실리콘층중 하나는 전압 공급선(13) 으로 동작한다. 전달 트랜지스터(Qt1)의 소스 및 드레인 영역중 하나와 전달 트랜지스터(Qt2)의 소스 및 드레인 영역중 하나는 접촉홀(19)을 통해 상보 데이타선(15)((DL1) 및 (DL2))에 연결된다. 전달 트랜지스터(Qt1) 및 (Qt2)의 게이트 전극은 단어선(22)((WL1) 및 (WL2))으로 또한 동작한다.
이러한 종류의 메모리 셀에서 셀의 크기를 작게하기 위해, 소스 및 드레인 영역과 채널 영역을 정의하는 활성화 영역의 패턴과 게이트 전극 패턴은 서로 완전하게 수직되지 않지만 패턴중 하나는 교차 지점 이외의 지점에서 구부러진다. 셀에서 플립플롭의 균형을 유지하도록 다수의 쌍의 구동 트랜지스터, 부하 소자, 및 전달 트랜지스터는 종래 기술에 따라 같은 게이트 길이, 같은 게이트 폭, 같은 레지스터 길이 및 같은 레지스터 폭을 갖게 설계된다. 더욱이, 모든 쌍을 이룬 소자는 메모리 셀의 중심에 대해 대칭되도록 배열된다.
제3도는 제2a도 및 제2b도에서 선(A-A')에 따른 단면도를 도시한다. 약 1016내지 1017 -3 15 -3 두께의 전계 산화막(3)이 선택적 산화에 의해 웰(2)의 표면상에서 장치 고립 영역에 형성된다. 50 내지 200두께의 n형 다결정 실리콘막(5a), 10 내지 20두께의 텅스텐 실리콘 화합물막(5b), 및 50 내지 100두께의 실리콘막(5c)으로 구성된 3개 층의 게이트 전극(5)은 5 내지 20두께의 게이트 산화막(4)을 통해 기판 표면에서 장치 영역에 형성된다. 산화막의 측면 벽(6)은 게이트 전극(5)측에 제공된다.
실리콘 화합물막(5b)상의 실리콘막(5c)은 나중에 측면벽의 형성시 에치백(etch-back) 처리 또는 접촉홀을 연속적으로 열때의 드라이 에칭(dry etching)에 의해 실리콘 화합물막(5b)이 손상되는 것을 보호하기 위해 제공된다.
약 1020내지 1021 -3의 불순물 농도를 갖는 n+형 확산층(8)은 마스크로 게이트 전극(5)과 측면벽(6)에 이온 주입으로 형성되고, 1017내지 1018 -3의 불순물 농도를 갖는 n-형 확산층(7)은 n+형 확산층(8)과 연결되어 측면벽(6) 아래에 직접 형성된다.
150 내지 300두께를 갖는 텅스텐 실리콘 화합물막의 접지선(10)은 절연막(9)을 통해 게이트 전극(5)에 걸쳐 형성되고, 전압 공급선(13)과 50 내지 200두께를 갖는 다결정 실리콘 고저항기(12)는 절연막(11)을 통해 접지선(10)에 걸쳐 형성된다. 알루미늄으로 구성된 데이타선(15)은 절연막(14)을 통해 레지스터(12)와 전압 공급선(13)에 걸쳐 형성된다. 게이트 전극(15)(단어선(21))은 직접 접촉(16)에 의해 n+형 확산층(17)에 연결되고, 접지선(10)은 접촉홀(접촉홀(20):제2a도 및 제2b도를 참조)을 통해 n+형 확산층에 연결되고, 또한 다결정 실리콘 고저항기(12)는 접촉홀(18)을 통해 게이트 전극(5)에 연결된다. 데이타선(15)은 접촉홀(19)을 통해 n+형 확산층(8)에 연결된다.
조립 과정에서 패턴 위치 결정에 잘못된 일렬 배열이 발생되면 전계 효과 트랜지스터를 이용한 종래의 메모리 셀에서는 쌍을 이룬 트랜지스터의 특성간에 차이가 발생되어 플립플롭이 불균형을 이룬다. 그러므로, 셀 동작의 안정성을 보장할 수 없다.
제4도는 각각이 짧은 측을 따라 배열된 제2a도에서의 패턴을 갖는 세개의 셀을 도시한 평면 배열도이다. 설명된 실시예에서 게이트 전극(5)과 단어선(22)은 활성 영역(26)에 대해 x방향으로 쉬프트(shift)된다. 이와 같이 쉬프트되지 않는 본래의 게이트 패턴(단어선 패턴)은 점선으로 또한 설명된다. 각 셀에서 한쌍의 구동 트랜지스터의 채널 영역(39) 및 (40)과 한쌍의 전달 트랜지스터의 채널 영역(41) 및 (42)은 도면에서 빗금친 부분과 같이 형성된다.
도시된 바와 같이, 이러한 경우 구동 트랜지스터 쌍의 채널 영역은 서로 달라서 한계값과 ON 전류에서의 차이를 발생시킨다. 전달 트랜지스터에서도 마찬가지이다. 특성 차이의 정도는 위치적으로 잘못된 일렬 배열이 어느 정도 큰가에 따라 변한다. 웨이퍼 표면에 걸친 또는 웨이퍼간에 위치적으로 잘못된 일렬 배열의 정도는 다르므로 쌍을 이룬 트랜지스터의 특성은 서로 다르다.
제5도는 활성 영역(26)에 대해 쉬프트되도록 화살표 방향으로 웨이퍼에서 주어진 점에 회전된 게이트 전극(5)과 단어선(22)을 설명한다. 이러한 경우에서는 채널 영역(43) 및 (44)와 채널 영역(45) 및 (46)간의 형상에 빗금친 부분에서 차이가 있으므로, 쌍을 이룬 구동 트랜지스터의 특성간과 쌍을 이룬 전달 트랜지스터의 특성간에 차이가 발생한다. 더욱이, 쌍을 이룬 트랜지스터의 채널 영역 형상간의 차이 정도는 회전 중심으로부터의 거리에 따라 변하므로, 웨이퍼에서의 위치에 따라 쌍을 이룬 트랜지스터의 특성에 변화가 발생한다.
쌍을 이룬 트랜지스터의 특성간에 큰 차이가 있을때 SRAM 셀에서는 플립플롭의 두 안정된 상태의 불균형이 더 커지고 안정도중 하나가 쌍을 이루지 않는다. 그러므로, 데이타 판독시 데이타가 반전(손상)되거나 외부 잡음이 발생되기 쉽다. 특히, 공급 전압이 낮을때, 이러한 현상이 더 확실히 나타나므로 SRAM 셀의 공급 전압 마진을 변형시킨다.
위치적으로 잘못된 일렬 배열의 크기가 장치의 소형화와 같은 방법에서 크기 조절되지 않을때, 쌍을 이룬 트랜지스터의 특성간 차이는 트랜지스터의 특성과 관련되어 증가된다. 그래서, 쌍을 이룬 트랜지스터의 특성간 차이에 민감하게 위존하는 셀의 안정도는 더 정제된 패턴화에서 실질적으로 쌍을 이루지 않는다.
특성 차이의 정도는 웨이퍼간 또는 웨이퍼 표면에 걸친 위치적으로 잘못된 일렬 배열의 정도에 따라 변한다. SRAM칩의 양산률과 특성은 최악의 경우 칩내에서 쌍을 이룬 트랜지스터의 특성간 차이에 의해 결정되기 때문에 특성 차이가 더 커질때 양산률이 떨어지게된다.
[발명의 요약]
따라서, 본 발명의 목적은 조립하는 동안 위치적으로 잘못된 일렬 배열이 발생될 때에도 쌍을 이룬 트랜지스터간 특성에서의 변화가 발생되지 않게 설계된 반도체 집적 회로 장치를 제공하여 그에 의해 고동작 안정도와 고양산률을 확실히 제공하는 것이다.
상기의 목적을 이루도록 본 발명에 따라 각각이 게이트 전극과 교차하고 채널 영역과 소스 및 드레인 영역을 갖는 활성화 반도체 층과 게이트 전극을 갖는 적어도 한쌍의 전계 효과 트랜지스터를 포함하는 반도체 집적 회로 장치를 제공한다. 채널 영역의 평면 형상은 게이트 전극과 활성화 반도체층 영역이 잘못하여 일렬 배열된 관련 위치와 형성될때 직사각형 형상에서 다른 형상으로 변한다. 전위의 잘못된 일렬 배열이 발생될때 둘 모두의 트랜지스터의 채널 영역 형상은 서로 동일하거나 서로 거울 영상이다.
상기 게이트 전극과 상기 활성화 반도체층 영역중 하나는 상기 채널 영역 부근에 선형으로 형성될 수 있고, 다른 하나는 측면이 본래 채널 영역과 접하는 위치에서 180도 이외의 각도로 본래 채널 영역을 정의하는 본래 측면과 연결되는 측면을 가져서 상기 채널 한 중심에 대칭되는 선 또는 형상 점을 가질 수 있다.
본 발명의 반도체 집적 회로 장치에 따라, 형성될때 활성화 반도체층 영역과 게이트 전극의 상대 위치가 잘못하여 일렬 배열되더라도 쌍을 이룬 트랜지스터의 채널 영역은 같은 형상 또는 서로 거울 영상인 관계를 유지하며 변한다. 그러므로, 웨이퍼간 또는 웨이퍼에 걸쳐 조립하는 동안 위치적으로 잘못 일렬 배열되어 발생된 쌍을 이룬 트랜지스터의 특성간 차이를 억제할 수 있다. 그래서, 본 발명은 고동작 안정도 및 고양산률을 갖는 반도체 집적 회로 장치를 제조할 수 있다.
[양호한 실시예의 상세한 설명]
본 발명의 양호한 실시예가 첨부된 도면을 참조로 설명된다.
제6a도와 제6b도는 본 발명의 제1실시예에 따라 SRAM 셀의 배열을 평면도로 도시한다. 제6a도와 제6b도는 각각 MOSFET부와 고저항 소자부의 평면 배열도를 도시하지만, 고저항 소자부(제6b도)는 사실상 MOSFET부(제6a도)에 걸쳐 배열된다. 이 유닛 셀에 인접한 셀은 긴 측면과 짧은 측면에 대해 각각 거울 반사된 유닛 셀과 동일하다. 그러므로, 인접한 셀은 설명되는 접촉홀의 반을 공유한다.
각 소자의 배열은 제2a도 및 제2b도에 도시된 종래 기술과 같다. 선(A-A')에 따른 제6a도 및 제6b도의 단면도는 종래 기술을 도시한 제3도의 단면도와 같다. 그러므로, 그에 해당하는 부분의 설명은 생략된다.
본 실시예에 따라 제6a도 및 제6b도에 도시된 바와 같이, SRAM 셀에서 구동 트랜지스터(Qd1) 및 전달 트랜지스터(Qt1)의 소스 및 드레인 영역과 채널 영역은 활성 영역(23)에 형성된다. 구동 트랜지스터(Qd2) 및 전달 트랜지스터(Qt2)의 소스 및 드레인 영역과 채널 영역은 유사하게 활성 영역(23)에 형성된다.
구동 트랜지스터(Qd1)의 소스 영역을 정의하는 필드선(field line)(23a) 및 (23b)은 각각와 2-의 각도로 트랜지스터(Qd1)의 채널 영역을 정의하는 필드선(23c) 및 (23d)과 접한다.는 0나 180가 아니다. 트랜지스터(Qd1)의 드레인 영역을 정의하는 필드선(23e) 및 (23f)는 유사하게 각각 2-와의 각도로 필드선(23c) 및 (23d)과 접한다. 또한, 소스 영역과 드레인 영역은 채널 영역의 중심에 대칭인 점에서 채널 영역에 인접하여 형성된다. 구동 트랜지스터(Qd2)는 같은 패턴으로 구성된다.
채널 영역을 정의하는 전달 트랜지스터(Qt1)의 게이트 전극(단어선(21)) 게이트선(21a) 및 (21b)은 각각와 2-각도로 장치 고립 영역에 걸쳐 확대된 게이트선(21c) 및 (21d)과 게이트선(21e) 및 (21f)에 접한다. 채널 영역의 양측상의 게이트 패턴(단어선 패턴)은 그에 인접하여 채널 영역에 대칭인 선에 배열된다. 전달 트랜지스터(Qt2)는 전달 트랜지스터(Qt1)와 같은 패턴으로 형성된다. 본 실시예에서는와가 135도로 설정된다.
제7도는 각각이 짧은 측을 따라 배열된 제6a도에서의 패턴을 갖는 3개의 셀을 도시하는 평면 배열도이다. 게이트 전극(5)과 단어선(21)은 활성 영역(23)에 대해 x방향으로 쉬프트된다. 제7도는 또한 점선으로 기대되고 쉬프트되지 않은 게이트(단어선) 패턴을 설명한다. 위치적으로 일렬 배열이 잘못될때 한쌍의 구동 트랜지스터의 채널 영역(31) 및 (32) 평면 형상은 서로 동일하게 유지되면서 직사각형 형상에서 다른 형상으로 변한다. 유사하게, 한쌍의 전달 트랜지스터의 채널 영역(33) 및 (34)은 거울 영상 관계의 특성을 유지하면서 직사각형 형상에서 다른 형상으로 변한다.
소정의 범위내에서 위치적으로 일렬 배열이 잘못되면, 쌍을 이룬 트랜지스터의 특성간 차이가 억제되도록 쌍을 이룬 트랜지스터의 채널 영역은 같은 방법으로 변형된다.
제8도는 활성 영역(23)에 대해 쉬프트되도록 화살표의 방향으로 웨이퍼에서 소정의 점에 회전된 게이트 전극(5)과 단어선(21)을 설명한다. 이러한 경우에는 채널 영역이 빗금친 부분에 의해 도시된 바와 같이 형성되어도, 쌍을 이룬 구동 트랜지스터의 채널 영역간 차이와 쌍을 이룬 전달 트랜지스터의 채널 영역간 차이는 종래의 경우보다 더 작으므로 트랜지스터 특성간의 차이를 억제할 수 있다.
제6a도 및 제6b도에 도시된 본 실시예의 배열과 제2a도 및 제2b도에 도시된 종래 기술의 배열이 마스크 패턴상에 있어도 웨이퍼상의 실제 패턴은 예를들면, 제9a도 및 제9b도에 도시된 바와 같이 패턴의 구부러진 부분에서 부분적으로 곡선을 포함한다. 제9a도는 본 발명의 제1실시예에 대응하고, 제9b도는 종래 기술에 대응하며, 두 도면 모두는 활성 영역(23) 및 (26)에 대해 x방향에서 일렬 배열되지 않은 게이트 전극(5)과 단어선(21) 및 (22)을 설명한다. 도면에서 빗금친 부분은 트랜지스터의 채널 영역을 나타낸다. 종래 기술(제9b도)에 따른 실제 패턴에서는 쌍을 이룬 트랜지스터의 채널 영역 형상간에 차이가 발생되는 반면, 본 실시예(제9a도)에서는 차이가 거의 발생되지 않는다.
제6a도 내지 제6b도에 도시된 본 발명의 제1실시예에서의 쌍을 이룬 구동 트랜지스터와 제2a도 및 제2b도에 도시된 종래 기술에서의 쌍을 이룬 구동 트랜지스터는 같은 웨이퍼상에서 약 0.1μm만큼 위치적으로 잘못 일렬 배열되어 형성되었고 트랜지스터의 각 쌍간에서는 ON전류내의 차이가 측정되었다. 종래 기술에서는 약 6의 ON전류 차이가 발생된 반면, 본 실시예에서는 차이가 3.5로 줄어들었다. 계산의 관점에서 볼때 본 개선은 SRAM 셀이 동작될 수 있는 공급 전압의 하부 한계치를 약 되3V만큼 줄이는 것과 같다. 더욱이 웨이퍼에서 ON전류 차이내의 변화()가 종래 기술과 비교하여 본 실시예에서는 약 15만큼 줄어드는 본 실시예의 이점을 나타내는 데이타가 있다.
본 발명의 제2실시예가 설명된다. 제10a도는 본 발명의 제2실시예에 따라 SRAM의 MOSFET부의 배열을 도시한다. 본 실시예에서는 제6b도에서의 경우와 같이 고저항 소자부(도시되지 않은)가 MOSFET부에 걸쳐 배열된다. 본 실시예는 전달 트랜지스터 및 구동 트랜지스터의 소스 및 드레인 영역과 채널 영역을 정의하는 활성 영역(24)의 형상이 제1실시예에서와 다른 점에서 제6a도 및 제6b도에 도시된 제1실시예와 다르다.
본 실시예에 따라, 구동 트랜지스터의 소스 영역을 정의하는 필드선(24c)은'의 각도로 구동 트랜지스터의 채널 영역을 정의하는 필드선(24a)과 접한다. 구동 트랜지스터의 드레인 영역을 정의하는 필드선(24d)은 유사하게'의 각도로 필드선(24b)과 접한다.
본 실시예에 따라, 본래의 소스 영역 및 드레인 영역은 본래 채널 영역의 중심에 대칭되는 점에서 채널 영역에 근접하게 형성된다.
제10b도는 게이트 전극(5)과 단어선(21)이 활성 영역(24)에 대해 x방향으로 제10a도에 도시된 적절한 위치로부터 잘못하여 일렬 배열된 경우를 설명한다. 제10b도에서, 트랜지스터의 채널 영역은 빗금친 영역으로 표시되고 채널 영역(35) 및 (36)의 형상은 본 실시예에서도 또한 같은 형상으로 변하므로, 위치적으로 잘못 일렬 배열되어 발생되는 쌍을 이룬 구동 트랜지스터의 특성간 차이 발생을 억제한다. 쌍을 이룬 전달 트랜지스터에 대해 제1실시예에 적용되는 것은 본 실시예에서도 또한 적용된다.
본 발명의 제3실시예가 설명된다. 제11a도는 본 발명의 제3실시예에 따라 SRAM의 MOSFET부의 배열을 도시한다. 본 실시예에서도 고저항 소자부(도시되지 않은)는 제6b도에서의 경우와 같이 MOSFET부에 걸쳐 놓인다. 본 실시예는 전달 트랜지스터 및 구동 트랜지스터의 소스 및 드레인 영역과 채널 영역을 정의하는 활성 영역(25)의 형상이 제1 및 제2실시예와 다른 점에서 제1 및 제2실시예와 다르다.
본 실시예에 따라, 구동 트랜지스터의 소스 영역을 정의하는 필드선(26b)은의 각도로 구동 트랜지스터의 채널 영역을 정의하는 필드선(25a)과 접한다. 구동 트랜지스터의 드레인 영역을 정의하는 필드선(25c)은 유사하게의 각도로 필드선(25a)과 접한다.
본 실시예에 따라, 본래의 소스 영역 및 드레인 영역은 본래 채널 영역의 중심에 대칭되는 선에서 채널 영역 부근에 형성된다.
제11b도는 게이트 전극(5)과 단어선(21)이 활성 영역(25)에 대해 x방향으로 제11a도에 도시된 적절한 위치로부터 잘못 배열되어 있는 경우를 설명한다. 제11b도에서, 트랜지스터의 채널 영역은 빗금친 부분에 의해 표시되고 채널 영역(37) 및 (38)의 형상은 본 실시예에서도 또한 같은 형상으로 변하므로, 위치적으로 잘못 일렬 배열되어 발생되는 쌍을 이룬 구동 트랜지스터의 특성간 차이는 억제된다.
본 발명의 제4실시예가 제12a도, 제12b도, 제13도, 제14도 및 제1b도를 참조로 설명된다. 본 실시예에서는 SRAM셀이 부하 소자로서 p채널 박막 트랜지스터(이후 'TFT'라 칭한다)로 구성된다. 본 실시예의 회로도가 제1b도에 도시된다. TFT(Ql1) 및 (Ql2)는 전압 공급(Vcc)에 연결된 소스 단자와 노드(N1) 및 (N2)에 각각 연결된 드레인 단자를 갖는다. TFT(Ql1) 및 (Ql2)중 하나의 게이트 단자는 다른 TFT의 드레인 단자에 연결된다. 즉, TFT(Ql1) 및 (Ql2)의 게이트 단자는 노드(N2) 및 (N1)에 각각 연결된다.
제12a도 및 제12b도는 부하 소자로서 TFT를 이용한 유닛 셀의 평면 배열도이다. MOSFET부(제12a도)와 TFT부(제12b도)가 분리되어 도시되어 있지만, TFT부(제12b도)는 사실상 MOSFET부(제12a도)에 걸쳐 배열된다. 본 실시예에서, MOSFET부는 제6a도에 도시된 제1실시예의 MOSFET부와 같은 방법으로 구성된다.
이 유닛 셀에 인접한 셀은 각각 긴 측과 짧은 측에 대해 거울 반사된 유닛 셀과 동일하다. 그러므로, 인접한 셀은 설명되는 접촉홀의 반을 공유한다. 본 도면에서는 데이타선이 도시되지 않았지만 배열은 제6a도 및 제6b도에 도시된 바와 같다.
제12b도에 도시된 바와 같이, TFT(Ql1) 및 (Ql2) 각각은 상단 게이트 구조를 제공하도록 바로 아래에 채널 영역이 형성된 게이트 전극(51)을 갖는다. 특히, 다결정 실리콘층(52)이 게이트 전극(51) 아래 형성되고, 채널 영역은 게이트 전극(51) 아래 배열된 층(52)의 일부에 형성되며, 또한 저저항 다결정 실리콘층(52a)을 형성하도록 불순물이 층(52)의 다른 부분에 주입된다. 저저항 다결정 실리콘층(52a)은 TFT(Ql1) 및 (Ql2)의 소스 및 드레인 영역이 형성될 영역이고, 한 TFT의 소스 및 드레인 영역중 하나는 셀의 짧은 측을 따라 연장된 전압 공급선(13)으로 동작하고, 또한 다른 하나는 접촉홀(18)을 통해 다른 TFT의 게이트 전극(5)과 구동 트랜지스터의 게이트 전극(5)에 연결된다.
TFT(Ql1)의 게이트 전극(51)에 대해 채널 영역을 정의하는 게이트선(51a) 및 (51b)는 ψ의 각도로 게이트 와이어 패턴을 정의하는 게이트선(51c) 및 (51f)과 접하고, 또한 2-ψ의 각도로 게이트 와이어 패턴을 정의하는 게이트선(51d) 및 (51e)과 접한다. 채널 영역의 양측상에 있는 게이트 와이어 패턴은 채널 영역에 대칭되는 점에서 채널 영역 부근에 형성된다. TFT(Ql2)는 같은 패턴으로 구성된다.
제13도는 제12a도 및 제12b도에서 선(A-A')에 따른 단면도를 도시한다. 약 1016내지 1017 -3의 불순물 농도를 갖는 p형 웰(well)(2)은 약 1015 -3의 불순물 농도를 갖는 n형 실리콘 기판(1)상에서 메모리 셀 형성 영역에 형성된다. 전계 산화막(3)에서 접지선(11)까지의 구성 성분은 종래 기술에서 실행된 방법과 같은 방법으로 p형 웰(2)의 표면상에 순서대로 형성된다. 이어서, 다결정 실리콘층(52)은 절연막(11)을 통해 접지선(10)에 걸쳐 50 내지 100의 두께로 형성되고, 관련된 TFT의 게이트 산화막(53)은 10 내지 30의 두께로 층(52)상에 형성되고, 또한 다결정 실리콘막으로 구성된 관련 TFT의 게이트 전극(51)은 50 내지 150의 두께로 게이트 전극(53)상에 형성된다.
관련된 TFT의 소스 및 드레인 영역과 채널 영역으로 동작하는 다결정 실리콘층(52)은 입상 크기를 증가시키고 TFT의 전기적 특성을 개선하기 위해 500 내지 600에서 비결정질의 실리콘을 가열 냉각하여 형성된다. 소스 및 드레인 영역과 공급 전압선(13)으로 동작하는 저저항 다결정 실리콘층(52a)은 마스크로 사용되는 게이트 전극(51)에 불순물 이온을 주입함으로서 형성된다. 알루미늄의 데이타선(15)은 절연막(14)을 통해 TFT상에 형성된다. 데이타선(15)은 접촉홀(19)을 통해 n+형 확산층에 연결된다.
제14도는 각각이 짧은 측을 따라 배열된, 제12b도에서의 패턴을 갖는 세개의 셀을 도시하는 평면 배열도이다. 제14도는 채널 영역과 소스 및 드레인 영역이 형성될 다결정 실리콘층(52)의 패턴에 대해 x방향으로 쉬프트된 게이트 전극(51)의 패턴을 실선으로 나타낸다. 도면에서 점선은 기대되는 위치를 나타낸다. 셀에서 쌍을 이룬 TFT의 채널 영역은 도면에서 빗금친 부분으로 표시된 바와 같이 형성된다. 즉, 모든 트랜지스터의 채널 영역은 같은 형상으로 변형되어 소정의 범위내에서 위치적으로 잘못 일렬 배열되면, 위치적으로 잘못 일렬 배열된 것으로부터 생긴 쌍을 이룬 TFT의 특성간 차이를 억제할 수 있다.
본 발명에 따라, 기판의 표면상에 형성된 전달 트랜지스터 및 구동 트랜지스터는 제1실시예에서와 같은 방법으로 구성된다. 앞선 실시예의 이점에 부가하여, 상단층 상에 형성된 쌍을 이룬 TFT의 특성간 차이가 줄어들 수 있으므로 위치적으로 잘못 일렬 배열된 SRAM 셀의 보다 높은 안정도를 보장한다.

Claims (5)

  1. 적어도 한쌍의 전계 효과 트랜지스터를 구비하고, 각각이 게이트 전극과 교차되고 채널 영역과 소스 및 드레인 영역을 갖는 활성화 반도체층 영역과 상기 게이트 전극을 포함하고, 상기 채널 영역의 평면 형상이 상기 게이트 전극 및 상기 활성화 반도체층 영역이 잘못 일렬 배열된 상대적인 위치에 형성될때 직사각형 형상에서 또다른 형상으로 변하고, 또한 양 트랜지스터의 상기 채널 영역 형상이 위치적으로 잘못 일렬 배열될때 서로 동일하거나 서로의 거울 영상인 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 게이트 전극과 상기 활성화 반도체층 영역중 하나가 상기 채널 영역 부근에 선형적으로 형성되고, 다른 하나는 본래의 채널 영역과 접하는 위치에서 180도 이외의 각도로 상기 본래 채널 영역을 정의하는 본래의 면과 연결하는 면을 갖고, 또한 상기 채널 영역 부근에서 상기 본래 채널 영역의 중심선 또는 중점에 대칭인 형상선 또는 점을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서, 상기 180도 이외의 각도가 135도인 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기 활성화 반도체층 영역이 장치 영역을 격리하는 장치 고립 영역에 의해 정의되는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서, 상기 활성화 반도체층 영역이 절연막상에 형성된 다결정 실리콘층이나 단일 결정 실리콘층에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
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