TW201731032A - 半導體裝置 - Google Patents

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Abstract

本發明可降低半導體裝置之消耗電力。半導體裝置中具有，形成於半導體基板1之主面之n型井區NW、形成於半導體基板之主面之元件分離區域STI、及位在n型井區內之被元件分離區域所圍繞之活性區域AcP1及活性區域AcNT。再者，在活性區域AcP1中具有，形成於半導體基板之主面上之絕緣膜BOX、形成於絕緣膜上之半導體層SM、在半導體層上隔著絕緣膜2而形成之閘極電極層G1、位在閘極電極層兩端之形成於半導體層內之p型的源極、汲極區域S、D、以及在半導體層上隔著閘極絕緣膜2而形成之虛擬閘極電極層DG。再者，在活性區域AcNT中，具有形成於n型井區的表面之n型半導區域NH、及連接於n型半導體區域之供電配線VN；虛擬閘極電極層係電性浮接。

Description

半導體裝置
本發明係有關於半導體裝置，特別是關於可應用於具有配置於SOI基板之SRAM之半導體裝置的有效技術。
在日本特開2009-135140號公報（專利文獻1）中，揭示了具有薄膜BOX-SOI構造之PMOS及NMOS之半導體裝置。半導體裝置具有半導體支持基板、厚度10nm以下之絕緣膜、及半導體層，在半導體層的表面形成有PMOS及NMOS。又，在半導體層的底部，透過厚度10nm以下之絕緣膜而設有井區，藉由對該井區施加期望之電壓，而能改變PMOS及NMOS的閾值。 ［技術文獻］
專利文獻1：日本特開2009-135140號公報
本案發明者所檢討之半導體裝置，具有由薄膜BOX-SOI構造之NMOS及PMOS所構成之SRAM記憶體晶胞。SRAM記憶體晶胞中，具有由PMOS所構成之2個負載電晶體、由NMOS所構成的2個驅動電晶體及2個存取電晶體，2個負載電晶體係形成於n型井區內，2個驅動電晶體與2個存取電晶體係形成於p型井區內。
SRAM記憶體晶胞構成了在半導體基板上於X方向及Y方向配置成矩陣狀之記憶體陣列，該記憶體陣列亦是在X方向及Y方向配置成矩陣狀。
在延伸於Y方向之p型井區及n型井區，對於複數個記憶體陣列係呈連續配置，在相鄰於Y方向之記憶體陣列之間，配置了在Y方向具有既定寬度且延伸於X方向之接通（tap）區域。接通區域係對於p型井區及n型井區之供電區域；用以對於p型井區供應第1電位之供電配線，以及用以對n型井區供應第2電位之供電配線，係延伸於X方向。
又，SRAM記憶體晶胞具有構成負載電晶體、驅動電晶體、及存取電晶體之閘極電極之複數個閘極電極層（閘極導體膜、閘極導體片）。接通區域中並未配置有記憶體晶胞，但配置有複數個與閘極電極層為同層之虛擬閘極電極層，該虛擬閘極電極層，被連接至上述之供電配線。亦即，虛擬閘極導體片中，有第1電位或第2電位的供應。
然而，依照本案發明者之檢討內容而能了解，在接通區域之配置有虛擬閘極電極層之區域中，有發生洩漏電流而難以降低半導體裝置之消耗電力之情形。
因此，所探求之技術，係能對於具有薄膜BOX-SOI構造之SRAM記憶體晶胞之半導體裝置降低其消耗電力。
其他課題與新的特徵，應可從本說明書之記述及附圖而明瞭。
依照一種實施形態，半導體裝置中具有：形成於半導體基板之主面之n型井區、形成於半導體基板之主面之元件分離區域、以及在n型井區內被元件分離區域所圍繞之第1活性區域與第2活性區域。再者，在第1活性區域中具有：形成於半導體基板之主面上之絕緣膜、形成於絕緣膜上之半導體層、在半導體層上隔著閘極絕緣膜而形成之閘極電極層、位在閘極電極層兩端之形成於半導體層內之p型的源極區域及汲極區域、以及在半導體層上隔著閘極絕緣膜而形成之虛擬閘極電極層。再者，第2活性區域中，具有形成於n型井區的表面之n型半導體區域，以及連接於n型半導體區域之供電配線；虛擬閘極電極層係電性浮接。
依照一實施形態，可降低半導體裝置之消耗電力。
在以下實施形態中，在說明時為了方便起見，必要時有分割成複數個區塊或是實施形態予以說明，但除了有特別明示之情形以外，其等之間並非互無關連，一方可為另一方之部分或全部之變形例，或用以提供詳盡或補充說明等。又，在以下實施形態中有提及要素之數量等（包含個數、數值、量、及範圍等），除了有特別明示之情形，以及在原理上明顯被限定為特定之數值者，其他則並不限定於該特定之數值，亦可為特定數值之上或之下。再者，在以下的實施形態中的構成要素（亦包含要素步驟等），除了特別明示之情形以及在原理上被認定為必須者，其他則理所當然的可被視為非必須者。同樣的，在以下的實施形態中，提及構成要素等之形狀、位置關係等之時，除了特別明示之情形，以及在原理上明顯能夠否決之情形，其他則亦包含實質上與該形狀等有近似性、類似性之情況。此敘述內容，對於上述數值及範圍亦是相同。
以下，根據圖面以詳細說明本發明之實施形態。再者，在用以說明實施形態之全圖中，對於具有同樣功能之構件係賦與同一符號，且省略其重複之說明。又，在以下之實施形態中，除了有特別必要之情形，原則上對於同一或相同之部分並不重複說明。
又，在實施形態所使用的圖面中，有時即使是截面圖，也會為了視圖的方便性而省略虛線。又，有時即使是俯視圖，也會為了視圖的方便性而省略虛線。
（實施形態1） 本實施形態之半導體裝置（半導體積體電路裝置、半導體記憶裝置），具有SRAM區域。SRAM區域具有複數個記憶體陣列（記憶體陣列區域）MA、及配置在記憶體陣列MA間之接通區域TAP。記憶體陣列MA中，具有配置成矩陣狀之複數個記憶體晶胞MC。
［記憶體晶胞之電路構成］ 首先說明，本實施形態之半導體裝置（半導體積體電路裝置、半導體記憶裝置）之SRAM之記憶體晶胞MC之電路構成。圖1係本實施形態之SRAM之記憶體晶胞MC之等價電路圖。記憶體晶胞MC被配置於一對之位元線（位元線BLT、位元線BLB）與字線WL之交叉部。該記憶體晶胞MC具有一對之負載電晶體（承載用MOS、負荷用MOS、負荷用電晶體、負荷用MISFET）QL1、QL2、一對之存取電晶體（存取用MOS、存取用電晶體、存取用MISFET、傳送用電晶體）QT1、QT2及一對之驅動電晶體（驅動用MOS、驅動用電晶體、驅動用MISFET）QD1、QD2。
構成上述記憶體晶胞MC之上述6個電晶體中，負載電晶體QL1、QL2係p型（p通道型）之電晶體，存取電晶體QT1、QT2及驅動電晶體QD1、QD2，係n型（n通道型）之電晶體。
再者，MISFET係Metal Insulator Semiconductor Field Effect Transistor（場效電晶體）之略稱，亦有稱為MOS的情況。例如，負載電晶體QL1、QL2係PMOS（PMIS），存取電晶體QT1、QT2及驅動電晶體QD1、QD2係NMOS（NMIS）。又，在以下，亦有將上述負載電晶體、存取電晶體及驅動電晶體僅稱為電晶體的情形。又，亦有僅以各電晶體之符號（QL1、QL2、QT1、QT2、QD1、QD2）來表示各電晶體之情形。
構成上述記憶體晶胞MC之上述6個電晶體中，QL1與QD1係構成CMOS反向器，QL2與QD2係構成其他之CMOS反向器。其等一對CMOS反向器之相互之輸出入端子（儲存節點VL、VR）被交叉結合，以構成用以記憶1個位元資訊之作為資訊累積部的正反器電路。
用以構成上述之SRAM之記憶體晶胞MC之6個電晶體，其連接關係可詳述如下。
在電源電位線（第1電位）Vdd與儲存節點VL之間連接著QL1，在儲存節點VL與接地電位線（GND、OV、基準電位、較上述第1電位為低之第2電位）VSS之間連接著QD1而構成CMOS反向器，QL1及QD1之閘極電極，連接於儲存節點VR。
在電源電位線Vdd與儲存節點VR之間連接著QL2，在儲存節點VR與接地電位線VSS之間連接著QD2，而構成其他之CMOS反向器，QL2及QD2之閘極電極，連接至儲存節點VL。
位元線BLT與儲存節點VL之間連接著QT1，位元線BLB與儲存節點VR之間連接著QT2，QT1及QT2之閘極電極，連接至字線WL。
此處，在本實施形態中，如後述，上述6個電晶體係薄膜BOX-SOI構造，係形成於SOI基板之SOI層、亦即形成於半導體層SM（參照圖6、圖7等）。
再者，QL1及QL2，具有在半導體層SM的底部隔著絕緣層BOX而配置之背面閘極。QL1及QL2之背面閘極，係n型井區（半導體區域、背面閘極區域）NW。又，QT1及QD1，具有在半導體層SM之底部隔著絕緣層BOX而配置之背面閘極。QT1及QD1之背面閘極，係p型井區（半導體區域、背面閘極區域）PW1。又，QT2及QD2，具有在半導體層SM的底部隔著絕緣層BOX而配置之背面閘極。QT2及QD2之背面閘極，係p型井區（半導體區域、背面閘極區域）PW2。又，n型井區NW係連接於供電配線VN，p型井區PW1及PW2係連接於供電配線VP。構成記憶體晶胞MC之PMOS及NMOS，係被稱為FD-SOI（Fully-Depleted Silicon on Insulator：完全空乏型SOI）的構造，作為通道區域之半導體層SM係非常的薄。再者，由於係藉由背面閘極來控制PMOS及NMOS的閾值，故絕緣膜BOX亦非常的薄。
［記憶動作］ 以下說明上述SRAM之記憶體晶胞MC的記憶動作。當CMOS反向器之儲存節點VL為高電位（H）時，QD2為on狀態，因此，其他CMOS反向器之儲存節點VR成為低電位（L）。因而，QL1為on狀態，QD1為off狀態，被保持於儲存節點VL之高電位（H）。換言之，藉由能使一對CMOS反向器交叉結合之閂鎖電路來保持相互之儲存節點VL、VR的狀態，在電源被施加的期間來保存資訊。此為等候狀態時（stand by狀態）。
一方面，在QT1及QT2各自之閘極電極，與字線WL連接。亦即，字線WL為高電位（H）時，QT1及QT2為on狀態，反向器電路與位元線（BLT、BLB）成為電性連接，因此，將儲存節點VL、VR之電位狀態（H與L的組合、或是L與H的組合）呈現於位元線BLT、BLB，作為記憶體晶胞MC之資訊而讀出。
又，在將資訊寫入記憶體晶胞時，係使字線WL成為高電位（H），使QT1及QT2成為on狀態，而使反向器電路與位元線（BLT、BLB）成為電性連接，將位元線BLT、BLB的資訊（H與L的組合、或是L與H的組合）傳遞至儲存節點VL、VR，而如上述般的保存資訊。
圖2係本實施形態之PMOS及NMOS之井電位與閾值之列表。具體而言，係圖示了等候狀態時、讀取時、及寫入時之記憶體晶胞MC之p型井區PW1、PW2之電位（施加電壓）及n型井區NW的電位（施加電壓）、以及PMOS及NMOS的閾值。在本實施形態中，係將等候狀態時構成記憶體晶胞MC之PMOS及NMOS的閾值，設成高於讀取時及寫入時，藉此而能降低CMOS反向器及其他CMOS反向器的貫通電流。
以下舉一例來說明，CMOS反向器之儲存節點VL為高電位（H）、其他CMOS反向器之儲存節點VR為低電位（L）之情形時。
如圖2所示，在讀取及寫入時，QL1及QL2（PMOS）之背面閘極（即n型井區NW）中，係從供電配線VN施加電源電位Vdd，QL1及QL2（PMOS）之閾值，被設定成例如0.25V（絕對值）。又，在QD1及QT1與QD2及QT2之背面閘極（即n型井區NW1及NW2），係從供電配線VP施加接地電位VSS，QD1及QT1與QD2及QT2的閾值，被設定成例如0.25V（絕對值）。係以縮小PMOS及NMOS之閾值之方式，達成讀取及寫入的高速化。
另一方面，在等候狀態時，QL1及QL2（PMOS）之背面閘極（即n型井區NW）中，係從供電配線VN施加較電源電壓Vdd為高的電壓（Vdd+2.0V），QL1及QL2（PMOS）之閾值，被設定成例如0.5V（絕對值）。又，QD1及QT1與QD2及QT2之背面閘極（即p型井區PW1及PW2）中，係從供電配線VP施加較接地電位VSS為低的電壓（VSS-2.0）V，將QD1及QT1與QD2及QT2的閾值，設定成例如0.5V（絕對值）。
亦即，係藉由增大等候時off狀態之QD1及QL2的閾值，以降低QD1及QL2的洩漏電流。例如，可防止因雜訊等之影響而使洩漏電流流向QD1及QL2。如所示，藉由降低CMOS反向器及其他CMOS反向器的貫通電流，而能降低SRAM的消耗電力。
［記憶體晶胞的構成］ 圖3～5，係本實施形態中構成SRAM之記憶體晶胞MC之俯視圖。圖6係沿著圖3之A-A線之截面圖，圖7係沿著圖3之B-B線之截面圖。
圖3所示之點所圍繞之大致矩形之區域，係1個位元之記憶體晶胞MC。在圖3中所圖示者包含有，活性區域AcN1、AcP1、AcP2、AcN2、閘極電極層G1、G2、G3、G4、插塞導體層P1a、P1b、P1c、P1d、P1e、P1f、P1g、P1h、P1i、P1j、共用的接觸導體層SC、及第1層配線M1。
如圖示，延伸於Y方向之4個活性區域AcN1、AcP1、AcP2、及AcN2，在X方向被依序排列。在其等之活性區域AcN1、AcP1、AcP2、及AcN2之間（周圍），配置有元件分離區域STI。換言之，係以元件分離區域STI來分隔（限定）活性區域AcN1、AcP1、AcP2、及AcN2。
活性區域AcP1及AcP2，在X方向具有相等寬度，係延伸於Y方向之矩形形狀，係以保有期望之間隔之方式，相鄰的配置在記憶體晶胞MC的中央部。活性區域AcN1及AcN2係以Y方向作為長邊之矩形形狀，在X方向，係配置成挾持活性區域AcP1及AcP2。活性區域AcN1在QD1之配置部之X方向的寬度，較QT1之配置部之X方向的寬度為寬，而成為將2個短邊長相異之長方形予以連接之形狀。活性區域AcN2亦是相同。
4個閘極電極層G1～G4，係2個2個的配置在同一線上（一直線狀）。具體而言，橫切活性區域AcN1及AcP1上之共通的閘極電極層G1，與橫切活性區域AcN2上之閘極電極層G4，係朝X方向延伸，而配置成延伸於X方向之假想線上。橫切活性區域AcP2及AcN2上之共通的閘極電極層G2與橫切活性區域AcN1上之閘極電極G3，係朝X方向延伸，配置成延伸於X方向之假想線上。
在活性區域AcP1與閘極電極層G1的交叉部形成有QL1，在活性區域AcN1與閘極電極層G1的交叉部形成有QD1，在活性區域AcN1與閘極電極層G3之交叉部形成有QT1。又，在活性區域AcP2與閘極電極層G2之交叉部形成有QL2，在活性區域AcN2與閘極電極層G2之交叉部形成有QD2，在活性區域AcN2與閘極電極層G4之交叉部形成有QT2。
在6個電晶體QD1、QT1、QL1、QL2、QT2、QD2之源極、汲極區域上，配置有插塞導體層P1a、P1b、P1c、P1d、P1e、P1f、P1g、P1h、P1i、P1j、以及共用的接觸導體層SC。插塞導體層P1a、P1b、P1c、P1d、P1e、P1f、P1g、P1h、P1i、P1j、以及共用的接觸導體層SC，係作為將電晶體QD1、QT1、QL1、QL2、QT2、QD2之源極、汲極區域及閘極電極層G1、G2，連接至第1層配線M1之插塞用途（導體層）。QL1之源極區域D與閘極電極層G2，係由共用的接觸導體層SC連接；QL2之汲極區域與閘極電極層G1，係由共用的接觸導體層SC所連接。
又，連接於QD1及QT1之汲極區域D之插塞導體層P1b，與連接著QL1之汲極區域D及閘極電極層G2之共用的接觸導體層SC之間，係由第1層配線M1所連接。同樣的，連接於QD2及QT2之汲極區域D之插塞導體層P1g，與連接著QL2之汲極區域D及閘極電極層G1之共用的接觸導體層SC之間，係由第1層配線M1所連接。
在圖4中，圖示了第1層配線M1、插塞導體層P2a、P2b、P2c、P2d、P2e、P2f、P2g、P2h、及第2層配線M2。插塞導體層P2a、P2b、P2c、P2d、P2e、P2f、P2g、P2h，係用以連接第1層配線M1與第2層配線M2之插塞用途者。第2層配線M2係構成電源電位線Vdd、及位元線BLT、BLB，電源電位線Vdd及位元線BLT、BLB，係延伸於Y方向。電源電位線Vdd係被配置於位元線BLT與位元線BLB之間，較位元線BLT與位元線BLB有更大的寬度。
如圖3及圖4所示，電源電位線Vdd係透過插塞導體層P2a、第1層配線M1、及插塞導體層P1a，而連接於QL1之源極區域S。再者，電源電位線Vdd係透過插塞導體層P2e、第1層配線M1、及插塞導體層P1f，而連接於QL2之源極區域S。
又，位元線BLT係透過插塞導體層P2b、第1層配線M1、及插塞導體層P1d而連接於QT1之源極區域S。又，位元線BLB係透過插塞導體層P2f、第1層配線M1、及插塞導體層P1i，而連接於QT2之源極區域S。
圖5中，係表示第2層配線M2、插塞導體層P3a、P3b、P3c、P3d、及第3層配線M3。插塞導體層P3a、P3b、P3c、P3d，係用以連接第2層配線M2與第3層配線M3之插塞用途者。第3層配線M3係構成字線WL及接地電位線VSS，字線WL及2條之接地電位線VSS，係朝X方向延伸而彼此平行。在Y方向中，字線WL係配置於2條之接地電位線VSS之間。
如圖3～5所示，字線WL係透過插塞導體層P3a、第2層配線M2、插塞導體層P2c、第1層配線M1、及插塞導體層p1e，而連接至閘極電極層M3。再者，字線WL係透過插塞導體層P3c、第2層配線M2、插塞導體層P2g、第1層配線M1、及插塞導體層P1j，而與閘極電極層G4連接。
又，在圖5中，位於字線WL之頂部之接地電位線VSS，係透過插塞導體層P3d、第2層配線M2、插塞導體層P2h、第1層配線M1、插塞導體層P1h，而連接於QD2之源極區域S。又，在圖5中，位在字線WL的底部之接地電位線VSS，係透過插塞導體層P3b、第2層配線M2、插塞導體層P2d、第1層配線M1、及插塞導體層P1c，而連接至QD1之源極區域S。
如圖6及圖7所示，本實施形態之SRAM之記憶體晶胞MC，係形成於SOI基板。SOI基板具有矽所構成之半導體基板（支持基板、基板）1、絕緣層BOX、及其頂部之半導體層（元件形成區域）SM。該半導體層（元件形成區域）SM，係由元件分離區域STI所分離。如上述，活性區域AcP1、AcN1，係由元件分離區域STI所分隔（分離）。絕緣層BOX係由例如10nm左右膜厚之氧化矽膜所構成，以將半導體層SM從半導體基板1或p型井區PW1、PW2、及n型井區NW予以絕緣分離。半導體層SM係由例如10～15nm左右膜厚之矽膜所形成。元件分離區域STI中，設有氧化矽膜（SiO）或氮化矽膜（SiN）與氧化矽膜（SiO）之積層膜等之元件分離膜。
如圖6所示，在活性區域（半導體層SM）AcN1的底部，配置有絕緣層BOX，在絕緣層BOX的底部，配置有p型井區PW1。在活性區域（半導體層SM）AcP1的底部，配置有絕緣層BOX，在絕緣層BOX的底部，配置有n型井區NW。在p型井區PW1及n型井區NW的底部，在與半導體基板1之間配置有n型之埋入井區DNW。又，在半導體基板1的內部之半導體基板1的主面，形成有p型井區PW1、PW2、及n型井區NW，半導體層SM係在半導體基板1的主面上隔著絕緣膜BOX而形成。又，被元件分離區域STI所圍繞之半導體層SM及半導體基板1之主面，係構成活性區域。
在圖6中，圖示了NMOS（即QD1）與PMOS（即QL1）的構造。再者，QD1與QT1、QD2、及QT2為同樣之構造，QL1與QL2為同樣的構造。如圖6所示，在活性區域AcN1內之半導體層SM上，隔著閘極絕緣膜2，形成有QD1之n型閘極電極GD1。閘極絕緣膜2例如由膜厚2nm之氮氧化矽膜所構成，但亦可由氧化矽膜或被稱為high-K膜之高介電率膜等所構成。閘極電極GD1係由導入n型雜質之多晶矽膜（polysilicon膜）所構成。閘極絕緣膜2係非常薄的膜，例如，較絕緣膜BOX或元件分離膜的膜厚更薄。
在QD1之通道長度方向（圖6之橫向），閘極電極GD1具有對向之側壁，在側壁上，形成有由氮化矽膜所構成之偏移間隙壁OS，係覆蓋閘極電極GD1之側壁全體。又，在偏移間隙壁OS上，形成有由氧化矽膜構成之絕緣膜3及氮化矽膜構成之側壁絕緣膜SW。絕緣膜3及側壁絕緣膜SW，隔著偏移間隙壁OS而覆蓋閘極電極GD1之側壁全體。
在通道長度方向，以挾持閘極電極GD1之方式，在閘極電極GD1的兩側各形成n型低濃度半導體區域NM及n型高濃度半導體區域NH，n型低濃度半導體區域NM及n型高濃度半導體區域NH，係QD1之源極區域S及汲極區域D。n型高濃度半導體區域NH之n型雜質濃度，較n型低濃度半導體區域NM之n型雜質的濃度為高，n型高濃度半導體區域NH，相較於n型低濃度半導體區域NM，配置成更遠離閘極電極GN1。n型低濃度半導體區域NM及n型高濃度半導體區域NH，係連接於絕緣層BOX。再者，n型高濃度半導體區域NH之形成，係跨於半導體層SM、與在半導體層SM上使矽選擇性成長之磊晶層EP。
在閘極電極GD1及n型高濃度半導體區域NH的表面（頂面），形成有矽化物層SIL，以圖QD1之源極區域S、汲極區域D、及閘極電極GD1之低電阻化。QD1之源極區域S，透過作為導電體之插塞導體層P1c，連接至作為導電體之第1層配線M1。插塞導體層P1c係被設置於覆蓋QD1之層間絕緣膜4內。第1層配線M1係被形成於設置在絕緣膜5內之配線溝內。
如圖6所示，活性區域AcP1內之半導體層SM上，隔著閘極絕緣膜2而形成有QL1之p型閘極電極GL1。閘極絕緣膜2例如由膜厚2nm之氮氧化矽膜所構成，但亦可由氧化矽膜或被稱為high-k膜之高介電率膜等所構成。閘極電極GL1係由導入p型雜質之多晶矽膜（polysilicon膜）所構成。
在QL1之通道長度方向（圖6之橫向），閘極電極GL1具有對向之側壁，在側壁上，形成有由氮化矽膜所構成之偏移間隙壁OS，係覆蓋閘極電極GL1之側壁全體。又，在偏移間隙壁OS上，形成有由氧化矽膜構成之絕緣膜3及氮化矽膜構成之側壁絕緣膜SW。絕緣膜3及側壁絕緣膜SW，隔著偏移間隙壁OS而覆蓋閘極電極GL1之側壁全體。
在通道長度方向，以挾持閘極電極GL1之方式，在閘極電極GL1的兩側各形成p型低濃度半導體區域PM及p型高濃度半導體區域PH，p型低濃度半導體區域PM及p型高濃度半導體區域PH，係QL1之源極區域S及汲極區域D。p型高濃度半導體區域PH之p型雜質濃度，較p型低濃度半導體區域PM之p型雜質的濃度為高，p型高濃度半導體區域PH，相較於p型低濃度半導體區域PM，配置成更遠離閘極電極GL1。p型低濃度半導體區域PM及p型高濃度半導體區域PH，係連接於絕緣層BOX。再者，p型高濃度半導體區域PH之形成，係跨於半導體層SM、與在半導體層SM上使矽選擇性成長之磊晶層EP。
在閘極電極GL1及p型高濃度半導體區域PH的表面（頂面），形成有矽化物層SIL，以圖QL1之源極區域S、汲極區域D、及閘極電極GL1之低電阻化。QL1之源極區域S，透過作為導電體之插塞導體層P1a，連接至作為導電體之第1層配線M1。插塞導體層P1a係被設置於覆蓋QL1之層間絕緣膜4內。第1層配線M1係被形成於設置在絕緣膜5內之配線溝內。如圖3及圖4所示，連接於QL1之源極區域S之第1層配線M1，係連接至由第2層配線M2所構成之電源電位線Vdd。
此處之矽化物層SIL，例如由矽化鈷（CoSi）層、鈦化矽（TiSi）層、鎳化矽（NiSi）層、及含有鉑（Pt）之鎳化矽（NiSi）層等所構成。
又，插塞導體層P1c及P1a，係為氮化鎢（WN）膜或氮化鈦（TiN）膜等之障壁導體膜、與鎢（W）之主導體膜之積層構造。其他之插塞導體層P1b、P1d、P1e、P1f、P1g、P1h、P1i、P1j、及共用的接觸導體層SC，亦與插塞導體層P1c及P1a有同樣的構造。
又，第1層配線M1為銅配線，其構成方式，係由障壁導體膜、以及以其上層之銅作為主體之主導體膜之積層構造。障壁導體膜係由鉭（Ta）、鈦（Ti）、釕（Ru）、鎢（W）、錳（Mn）、及其等之氮化物或氮化之矽化物、或是其等之積層膜所構成。以銅作為主體之主導體膜，係由銅（Cu）或銅合金（（銅（Cu）與鋁（Al）、鎂（Mg）、鈦（Ti）、錳（Mn）、鐵（Fe）、鋅（Zn）、鋯（Zr）、鈮（Nb）、鉬（Mo）、釕（Ru）、鈀（Pd）、銀（Ag）、金（Au）、銦（In）、鑭系金屬、錒系金屬等之合金））所形成。
又，層間絕緣膜4係由氧化矽膜（SiO）所構成，絕緣膜5係由氧化矽膜（SiO）所構成，但亦可由含碳之氧化矽膜（SiOC）、含氮與碳之氧化矽膜（SiCON）膜、含氟之氧化矽膜（SiOF）膜之單層膜或積層膜所構成。
接著，如圖7所示，在活性區域AcN1內之半導體層SM上形成有QT1，QT1具有閘極電極GT1。QT1具有與上述QD1相同的構造，故省略其說明。
如圖7所示，活性區域AcN1中係隔著元件元離區域STI而與活性區域AcP1成相鄰配置，活性區域AcP1的表面，形成有p型高濃度半導體區域PH及矽化物層SIL。如圖3所示，該p型高濃度半導體區域PH，係QL1之汲極區域D。又，在鄰接於活性區域AcP1之元件分離區域STI上，配置有閘極電極層G2。如圖3及圖7所示，共用的接觸導體層SC係從形成有QL1之汲極區域D之活性區域AcP1在閘極電極層G2上連續（一體）的延伸。亦即，藉由共用的接觸導體層SC，而使QL1之汲極區域D與閘極電極層G2連接。
又，如圖7所示，QT1之汲極區域D，係透過插塞導體層P1c及第1層配線M1而與共用的接觸導體層SC連接。亦即，如圖7及圖3所示，QT1之汲極區域D、QL1之汲極區域D、及形成有QL2與QD2之閘極電極層G2，係透過插塞導體層P1b、第1層配線M1、及共用的接觸導體層SC而成電性連接。
〔接通區域〕 圖8係本實施形態之SRAM區域中的接通區域之位置之俯視示意圖。圖9係本實施形態之SRAM區域中的記憶體陣列與接通區域之俯視圖。圖10係沿著圖9之C-C線的截面圖。圖11係沿著圖9之D-D線之截面圖。圖12及圖13，係本案發明者之檢討例之截面圖。如圖8所示，在相鄰於Y方向（位元線之延伸方向）而配置之記憶體陣列MA之間，配置有接通區域TAP。配置於記憶體晶胞MC底部之n型井區NW、p型井區PW1及PW2，係延伸於Y方向，對於在Y方向相鄰之記憶體陣列MA及接通區域TAP呈連續排列。
接通區域TAP係在Y方向（位元線之延伸方向）具有所要幅寬而延伸於X方向（字線的延伸方向）。接通區域TAP係對於n型井區NW、p型井區PW1、及PW2之供電區域，在接通區域TAP中，配置有延伸於X方向之供電配線VN及VP。在接通區域TAP中，延伸於X方向之供電配線VN，係透過插塞導體層P1k，而連接至延伸於Y方向之n型井區NW。又，在接通區域TAP中，延伸於X方向之供電配線VP，係透過插塞導體層P3e，而連接至延伸於Y方向之p型井區PW1及PW2。此處之插塞導體層P1k，與圖3所示之插塞導體層P1a、P1b、P1c、P1d、P1e、P1f、P1g、P1h、P1i、P1j為相同構造，插塞導體層P3e與圖5所示之插塞導體層P3a、P3b、P3c、及P3d為相同構造。
亦即，從供電配線VN及VP朝n型井區NW、p型井區PW1及PW2，供應圖2所示之電位。
在圖9中，係示出相鄰的記憶體陣列MA與其間的接通區域TAP的俯視圖，在記憶體陣列MA中，示有在X方向鄰接的2個記憶體晶胞MC；記憶體晶胞MC係與圖3對應，並未示出在圖4及圖5所示之第2層配線M2及第3層配線M3等。
如圖9所示，在接通區域TAP中，在n型井區NW形成有活性區域AcNT，在活性區域AcNT中形成有n型高濃度半導體區域NH。又，在n型高濃度半導體區域NH的表面，形成有矽化物層SIL。此處，如圖10所示，活性區域AcNT係形成於n型井區NW的表面，活性區域AcNT中，並不存在絕緣層BOX及半導體層SM。又，在接通區域TAP中，p型井區PW1及PW2，形成有活性區域AcPT，活性區域AcPT中，形成有p型高濃度半導體區域PH。又，在p型高濃度半導體區域PH的表面，形成有矽化物層SIL。如圖11所示，活性區域AcPT係形成於p型井區PW1及PW2的表面，活性區域AcPT中，並不存在絕緣層BOX及半導體層SM。
如圖9所示，在接通區域TAP中，以延伸於X方向之方式而配置有由第1層配線M1所構成之供電配線VN，以及由第3層配線M3所構成之供電配線VP。供電配線VN係透過插塞導體層P1k及矽化物層SIL，而與形成於活性區域AcNT之n型高濃度半導體區域NH連接（參照圖10）。供電配線VP係透過插塞導體層P3e、第2層配線M2、插塞導體層P2k、第1層配線M1、插塞導體層P1m、及矽化物層SIL，而連接至形成於活性區域AcPT之p型高濃度半導體區域PH（參照圖11）。
在接通區域TAP中，活性區域AcPT及AcNT係交互的、且呈直線的配置於X方向，因此，由第1層配線M1所構成之供電配線VN，係以閃避活性區域AcPT的方式，邊蛇行於Y方向邊在X方向延伸。
又，如圖9所示，在接通區域TAP中，形成有複數個虛擬閘極電極層DG。虛擬閘極電極層DG具有延伸於X方向之矩形形狀，在X方向中，虛擬閘極電極層DG的長度，與記憶體晶胞MC之閘極電極層G1、G2、G3、及G4之長度相等。又，在Y方向中，虛擬閘極電極層DG之寬度，與記憶體晶胞MC之閘極電極層G3及G4的寬度相等。
在接通區域TAP的頂部，複數個虛擬閘極電極層DG沿著X方向配置成一列，且配置成接近於位在接通區域TAP上側之記憶體陣列MA（稱為上側記憶體陣列MA）。又，同樣的，在接通區域TAP的底部，複數個虛擬閘極電極層DG沿著X方向配置成一列，且配置成接近於位在接通區域TAP下側之記憶體陣列MA（稱為下側記憶體陣列MA）。亦即，在接通區域TAP中，將複數個虛擬閘極電極層DG沿著X方向並排之虛擬閘極電極層DG之列，係在Y方向配置有2列。為了方便起見，將接近於上側記憶體陣列MA之複數個虛擬閘極電極層DG之列，稱為上側虛擬閘極群，將接近於下側記憶體陣列MA之複數個虛擬閘極電極層DG之列，稱為下側虛擬閘極群。在Y方向，在上側虛擬閘極群與下側虛擬閘極群之間，配置有活性區域AcPT及AcNT。
首先說明，在上側記憶體陣列MA內的記憶體晶胞MC中，最接近接通區域TAP之記憶體晶胞MC與上側虛擬閘極群的關係。
如圖9所示，複數個虛擬閘極電極層DG，與記憶體晶胞MC所包含之閘極電極層G1及G4為平行配置，在Y方向，係使閘極電極層G1及G4重疊配置。
又，閘極電極層G1與虛擬閘極電極層DG在Y方向之間隔SP1，相等於閘極電極層G1與閘極電極層G3在Y方向之間隔SP2。同樣的，閘極電極層G4與虛擬閘極電極層DG在Y方向之間隔，相等於閘極電極層G4與閘極電極層G2在Y方向之間隔。
又，在記憶體晶胞MC內之活性區域AcN1、AcP1、及AcN2，係延伸至接通區域TAP之虛擬閘極電極層DG，而與虛擬閘極電極層DG交叉。
又，在虛擬閘極電極層DG的端部，連接著虛擬共用的接觸導體層DSC。該虛擬共用的接觸導體層DSC，與記憶體晶胞MC內的共用的接觸導體層SC為相同構造。
又，在下側記憶體陣列MA內的記憶體晶胞MC中，最接近接通區域TAP之記憶體晶胞MC與下側虛擬閘極群的關係，亦與上述之說明相同，而省略其說明。
圖10係沿著圖9之C-C線之截面圖，從左邊開始依序表示，記憶體晶胞MC之QL1，接通區域TAP之虛擬閘極電極層DG、接通區域TAP之供電配線VN與n型井區NW之連接部。如圖10所示，在n型井區NW內，配置有活性區域AcP1及AcNT。在活性區域AcP1之n型井區NW的表面，隔著絕緣層BOX而配置有半導體層SM，在半導體層SM上，隔著閘極絕緣膜2，而形成有p型之閘極電極GL1。以挾持閘極電極GL1的方式，在閘極電極GL1的兩端形成源極區域S及汲極區域D。又，源極區域S係透過插塞導體層P1a而連接於第1層配線M1，如圖6所說明者，源極區域S與電源電位配線Vdd連接。
在半導體層SM上，係隔著閘極絕緣膜2而形成接近於源極區域S之p型的虛擬閘極電極層DG。虛擬閘極電極層DG係被配置成，跨於活性區域AcP1與鄰接於其之元件分離區域STI。又，在虛擬閘極電極層DG上，形成有與虛擬閘極電極層DG連接之虛擬共用的接觸導體層DSC。其中，在虛擬共用的接觸導體層DSC的頂面，其全體被絕緣膜5所覆蓋，與第1層配線M1等之配線並未連接。例如，如圖9所示，供電配線VN未與虛擬共用的接觸導體層DSC重疊。亦即，虛擬閘極電極層DG及虛擬共用的接觸導體層DSC，係電性浮接。此處之浮接之意涵可舉例為，虛擬閘極電極層DG並未透過導體層（或直接）而與配線成為物理性連接。換言之，虛擬閘極電極層DG並未有電源電位或接地電位等任何電位之供應。亦即，虛擬閘極電極層DG、或是虛擬閘極電極層DG與連接於其之虛擬共用的接觸導體層DSC的周圍，係被絕緣膜所覆蓋。
又，在供電配線VN與n型井區NW的連接部（即活性區域AcNT）中，在n型井區NW的表面形成有n型高濃度半導體區域NH，在n型高濃度半導體區域NH的表面，形成有矽化物層SIL。又，在n型高濃度半導體區域NH的表面之矽化物層SIL，係透過插塞導體層P1k而連接至由第1層配線M1所構成之供電配線VN。亦即，供應至供應配線VN之電位，係施加至n型井區NW。
圖12係本案發明者所檢討內容，係對應於圖10之截面圖之檢討例的截面圖。與圖10的相異點在於，供電配線VN係延伸至虛擬共用的接觸導體層DSC上，而與虛擬共用的接觸導體層DSC連接。亦即，虛擬閘極電極層DG並非電性浮接，虛擬閘極電極層DG中有來自供電配線VN所供應之圖2所示電位。例如，在等候狀態時，從供電配線VN朝虛擬閘極電極層DG施加Vdd+2.0（V），因為QL1的源極區域S的電位係Vdd，因此，在圖12之Y部分的閘極絕緣膜2中，發生了2.0（V）的電位差。本案發明者已經確認到的問題點可列舉為，因為該電位差的緣故，會發生閘極絕緣膜2的絕緣破壞，而在供電配線VN與QL1之源極區域S之間發生洩漏電流，造成消耗電力增加。
如圖10所示，依照本實施形態，虛擬閘極電極層DG係電性浮接，沒有供電配線VN的施加電位，因此，不會發生閘極絕緣膜2的絕緣破壞，而能降低消耗電力。
圖11係沿著圖9之D-D線之截面圖，從左邊開始，係示出記憶體晶胞MC之QT2、接通區域TAP之虛擬閘極電極層DG、及接通區域TAP之供電配線VP與p型井區PW2的連接部。如圖11所示，在p型井區PW2內，配置有活性區域AcN2及AcPT。活性區域AcN2之p型井區PW2的表面，隔著絕緣層BOX而配置有半導體層SM，在半導體層SM上，隔著閘極絕緣膜2而形成有n型之閘極電極GT2。以挾持閘極電極GT2的方式，在閘極電極GT2的兩端，形成有源極區域S及汲極區域D。又，源極區域S係透過插塞導體層P1i而連接至第1層配線M1，如圖3及圖4所示，源極區域S與位元線BLB連接。
如圖11所示，在半導體層SM上，隔著閘極絕緣膜2，形成有接近源極區域S之n型的虛擬閘極電極層DG。虛擬閘極電極層DG係配置成，跨於活性區域AcN2與鄰接於其之元件分離區域STI。在虛擬閘極電極層DG的頂面，其全體被絕緣膜5所覆蓋，未與第1層配線M1等之配線連接。例如，如圖9所示，第1層配線M1從供電配線VP與p型井區PW2之連接部開始，延伸至虛擬閘極電極層DG上，但未與虛擬閘極電極層DG連接。亦即，虛擬閘極電極層DG係電性浮接。
如圖11所示，在供電配線VP與p型井區PW2之連接部（即活性區域AcPT）中，在p型井區PW的表面形成有p型高濃度半導體區域PH，在p型高濃度半導體區域PH的表面，形成有矽化物層SIL。又，p型高濃度半導體區域PH的表面之矽化物層SIL，係透過插塞導體層P1m、第1層配線M1、插塞導體層P2k、第2層配線層M2、及插塞導體層P3e，而連接至由第3層配線M3所構成之供電配線VP。亦即，供應至供電配線VP之電位，係被施加至p型井區PW2。連接於p型井區PW2之第1層配線M1，係延伸至虛擬閘極電極層DG的上方，而有與虛擬閘極電極層DG重疊，但未與虛擬閘極電極層DG連接。
絕緣膜6、7、8、9，係由氧化矽膜（SiO）所構成，但亦可由含碳之氧化矽膜（SiOC）膜、含氮與碳之氧化矽膜（SiCON膜）、含氟之氧化矽膜（SiOF）膜之單層膜或積層膜所構成。
又，導通孔導體層P2k與第2層配線M2係成為一體構造。亦即，導通孔導體層P2k與第2層配線M2，係雙重鑲嵌法所形成之銅導通孔與銅配線，係由障壁導體膜、以及以其上層之銅作為主體之主導體膜的積層構造所構成。障壁導體膜係由鉭（Ta）、鈦（Ti）、釕（Ru）、鎢（W）、錳（Mn）、及其等之氮化物或氮化之矽化物、或是其等之積層膜所構成。以銅作為主體之主導體膜，係銅（Cu）或銅合金（（銅（Cu）與鋁（Al）、鎂（Mg）、鈦（Ti）、錳（Mn）、鐵（Fe）、鋅（Zn）、鋯（Zr）、鈮（Nb）、鉬（Mo）、釕（Ru）、鈀（Pd）、銀（Ag）、金（Au）、銦（In）、鑭系金屬、或錒系金屬等之合金））所形成。又，導通孔導體層P3e與第3層配線M3，亦與上述之導通孔導體層P2k及第2層配線M2為同樣的一體構造。
圖13係本案發明者所檢討內容，係對應於圖11之截面圖之檢討例之截面圖。與圖11之相異處在於，連接至供電配線VP之第1層配線M1，係透過插塞導體層P1n而與虛擬閘極電極層DG連接。亦即，虛擬閘極電極層DG並非係電性浮接，在虛擬閘極電極層DG中，有從供電配線VP供應圖2所示之電位。例如，在等候狀態時，從供電配線VP朝虛擬閘極電極層DG施加VSS-2.0（V），連接至位元線BLB之QT2之源極區域S的電位，係Vdd或VSS，因此，在圖13之Z部分之閘極絕緣膜2中，發生最大為Vdd+2.0（V）之電位差。本案發明者已經確認到，因為該電位差所致，會發生閘極絕緣膜2之絕緣破壞，而在供電配線VP與QT2之源極區域S之間發生洩漏電流，因而增加消耗電力。
如圖11所示，依照本實施形態，虛擬閘極電極層DG係係電性浮接，沒有施加供電配線VP之電位，因此，不會發生閘極絕緣膜2之絕緣破壞，而能降低消耗電力。
又，如圖9所示，由於在接通區域TAP設有虛擬閘極電極層DG，因此，可提昇鄰接於接通區域TAP之記憶體晶胞MC之閘極電極層G1及G4於微影製程中的加工精度。亦即，可防止閘極電極層G1及G4有發生過細等情況。因此，在鄰接於接通區域TAP之記憶體晶胞MC中，可得到穩定之電氣特性（閾值、源極、汲極間電流等）。
以上，係本案發明者根據發明之實施形態所提出之具體說明，然而，本發明並不限定於該實施形態，無庸贅言的，在不脫離其要旨之範圍內，可進行各種變更。
AcN1、AcN2、AcNT、AcP1、AcP2、AcPT‧‧‧活性區域
BOX‧‧‧絕緣層
BLT、BLB‧‧‧位元線
D‧‧‧汲極區域
DG‧‧‧虛擬閘極電極層
DNW‧‧‧埋入井區
DSC‧‧‧虛擬共用的接觸導體層
EP‧‧‧磊晶層
GD1、GL1、GT1‧‧‧閘極電極
G1、G2、G3、G4‧‧‧閘極電極層
MA‧‧‧記憶體陣列
MC‧‧‧記憶體晶胞
M1‧‧‧第1層配線
M2‧‧‧第2層配線
M3‧‧‧第3層配線
NM‧‧‧n型低濃度半導體區域
NH‧‧‧n型高濃度半導體區域
NW‧‧‧N型井區
OS‧‧‧偏移間隙壁
PM‧‧‧p型低濃度半導體區域
PH‧‧‧p型高濃度半導體區域
PW‧‧‧p型井區
P1a、P1b、P1c、P1d、P1e、P1f、P1g、P1h、P1i、P1j、P1k、P1m、P1n‧‧‧插塞導體層
P2a、P2b、P2c、P2d、P2e、P2f、P2g、P2h、P2k‧‧‧插塞導體層
P3a、P3b、P3c、P3d、P3e‧‧‧插塞導體層
QD1、QD2‧‧‧驅動電晶體
QL1、QL2‧‧‧負載電晶體
QT1、QT2‧‧‧存取電晶體
S‧‧‧源極區域
SC‧‧‧共用的接觸導體層
SIL‧‧‧矽化物層
SM‧‧‧半導體層
STI‧‧‧元件分離區域
SW‧‧‧側壁絕緣膜
TAP‧‧‧接通區域
Vdd‧‧‧電源電位線
VP、VN‧‧‧供電配線
VSS‧‧‧接地電位線
WL‧‧‧字線
VL、VR‧‧‧儲存節點
1‧‧‧半導體基板
2‧‧‧閘極絕緣膜
3、5、6、7、8、9‧‧‧絕緣膜
4‧‧‧層間絕緣膜
［圖1］係表示本實施形態之SRAM之記憶體晶胞之等價電路圖。 ［圖2］係本實施形態之PMOS及NMOS之井電位與閾值之列表。 ［圖3］係構成本實施形態之SRAM之記憶體晶胞MC之俯視圖。 ［圖4］係構成本實施形態之SRAM之記憶體晶胞MC之俯視圖。 ［圖5］係構成本實施形態之SRAM之記憶體晶胞MC之俯視圖。 ［圖6］係沿著圖3之A-A線之截面圖。 ［圖7］係沿著圖3之B-B線之截面圖。 ［圖8］係本實施形態之SRAM區域中的接通區域之位置示意之俯視圖。 ［圖9］係本實施形態之SRAM區域中的記憶體陣列與接通區域之俯視圖。 ［圖10］係沿著圖9之C-C線之截面圖。 ［圖11］係沿著圖9之D-D線之截面圖。 ［圖12］係本案發明者之檢討例之截面圖。 ［圖13］係本案發明者之檢討例之截面圖。
1‧‧‧半導體基板
2‧‧‧閘極絕緣膜
3、5‧‧‧絕緣膜
4‧‧‧層間絕緣膜
AcNT、AcP1‧‧‧活性區域
BOX‧‧‧絕緣層
D‧‧‧汲極區域
DG‧‧‧虛擬閘極電極層
DNW‧‧‧埋入井區
DSC‧‧‧虛擬共用的接觸導體層
EP‧‧‧磊晶層
GL1‧‧‧閘極電極
G1‧‧‧閘極電極層
M1‧‧‧第1層配線
MA‧‧‧記憶體陣列
MC‧‧‧記憶體晶胞
NH‧‧‧n型高濃度半導體區域
NW‧‧‧N型井區
OS‧‧‧偏移間隙壁
PM‧‧‧p型低濃度半導體區域
PH‧‧‧p型高濃度半導體區域
P1a、P1k‧‧‧插塞導體層
QL1‧‧‧負載電晶體
S‧‧‧源極區域
SIL‧‧‧矽化物層
SM‧‧‧半導體層
STI‧‧‧元件分離區域
SW‧‧‧側壁絕緣膜
TAP‧‧‧接通區域
VN‧‧‧供電配線

Claims (15)

  1. 一種半導體裝置，其具備： 具有主面之半導體基板； 形成於該半導體基板之主面之第1導電型之第1半導體區域； 形成該半導體基板之該主面之元件分離區域； 在該第1半導體區域內之被該元件分離區域所圍繞之第1活性區域及第2活性區域； 在該第1活性區域中，形成於該半導體基板之該主面上之第1絕緣膜； 形成於該第1絕緣膜上之半導體層； 在該半導體層上隔著第2絕緣膜而形成之第1導體層； 位在該第1導體層兩端之一對之第2半導體區域，該一對之第2半導體區域係第2導電型，與形成於該半導體層內之該第1導電型為相反之導電型； 在該第1活性區域中，在該半導體層上隔著第3絕緣膜而形成之第2導體層； 在該第2活性區域中，形成於該第1半導體區域之表面之該第1導電型之第3半導體區域；及 連接於該第3半導體區域之供電配線； 該第2導體層係電性浮接。
  2. 如申請專利範圍第1項之半導體裝置，其中進一步具備： 覆蓋該第1導體層及該第2導體層之第4絕緣膜；及 形成於該第4絕緣膜內，連接於該第2導體層之頂面的第3導體層； 該第3導體層的頂面，係外露於該第4絕緣膜的頂面； 該供電配線，係位在該第4絕緣膜上，且，在俯視圖中係與該第3導體層分離。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第3絕緣膜的膜厚，較該第1絕緣膜的膜厚為小。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該第3絕緣膜的膜厚，與該第2絕緣膜的膜厚相等。
  5. 如申請專利範圍第2項之半導體裝置，其中， 在該第4絕緣膜上，具有埋入該供電配線之第5絕緣膜； 該第5絕緣膜係覆蓋從該第4絕緣膜外露之該第3導體層之該頂面之全體。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該半導體裝置，具有一對之負載電晶體、一對之驅動電晶體、及一對之存取電晶體所構成之SRAM記憶體晶胞； 該第1導體層係該負載電晶體之閘極電極； 該SRAM記憶體晶胞在等候狀態時，從該供電配線朝該第1半導體區域供應第1電位，在該SRAM記憶體晶胞之讀取時，係供應第2電位；該第1電位較該第2電位為高。
  7. 一種半導體裝置，其具備： 具有主面之半導體基板； 形成於該半導體基板之主面之第1導電型之第1半導體區域； 形成該半導體基板之該主面之元件分離區域； 在該第1半導體區域內之被該元件分離區域所圍繞之第1活性區域及第2活性區域； 在該第1活性區域中，形成於該半導體基板之該主面上之第1絕緣膜； 形成於該第1絕緣膜上之半導體層； 在該半導體層上隔著第2絕緣膜而形成之第1導體層； 位在該第1導體層兩端之一對之第2半導體區域，該一對之第2半導體區域係第2導電型，與形成於該半導體層內之該第1導電型為相反之導電型； 在該第1活性區域中，在該半導體層上隔著第3絕緣膜而形成之第2導體層； 在該第2活性區域中，形成於該第1半導體區域之表面之該第1導電型之第3半導體區域； 覆蓋該第1導體層及該第2導體層之第4絕緣膜； 配置於該第4絕緣膜上之延伸於該第2導體層上之第1配線；及 透過該第1配線而連接於該第3半導體區域之第2配線； 該第2導體層係電性浮接。
  8. 如申請專利範圍第7項之半導體裝置，其中， 在俯視圖中，該第2導體層的頂面與該第1配線重疊之全區域內，隔著該第4絕緣膜，該第2導體層並未與該第1配線連接。
  9. 如申請專利範圍第7項之半導體裝置，其中， 該第3絕緣膜的膜厚，較該第1絕緣膜的膜厚為小。
  10. 如申請專利範圍第9項之半導體裝置，其中， 該第3絕緣膜的膜厚，與該第2絕緣膜的膜厚相等。
  11. 一種半導體裝置，其具備： 具有主面之半導體基板； 位在該半導體基板主面之朝第1方向延伸之複數個字線、以及延伸於與該第1方向正交之第2方向之複數個位元線對； 配置於該字線與該位元線對之交叉部之SRAM記憶體晶胞； 將該SRAM記憶體晶胞配置成矩陣狀，且沿著該第2方向而相鄰配置的第1記憶體陣列及第2記憶體陣列； 配置在該第1記憶體陣列及該第2記憶體陣列之間且延伸於該第1方向之供電區域； 構成該SRAM記憶體晶胞之第1及第2負載電晶體、第1及第2驅動電晶體、與第1及第2存取電晶體； 配置有該第1負載電晶體且跨該第1記憶體陣列、該供電區域、及該第2記憶體陣列之延伸於該第2方向之n型井區； 在該第1記憶體陣列及該供電區域中，被配置於該n型井區內之延伸於該第2方向之第1活性區域； 在該供電區域中，被配置於該n型井區內之與該第1活性區域分離之第2活性區域； 在該第1記憶體陣列中，延伸於該第1方向之與該第1活性區域交叉之第1閘極電極層； 在該供電區域中，延伸於該第1方向之與該第1活性區域交叉之第2閘極電極層； 在該第1記憶體陣列及該供電區域中，在該第1活性區域之該n型井區上隔著第1絕緣膜而形成之半導體層； 在該第1記憶體陣列中屬於該第1閘極電極層的一部分，並在該半導體層上隔著第2絕緣膜而形成之該第1負載電晶體之閘極電極； 在該第1記憶體陣列之該第1活性區域中，在該第1負載電晶體之閘極電極兩端之形成於該半導體層之一對p型半導體區域； 在該供電區域之該第1活性區域中，形成於該半導體層與該第2閘極電極層之間之第3絕緣膜； 在該供電區域之該第2活性區域中，形成於該n型井區的表面之n型半導體區域；及 在該供電區域中，延伸於該第1方向之連接於該n型半導體區域之供電配線； 該第2閘極電極層係電性浮接。
  12. 如申請專利範圍第11項之半導體裝置，其中進一步具有： 鄰接於該n型井區之延伸於該第2方向之p型井區； 在該第1記憶體陣列中，配置於該p型井區內之延伸於該第2方向之第3活性區域；及 在該第1記憶體陣列中，延伸於該第1方向之與該第3活性區域交叉，且使其中一部分成為該第1存取電晶體之閘極電極之第3閘極電極層； 在該第2方向中，該第1閘極電極層與該第2閘極電極層間之第1間隔，相等於該第1閘極電極層與該第3閘極電極層間之第2間隔。
  13. 如申請專利範圍第11項之半導體裝置，其中， 該第3絕緣膜的膜厚，較該第1絕緣膜的膜厚為小。
  14. 如申請專利範圍第11項之半導體裝置，其中進一步具有： 覆蓋該第1閘極電極層及該第2閘極電極層之第4絕緣膜；及 形成於該第4絕緣膜內，連接於該第2閘極電極層之頂面之導體層； 該導體層的頂面，係外露於該第4絕緣膜的頂面； 該供電配線係位在該第4絕緣膜上，且在俯視圖中係與該導體層分離。
  15. 如申請專利範圍第11項之半導體裝置，其中， 在該SRAM記憶體晶胞之等候狀態時，係從該供電配線朝該n型半導體區域供應第1電位，在該SRAM記憶體晶胞之讀取時，係供應第2電位，且使該第1電位較該第2電位為高。
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