JP2021044519A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021044519A
JP2021044519A JP2019167653A JP2019167653A JP2021044519A JP 2021044519 A JP2021044519 A JP 2021044519A JP 2019167653 A JP2019167653 A JP 2019167653A JP 2019167653 A JP2019167653 A JP 2019167653A JP 2021044519 A JP2021044519 A JP 2021044519A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
semiconductor
semiconductor layer
well region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019167653A
Other languages
English (en)
Inventor
友哉 位田
Tomoya Ida
友哉 位田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019167653A priority Critical patent/JP2021044519A/ja
Priority to TW109103828A priority patent/TWI750580B/zh
Priority to CN202010142793.6A priority patent/CN112509614A/zh
Priority to US16/818,300 priority patent/US11616063B2/en
Publication of JP2021044519A publication Critical patent/JP2021044519A/ja
Priority to US18/110,935 priority patent/US20230207564A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】高品質の半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、Ｎ型の第１ウェル領域ＮＷ及びＰ型の第２ウェル領域ＰＷと、第１ウェル領域に設けられたＰＭＯＳトランジスタと、第２ウェル領域に設けられたＮＭＯＳトランジスタとを含む。ＰＭＯＳトランジスタは、第１ゲート絶縁層５０ａと、第１ゲート電極ＧＣｐとを含む。ＮＭＯＳトランジスタは、第２ゲート絶縁層５０ｂと、第２ゲート電極ＧＣｎとを含む。第１ゲート電極は、Ｐ型の第１半導体層５２ａと、第１絶縁層５３ａと、第１導電体層５４ａとを含む。第２ゲート電極は、Ｎ型の第２半導体層５２ｂと、第２絶縁層５３ｂと、第２導電体層５４ｂとを含む。第１絶縁層の膜厚は、第２絶縁層の膜厚よりも厚い。【選択図】図４

Description

本発明の実施形態は、半導体装置に関する。
半導体装置に用いられるトランジスタの一つとして、超低耐圧（Very Low Voltage）トランジスタが知られている。超低耐圧トランジスタは、高速動作を目的としたトランジスタである。しかし、超低耐圧トランジスタはゲート電極の構造によって、超低耐圧トランジスタの製造中にトランジスタの特性が劣化してしまうことがある。
特開平９−９２７２８号公報 特開２０１６−２２５４３４号公報
高品質な半導体装置を提供する。
実施形態の半導体装置は、基板の上面に設けられたＮ型の第１ウェル領域及びＰ型の第２ウェル領域と、第１ウェル領域に設けられたＰＭＯＳトランジスタと、第２ウェル領域に設けられたＮＭＯＳトランジスタとを含む。ＰＭＯＳトランジスタは、第１ウェル領域の上に設けられた第１ゲート絶縁層と、第１ゲート絶縁層の上に設けられた第１ゲート電極とを含む。ＮＭＯＳトランジスタは、第２ウェル領域の上に設けられた第２ゲート絶縁層と、第２ゲート絶縁層の上に設けられた第２ゲート電極とを含む。第１ゲート電極は、Ｐ型の第１半導体層と、第１半導体層の上に設けられた第１絶縁層と、第１絶縁層の上に設けられた第１導電体層とを含む。第２ゲート電極は、Ｎ型の第２半導体層と、第２半導体層の上に設けられた第２絶縁層と、第２絶縁層の上に設けられた第２導電体層とを含む。第１絶縁層の膜厚は、第２絶縁層の膜厚よりも厚い。
図１は、第１実施形態に係る半導体装置の構成例を示すブロック図である。 図２は、第１実施形態に係る半導体装置の備えるメモリセルアレイの回路構成を示す回路図である。 図３は、第１実施形態に係る半導体装置の備えるメモリセルアレイ及び超低耐圧トランジスタの一例を示す断面図である。 図４は、第１実施形態に係る半導体装置の備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの断面構造の一例を示す断面図である。 図５は、第３実施形態に係る半導体装置の製造工程の一例を示すフローチャートである。 図６は、第３実施形態に係る半導体装置の製造工程の一例を示すフローチャートである。 図７は、第３実施形態に係る半導体装置の製造工程の一例を示すフローチャートである。 図８は、第３実施形態に係る半導体装置の製造工程の一例を示すフローチャートである。 図９は、第３実施形態に係る半導体装置の製造工程の一例を示すフローチャートである。 図１０は、第２実施形態に係る半導体装置の備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの断面構造の一例を示す断面図である。 図１１は、第３実施形態に係る半導体装置の備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの断面構造の一例を示す断面図である。 図１２は、第５実施形態に係る半導体装置の製造工程の一例を示すフローチャートである。 図１３は、第５実施形態に係る半導体装置の製造工程の一例を示すフローチャートである。 図１４は、第４実施形態に係る半導体装置の備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの断面構造の一例を示す断面図である。 図１５は、第５実施形態に係る半導体装置の備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの断面構造の一例を示す断面図である。 図１６は、第６実施形態に係る半導体装置の備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの断面構造の一例を示す断面図である。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では、半導体装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体装置の構成
まず、半導体装置１の全体構成の一例について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
図１に示すように、半導体装置１は、例えば、外部のメモリコントローラ２によって制御される。半導体装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫ（Ｌ−１）（Ｌは２以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタ（以下、「メモリセル」とも表記する）の集合であり、例えば、データの消去単位として使用される。
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えば、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体装置１に命令する信号である。
レディビジー信号ＲＢｎは、半導体装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
１．１．２ メモリセルアレイの回路構成
次にメモリセルアレイ１０の回路構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図２に示すように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬ（Ｎ−１）（Ｎは２以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。以下、メモリセルトランジスタＭＣ０〜ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＣ０〜ＭＣ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＣ０〜ＭＣ７の他端は、選択トランジスタＳＴ２のドレインに接続される。
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。メモリセルトランジスタＭＣ０〜ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに共通接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で共通接続される。
なお、実施形態に係る半導体装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
１．１．３ メモリセルアレイ及び超低耐圧トランジスタの一例を示す断面図
次に、メモリセルアレイ１０及び超低耐圧トランジスタの断面構成について、図３を用いて説明する。
図３に示すように、半導体基板３０上には、絶縁層３１が形成される。絶縁層３１には、例えば、酸化シリコン（ＳｉＯ２）が用いられる。絶縁層３１内には、回路領域ＵＡが設けられ、絶縁層３１上にメモリセルアレイ１０が設けられている。回路領域ＵＡには、例えば、センスアンプモジュール１６等に用いられる回路が形成される。
まず、メモリセルアレイ１０の構成について説明する。
絶縁層３１上には、ソース線ＳＬとして機能する導電体層３２が設けられる。例えば、導電体層３２は、半導体基板３０に略平行なＸＹ平面に沿って広がった板状に形成される。導電体層３２は、導電材料を用いて形成され、導電材料には、例えば、金属材料または半導体材料等を含む。
導電体層３２上には、１１層の絶縁層３３と１０層の導電体層３４とが交互に積層される。絶縁層３３には、例えば、ＳｉＯ２が用いられる。１０層の導電体層３４は、例えば、下方から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。例えば、導電体層３４は、Ｘ方向に延伸する板状に形成される。導電体層３４は、導電材料を用いて形成され、導電材料には、例えば、金属材料を含む。
１０層の導電体層３４を貫通（通過）し、底面が導電体層３２に達する複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、半導体基板に略垂直であり且つＸ及びＹ方向と交差するＺ方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、ブロック絶縁膜３５、電荷蓄積層３６、トンネル絶縁膜３７、半導体層３８、コア層３９、及びキャップ層４０を含む。
より具体的には、１０層の導電体層３４を貫通して、底面が導電体層３２に達するように、メモリピラーＭＰに対応するホールが形成される。ホールの側面にはブロック絶縁膜３５、電荷蓄積層３６、及びトンネル絶縁膜３７が順次積層されている。そして、側面がトンネル絶縁膜３７に接し、底面が導電体層３２に接するように半導体層３８が形成されている。半導体層３８は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層３８は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層３８内にはコア層３９が設けられている。そして、半導体層３８及びコア層３９上には、側面がトンネル絶縁膜３７に接するキャップ層４０が形成されている。
ブロック絶縁膜３５、トンネル絶縁膜３７、及びコア層３９には、例えば、ＳｉＯ２が用いられる。電荷蓄積層３６には、例えば、窒化シリコン（ＳｉＮ）が用いられる。半導体層３８及びキャップ層４０には、例えば、ポリシリコンが用いられる。
メモリピラーＭＰと、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８層の導電体層３４とが組み合わされ、メモリセルトランジスタＭＣ０〜ＭＣ７として機能する。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤ及びＳＧＳとしてそれぞれ機能する２層の導電体層３４とが組み合わされ、選択トランジスタＳＴ１及びＳＴ２として機能する。
キャップ層４０上には、コンタクトプラグＣＰが形成される。コンタクトプラグＣＰ上には、ビット線ＢＬとして機能する導電体層（不図示）が形成される。コンタクトプラグＣＰは、導電材料を用いて形成され、導電材料には、例えば、金属材料が用いられる。
なお、図３の例では、３つのメモリピラーＭＰがＹ方向に沿って配置されているが、メモリピラーＭＰの配置は、任意に設計され得る。
次に、回路領域ＵＡについて説明する。
回路領域ＵＡは、例えば、ＰチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳトランジスタＴｒＰ」とも表記する）及びＮチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタＴｒＮ」とも表記する）を含む。なお、ここで示すＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮは、高速動作を目的とした超低耐圧トランジスタである。ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮは、低電圧駆動且つ高速動作が必要なロジック回路に用いられる。また、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮは、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等に用いられてもよい。
半導体基板３０の上面（表面近傍）には、例えば、Ｐ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩが設けられる。
Ｐ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩの各々は、半導体基板３０の上面に接している。素子分離領域ＳＴＩは、例えば、Ｎ型ウェル領域ＮＷとＰ型ウェル領域ＰＷとを電気的に分離するために設けられる。素子分離領域ＳＴＩには、例えば、ＳｉＯ２が用いられる。
Ｎ型ウェル領域ＮＷには、ＰＭＯＳトランジスタＴｒＰが設けられ、Ｐ型ウェル領域ＰＷには、ＮＭＯＳトランジスタＴｒＮが設けられる。
ＰＭＯＳトランジスタＴｒＰは、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２、絶縁層５０ａ、ゲート電極ＧＣｐ、並びにゲート電極ＧＣｐの側面に設けられた絶縁層ＳＷを含む。
ｐ＋不純物拡散領域ＰＰ１及びＰＰ２は、Ｎ型ウェル領域ＮＷの上面（表面近傍）に形成され、例えば、ボロン（Ｂ）がドープされている。ｐ＋不純物拡散領域ＰＰ１は、ｐ＋不純物拡散領域ＰＰ２とＹ方向に離れて配置される。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２は、ＰＭＯＳトランジスタＴｒＰのソース（ソース拡散層）及びドレイン（ドレイン拡散層）として機能する。
絶縁層５０ａは、ｐ＋不純物拡散領域ＰＰ１とｐ＋不純物拡散領域ＰＰ２との間のＮ型ウェル領域ＮＷ上に設けられ、ＰＭＯＳトランジスタＴｒＰのゲート絶縁膜として機能する。絶縁層５０ａは、絶縁材料を用いて形成され、絶縁材料には、例えば、ＳｉＯ２及びＳｉＮの積層構造を含む。
ゲート電極ＧＣｐは、絶縁層５０ａ上に設けられる。
絶縁層ＳＷは、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮのゲート電極ＧＣｐ及びＧＣｎの側面に設けられるサイドウォールとして機能する。
ＮＭＯＳトランジスタＴｒＮは、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２、絶縁層５０ｂ、ゲート電極ＧＣｎ、並びにゲート電極ＧＣｎの側面に設けられた絶縁層ＳＷを含む。
ｎ＋不純物拡散領域ＮＰ１及びＮＰ２は、Ｐ型ウェル領域ＰＷの上面（表面近傍）に形成され、例えば、リン（Ｐ）がドープされている。ｎ＋不純物拡散領域ＮＰ１は、ｎ＋不純物拡散領域ＮＰ２とＹ方向に離れて配置される。ｎ＋不純物拡散領域ＮＰ１及びＮＰ２は、ＮＭＯＳトランジスタＴｒＮのソース（ソース拡散層）及びドレイン（ドレイン拡散層）として機能する。
絶縁層５０ｂは、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２間のＰ型ウェル領域ＰＷ上に設けられ、ＮＭＯＳトランジスタＴｒＮのゲート絶縁膜として機能する。絶縁層５０ｂは、絶縁材料を用いて形成され、絶縁材料には、例えば、ＳｉＯ２及びＳｉＮの積層構造を含む。
ゲート電極ＧＣｎは、絶縁層５０ｂ上に設けられる。
また、回路領域ＵＡは、例えば、コンタクトプラグＣＳ及びＣ０、並びに導電体層Ｄ０を含む。
導電体層Ｄ０は、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮよりも上層に設けられる配線として機能する。
コンタクトプラグＣＳは、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮのソースまたはドレインと導電体層Ｄ０との間に設けられる導電体層である。コンタクトプラグＣ０は、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮのゲート電極と導電体層Ｄ０との間に設けられる導電体層である。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２並びにｎ＋不純物拡散領域ＮＰ１及びＮＰ２の各々は、コンタクトプラグＣＳを介して異なる導電体層Ｄ０に電気的に接続される。ゲート電極ＧＣｐ及びＧＣｎの各々は、コンタクトプラグＣ０を介して異なる導電体層Ｄ０に電気的に接続される。
１．１．４ ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの構造
次に、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの構造の詳細について、図４を用いて説明する。図４は、図３における領域ＡＲを示している。
まず、ＰＭＯＳトランジスタＴｒＰの詳細な構造の一例について説明する。
図４に示すように、ＰＭＯＳトランジスタＴｒＰの領域には、Ｎ型ウェル領域ＮＷ、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２、ゲート電極ＧＣｐ、コンタクトプラグＣＳ及びＣ０、並びに絶縁層５０ａ、５５、５６、及び５７が含まれる。
絶縁層５０ａ上に、ゲート電極ＧＣｐが設けられる。ゲート電極ＧＣｐ上に、絶縁層５５が設けられる。
ゲート電極ＧＣｐは、半導体層５２ａ、半導体層５２ａ上に絶縁層５３ａ、及び絶縁層５３ａ上に導電体層５４ａを有する。半導体層５２ａは、Ｐ型の半導体層であり、例えば、Ｂがドープされたポリシリコン層である。
絶縁層５３ａには、例えば、ＳｉＯ２が用いられる。なお、絶縁層５３ａは、自然酸化膜であってもよい。絶縁層５３ａのＺ方向の膜厚Ｌ１は、その上下の膜の間の導電性を損ねない膜厚である。絶縁層５３ａは、半導体層５２ａに含まれるＢが、導電体層５４ａに拡散することを抑制する拡散防止層として利用される。導電体層５４ａは、導電材料を用いて形成され、導電材料には、例えば、タングステンシリサイド（ＷＳｉ）を含む。なお、例えば、半導体層５２ａからＢが拡散したことにより、絶縁層５３ａ及び導電体層５４ａにＢが含まれていてもよい。
絶縁層５５は、例えば、コンタクトプラグＣ０を形成する際のエッチングストッパとして機能する。絶縁層５５は、例えば、窒化シリコン（ＳｉＮ）を含む。
絶縁層５０ａ、ゲート電極ＧＣｐ、及び絶縁層５５の側面には、絶縁層５６が設けられ、絶縁層５６上に、絶縁層５７が設けられる。絶縁層５６及び５７は、ＰＭＯＳトランジスタＴｒＰのゲート電極のサイドウォールとして使用される。
以上で説明したＰＭＯＳトランジスタＴｒＰに関連する構造に対して、コンタクトプラグＣ０は、絶縁層３１及び５５に設けられたコンタクトホール内に形成され、コンタクトプラグＣ０の底面は、導電体層５４ａに接触している。
コンタクトプラグＣＳは、絶縁層３１及び５７に設けられたコンタクトホール内に形成され、コンタクトプラグＣＳの底面は、ｐ＋不純物拡散領域ＰＰ１またはＰＰ２に接触している。
コンタクトプラグＣ０及びＣＳは、例えば、導電体層５８及び５９を含む。例えば、導電体層５８はコンタクトホールの底面及び側面に形成される。導電体層５８は、バリアメタルとして機能する。導電体層５８には、例えば、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）の積層構造が用いられる。また、導電体層５８の側面及び底面に接し、コンタクトホールを埋め込むように、導電体層５９が形成される。導電体層５９には、例えば、タングステン（Ｗ）が用いられる。
なお、このＰＭＯＳトランジスタＴｒＰに対応するコンタクトプラグＣ０及びＣＳの詳細な構造は、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトプラグＣ０及びＣＳにおいても同様である。
次に、ＮＭＯＳトランジスタＴｒＮの詳細な構造の一例について説明する。
引き続き図４に示すように、ＮＭＯＳトランジスタＴｒＮの領域には、Ｐ型ウェル領域ＰＷ、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２、ゲート電極ＧＣｎ、コンタクトプラグＣＳ及びＣ０、並びに絶縁層５０ｂ、５５、５６、及び５７が含まれる。
絶縁層５０ｂ上に、ゲート電極ＧＣｎが設けられる。ゲート電極ＧＣｎに、絶縁層５５が設けられる。
ゲート電極ＧＣｎは、半導体層５２ｂ、半導体層５２ｂ上に絶縁層５３ｂ、及び絶縁層５３ｂ上に導電体層５４ｂが設けられる。半導体層５２ｂは、Ｎ型の半導体層であり、例えば、リン（Ｐ）がドープされたポリシリコン層である。
絶縁層５３ｂには、例えば、ＳｉＯ２が用いられる。なお、絶縁層５３ｂは、自然酸化膜であってもよい。絶縁層５３ｂのＺ方向の膜厚Ｌ２は、その上下の膜の間の導電性を損ねない膜厚である。膜厚Ｌ１と膜厚Ｌ２とは、Ｌ１＞Ｌ２の関係にある。絶縁層５３ｂは、半導体層５２ｂに含まれるＰが、導電体層５４ｂに拡散することを抑制する拡散防止層として利用される。導電体層５４ｂは、導電材料を用いて形成され、導電材料には、例えば、ＷＳｉを含む。なお、例えば、半導体層５２ｂからＰが拡散したことにより、絶縁層５３ｂ及び導電体層５４ｂにＰが含まれていてもよい。
絶縁層５５〜５７の構成は、ＰＭＯＳトランジスタＴｒＰと同様である。
以上で説明したＮＭＯＳトランジスタＴｒＮに関連する構造に対して、コンタクトプラグＣ０は、絶縁層３１及び５５に設けられたコンタクトホール内に形成され、コンタクトプラグＣ０の底面は、導電体層５４ｂに接触している。
コンタクトプラグＣＳは、絶縁層３１及び５７に設けられたコンタクトホール内に形成され、コンタクトプラグＣＳの底面は、ｎ＋不純物拡散領域ＮＰ１またはＮＰ２に接触している。
１．２ 絶縁層５３ａ及び５３ｂの製造方法
次に、絶縁層５３ａ及び５３ｂの製造方法について、図５〜図９を用いて説明する。
図５に示すように、ＰＭＯＳトランジスタＴｒＰが形成される領域（以下、「ＴｒＰ形成領域」とも表記する）において、Ｐ型ウェル領域ＰＷ上に絶縁層５０ａ及び半導体層５２ａを形成し、ＮＭＯＳトランジスタＴｒＮが形成される領域（以下、「ＴｒＮ形成領域」とも表記する）において、Ｎ型ウェル領域ＮＷ上に絶縁層５０ｂ及び半導体層５２ｂを形成する。なお、図５の例では、素子分離領域ＳＴＩ上において半導体層５２ａと５２ｂの一部が接触しているが、素子分離領域ＳＴＩにより、半導体層５２ａと５２ｂが分離されていてもよい。
図６に示すように、半導体層５２ａ及び５２ｂ上に、例えば、自然酸化または熱酸化等により、絶縁層５３を形成する。絶縁層５３には、例えば、ＳｉＯ２が用いられる。なお、絶縁層５３を形成する場合、増速酸化の影響により、Ｐを含む半導体層５２ｂ上における絶縁層５３のＺ方向の膜厚が、Ｂを含む半導体層５２ａ上における絶縁層５３のＺ方向の膜厚よりも厚くてもよい。
図７に示すように、半導体層５２ａ上の絶縁層５３をマスクするように、レジスト６１を形成する。次に、半導体層５２ｂ上の絶縁層５３をウエットエッチング等により除去する。次に、レジスト６１を除去する。
図８に示すように、膜厚Ｌ２の絶縁層５３を形成する。これにより、ＴｒＮ形成領域においては、膜厚Ｌ２の絶縁層５３（絶縁層５３ｂ）が形成され、ＴｒＰ形成領域においては、膜厚Ｌ２よりも厚い膜厚Ｌ１の絶縁層５３（絶縁層５３ａ）が形成される。
図９に示すように、絶縁層５３上に、導電体層５４及び絶縁層５５が形成される。その後、図４に示すゲート電極ＧＣｐ及びＧＣｎが形成される。ＴｒＰ形成領域に位置する絶縁層５３及び導電体層５４が、絶縁層５３ａ及び導電体層５４ａとなり、ＴｒＮ形成領域に位置する絶縁層５３及び導電体層５４が、絶縁層５３ｂ及び導電体層５４ｂとなる。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、高品質の半導体装置を提供できる。本効果につき、詳述する。
半導体装置の製造工程において、例えば、図９に示すように、半導体層５２ａ及び５２ｂの上方には、導電体層５４が形成される。すなわち、ゲート電極の形成が終了するまでは、導電体層５４ａと導電体層５４ｂとが分離されていない状態にある。このとき、絶縁層５３ａ及び５３ｂが設けられていないと、半導体層５２ａのＢと半導体層５２ｂのＰとが、導電体層５４を介して、相互拡散し、半導体層５２ａ及び５２ｂの界面抵抗が上昇する可能性がある。
また、例えば、絶縁層５３ａのＺ方向の膜厚と絶縁層５３ｂのＺ方向の膜厚とが概略同じ場合、半導体層５２ａから導電体層５４ａへのＢの拡散は、半導体層５２ｂから導電体層５４ｂへのＰの拡散よりも容易に進む。Ｂが拡散すると、半導体層５２ａにおいて、半導体層５２ａと絶縁層５３との界面抵抗が上昇する、または、導電体層５４ａの抵抗値が上昇する場合がある。これにより、ＰＭＯＳトランジスタＴｒＰのゲート電極の抵抗が上昇し、ＰＭＯＳトランジスタＴｒＰの特性が劣化する。
また、半導体装置の製造工程において、例えば、Ｂを含む半導体層５２ａ上とＰを含む半導体層５２ｂ上とに、絶縁層５３（絶縁層５３ａ及び５３ｂ）を一括して形成すると、Ｐによる増速酸化により、絶縁層５３ｂのＺ方向の膜厚が、絶縁層５３ａのＺ方向の膜厚よりも厚くなる傾向にある。この場合、絶縁層５３ａの膜厚の上限は、半導体層５２ｂと導電体層５４ｂとの導電性が得られる絶縁層５３ｂの膜厚によって決められてしまう。このため、絶縁層５３ａは、Ｂの拡散を抑制するための十分な膜厚が得られない場合がある。
これに対し、本実施形態に係る構成であれば、半導体層５２ａ上の絶縁層５３ａのＺ方向の膜厚を、半導体層５２ｂ上の絶縁層５３ｂのＺ方向の膜厚よりも厚くできる。このため、半導体層５２ａから導電体層５４ａへのＢの拡散を抑制できる。これにより、ＰＭＯＳトランジスタＴｒＰにおけるゲート電極の抵抗上昇を抑制できるため、トランジスタの品質を向上できる。よって、高品質の半導体装置を提供できる。
更に、本実施形態に係る構成であれば、ＮＭＯＳトランジスタＴｒＮにおいて、絶縁層５３ｂのＺ方向の膜厚を絶縁層５３ａよりも薄くできるため、絶縁層５３ｂによるゲート電極の抵抗上昇を抑制できる。
更に、本実施形態に係る構成であれば、半導体装置の製造工程において、半導体層５２ａのＢと半導体層５２ｂのＰとの相互拡散を抑制できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なるＰＭＯＳトランジスタＴｒＰの構造について説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ ＰＭＯＳトランジスタの構造
本実施形態に係るＰＭＯＳトランジスタＴｒＰの構造の詳細について、図１０を用いて説明する。なお、ＮＭＯＳトランジスタＴｒＮの構造は、第１実施形態と同じである。
図１０に示すように、第１実施形態の図４とは異なり、ＰＭＯＳトランジスタＴｒＰの絶縁層５０ａと半導体層５２ａとの間に、半導体層５１が設けられている。半導体層５１は、炭素（Ｃ）を含むＰ型の半導体層であり、例えば、Ｂ及びＣがドープされたポリシリコン層である。なお、半導体層５１の膜中のＣ濃度は、Ｚ方向に均等でなくてもよい。半導体層５１は、半導体層５２ａに含まれるＢが、絶縁層５０ａを介して、Ｎ型ウェル領域ＮＷに拡散するのを抑制する拡散防止層として利用される。なお、半導体層５１に含まれるＣが半導体層５２ａへ拡散することにより、半導体層５２ａにＣを含んでも構わない。この時、半導体層５２ａの膜中のＣ濃度は、半導体層５１の膜中のＣ濃度よりも低い。
２．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、ＰＭＯＳトランジスタＴｒＰの絶縁層５０ａと半導体層５２ａとの間に半導体層５１が設けられる。このため、半導体層５２ａからＮ型ウェル領域ＮＷへのＢの拡散を抑制できる。これにより、半導体層５２ａにおけるゲートの空乏化を抑制し、ＰＭＯＳトランジスタＴｒＰのゲート電極の抵抗上昇を抑制できる。よって、トランジスタの品質を向上でき、高品質の半導体装置を提供できる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態とは異なるＮＭＯＳトランジスタＴｒＮの構造について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ ＮＭＯＳトランジスタの構造
本実施形態に係るＮＭＯＳトランジスタＴｒＮの構造の詳細について、図１１を用いて説明する。なお、ＰＭＯＳトランジスタＴｒＰの構造は、第１実施形態と同じである。
図１１に示すように、第１実施形態の図４と異なり、ＮＭＯＳトランジスタＴｒＮの半導体層５２ｂと絶縁層５３ｂとの間に、半導体層６２が設けられている。
半導体層６２は、Ｃを含むＮ型の半導体層であり、例えば、Ｐ及びＣがドープされたポリシリコン層である。なお、半導体層６２の膜中のＣ濃度は、Ｚ方向に均等でなくてもよい。半導体層６２は、半導体層５２ｂに含まれるＰが、絶縁層５３ｂを介して、導電体層５４ｂに拡散するのを抑制する拡散防止層として利用される。なお、半導体層６２に含まれるＣが半導体層５２ｂへ拡散することにより、半導体層５２ｂにＣを含んでも構わない。この時、半導体層５２ｂの膜中のＣ濃度は、半導体層６２の膜中のＣ濃度よりも低い。
３．２ 絶縁層５３ａ及び５３ｂの製造方法
次に、絶縁層５３ａ及び５３ｂの製造方法について、図１２及び図１３を用いて説明する。
図１２に示すように、ＴｒＰ形成領域において、Ｐ型ウェル領域ＰＷ上に絶縁層５０ａ及び半導体層５２ａを形成し、ＴｒＮ形成領域において、Ｎ型ウェル領域ＮＷ上に絶縁層５０ｂ、半導体層５２ｂ、半導体層６２を形成する。例えば、半導体層６２は、イオン注入により、半導体層５２ｂの表面近傍にＣをドープすることにより形成する。
図１３に示すように、半導体層５２ａ及び半導体層６２上に、絶縁層５３を形成する。なお、絶縁層５３は、自然酸化膜または熱酸化膜であってもよい。このとき、半導体層６２の上面は、半導体層５２ａの上面よりも表面酸化が抑制される。これにより、ＴｒＰ形成領域における絶縁層５３のＺ方向の膜厚Ｌ１は、ＴｒＮ形成領域における絶縁層５３のＺ方向の膜厚Ｌ２よりも厚くなる。
３．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、半導体層５２ｂと絶縁層５３ｂの間に半導体層６２が設けられる。このため、半導体層５２ｂから導電体層５４ｂへのＰの拡散を抑制できる。これにより、半導体層５２ｂに界面抵抗の上昇を抑制でき、ＮＭＯＳトランジスタＴｒＮのゲート電極の抵抗上昇を抑制できる。よって、トランジスタの品質を向上でき、高品質の半導体装置を提供できる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第２実施形態と第３実施形態とを組み合わせた場合について説明する。以下、第１〜第３実施形態と異なる点を中心に説明する。
４．１ ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの構造
本実施形態に係るＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの構造の詳細について、図１４を用いて説明する。
図１４に示すように、ＰＭＯＳトランジスタＴｒＰのゲート電極ＧＣｐの構造は、第２実施形態の図１０と同様であり、絶縁層５０ａと半導体層５２ａとの間に、半導体層５１が設けられている。また、ＮＭＯＳトランジスタＴｒＮのゲート電極ＧＣｎの構造は、第３実施形態の図１１と同様であり、半導体層５２ｂと絶縁層５３ｂとの間に、半導体層６２が設けられている。
４．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１〜第３実施形態と同様の効果が得られる。
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第１〜第４実施形態とは異なるＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの構造について説明する。以下、第１〜第４実施形態と異なる点を中心に説明する。
５．１ ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの構造
本実施形態に係るＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの構造の詳細について、図１５を用いて説明する。
図１５に示すように、本実施形態における絶縁層５３ａのＺ方向の膜厚と絶縁層５３ｂのＺ方向の膜厚とは、概略同じである。また、第２実施形態の図１０と同様に、ＰＭＯＳトランジスタＴｒＰの絶縁層５０ａと半導体層５２ａとの間に、半導体層５１が設けられている。
５．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第２実施形態と同様の効果が得られる。
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、第１〜第５実施形態とは異なるＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの構造について説明する。以下、第１〜第５実施形態と異なる点を中心に説明する。
６．１ ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの構造
本実施形態に係るＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの構造の詳細について、図１６を用いて説明する。
図１６に示すように、第５実施形態の図１５と異なり、ＰＭＯＳトランジスタＴｒＰの半導体層５２ａと絶縁層５３ａとの間に、半導体層６０ａが設けられている。また、ＮＭＯＳトランジスタＴｒＮの半導体層５２ｂと絶縁層５３ｂとの間に、半導体層６０ｂが設けられている。半導体層６０ａは、Ｃを含むＰ型の半導体層であり、例えば、Ｂ及びＣがドープされたポリシリコン層である。半導体層６０ｂは、Ｃを含むＮ型の半導体層であり、例えば、Ｐ及びＣがドープされたポリシリコン層である。なお、半導体層６０ａ及び６０ｂの膜中のＣ濃度は、Ｚ方向に均等でなくてもよい。更に、半導体層６０ａ及び６０ｂは、半導体層５２ａ及び５２ｂの表面近傍に、Ｃをドープすることにより一括して形成されてもよい。半導体層６０ａは、半導体層５２ａに含まれるＢが、絶縁層５３ａを介して、導電体層５４ａに拡散するのを抑制する拡散防止層として利用される。また、半導体層６０ｂは、半導体層５２ｂに含まれるＰが、絶縁層５３ｂを介して、導電体層５４ｂに拡散するのを抑制する拡散防止層として利用される。なお、半導体層６０ａに含まれるＣが半導体層５２ａへ拡散することにより、半導体層５２ａにＣを含んでも構わない。この時、半導体層５２ａの膜中のＣ濃度は、半導体層６０ａの膜中のＣ濃度よりも低い。また、半導体層６０ｂに含まれるＣが半導体層５２ｂへ拡散することにより、半導体層５２ｂにＣを含んでも構わない。この時、半導体層５２ｂの膜中のＣ濃度は、半導体層６０ｂの膜中のＣ濃度よりも低い。
６．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第２実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、半導体層５２ａと絶縁層５３ａの間に半導体層６０ａが設けられる。このため、半導体層５２ａから導電体層５４ａへのＢの拡散を抑制できる。これにより、半導体層５２ａに界面抵抗の上昇を抑制できる。
更に、本実施形態に係る構成であれば、半導体層５２ｂと絶縁層５３ｂの間に半導体層６０ｂが設けられる。このため、半導体層５２ｂから導電体層５４ｂへのＰの拡散を抑制できる。
７．変形例等
上記実施形態に係る半導体装置は、基板の上面に設けられたＮ型の第１ウェル領域（ＮＷ）及びＰ型の第２ウェル領域（ＰＷ）と、第１ウェル領域に設けられたＰＭＯＳトランジスタと、第２ウェル領域に設けられたＮＭＯＳトランジスタとを含む。ＰＭＯＳトランジスタは、第１ウェル領域の上に設けられた第１ゲート絶縁層（５０ａ）と、第１ゲート絶縁層の上に設けられた第１ゲート電極（ＧＣｐ）とを含む。ＮＭＯＳトランジスタは、第２ウェル領域の上に設けられた第２ゲート絶縁層（５０ｂ）と、第２ゲート絶縁層の上に設けられた第２ゲート電極（ＧＣｎ）とを含む。第１ゲート電極は、Ｐ型の第１半導体層（５２ａ）と、第１半導体層の上に設けられた第１絶縁層（５３ａ）と、第１絶縁層の上に設けられた第１導電体層（５４ａ）とを含む。第２ゲート電極は、Ｎ型の第２半導体層（５２ｂ）と、第２半導体層の上に設けられた第２絶縁層（５３ｂ）と、第２絶縁層の上に設けられた第２導電体層（５４ｂ）とを含む。第１絶縁層の膜厚は、第２絶縁層の膜厚よりも厚い。
上記実施形態を適用することにより、高品質の半導体装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態では、半導体装置が三次元積層型ＮＡＮＤ型フラッシュメモリである場合について説明したが、平面ＮＡＮＤ型フラッシュメモリであってもよく、ＮＡＮＤ型フラッシュメモリ以外のメモリを搭載していてもよい。更には、半導体装置は、メモリを搭載していなくてもよい。
また、上記実施形態では、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの上方にメモリセルアレイ１０が設けられている場合について説明したが、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの上方にメモリセルアレイ１０が設けられていなくてもよい。
また、第６実施形態において、半導体層５１が省略されてもよい。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、３０…半導体基板、３１、３３、５０ａ、５０ｂ、５３、５３ａ、５３ｂ、５５〜５７…絶縁層、３２、３４、５４ａ、５４ｂ、５８、５９…導電体層、３５…ブロック絶縁膜、３６…電荷蓄積層、３７…トンネル絶縁膜、３８、５１、５２ａ、５２ｂ、６０ａ、６０ｂ、６２…半導体層、３９…コア層、４０…キャップ層、６１…レジスト。

Claims (12)

  1. 基板の上面に設けられたＮ型の第１ウェル領域及びＰ型の第２ウェル領域と、
    前記第１ウェル領域に設けられたＰＭＯＳトランジスタと、
    前記第２ウェル領域に設けられたＮＭＯＳトランジスタと
    を備え、
    前記ＰＭＯＳトランジスタは、
    前記第１ウェル領域の上に設けられた第１ゲート絶縁層と、
    前記第１ゲート絶縁層の上に設けられた第１ゲート電極と
    を含み、
    前記ＮＭＯＳトランジスタは、
    前記第２ウェル領域の上に設けられた第２ゲート絶縁層と、
    前記第２ゲート絶縁層の上に設けられた第２ゲート電極と
    を含み、
    前記第１ゲート電極は、
    Ｐ型の第１半導体層と、
    前記第１半導体層の上に設けられた第１絶縁層と、
    前記第１絶縁層の上に設けられた第１導電体層と
    を含み、
    前記第２ゲート電極は、
    Ｎ型の第２半導体層と、
    前記第２半導体層の上に設けられた第２絶縁層と、
    前記第２絶縁層の上に設けられた第２導電体層と
    を含み、
    前記第１絶縁層の膜厚は、前記第２絶縁層の膜厚よりも厚い、
    半導体装置。
  2. 前記ＰＭＯＳトランジスタは、
    前記第１ウェル領域の上面に設けられた、Ｐ型の第１拡散層及び第２拡散層を更に含み、
    前記第１ゲート絶縁層は、前記第１拡散層と前記第２拡散層との間の前記第１ウェル領域の上に設けられる、
    請求項１に記載の半導体装置。
  3. 前記ＮＭＯＳトランジスタは、
    前記第２ウェル領域の上面に設けられた、Ｎ型の第３拡散層及び第４拡散層を更に含み、
    前記第２ゲート絶縁層は、前記第３拡散層と前記第４拡散層との間の前記第２ウェル領域の上に設けられる、
    請求項１または２に記載の半導体装置。
  4. 前記第１導電体層の上に設けられた第１プラグと、
    前記第２導電体層の上に設けられた第２プラグと
    を更に備える、
    請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１ゲート電極は、前記第１ゲート絶縁層と前記第１半導体層との間に設けられ、炭素を含むＰ型の第３半導体層を更に含む、
    請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第２ゲート電極は、前記第２半導体層と前記第２絶縁層との間に設けられ、炭素を含むＮ型の第４半導体層を更に含む、
    請求項１乃至４のいずれか一項に記載の半導体装置。
  7. 基板の上面に設けられたＮ型の第１ウェル領域と、
    前記第１ウェル領域に設けられたＰＭＯＳトランジスタと
    を備え、
    前記ＰＭＯＳトランジスタは、
    前記第１ウェル領域の上に設けられた第１ゲート絶縁層と、
    前記第１ゲート絶縁層の上に設けられた第１ゲート電極と
    を含み、
    前記第１ゲート電極は、
    炭素を含むＰ型の第１半導体層と、
    前記第１半導体層の上に設けられたＰ型の第２半導体層と、
    前記第２半導体層の上に設けられた第１絶縁層と、
    前記第１絶縁層の上に設けられた第１導電体層と
    を含む、
    半導体装置。
  8. 前記ＰＭＯＳトランジスタは、
    前記第１ウェル領域の上面に設けられた、Ｐ型の第１拡散層及び第２拡散層を更に含み、
    前記第１ゲート絶縁層は、前記第１拡散層と前記第２拡散層との間の前記第１ウェル領域の上に設けられる、
    請求項７に記載の半導体装置。
  9. 前記第１導電体層の上に設けられた第１プラグと、
    前記第１拡散層の上に設けられた第２プラグと
    前記第２拡散層の上に設けられた第３プラグと
    を更に備える、
    請求項８に記載の半導体装置。
  10. 前記基板の上面に設けられたＰ型の第２ウェル領域と、
    前記第２ウェル領域に設けられたＮＭＯＳトランジスタと
    を更に備え、
    前記ＮＭＯＳトランジスタは、
    前記第２ウェル領域の上に設けられた第２ゲート絶縁層と、
    前記第２ゲート絶縁層の上に設けられた第２ゲート電極と
    を含み、
    前記第２ゲート電極は、
    Ｎ型の第３半導体層と、
    前記第３半導体層の上に設けられた第２絶縁層と、
    前記第２絶縁層の上に設けられた第２導電体層と
    を含む、
    請求項７乃至９のいずれか一項に記載の半導体装置。
  11. 前記ＮＭＯＳトランジスタは、
    前記第２ウェル領域の上面に設けられた、Ｎ型の第３拡散層及び第４拡散層を更に含み、
    前記第２ゲート絶縁層は、前記第３拡散層と前記第４拡散層との間の前記第２ウェル領域の上に設けられる、
    請求項１０に記載の半導体装置。
  12. 前記第１ゲート電極は、前記第２半導体層と前記第１絶縁層との間に設けられ、炭素を含むＰ型の第４半導体層を更に含み、
    前記第２ゲート電極は、前記第３半導体層と前記第２絶縁層との間に設けられ、炭素を含むＮ型の第５半導体層を更に含む、
    請求項１０に記載の半導体装置。
JP2019167653A 2019-09-13 2019-09-13 半導体装置 Pending JP2021044519A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2019167653A JP2021044519A (ja) 2019-09-13 2019-09-13 半導体装置
TW109103828A TWI750580B (zh) 2019-09-13 2020-02-07 半導體裝置
CN202010142793.6A CN112509614A (zh) 2019-09-13 2020-03-04 半导体装置
US16/818,300 US11616063B2 (en) 2019-09-13 2020-03-13 Semiconductor device and semiconductor memory device with improved diffusion suppression
US18/110,935 US20230207564A1 (en) 2019-09-13 2023-02-17 Semiconductor device and semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019167653A JP2021044519A (ja) 2019-09-13 2019-09-13 半導体装置

Publications (1)

Publication Number Publication Date
JP2021044519A true JP2021044519A (ja) 2021-03-18

Family

ID=74863162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019167653A Pending JP2021044519A (ja) 2019-09-13 2019-09-13 半導体装置

Country Status (4)

Country Link
US (2) US11616063B2 (ja)
JP (1) JP2021044519A (ja)
CN (1) CN112509614A (ja)
TW (1) TWI750580B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380704B2 (en) 2020-03-19 2022-07-05 Kioxia Corporation Semiconductor memory device and method of manufacturing semiconductor memory device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984165B2 (en) * 2022-05-24 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992728A (ja) 1995-09-21 1997-04-04 Mitsubishi Electric Corp 相補型ｍｏｓ電界効果トランジスタおよびその製造方法
US6686298B1 (en) * 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
JP4471504B2 (ja) * 2001-01-16 2010-06-02 株式会社ルネサステクノロジ 半導体記憶装置
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
JP2004200553A (ja) * 2002-12-20 2004-07-15 Fujitsu Ltd 半導体装置及びその製造方法
CN1965404B (zh) * 2004-06-09 2010-05-26 株式会社瑞萨科技 半导体存储装置
JP2007287795A (ja) * 2006-04-13 2007-11-01 Renesas Technology Corp 不揮発性半導体記憶装置
US7919801B2 (en) * 2007-10-26 2011-04-05 Hvvi Semiconductors, Inc. RF power transistor structure and a method of forming the same
JP2010129772A (ja) * 2008-11-27 2010-06-10 Toshiba Corp 不揮発性半導体記憶装置
WO2011111662A1 (ja) * 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
JP2014179361A (ja) * 2013-03-13 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US9564224B2 (en) * 2015-02-06 2017-02-07 Kabushiki Kaisha Toshiba Semiconductor device
JP6343256B2 (ja) 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
JP6501695B2 (ja) * 2015-11-13 2019-04-17 ルネサスエレクトロニクス株式会社 半導体装置
US10256099B1 (en) * 2018-03-09 2019-04-09 Sandisk Technologies Llc Transistors having semiconductor-metal composite gate electrodes containing different thickness interfacial dielectrics and methods of making thereof
US11101284B2 (en) * 2018-12-18 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing etch stop structures and methods of making the same
JP2020155635A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380704B2 (en) 2020-03-19 2022-07-05 Kioxia Corporation Semiconductor memory device and method of manufacturing semiconductor memory device

Also Published As

Publication number Publication date
US11616063B2 (en) 2023-03-28
CN112509614A (zh) 2021-03-16
TWI750580B (zh) 2021-12-21
US20230207564A1 (en) 2023-06-29
TW202111955A (zh) 2021-03-16
US20210082916A1 (en) 2021-03-18

Similar Documents

Publication Publication Date Title
TWI770363B (zh) 半導體裝置
US11404430B2 (en) Semiconductor memory device
TWI699876B (zh) 半導體裝置及其製造方法
US20230207564A1 (en) Semiconductor device and semiconductor memory device
US11189638B2 (en) Semiconductor memory device including three-dimensionally stacked memory cells
TWI715102B (zh) 半導體裝置
TWI816309B (zh) 半導體記憶裝置
TWI804384B (zh) 記憶體裝置之製造方法
CN113497052B (zh) 半导体存储装置及半导体存储装置的制造方法
US10910059B2 (en) Nonvolatile semiconductor memory device
WO2022059177A1 (ja) 半導体装置、半導体装置の製造方法、および半導体記憶装置
JP2022094651A (ja) 半導体装置および半導体装置の製造方法