WO2022059177A1 - 半導体装置、半導体装置の製造方法、および半導体記憶装置 - Google Patents

半導体装置、半導体装置の製造方法、および半導体記憶装置 Download PDF

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Definitions

  • An embodiment of the present invention relates to a semiconductor device, a method for manufacturing a semiconductor device, and a semiconductor storage device.
  • One of the problems to be solved by the invention is to provide a semiconductor device having high reliability.
  • the semiconductor device of the embodiment includes a semiconductor substrate (10) including a first region (NP1) and a second region (NP2) containing type 1 impurities, respectively, and a first region and a second region in the semiconductor substrate.
  • a first insulator layer (2b) provided on the region between the regions, a first semiconductor layer (31b) provided on the first insulator layer and containing impurities, and a first.
  • a first conductor layer (32b) provided on the semiconductor layer and containing titanium, and a second conductor layer (32b) provided on the first conductor layer and containing nitrogen and titanium or tungsten.
  • 33b) a first gate electrode (3b) having a third conductor layer (34b) provided on the second conductor layer and containing tungsten, and a third conductor layer.
  • FIG. 1 It is sectional drawing which shows the structural example of a semiconductor device. It is a flowchart for demonstrating an example of the manufacturing method of a semiconductor device. It is a figure which shows an example of the cross-sectional structure in the process of manufacturing a semiconductor device. It is a figure which shows an example of the cross-sectional structure in the process of manufacturing a semiconductor device. It is a figure which shows an example of the cross-sectional structure in the process of manufacturing a semiconductor device. It is a figure which shows an example of the cross-sectional structure in the process of manufacturing a semiconductor device. It is a figure which shows an example of the cross-sectional structure in the process of manufacturing a semiconductor device. It is a figure which shows an example of the cross-sectional structure in the process of manufacturing a semiconductor device.
  • FIG. 1 is a schematic cross-sectional view showing a structural example of a semiconductor device, in which an X-axis, a Y-axis that intersects the X-axis substantially perpendicularly, and a Z-axis that intersects each of the X-axis and the Y-axis substantially perpendicularly. Is shown, and a part of the XZ cross section is shown.
  • the semiconductor device shown in FIG. 1 includes a field effect transistor TrN and a field effect transistor TrP.
  • FIG. 1 shows the field effect transistor TrN and the field effect transistor TrP adjacent to each other for convenience, but is not limited thereto.
  • the field-effect transistor TrN and the field-effect transistor TrP may be arranged apart from each other, and another transistor or the like may be provided between them.
  • the region where the field effect transistor TrN is formed and the region where the field effect transistor TrP is formed may be referred to as a TrN forming region and a TrP forming region, respectively.
  • the field-effect transistor TrN and the field-effect transistor TrP are ultra-low withstand voltage transistors intended for high-speed operation, and can be applied to, for example, logic circuits capable of low-voltage drive and high-speed operation.
  • the example of the field effect transistor TrN is not limited to this, and may further include an ultrahigh voltage transistor capable of driving at a high voltage, a high withstand voltage transistor having a withstand voltage lower than that of the ultrahigh withstand voltage transistor, and the like.
  • an example in which the field effect transistor TrN and the field effect transistor TrP are ultra-low withstand voltage transistors will be described.
  • the field effect transistor TrP is provided in the N-type well region NW.
  • the field effect transistor TrN is provided in the P-type well region PW.
  • the N-type well region NW and the P-type well region PW are electrically separated by the device separation region STI.
  • the device separation region STI contains oxygen and silicon.
  • the device separation region STI includes, for example, silicon oxide.
  • the N-type well region NW, the P-type well region PW, and the element separation region STI are provided facing the surface of the semiconductor substrate 10.
  • the field effect transistor TrP includes a p-type impurity diffusion region PP1, a p-type impurity diffusion region PP2, an insulator layer 2a, a gate electrode 3a, an insulator layer 4a, an insulator layer 5a, and an insulator layer 6a. , The insulator layer 7a, and the like.
  • the field effect transistor TrN includes an n-type impurity diffusion region NP1, an n-type impurity diffusion region NP2, an insulator layer 2b, a gate electrode 3b, an insulator layer 4b, an insulator layer 5b, and an insulator layer 6b. , The insulator layer 7b, and the like.
  • the semiconductor device shown in FIG. 1 further includes a contact plug CS and a contact plug C0.
  • the contact plug CS is a conductor layer connected to the source or drain of the field effect transistor TrP and the field effect transistor TrN.
  • the contact plug C0 is a conductor layer connected to the gate electrodes of the field effect transistor TrP and the field effect transistor TrN.
  • Each of the p-type impurity diffusion region PP1 and the p-type impurity diffusion region PP2 and the n-type impurity diffusion region NP1 and the n-type impurity diffusion region NP2 are electrically connected to different conductor layers via the contact plug CS provided on them. Is connected.
  • Each of the gate electrode 3a and the gate electrode 3b is electrically connected to different conductor layers via a contact plug C0 provided on the gate electrode 3a and the gate electrode 3b.
  • the p-type impurity diffusion region PP1 and the p-type impurity diffusion region PP2 are formed on the upper surface (near the surface) of the N-type well region NW and contain, for example, doped boron (B).
  • the p-type impurity diffusion region PP1 is arranged apart from the p-type impurity diffusion region PP2 in the X-axis direction.
  • the p-type impurity diffusion region PP1 and the p-type impurity diffusion region PP2 function as a source (source diffusion layer) and a drain (drain diffusion layer) of the field effect transistor TrP.
  • the n-type impurity diffusion region NP1 and the n-type impurity diffusion region NP2 are formed on the upper surface (near the surface) of the P-type well region PW and contain, for example, doped phosphorus (P).
  • the n-type impurity diffusion region NP1 is arranged apart from the n-type impurity diffusion region NP2 in the X-axis direction.
  • the n-type impurity diffusion region NP1 and the n-type impurity diffusion region NP2 function as a source (source diffusion layer) and a drain (drain diffusion layer) of the field effect transistor TrN.
  • the insulator layer 2a is provided on the N-type well region NW between the p-type impurity diffusion region PP1 and the p-type impurity diffusion region PP2, and functions as a gate insulating film of the field effect transistor TrP.
  • the insulator layer 2b is provided on the N-type well region NW between the n-type impurity diffusion region NP1 and the n-type impurity diffusion region NP2, and functions as a gate insulating film of the field effect transistor TrN.
  • the insulator layer 2a and the insulator layer 2b include an insulating material.
  • Insulating materials include silicon and oxygen or nitrogen. Examples of insulating materials include silicon oxide, silicon nitride and the like.
  • the gate electrode 3a is provided on the insulator layer 2a.
  • the gate electrode 3a includes a semiconductor layer 31a, a conductor layer 32a, a conductor layer 33a, and a conductor layer 34a.
  • the gate electrode 3b is provided on the insulator layer 2b.
  • the gate electrode 3b includes a semiconductor layer 31b, a conductor layer 32b, a conductor layer 33b, and a conductor layer 34b.
  • the semiconductor layer 31a and the semiconductor layer 31b are provided on the insulator layer 2a and the insulator layer 2b, respectively.
  • the example of the semiconductor layer 31a includes a polysilicon layer doped with an impurity such as boron (B).
  • the example of the semiconductor layer 31b includes a polysilicon layer doped with an impurity such as phosphorus (P).
  • the conductor layer 32a and the conductor layer 32b are provided on the semiconductor layer 31a and the semiconductor layer 31b, respectively.
  • the conductor layer 32a and the conductor layer 32b include, for example, titanium (Ti).
  • the conductor layer 33a and the conductor layer 33b are provided on the conductor layer 32a and the conductor layer 32b, respectively.
  • the conductor layer 33a and the conductor layer 33b contain nitrogen and titanium or tungsten.
  • the conductor layer 33a and the conductor layer 33b include, for example, titanium nitride (TiN) or tungsten nitride (WN).
  • the conductor layer 34a and the conductor layer 34b are provided on the conductor layer 33a and the conductor layer 33b, respectively.
  • the conductor layer 34a and the conductor layer 34b include, for example, tungsten (W).
  • the insulator layer 4a and the insulator layer 4b are provided on the conductor layer 34a and the conductor layer 34b, respectively.
  • the insulator layer 4a and the insulator layer 4b contain oxygen and silicon.
  • the insulator layer 4a and the insulator layer 4b include, for example, silicon oxide.
  • the insulator layer 4a and the insulator layer 4b are silicon oxide films formed by oxidizing a raw material containing silicon at a temperature of, for example, 350 ° C. or lower.
  • the oxide film formed by the above oxidation is also referred to as a low temperature oxide film (LTO film).
  • LTO film low temperature oxide film
  • the silicon oxide film, which is an LTO film, is preferable because it can suppress abnormal oxidation of the conductor film 34.
  • the natural oxide film is not included in the LTO film.
  • the insulator layer 4a and the insulator layer 4b are thinner than the insulator layer 5a and the insulator layer 5b, respectively.
  • the thickness of each of the insulator layer 4a and the insulator layer 4b is 5 nm or less.
  • the insulator layer 5a and the insulator layer 5b are provided on the insulator layer 4a and the insulator layer 4b, respectively.
  • the insulator layer 5a and the insulator layer 5b contain nitrogen and silicon.
  • the insulator layer 5a and the insulator layer 5b include, for example, silicon nitride.
  • the insulator layer 5a and the insulator layer 5b function as, for example, an etching stopper when forming the contact plug C0.
  • One of the contact plugs C0 is provided on the conductor layer 34a and penetrates the insulator layer 4a and the insulator layer 5a.
  • the other one of the contact plugs C0 is provided on the conductor layer 34b and penetrates the insulator layer 4b and the insulator layer 5b.
  • the insulator layer 6a is provided on the side surface of the laminate of the insulator layer 2a, the gate electrode 3a, the insulator layer 4a, and the insulator layer 5a.
  • the insulator layer 6b is provided on the side surface of the laminate of the insulator layer 2b, the gate electrode 3b, the insulator layer 4b, and the insulator layer 5b.
  • the insulator layer 6a and the insulator layer 6b contain, for example, oxygen and silicon.
  • the insulator layer 6a and the insulator layer 6b include, for example, silicon oxide.
  • the insulator layer 6a and the insulator layer 6b function as sidewalls of the field effect transistor TrP and the field effect transistor TrN, respectively.
  • the insulator layer 7a is provided on the insulator layer 6a.
  • the insulator layer 7b is provided on the insulator layer 6b.
  • the insulator layer 7a and the insulator layer 7b contain nitrogen and silicon.
  • the insulator layer 7a and the insulator layer 7b include silicon nitride.
  • the insulator layer 7a and the insulator layer 7b function as sidewalls of the field effect transistor TrP and the field effect transistor TrN, respectively.
  • FIG. 2 is a flowchart for explaining an example of a manufacturing method of a semiconductor device.
  • FIGS. 3 to 10 is a diagram showing an example of a cross-sectional structure in the middle of manufacturing a semiconductor device, and shows the same cross-section as that of FIG.
  • the insulator film 4 in the TrP forming region and the TrN forming region is provided with the insulator layer 4a and the insulator layer 4b, respectively. May be called.
  • a common reference code such as "insulator film 4" is used. Such description methods are also used for other reference numerals throughout the specification.
  • the insulator film 2 is formed on the semiconductor substrate 10 (step S1).
  • the semiconductor film 31 is formed on the insulator film 2 (step S2).
  • the semiconductor film 31 can be formed, for example, by depositing non-doped polysilicon.
  • the element separation region STI is formed (step S3). Specifically, the region where the element separation region STI is formed is removed by, for example, a lithography process and etching, and the insulating material is embedded in the removed region.
  • the etching in this step is, for example, RIE (Reactive Ion Etching).
  • the element separation region STI is formed so as to separate the layers previously formed into a TrP forming region and a TrN forming region.
  • the semiconductor layer 31a and the semiconductor layer 31b are formed (step S4).
  • the semiconductor layer 31a is formed by doping a part of the semiconductor film 31 with boron by ion implantation while the TrN forming region is covered with a mask.
  • the semiconductor layer 31b is formed by doping the other part of the semiconductor film 31 with phosphorus by ion implantation while the TrP forming region is covered with a mask.
  • the conductor film 32, the conductor film 33, and the conductor film 34 are formed (step S5). Specifically, the conductor film 32 is formed on the semiconductor layer 31a, the semiconductor layer 31b, and the element separation region STI, and the conductor film 33 is formed on the conductor film 32, and the conductor film 34 is formed. Is formed on the conductor film 33.
  • the insulator film 4 is formed (step S6). Specifically, the insulator film 4 is formed on the conductor film 34.
  • the insulator film 4 is formed by, for example, oxidizing a raw material containing silicon at a temperature of 350 ° C. or lower.
  • the insulator film 5 is formed (step S7). Specifically, the insulator film 5 is formed on the insulator film 4.
  • the insulator film 5 is formed by depositing silicon nitride in an ammonia (NH 3 ) atmosphere by, for example, a low pressure plasma chemical vapor deposition method (LP-CVD) using dichlorosilane (SiH 2 Cl 2 : DCS). Will be done.
  • NH 3 ammonia
  • LP-CVD low pressure plasma chemical vapor deposition method
  • SiH 2 Cl 2 dichlorosilane
  • the gate electrode 3a and the gate electrode 3b are formed (step S8). Specifically, a part of the element separation region STI and a portion of the layer laminated on the semiconductor substrate 10 around the element separation region STI are removed by etching. The layers laminated on the semiconductor substrate 10 are separated in the TrP forming region and the TrN forming region. As a result of these processes, the insulator layer 2a, the insulator layer 2b, the conductor layer 32a, the conductor layer 32b, the conductor layer 33a, the conductor layer 33b, the conductor layer 34a, the conductor layer 34b, and the insulator layer 4a. , The insulator layer 4b, the insulator layer 5a, and the insulator layer 5b are formed. The etching in this step is, for example, RIE, and RIE may be performed a plurality of times.
  • a body layer 7a, an insulator layer 7b, a contact plug CS, and a contact plug C0 are formed.
  • FIG. 11 is a diagram for explaining the deterioration of the electrical characteristics of the field effect transistor.
  • a field-effect transistor having a gate electrode having a laminated structure of a titanium layer / a metal nitride layer / a tungsten layer has a drain current (Id) -gate voltage (Vg) representing a sub-threshold characteristic of the field-effect transistor.
  • Id drain current
  • Vg gate voltage
  • a hump may occur on the curve and the threshold voltage may fluctuate greatly in the plane. Further, due to the hump, when the change in the threshold voltage due to the narrow channel effect is measured, the threshold voltage may vary greatly even if the channel width is the same.
  • FIGS. 12 and 13 are schematic views for explaining the behavior of hydrogen in the manufacturing process of the semiconductor device. Although a part of the TrP region is shown as an example in FIGS. 12 and 13, it is considered that the same behavior is exhibited in the TrN region as well.
  • the insulator film 5 is formed by depositing silicon nitride under an ammonia atmosphere by LP-CVD using dichlorosilane.
  • the ammonia molecules (NH 3 ) flying to the surface of the conductor layer 34 are included in the conductor layer 34. It is decomposed by the catalytic action of tungsten to generate hydrogen (H * ). The generated H * is occluded in at least one of the conductor film 32 and the conductor film 33.
  • the insulator film 5 is heated during the film formation. By this heating, as shown in FIG. 13, the occluded hydrogen moves to the semiconductor substrate 10. Boron is injected into the region of the semiconductor substrate 10 facing the element separation region STI mainly to suppress the leakage current between the elements. In particular, the N-type well region NW or the P-type well region PW and the element separation region are injected. At the boundary with the STI, when the injected boron is inactivated by hydrogen, a region where the threshold voltage is low is formed only at the end, and a corner current is generated. When the corner current reaches a constant current, an inflection occurs in the Id-Vg curve. This inflection forms the hump.
  • the inactivation of boron is not limited to the above boundary, and may occur in other regions of the semiconductor substrate 10.
  • the insulator film 4 is formed as a protective film between the conductor film 34 and the insulator film 5.
  • the surface of the conductor layer 34 can be protected and the decomposition reaction of ammonia by the conductor layer 34 can be suppressed, so that the production of hydrogen can be suppressed.
  • By suppressing the generation of hydrogen it is possible to reduce the amount of hydrogen that moves to the semiconductor substrate 10 due to heating during film formation of the insulator film 5, so that the generation of hump can be suppressed. Therefore, it is possible to suppress the variation in the threshold voltage of the field effect transistor. Therefore, it is possible to provide a semiconductor device having high reliability.
  • FIG. 14 is a block diagram showing a configuration example of a semiconductor storage device.
  • the semiconductor storage device includes a memory 101 and a memory controller 102.
  • the memory 101 includes a memory cell array 110, a command register 111, an address register 112, a sequencer 113, a driver 114, a low decoder 115, and a sense amplifier 116.
  • the memory cell array 110 includes a plurality of blocks BLK (BLK0 to BLK (L-1) (L is a natural number of 2 or more)).
  • the block BLK is a set of a plurality of memory transistors MT that store data non-volatilely.
  • the memory cell array 110 is connected to the sense amplifier 116 via a plurality of bit lines BL. As will be described later, the memory cell array 110 includes a plurality of word line WLs and is connected to the low decoder 115 via them. Each memory transistor MT (memory cell) is connected to one of a plurality of word lines WL and one of a plurality of bit lines BL.
  • the command register 111 holds the command signal CMD received from the memory controller 102.
  • the command signal CMD includes, for example, instruction data for causing the sequencer 113 to execute a read operation, a write operation, and an erase operation.
  • the address register 112 holds the address signal ADD received from the memory controller 102.
  • the address signal ADD includes, for example, a block address BA, a page address PA, and a column address CA.
  • the block address BA, the page address PA, and the column address CA are used to select the block BLK, the word line WL, and the bit line BL, respectively.
  • the sequencer 113 controls the operation of the memory 101.
  • the sequencer 113 controls, for example, the driver 114, the low decoder 115, the sense amplifier 116, and the like based on the command signal CMD held in the command register 111, and executes operations such as a read operation, a write operation, and an erase operation. ..
  • the driver 114 generates a voltage used in a read operation, a write operation, an erase operation, and the like. Then, the driver 114 applies the generated voltage to the signal line corresponding to the selected word line WL, for example, based on the page address PA held in the address register 112.
  • the low decoder 115 selects one block BLK in the corresponding memory cell array 110 based on the block address BA held in the address register 112. Then, the low decoder 115 transfers, for example, the voltage applied to the signal line corresponding to the selected word line WL to the selected word line WL in the selected block BLK.
  • the sense amplifier 116 applies a desired voltage to each bit line BL according to the write data DAT received from the memory controller 102. Further, in the read operation, the sense amplifier 116 determines the data stored in the memory cell based on the voltage of the bit line BL, and transfers the determination result to the memory controller 102 as the read data DAT.
  • Communication between the memory 101 and the memory controller 102 supports, for example, the NAND interface standard.
  • communication between the memory 101 and the memory controller 102 uses the command latch enable signal CLE, the address latch enable signal ALE, the write enable signal Wen, the read enable signal REN, the ready busy signal RBn, and the input / output signal I / O. do.
  • the command latch enable signal CLE indicates that the input / output signal I / O received by the memory 101 is the command signal CMD.
  • the address latch enable signal ALE indicates that the received signal I / O is the address signal ADD.
  • the write enable signal Wen is a signal that instructs the memory 101 to input the input / output signal I / O.
  • the read enable signal REN is a signal that instructs the memory 101 to output the input / output signal I / O.
  • the ready busy signal RBn is a signal that notifies the memory controller 102 whether the memory 101 is in a ready state for accepting an instruction from the memory controller 102 or a busy state for not accepting an instruction.
  • the input / output signal I / O is, for example, an 8-bit wide signal, and can include signals such as a command signal CMD, an address signal ADD, and a write data signal DAT.
  • the memory 101 and the memory controller 102 described above may form one semiconductor storage device by combining them.
  • Examples of such semiconductor storage devices include memory cards such as SD cards and solid state drives (SSDs).
  • FIG. 15 is a circuit diagram showing a circuit configuration of the memory cell array 110.
  • FIG. 15 illustrates block BLK0, but the configurations of other block BLKs are the same.
  • Block BLK includes multiple string units SU.
  • Each string unit SU includes a plurality of NAND strings NS.
  • FIG. 15 illustrates three string units SU (SU0 to SU2), the number of string units SU is not particularly limited.
  • Each NAND string NS is connected to one of a plurality of bit lines BL (BL0 to BL (N-1) (N is a natural number of 2 or more)).
  • Each NAND string NS includes a memory transistor MT, a dummy memory transistor MTDD, a dummy memory transistor MTDS, a selection transistor ST1, and a selection transistor ST2.
  • the memory transistor MT includes a control gate and a charge storage film, and holds data non-volatilely.
  • FIG. 15 illustrates a plurality of memory transistors MT (MT00 to MT159), but the number of memory transistors MT is not particularly limited.
  • the dummy memory transistor MTDD and the dummy memory transistor MTDS each include a control gate and a charge storage film.
  • the dummy memory transistor MTDD and the dummy memory transistor MTDS have the same structure as that of the memory transistor MT, but are not used for holding data.
  • the memory transistor MT, the dummy memory transistor MTDD, and the dummy memory transistor MTDS may be of the MONOS type using an insulating film as the charge storage film, or may be of the FG type using a conductor layer as the charge storage film. good.
  • the MONOS type will be described as an example.
  • the selection transistor ST1 is used to select the string unit SU during various operations.
  • FIG. 15 illustrates a plurality of selection transistors ST1 (ST1a, ST1b), but the number of selection transistors ST1 is not particularly limited.
  • the selection transistor ST2 is used to select the string unit SU during various operations.
  • FIG. 15 illustrates a plurality of selection transistors ST2 (ST2a, ST2b), but the number of selection transistors ST2 is not particularly limited.
  • each NAND string NS the drain of the selection transistor ST1 is connected to the corresponding bit line BL.
  • the source of the selection transistor ST1 is connected to one end of a memory transistor MT connected in series.
  • the other end of the memory transistor MT connected in series is connected to the drain of the selection transistor ST2.
  • the source of the selection transistor ST2 is connected to the source line SL.
  • the gate of the selection transistor ST1a of each string unit SU is connected to the corresponding selection gate line SGD.
  • the gate of the selection transistor ST1b is connected to the corresponding selection gate line SGDT.
  • the control gate of the memory transistor MT is connected to the corresponding word line WL.
  • the control gate of the dummy memory transistor MTDD is connected to the corresponding dummy word line DD.
  • the control gate of the dummy memory transistor MTDS is connected to the corresponding dummy word line DS.
  • the gate of the selection transistor ST2a is connected to the corresponding selection gate line SGS.
  • the gate of the selection transistor ST2b is connected to the corresponding selection gate line SGSB.
  • a plurality of NAND strings NS to which the same column address CA is assigned are connected to the same bit line BL among a plurality of blocks BLK.
  • the source line SL is connected between a plurality of blocks BLK.
  • FIG. 16 is a schematic cross-sectional view for explaining an example of a cross-sectional structure of a semiconductor storage device, and shows an X-axis direction along the surface of the semiconductor substrate 10 and a Y-axis direction substantially perpendicular to the X-axis along the surface.
  • the Z-axis direction substantially perpendicular to the surface is illustrated.
  • FIG. 16 illustrates a structure in which peripheral circuits such as a command register 111, an address register 112, a sequencer 113, a driver 114, a low decoder 115, and a sense amplifier 116 are provided below the memory cell array 110.
  • the semiconductor storage device includes an electric field effect transistor TrN and an electric field effect transistor TrP provided on the semiconductor substrate 10, an insulator layer 203, a conductor layer 211, a conductor layer 212, and a conductor.
  • the cap layer 236, the insulator layer 241 and the insulator layer 251, the conductor layer 252, and the conductor layer 261 are provided.
  • the core insulator layer 235, the cap layer 236, and the insulator layer 241 constitute the memory cell array 110.
  • the field effect transistor TrN and the field effect transistor TrP are provided below the memory cell array 110.
  • the field effect transistor TrN is an N-channel field effect transistor.
  • the field effect transistor TrP is a P-channel field effect transistor.
  • Each of the field-effect transistor TrN and the field-effect transistor TrP has a field-effect transistor TrN and a field-effect transistor TrP of the semiconductor device shown in FIG.
  • Each of the field-effect transistor TrN and the field-effect transistor TrP constitutes one of the above peripheral circuits.
  • FIG. 16 illustrates, but is not limited to, the field effect transistor TrN and the field effect transistor TrP adjacent to each other for convenience.
  • the field-effect transistor TrN and the field-effect transistor TrP may be arranged apart from each other, and another transistor or the like may be provided between them.
  • the contact plug CS connects the source or drain of the field effect transistor TrP and the field effect transistor TrN to the conductor layer D0.
  • the contact plug C0 connects the gate electrode of the field effect transistor TrP and the field effect transistor TrN to the conductor layer D0.
  • the insulator layer 203 covers the field-effect transistor TrP and the field-effect transistor TrN, and is between the field-effect transistor TrN and the field-effect transistor TrP, between the contact plug C0 and the contact plug CS, between the conductor layer D0, and the like. Insulate.
  • the insulator layer 203 contains, for example, silicon oxide.
  • the field-effect transistor TrN and the field-effect transistor TrP are connected to the memory cell array 110 via another wiring layer or a contact plug, but these are not shown here for convenience.
  • the conductor layer 211, the conductor layer 212, and the conductor layer 213 constitute the source line SL.
  • Each of the conductor layer 211, the conductor layer 212, and the conductor layer 213 is a polysilicon layer containing, for example, doped phosphorus.
  • the conductor layer 212 is provided between the conductor layer 211 and the conductor layer 213, and penetrates the block insulating film 231, the charge storage film 232, and the tunnel insulating film 233 along the X-axis direction to form a semiconductor. It touches layer 234.
  • an electrical connection is formed between the side surface of the semiconductor layer (semiconductor layer 234) constituting the channel of the memory cell and the conductor layer constituting the source line SL, but other
  • the configuration may be such that, for example, the bottom surface of the semiconductor layer constituting the channel of the memory cell is electrically connected to the conductor layer constituting the source line SL.
  • the insulator layer 214 is provided on the conductor layer 213.
  • the insulator layer 214 contains, for example, silicon oxide.
  • the conductor layer 221 and the insulator layer 222 are alternately laminated to form a laminated body.
  • the plurality of conductor layers 221 are selected gate lines SGSB0 to SGSB4, selected gate lines SGS0 to SGS2, dummy word lines DS0 to DS3, word lines WL00 to WL159, dummy word lines DD0 to DD3, and selected gate lines SGD0 to SGD2.
  • Each of the gate lines SGDT0 to SGDT2 is configured.
  • the conductor layer 221 contains a metallic material.
  • the insulator layer 222 contains, for example, silicon oxide.
  • the block insulating film 231, the charge storage film 232, the tunnel insulating film 233, the semiconductor layer 234, and the core insulator layer 235 constitute a memory pillar.
  • Each component of the memory pillar extends along the Z-axis direction.
  • One memory pillar corresponds to one NAND string NS.
  • the block insulating film 231 and the tunnel insulating film 233 and the core insulating layer 235 contain, for example, silicon oxide.
  • the charge storage film 232 contains, for example, silicon nitride.
  • the semiconductor layer 234 and the cap layer 236 include, for example, polysilicon.
  • a hole corresponding to the memory pillar is formed through the plurality of conductor layers 221.
  • a block insulating film 231, a charge storage film 232, and a tunnel insulating film 233 are sequentially laminated on the side surface of the hole.
  • the semiconductor layer 234 is formed so that the side surface is in contact with the tunnel insulating film 233 and the conductor layer 212.
  • the semiconductor layer 234 has a channel forming region of the selection transistor ST1, the selection transistor ST2, the memory transistor MT, the dummy memory transistor MTDS, and the dummy memory transistor MTDD. Therefore, the semiconductor layer 234 functions as a signal line connecting the current paths of the selection transistor ST1, the selection transistor ST2, the memory transistor MT, the dummy memory transistor MTDS, and the dummy memory transistor MTDD.
  • the core insulator layer 235 is provided inside the semiconductor layer 234.
  • the cap layer 236 is provided on the semiconductor layer 234 and the core insulator layer 235, and is in contact with the tunnel insulating film 233.
  • the insulator layer 251 is provided on the laminate of the conductor layer 221 and the insulator layer 222.
  • the insulator layer 251 contains, for example, tetraethyl orthosilicate (TEOS).
  • TEOS tetraethyl orthosilicate
  • the conductor layer 252 constitutes a contact plug.
  • the conductor layer 261 is in contact with the cap layer 236 via the conductor layer 252.
  • the conductor layer 261 constitutes the bit wire BL.
  • the conductor layer 252 and the conductor layer 261 include a metallic material.
  • the intersection of the memory pillar and the conductor layer 221 constituting each word line WL functions as a memory transistor MT.
  • the intersection of the memory pillar and the conductor layer 221 constituting each dummy word line DD functions as a dummy memory transistor MTDD.
  • the intersection of the memory pillar and the conductor layer 221 constituting each dummy word line DS functions as a dummy memory transistor MTDS.
  • the intersection of the memory pillar and the conductor layer 221 constituting each selection gate line SGD functions as the selection transistor ST1a.
  • the intersection of the memory pillar and the conductor layer 221 constituting each selection gate line SGDT functions as the selection transistor ST1b.
  • the intersection of the memory pillar and the conductor layer 221 constituting each selection gate line SGS functions as the selection transistor ST2a.
  • the intersection of the memory pillar and the conductor layer 221 constituting each selection gate line SGSB functions as the selection transistor ST2b.
  • FIG. 17 is a schematic cross-sectional view for explaining another example of the cross-sectional structure of the semiconductor storage device, and is an X-axis direction along the surface of the semiconductor substrate 10 and a Y-axis direction substantially perpendicular to the X-axis along the surface. And the Z-axis direction substantially perpendicular to the surface are illustrated.
  • FIG. 17 illustrates a structure including a peripheral circuit juxtaposed with the memory cell array 110, and illustrates a part of the area of the memory cell array and a part of the peripheral circuit.
  • the semiconductor storage device includes an electric field effect transistor TrP and an electric field effect transistor TrN provided on the semiconductor substrate 10, an insulator layer 203, an insulator layer 214, a conductor layer 221 and an insulator.
  • the conductor layer 252 and the conductor layer 261 are provided. The description of the parts common to the components of the semiconductor storage device shown in FIG. 16 will be omitted.
  • the semiconductor layer 234 penetrates the block insulating film 231, the charge storage film 232, and the tunnel insulating film 233 and is in contact with the semiconductor substrate 10.
  • the semiconductor layer 234 is connected to a source line SL (not shown) via the semiconductor substrate 10.
  • the semiconductor storage device of the present embodiment can provide a semiconductor storage device having high reliability by applying the semiconductor device of the first embodiment to the peripheral circuit.
  • Tunnel insulating film 234 ... Semiconductor layer, 235 ... Core insulator layer, 236 ... Cap layer, 241 ... Insulator layer, 242 ... Insulator layer, 251 ... Insulator layer, 252 ... Conductor layer, 261 ... Conductor layer.

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Abstract

高い信頼性を有する半導体装置を提供する。半導体装置は、第１の領域（ＮＰ１）および第２の領域（ＮＰ２）を含む半導体基板（１０）と、第１の絶縁体層（２ｂ）と、不純物を含む第１の半導体層（３１ｂ）と、チタンを含む第１の導電体層（３２ｂ）と、窒素と、チタンまたはタングステンとを含む第２の導電体層（３３ｂ）と、タングステンを含む第３の導電体層（３４ｂ）と、を有する第１のゲート電極（３ｂ）と、第３の導電体層の上に設けられ、酸素とシリコンとを含む第２の絶縁体層（４ｂ）と、第２の絶縁体層の上に設けられ、窒素とシリコンとを含む第３の絶縁体層（５ｂ）と、第１の領域の上に設けられた第１のコンタクト（ＣＳ）と、第２の領域の上に設けられた第２のコンタクト（ＣＳ）と、第１のゲート電極の第３の導電体層の上に設けられ、第２の絶縁体層と第３の絶縁体層とを貫通する第３のコンタクト（Ｃ０）と、を具備する。

Description

半導体装置、半導体装置の製造方法、および半導体記憶装置
　本発明の実施形態は、半導体装置、半導体装置の製造方法、および半導体記憶装置に関する。
　近年、電界効果トランジスタを含む周辺回路と、メモリセルアレイと、を具備する半導体記憶装置が知られている。
特開２０１６－２２５４３４号公報
　発明が解決しようとする課題の一つは、高い信頼性を有する半導体装置を提供することである。
　実施形態の半導体装置は、第１型の不純物をそれぞれ含む第１の領域（ＮＰ１）および第２の領域（ＮＰ２）を含む半導体基板（１０）と、半導体基板における第１の領域と第２の領域との間の領域の上に設けられた第１の絶縁体層（２ｂ）と、第１の絶縁体層の上に設けられ、不純物を含む第１の半導体層（３１ｂ）と、第１半導体層の上に設けられ、チタンを含む第１の導電体層（３２ｂ）と、第１の導電体層の上に設けられ、窒素と、チタンまたはタングステンとを含む第２の導電体層（３３ｂ）と、第２の導電体層の上に設けられ、タングステンを含む第３の導電体層（３４ｂ）と、を有する第１のゲート電極（３ｂ）と、第３の導電体層の上に設けられ、酸素とシリコンとを含む第２の絶縁体層（４ｂ）と、第２の絶縁体層の上に設けられ、窒素とシリコンとを含む第３の絶縁体層（５ｂ）と、第１の領域の上に設けられた第１のコンタクト（ＣＳ）と、第２の領域の上に設けられた第２のコンタクト（ＣＳ）と、第１のゲート電極の第３の導電体層の上に設けられ、第２の絶縁体層と第３の絶縁体層とを貫通する第３のコンタクト（Ｃ０）と、を具備する。
半導体装置の構造例を示す断面模式図である。 半導体装置の製造方法例を説明するためのフローチャートである。 半導体装置の製造途中の断面構造の一例を示す図である。 半導体装置の製造途中の断面構造の一例を示す図である。 半導体装置の製造途中の断面構造の一例を示す図である。 半導体装置の製造途中の断面構造の一例を示す図である。 半導体装置の製造途中の断面構造の一例を示す図である。 半導体装置の製造途中の断面構造の一例を示す図である。 半導体装置の製造途中の断面構造の一例を示す図である。 半導体装置の製造途中の断面構造の一例を示す図である。 電界効果トランジスタの電気特性の劣化を説明するための図である。 半導体装置の製造過程における水素の挙動を説明するための模式図である。 半導体装置の製造過程における水素の挙動を説明するための模式図である。 半導体記憶装置の構成例を示すブロック図である。 メモリセルアレイの回路構成を示す回路図である。 半導体記憶装置の断面構造例を説明するための断面模式図である。 半導体記憶装置の他の断面構造例を説明するための断面模式図である。
　以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
（第１の実施形態）
　本実施形態の半導体装置の構造例について以下に説明する。図１は、半導体装置の構造例を示す断面模式図であり、Ｘ軸と、Ｘ軸と略垂直に交差するＹ軸と、Ｘ軸およびＹ軸のそれぞれと略垂直に交差するＺ軸と、を示すとともに、Ｘ－Ｚ断面の一部を示す。
　図１に示す半導体装置は、電界効果トランジスタＴｒＮと、電界効果トランジスタＴｒＰと、を具備する。図１は、便宜のため、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰを隣接して図示しているが、これに限定されない。例えば、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰは互いに離れて配置されるとともに、その間に他のトランジスタ等が設けられていてもよい。
　電界効果トランジスタＴｒＮが形成される領域、電界効果トランジスタＴｒＰが形成される領域は、それぞれ、ＴｒＮ形成領域、ＴｒＰ形成領域と表記される場合がある。
　電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰは、高速動作を目的とした超低耐圧トランジスタであり、例えば低電圧駆動および高速動作が可能なロジック回路に適用可能である。これに限定されず、電界効果トランジスタＴｒＮの例は、高電圧駆動が可能な超高耐圧トランジスタや、超高耐圧トランジスタよりも低い耐圧を有する高耐圧トランジスタ等をさらに含んでもよい。本実施形態では、一例として、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰが超低耐圧トランジスタである例について説明する。
　電界効果トランジスタＴｒＰは、Ｎ型ウェル領域ＮＷに設けられる。電界効果トランジスタＴｒＮは、Ｐ型ウェル領域ＰＷに設けられる。Ｎ型ウェル領域ＮＷおよびＰ型ウェル領域ＰＷは、素子分離領域ＳＴＩにより電気的に分離される。素子分離領域ＳＴＩは、酸素とシリコンとを含む。素子分離領域ＳＴＩは、例えば酸化シリコンを含む。Ｎ型ウェル領域ＮＷ、Ｐ型ウェル領域ＰＷ、および素子分離領域ＳＴＩは、半導体基板１０の表面に面して設けられる。
　電界効果トランジスタＴｒＰは、ｐ型不純物拡散領域ＰＰ１と、ｐ型不純物拡散領域ＰＰ２と、絶縁体層２ａと、ゲート電極３ａと、絶縁体層４ａと、絶縁体層５ａと、絶縁体層６ａと、絶縁体層７ａと、を含む。
　電界効果トランジスタＴｒＮは、ｎ型不純物拡散領域ＮＰ１と、ｎ型不純物拡散領域ＮＰ２と、絶縁体層２ｂと、ゲート電極３ｂと、絶縁体層４ｂと、絶縁体層５ｂと、絶縁体層６ｂと、絶縁体層７ｂと、を含む。
　図１に示す半導体装置は、さらにコンタクトプラグＣＳと、コンタクトプラグＣ０と、を含む。コンタクトプラグＣＳは、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮのソースまたはドレインと接続される導電体層である。コンタクトプラグＣ０は、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮのゲート電極と接続される導電体層である。ｐ型不純物拡散領域ＰＰ１およびｐ型不純物拡散領域ＰＰ２並びにｎ型不純物拡散領域ＮＰ１およびｎ型不純物拡散領域ＮＰ２のそれぞれは、これらの上に設けられたコンタクトプラグＣＳを介して異なる導電体層に電気的に接続される。ゲート電極３ａ、ゲート電極３ｂのそれぞれは、これらの上に設けられたコンタクトプラグＣ０を介して異なる導電体層に電気的に接続される。
　ｐ型不純物拡散領域ＰＰ１およびｐ型不純物拡散領域ＰＰ２は、Ｎ型ウェル領域ＮＷの上面（表面近傍）に形成され、例えば、ドープされたボロン（Ｂ）を含む。ｐ型不純物拡散領域ＰＰ１は、ｐ型不純物拡散領域ＰＰ２とＸ軸方向に離れて配置される。
　ｐ型不純物拡散領域ＰＰ１およびｐ型不純物拡散領域ＰＰ２は、電界効果トランジスタＴｒＰのソース（ソース拡散層）およびドレイン（ドレイン拡散層）として機能する。
　ｎ型不純物拡散領域ＮＰ１およびｎ型不純物拡散領域ＮＰ２は、Ｐ型ウェル領域ＰＷの上面（表面近傍）に形成され、例えば、ドープされたリン（Ｐ）を含む。ｎ型不純物拡散領域ＮＰ１は、ｎ型不純物拡散領域ＮＰ２とＸ軸方向に離れて配置される。
　ｎ型不純物拡散領域ＮＰ１およびｎ型不純物拡散領域ＮＰ２は、電界効果トランジスタＴｒＮのソース（ソース拡散層）およびドレイン（ドレイン拡散層）として機能する。
　絶縁体層２ａは、ｐ型不純物拡散領域ＰＰ１とｐ型不純物拡散領域ＰＰ２との間のＮ型ウェル領域ＮＷの上に設けられ、電界効果トランジスタＴｒＰのゲート絶縁膜として機能する。
　絶縁体層２ｂは、ｎ型不純物拡散領域ＮＰ１とｎ型不純物拡散領域ＮＰ２との間のＮ型ウェル領域ＮＷの上に設けられ、電界効果トランジスタＴｒＮのゲート絶縁膜として機能する。
　絶縁体層２ａおよび絶縁体層２ｂは、絶縁材料を含む。絶縁材料は、シリコンと、酸素または窒素と、を含む。絶縁材料の例は、酸化シリコン、窒化シリコン等を含む。
　ゲート電極３ａは、絶縁体層２ａの上に設けられる。ゲート電極３ａは、半導体層３１ａと、導電体層３２ａと、導電体層３３ａと、導電体層３４ａと、を含む。
　ゲート電極３ｂは、絶縁体層２ｂの上に設けられる。ゲート電極３ｂは、半導体層３１ｂと、導電体層３２ｂと、導電体層３３ｂと、導電体層３４ｂと、を含む。
　半導体層３１ａ、半導体層３１ｂは、絶縁体層２ａ、絶縁体層２ｂの上にそれぞれ設けられる。半導体層３１ａの例は、ボロン（Ｂ）等の不純物をドープしたポリシリコン層を含む。半導体層３１ｂの例は、リン（Ｐ）等の不純物をドープしたポリシリコン層を含む。半導体層３１ａおよび半導体層３１ｂにボロンまたはリン等の不純物を含ませることにより、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮの閾値電圧を調整できる。
　導電体層３２ａ、導電体層３２ｂは、半導体層３１ａ、半導体層３１ｂの上にそれぞれ設けられる。導電体層３２ａおよび導電体層３２ｂは、例えばチタン（Ｔｉ）を含む。
　導電体層３３ａ、導電体層３３ｂは、導電体層３２ａ、導電体層３２ｂの上にそれぞれ設けられる。導電体層３３ａおよび導電体層３３ｂは、窒素と、チタンまたはタングステンと、を含む。導電体層３３ａおよび導電体層３３ｂは、例えば窒化チタン（ＴｉＮ）または窒化タングステン（ＷＮ）を含む。
　導電体層３４ａ、導電体層３４ｂは、導電体層３３ａ、導電体層３３ｂの上にそれぞれ設けられる。導電体層３４ａおよび導電体層３４ｂは、例えばタングステン（Ｗ）を含む。
　絶縁体層４ａ、絶縁体層４ｂは、導電体層３４ａ、導電体層３４ｂの上にそれぞれ設けられる。絶縁体層４ａおよび絶縁体層４ｂは、酸素とシリコンとを含む。絶縁体層４ａおよび絶縁体層４ｂは、例えば酸化シリコンを含む。
　絶縁体層４ａおよび絶縁体層４ｂは、例えば３５０℃以下の温度でシリコンを含む原料を酸化させることにより形成された酸化シリコン膜である。上記酸化により形成された酸化膜を低温酸化膜（ＬＴＯ膜）ともいう。ＬＴＯ膜である酸化シリコン膜は、導電体膜３４の異常酸化を抑制できるため、好ましい。なお、自然酸化膜はＬＴＯ膜に含まれない。
　絶縁体層４ａ、絶縁体層４ｂは、絶縁体層５ａ、絶縁体層５ｂよりもそれぞれ薄いことが好ましい。絶縁体層４ａおよび絶縁体層４ｂのそれぞれの厚さは、５ｎｍ以下である。絶縁体層４ａを薄くすることにより、ゲート電極３ａとコンタクトプラグＣ０との接続抵抗の増加を抑制できる。絶縁体層４ｂを薄くすることにより、ゲート電極３ｂとコンタクトプラグＣ０との接続抵抗の増加を抑制できる。
　絶縁体層５ａ、絶縁体層５ｂは、絶縁体層４ａ、絶縁体層４ｂの上にそれぞれ設けられる。絶縁体層５ａおよび絶縁体層５ｂは、窒素とシリコンとを含む。絶縁体層５ａおよび絶縁体層５ｂは、例えば窒化シリコンを含む。絶縁体層５ａおよび絶縁体層５ｂは、例えば、コンタクトプラグＣ０を形成する際のエッチングストッパとして機能する。コンタクトプラグＣ０の一つは、導電体層３４ａの上に設けられるとともに絶縁体層４ａおよび絶縁体層５ａを貫通する。コンタクトプラグＣ０の他の一つは、導電体層３４ｂの上に設けられるとともに絶縁体層４ｂおよび絶縁体層５ｂを貫通する。
　絶縁体層６ａは、絶縁体層２ａ、ゲート電極３ａ、絶縁体層４ａ、および絶縁体層５ａの積層の側面に設けられる。絶縁体層６ｂは、絶縁体層２ｂ、ゲート電極３ｂ、絶縁体層４ｂ、および絶縁体層５ｂの積層の側面に設けられる。絶縁体層６ａおよび絶縁体層６ｂは、例えば酸素とシリコンとを含む。絶縁体層６ａおよび絶縁体層６ｂは、例えば酸化シリコンを含む。絶縁体層６ａ、絶縁体層６ｂは、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮのサイドウォールとしてそれぞれ機能する。
　絶縁体層７ａは、絶縁体層６ａの上に設けられる。絶縁体層７ｂは、絶縁体層６ｂの上に設けられる。絶縁体層７ａおよび絶縁体層７ｂは、窒素とシリコンとを含む。絶縁体層７ａおよび絶縁体層７ｂは、窒化シリコンを含む。絶縁体層７ａ、絶縁体層７ｂは、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮのサイドウォールとしてそれぞれ機能する。
　次に、図１に示す半導体装置における、電界効果トランジスタのゲート電極の形成に関する一連の製造工程の一例について図２を適宜参照して説明する。図２は、半導体装置の製造方法例を説明するためのフローチャートである。図３～図１０のそれぞれは、半導体装置の製造途中の断面構造の一例を示す図であり、図１と同様の断面を示している。
　また、例えば絶縁体膜４がＴｒＰ形成領域、ＴｒＮ形成領域の全てに亘って設けられている場合、ＴｒＰ形成領域、ＴｒＮ形成領域における絶縁体膜４はそれぞれ絶縁体層４ａ、絶縁体層４ｂ、と称される場合がある。言い換えると、絶縁体層４ａ、絶縁体層４ｂの全てについて述べる場合は、「絶縁体膜４」のように共通の参照符号が用いられる。このような記載方法は、本明細書全体にわたって、他の参照符号についても用いられる。
　まず、図３に示されるように、半導体基板１０の上に絶縁体膜２が形成される（ステップＳ１）。
　次に、図４に示されるように、絶縁体膜２の上に半導体膜３１が形成される（ステップＳ２）。半導体膜３１は、例えばノンドープのポリシリコンが堆積されることにより形成されることが可能である。
　次に、図５に示されるように、素子分離領域ＳＴＩが形成される（ステップＳ３）。具体的には、素子分離領域ＳＴＩが形成される領域が、例えばリソグラフィ工程およびエッチングにより除去され、除去された領域に絶縁材料が埋め込まれる。本工程におけるエッチングは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）である。素子分離領域ＳＴＩは、これまで形成されてきた層を、ＴｒＰ形成領域、ＴｒＮ形成領域に分離するように形成される。
　次に、図６に示されるように、半導体層３１ａ、半導体層３１ｂが形成される（ステップＳ４）。具体的には、半導体層３１ａは、ＴｒＮ形成領域がマスクにより覆われた状態でイオン注入により半導体膜３１の一部にボロンがドープされることにより形成される。半導体層３１ｂは、ＴｒＰ形成領域がマスクにより覆われた状態でイオン注入により半導体膜３１の他の一部にリンがドープされることにより形成される。
　次に、図７に示されるように、導電体膜３２、導電体膜３３、および導電体膜３４が形成される（ステップＳ５）。具体的には、導電体膜３２が、半導体層３１ａ、半導体層３１ｂ、および素子分離領域ＳＴＩの上に形成され、導電体膜３３が、導電体膜３２の上に形成され、導電体膜３４が導電体膜３３の上に形成される。
　次に、図８に示されるように、絶縁体膜４が形成される（ステップＳ６）。具体的には、絶縁体膜４が、導電体膜３４の上に形成される。絶縁体膜４は、例えば３５０℃以下の温度でシリコンを含む原料を酸化させることにより形成される。
　次に、図９に示されるように、絶縁体膜５が形成される（ステップＳ７）。具体的には、絶縁体膜５が、絶縁体膜４の上に形成される。絶縁体膜５は、例えばジクロロシラン（ＳｉＨ２Ｃｌ２：ＤＣＳ）を用いた低圧プラズマ化学気相成長法（ＬＰ－ＣＶＤ）により、アンモニア（ＮＨ３）雰囲気下で窒化シリコンを堆積することにより形成される。
　次に、図１０に示されるように、ゲート電極３ａ、ゲート電極３ｂが形成される（ステップＳ８）。具体的には、素子分離領域ＳＴＩの一部と半導体基板１０より上に積層された層のうちの素子分離領域ＳＴＩの周辺の部分がエッチングによって除去される。半導体基板１０より上に積層された層が、ＴｒＰ形成領域、ＴｒＮ形成領域で分離される。これらの加工の結果、絶縁体層２ａ、絶縁体層２ｂ、導電体層３２ａ、導電体層３２ｂ、導電体層３３ａ、導電体層３３ｂ、導電体層３４ａ、導電体層３４ｂ、絶縁体層４ａ、絶縁体層４ｂ、絶縁体層５ａ、および絶縁体層５ｂが形成される。本工程におけるエッチングは、例えばＲＩＥであり、ＲＩＥは複数回行われていてもよい。
　次に、図１に示されるように、ｎ型不純物拡散領域ＮＰ１、ｎ型不純物拡散領域ＮＰ２、ｐ型不純物拡散領域ＰＰ１、ｐ型不純物拡散領域ＰＰ２、絶縁体層６ａ、絶縁体層６ｂ、絶縁体層７ａ、絶縁体層７ｂ、コンタクトプラグＣＳ、およびコンタクトプラグＣ０が形成される。
　以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番は問題が生じない範囲で入れ替えられてもよい。
　以上で説明した半導体装置によれば、電界効果トランジスタの電気特性の劣化を抑制することができ、高い信頼性を有する半導体装置を提供することができる。
　図１１は、電界効果トランジスタの電気特性の劣化を説明するための図である。チタン層／金属窒化物層／タングステン層の積層構造を有するゲート電極を有する電界効果トランジスタは、図１１に示すように、電界効果トランジスタのサブスレショルド特性を表すドレイン電流（Ｉｄ）－ゲート電圧（Ｖｇ）曲線にこぶ（ハンプ）が発生して面内で閾値電圧が大きくばらつくことがある。さらに、ハンプにより、狭チャネル効果による閾値電圧の変化を測定したときに、同じチャネル幅を有する場合であっても閾値電圧が大きくばらつくことがある。
　これらの閾値電圧のばらつきは、例えば半導体装置の製造過程において発生する水素が原因の一つであると考えられる。図１２および図１３は、半導体装置の製造過程における水素の挙動を説明するための模式図である。なお、図１２および図１３は、一例としてＴｒＰ領域の一部を図示するが、ＴｒＮ領域においても同様の挙動を示すと考えられる。
　絶縁体膜５は、前述のとおり、ジクロロシランを用いたＬＰ－ＣＶＤにより、アンモニア雰囲気下で窒化シリコンを堆積することにより形成される。
　仮に、導電体層３４の上に絶縁体膜５を直接形成する場合、図１２に示すように、導電体層３４の表面に飛来するアンモニア分子（ＮＨ３）は、導電体層３４に含まれるタングステンの触媒作用により分解されて水素（Ｈ＊）を生成する。生成されたＨ＊は、導電体膜３２および導電体膜３３の少なくとも一つの膜に吸蔵される。
　さらに、絶縁体膜５は、成膜中に加熱される。この加熱により、図１３に示すように、吸蔵された水素が半導体基板１０に移動する。半導体基板１０の素子分離領域ＳＴＩに面する領域には、主に素子間のリーク電流を抑制するためにボロンが注入されるが、特にＮ型ウェル領域ＮＷまたはＰ型ウェル領域ＰＷと素子分離領域ＳＴＩとの境界において、注入されたボロンが水素により不活性になると、端部のみ閾値電圧が低い領域ができ、コーナー電流が発生する。コーナー電流が一定の電流に到達すると、Ｉｄ－Ｖｇ曲線に変曲点が発生する。この変曲点がハンプを形成する。なお、ボロンの不活性化は、上記境界に限定されず、半導体基板１０の他の領域においても発生することがある。
　これに対し、本実施形態の半導体装置では、導電体膜３４と絶縁体膜５との間に保護膜として絶縁体膜４を形成する。これにより、導電体層３４の表面を保護して導電体層３４によるアンモニアの分解反応を抑制できるため、水素の生成を抑制できる。水素の生成を抑制することにより、絶縁体膜５の成膜時の加熱により半導体基板１０に移動する水素を低減できるため、ハンプの発生を抑制できる。よって、電界効果トランジスタの閾値電圧のばらつきを抑制できる。したがって、高い信頼性を有する半導体装置を提供できる。
（第２の実施形態）
　第１の実施形態の半導体装置は、半導体記憶装置に適用可能である。図１４は、半導体記憶装置の構成例を示すブロック図である。半導体記憶装置は、メモリ１０１と、メモリコントローラ１０２と、を具備する。
　メモリ１０１は、メモリセルアレイ１１０と、コマンドレジスタ１１１と、アドレスレジスタ１１２と、シーケンサ１１３と、ドライバ１１４と、ローデコーダ１１５と、センスアンプ１１６と、を含む。
　メモリセルアレイ１１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の自然数である））を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリトランジスタＭＴの集合である。
　メモリセルアレイ１１０は、複数のビット線ＢＬを介してセンスアンプ１１６に接続される。メモリセルアレイ１１０は、後述するように、複数のワード線ＷＬを含み、それらを介してローデコーダ１１５に接続される。各メモリトランジスタＭＴ（メモリセル）は、複数のワード線ＷＬの一つおよび複数のビット線ＢＬの一つに接続される。
　コマンドレジスタ１１１は、メモリコントローラ１０２から受信したコマンド信号ＣＭＤを保持する。コマンド信号ＣＭＤは、例えば、シーケンサ１１３に読み出し動作、書き込み動作、および消去動作を実行させる命令データを含む。
　アドレスレジスタ１１２は、メモリコントローラ１０２から受信したアドレス信号ＡＤＤを保持する。アドレス信号ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、およびビット線ＢＬの選択に用いられる。
　シーケンサ１１３は、メモリ１０１の動作を制御する。シーケンサ１１３は、例えばコマンドレジスタ１１１に保持されたコマンド信号ＣＭＤに基づいてドライバ１１４、ローデコーダ１１５、およびセンスアンプ１１６等を制御して、読み出し動作、書き込み動作、および消去動作等の動作を実行する。
　ドライバ１１４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。そして、ドライバ１１４は、例えば、アドレスレジスタ１１２に保持されたページアドレスＰＡに基づいて、選択されたワード線ＷＬに対応する信号線に、生成した電圧を印加する。
　ローデコーダ１１５は、アドレスレジスタ１１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１１０内の１つのブロックＢＬＫを選択する。そして、ローデコーダ１１５は、例えば、選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。
　センスアンプ１１６は、書き込み動作において、メモリコントローラ１０２から受信した書き込みデータＤＡＴに応じて、各ビット線ＢＬに所望の電圧を印加する。また、センスアンプ１１６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１０２に転送する。
　メモリ１０１とメモリコントローラ１０２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、メモリ１０１とメモリコントローラ１０２との間の通信は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏを使用する。
　コマンドラッチイネーブル信号ＣＬＥは、メモリ１０１が受信した入出力信号Ｉ／Ｏがコマンド信号ＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス信号ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力をメモリ１０１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリ１０１に命令する信号である。
　レディビジー信号ＲＢｎは、メモリ１０１がメモリコントローラ１０２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ１０２に通知する信号である。
　入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、書き込みデータ信号ＤＡＴ等の信号を含むことができる。
　以上で説明したメモリ１０１およびメモリコントローラ１０２は、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置の例は、例えばＳＤカードのようなメモリカードや、ソリッドステートドライブ（ＳＳＤ）を含む。
　次に、メモリセルアレイ１１０の回路構成例について説明する。図１５は、メモリセルアレイ１１０の回路構成を示す回路図である。図１５は、ブロックＢＬＫ０を例示するが、他のブロックＢＬＫの構成も同じである。
　ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図１５は、３つのストリングユニットＳＵ（ＳＵ０～ＳＵ２）を図示しているが、ストリングユニットＳＵの数は、特に限定されない。
　各ＮＡＮＤストリングＮＳは、複数のビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の自然数である））の一つに接続される。各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴと、ダミーメモリトランジスタＭＴＤＤと、ダミーメモリトランジスタＭＴＤＳと、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を含む。
　メモリトランジスタＭＴは、制御ゲートと、電荷蓄積膜と、を含み、データを不揮発に保持する。図１５は、複数のメモリトランジスタＭＴ（ＭＴ００～ＭＴ１５９）を図示するが、メモリトランジスタＭＴの数は、特に限定されない。
　ダミーメモリトランジスタＭＴＤＤ、ダミーメモリトランジスタＭＴＤＳは、制御ゲートと、電荷蓄積膜と、をそれぞれ含む。ダミーメモリトランジスタＭＴＤＤおよびダミーメモリトランジスタＭＴＤＳは、メモリトランジスタＭＴの構造と同じ構造を有するが、データの保持には使用されない。
　メモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＤ、ダミーメモリトランジスタＭＴＤＳは、それぞれ電荷蓄積膜に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積膜に導電体層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
　選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用
される。図１５は、複数の選択トランジスタＳＴ１（ＳＴ１ａ、ＳＴ１ｂ）を図示するが、選択トランジスタＳＴ１の数は、特に限定されない。
　選択トランジスタＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。図１５は、複数の選択トランジスタＳＴ２（ＳＴ２ａ、ＳＴ２ｂ）を図示するが、選択トランジスタＳＴ２の数は、特に限定されない。
　各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリトランジスタＭＴの一端に接続される。直列に接続されたメモリトランジスタＭＴの他端は、選択トランジスタＳＴ２のドレインに接続される。
　同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。各ストリングユニットＳＵの選択トランジスタＳＴ１ａのゲートは、それぞれ対応する選択ゲート線ＳＧＤに接続される。選択トランジスタＳＴ１ｂのゲートは、それぞれ対応する選択ゲート線ＳＧＤＴに接続される。メモリトランジスタＭＴの制御ゲートは、それぞれ対応するワード線ＷＬに接続される。ダミーメモリトランジスタＭＴＤＤの制御ゲートは、それぞれ対応するダミーワード線ＤＤに接続される。ダミーメモリトランジスタＭＴＤＳの制御ゲートは、それぞれ対応するダミーワード線ＤＳに接続される。選択トランジスタＳＴ２ａのゲートは、対応する選択ゲート線ＳＧＳに接続される。選択トランジスタＳＴ２ｂのゲートは、対応する選択ゲート線ＳＧＳＢに接続される。
　同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で接続される。
　次に、半導体記憶装置の断面構造例について説明する。図１６は、半導体記憶装置の断面構造例を説明するための断面模式図であり、半導体基板１０の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。なお、図１６では、メモリセルアレイ１１０の下方に、コマンドレジスタ１１１、アドレスレジスタ１１２、シーケンサ１１３、ドライバ１１４、ローデコーダ１１５、センスアンプ１１６等の周辺回路を具備する構造を例示する。
　図１６に示すように、半導体記憶装置は、半導体基板１０に設けられた電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰと、絶縁体層２０３と、導電体層２１１と、導電体層２１２と、導電体層２１３と、絶縁体層２１４と、導電体層２２１と、絶縁体層２２２と、ブロック絶縁膜２３１と、電荷蓄積膜２３２と、トンネル絶縁膜２３３と、半導体層２３４と、コア絶縁体層２３５と、キャップ層２３６と、絶縁体層２４１と、絶縁体層２５１と、導電体層２５２と、導電体層２６１と、を具備する。なお、導電体層２１１、導電体層２１２、導電体層２１３、絶縁体層２１４、導電体層２２１、絶縁体層２２２、ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３、半導体層２３４、コア絶縁体層２３５、キャップ層２３６、および絶縁体層２４１は、上記メモリセルアレイ１１０を構成する。
　電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰは、メモリセルアレイ１１０の下方に設けられる。電界効果トランジスタＴｒＮは、Ｎチャネル型電界効果トランジスタである。電界効果トランジスタＴｒＰは、Ｐチャネル型電界効果トランジスタである。電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰのそれぞれは、図１に示す半導体装置の電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰを有する。電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰのそれぞれは、上記周辺回路のいずれかを構成する。図１６は、便宜のため、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰを隣接して図示しているが、これに限定されない。例えば、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰは互いに離れて配置されるとともに、その間に他のトランジスタ等が設けられていてもよい。
　コンタクトプラグＣＳは、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮのソースまたはドレインと導電体層Ｄ０とを接続する。コンタクトプラグＣ０は、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮのゲート電極と導電体層Ｄ０とを接続する。
　絶縁体層２０３は、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮを覆い、電界効果トランジスタＴｒＮと電界効果トランジスタＴｒＰの間や、コンタクトプラグＣ０とコンタクトプラグＣＳとの間、導電体層Ｄ０の間などを絶縁する。絶縁体層２０３は、例えば酸化シリコンを含む。なお、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰは、他の配線層やコンタクトプラグを介してメモリセルアレイ１１０に接続されるが、ここでは便宜のためこれらの図示を省略する。
　導電体層２１１、導電体層２１２、および導電体層２１３は、ソース線ＳＬを構成する。導電体層２１１、導電体層２１２、および導電体層２１３のそれぞれは、例えばドープされたリンを含有するポリシリコン層である。また、導電体層２１２は、導電体層２１１と導電体層２１３との間に設けられ、Ｘ軸方向に沿ってブロック絶縁膜２３１、電荷蓄積膜２３２、およびトンネル絶縁膜２３３を貫通して半導体層２３４に接する。なお、本実施形態では、メモリセルのチャネルを構成する半導体層（半導体層２３４）の側面において、ソース線ＳＬを構成する導電体層との間の電気的接続を形成しているが、他の構成、例えば、メモリセルのチャネルを構成する半導体層の底面において、ソース線ＳＬを構成する導電体層との間の電気的に接続されるような構成であってもよい。
　絶縁体層２１４は、導電体層２１３の上に設けられる。絶縁体層２１４は、例えば酸化シリコンを含む。
　導電体層２２１および絶縁体層２２２は、交互に積層されて積層体を構成する。複数の導電体層２２１は、選択ゲート線ＳＧＳＢ０～ＳＧＳＢ４、選択ゲート線ＳＧＳ０～ＳＧＳ２、ダミーワード線ＤＳ０～ＤＳ３、ワード線ＷＬ００～ＷＬ１５９、ダミーワード線ＤＤ０～ＤＤ３、選択ゲート線ＳＧＤ０～ＳＧＤ２、選択ゲート線ＳＧＤＴ０～ＳＧＤＴ２をそれぞれ構成する。導電体層２２１は、金属材料を含む。絶縁体層２２２は、例えば酸化シリコンを含む。
　ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３、半導体層２３４、およびコア絶縁体層２３５は、メモリピラーを構成する。メモリピラーの各構成要素は、Ｚ軸方向に沿って延伸する。１つのメモリピラーが１つのＮＡＮＤストリングＮＳに対応する。
　ブロック絶縁膜２３１、トンネル絶縁膜２３３、およびコア絶縁体層２３５は、例えば酸化シリコンを含む。電荷蓄積膜２３２は、例えば窒化シリコンを含む。半導体層２３４およびキャップ層２３６は、例えばポリシリコンを含む。
　より具体的には、複数の導電体層２２１を貫通してメモリピラーに対応するホールが形成される。ホールの側面にはブロック絶縁膜２３１、電荷蓄積膜２３２、およびトンネル絶縁膜２３３が順次積層されている。そして、側面がトンネル絶縁膜２３３および導電体層２１２に接するように半導体層２３４が形成される。
　半導体層２３４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＳ、ダミーメモリトランジスタＭＴＤＤのチャネル形成領域を有する。よって、半導体層２３４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＳ、ダミーメモリトランジスタＭＴＤＤの電流経路を接続する信号線として機能する。
　コア絶縁体層２３５は、半導体層２３４の内側に設けられる。
　キャップ層２３６は、半導体層２３４およびコア絶縁体層２３５の上に設けられるとともに、トンネル絶縁膜２３３に接する。
　絶縁体層２５１は、導電体層２２１と絶縁体層２２２との積層の上に設けられる。絶縁体層２５１は、例えばテトラエチルオルトシリケート（ＴＥＯＳ）を含む。導電体層２５２は、コンタクトプラグを構成する。導電体層２６１は、導電体層２５２を介してキャップ層２３６に接する。導電体層２６１は、ビット線ＢＬを構成する。導電体層２５２および導電体層２６１は、金属材料を含む。
　メモリピラーと、各ワード線ＷＬを構成する導電体層２２１との交点は、メモリトランジスタＭＴとして機能する。メモリピラーと、各ダミーワード線ＤＤを構成する導電体層２２１との交点は、ダミーメモリトランジスタＭＴＤＤとして機能する。メモリピラーと、各ダミーワード線ＤＳを構成する導電体層２２１との交点は、ダミーメモリトランジスタＭＴＤＳとして機能する。メモリピラーと、各選択ゲート線ＳＧＤを構成する導電体層２２１との交点は、選択トランジスタＳＴ１ａとして機能する。メモリピラーと、各選択ゲート線ＳＧＤＴを構成する導電体層２２１との交点は、選択トランジスタＳＴ１ｂとして機能する。メモリピラーと、各選択ゲート線ＳＧＳを構成する導電体層２２１との交点は、選択トランジスタＳＴ２ａとして機能する。メモリピラーと、各選択ゲート線ＳＧＳＢを構成する導電体層２２１との交点は、選択トランジスタＳＴ２ｂとして機能する。
　なお、半導体記憶装置の構造は、図１６に示す構造に限定されない。図１７は、半導体記憶装置の他の断面構造例を説明するための断面模式図であり、半導体基板１０の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。なお、図１７では、メモリセルアレイ１１０と並置された周辺回路を具備する構造を例示し、メモリセルアレイの一部の領域と、周辺回路の一部の領域と、を図示する。
　図１７に示すように、半導体記憶装置は、半導体基板１０に設けられた電界効果トランジスタＴｒＰおよび電界効果トランジスタＴｒＮと、絶縁体層２０３と、絶縁体層２１４と、導電体層２２１と、絶縁体層２２２と、ブロック絶縁膜２３１と、電荷蓄積膜２３２と、トンネル絶縁膜２３３と、半導体層２３４と、コア絶縁体層２３５と、キャップ層２３６と、絶縁体層２４１と、絶縁体層２４２と、導電体層２５２と、導電体層２６１と、を具備する。なお、図１６に示す半導体記憶装置の構成要素と共通する部分については、説明を省略する。
　図１７に示す半導体記憶装置において、半導体層２３４は、ブロック絶縁膜２３１、電荷蓄積膜２３２、およびトンネル絶縁膜２３３を貫通して半導体基板１０に接する。半導体層２３４は、半導体基板１０を介して図示しないソース線ＳＬに接続される。
　以上のように、本実施形態の半導体記憶装置は、周辺回路に第１の実施形態の半導体装置を適用することにより、高い信頼性を有する半導体記憶装置を提供できる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　２…絶縁体膜、２ａ…絶縁体層、２ｂ…絶縁体層、３ａ…ゲート電極、３ｂ…ゲート電極、４…絶縁体膜、４ａ…絶縁体層、４ｂ…絶縁体層、５…絶縁体膜、５ａ…絶縁体層、５ｂ…絶縁体層、６ａ…絶縁体層、６ｂ…絶縁体層、７ａ…絶縁体層、７ｂ…絶縁体層、１０…半導体基板、３１…半導体膜、３１ａ…半導体層、３１ｂ…半導体層、３２…導電体膜、３２ａ…導電体層、３２ｂ…導電体層、３３…導電体膜、３３ａ…導電体層、３３ｂ…導電体層、３４…導電体層、３４…導電体膜、３４ａ…導電体層、３４ｂ…導電体層、１０１…メモリ、１０２…メモリコントローラ、１１０…メモリセルアレイ、１１１…コマンドレジスタ、１１２…アドレスレジスタ、１１３…シーケンサ、１１４…ドライバ、１１５…ローデコーダ、１１６…センスアンプ、２０３…絶縁体層、２１１…導電体層、２１２…導電体層、２１３…導電体層、２１４…絶縁体層、２２１…導電体層、２２２…絶縁体層、２３１…ブロック絶縁膜、２３２…電荷蓄積膜、２３３…トンネル絶縁膜、２３４…半導体層、２３５…コア絶縁体層、２３６…キャップ層、２４１…絶縁体層、２４２…絶縁体層、２５１…絶縁体層、２５２…導電体層、２６１…導電体層。

Claims (15)

  1. 　第１型の不純物をそれぞれ含む第１の領域（ＮＰ１）および第２の領域（ＮＰ２）を含む半導体基板（１０）と、
    　前記半導体基板における前記第１の領域と前記第２の領域との間の領域の上に設けられた第１の絶縁体層（２ｂ）と、
    　前記第１の絶縁体層の上に設けられ、不純物を含む第１の半導体層（３１ｂ）と、前記第１の半導体層の上に設けられ、チタンを含む第１の導電体層（３２ｂ）と、前記第１の導電体層の上に設けられ、窒素と、チタンまたはタングステンとを含む第２の導電体層（３３ｂ）と、前記第２の導電体層の上に設けられ、タングステンを含む第３の導電体層（３４ｂ）と、を有する第１のゲート電極（３ｂ）と、
    　前記第３の導電体層の上に設けられ、酸素とシリコンとを含む第２の絶縁体層（４ｂ）と、
    　前記第２の絶縁体層の上に設けられ、窒素とシリコンとを含む第３の絶縁体層（５ｂ）と、
    　前記第１の領域の上に設けられた第１のコンタクト（ＣＳ）と、
    　前記第２の領域の上に設けられた第２のコンタクト（ＣＳ）と、
    　前記第１のゲート電極の前記第３の導電体層の上に設けられ、前記第２の絶縁体層と前記第３の絶縁体層とを貫通する第３のコンタクト（Ｃ０）と、
    　を具備する、半導体装置。
  2. 　前記第２の絶縁体層は、前記第３の絶縁体層よりも薄い、請求項１に記載の半導体装置。
  3. 　前記第２の絶縁体層は、前記第３の導電体層の酸化を抑制する、請求項１または請求項２に記載の半導体装置。
  4. 　前記第１の半導体層は、前記第１型の不純物をドープしたポリシリコンを含む、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
  5. 　前記半導体基板は、第２型の不純物を含む第３の領域（ＰＰ１）および第４の領域（ＰＰ２）を含み、
    　前記半導体基板における前記第３の領域と前記第４の領域との間の領域の上に設けられた第４の絶縁体層（２ａ）と、
    　前記第４の絶縁体層の上に設けられ、第２の不純物を含む第２の半導体層（３１ａ）と、前記第２の半導体層の上に設けられ、チタンを含む第４の導電体層（３２ａ）と、前記第４の導電体層の上に設けられ、窒素と、チタンまたはタングステンとを含む第５の導電体層（３３ａ）と、前記第５の導電体層の上に設けられ、タングステンを含む第６の導電体層（３４ａ）と、を有する第２のゲート電極（３ａ）と、
    　前記第６の導電体層の上に設けられ、酸素とシリコンとを含む第５の絶縁体層（４ａ）と、
    　前記第５の絶縁体層の上に設けられ、窒素とシリコンとを含む第６の絶縁体層（５ａ）と、
    　前記第３の領域の上に設けられた第４のコンタクト（ＣＳ）と、
    　前記第４の領域の上に設けられた第５のコンタクト（ＣＳ）と、
    　前記第２のゲート電極の前記第６の導電体層の上に設けられ、前記第５の絶縁体層と前記第６の絶縁体層とを貫通する第６のコンタクト（Ｃ０）と、
    　を具備する、請求項１ないし請求項４のいずれか一項に記載の半導体装置。
  6. 　前記第５の絶縁体層は、前記第６の絶縁体層よりも薄い、請求項５に記載の半導体装置。
  7. 　前記第５の絶縁体層は、前記第６の導電体層の酸化を抑制する、請求項５または請求項６に記載の半導体装置。
  8. 　前記第２の半導体層は、前記第２型の不純物をドープしたポリシリコンを含む、請求項５ないし請求項７のいずれか一項に記載の半導体装置。
  9. 　半導体基板（１０）の上に、第１の絶縁体膜（２）を形成するステップと、
    　前記第１の絶縁体膜の上に、半導体膜（３１）を形成するステップと、
    　前記半導体膜の一部に不純物を注入するステップと、
    　前記半導体膜の上に、チタンを含む第１の導電体膜（３２）を形成するステップと、
    　前記第１の導電体膜の上に、窒素と、チタンまたはタングステンとを含む第２の導電体膜（３３）を形成するステップと、
    　前記第２の導電体膜の上に、タングステンを含む第３の導電体膜（３４）を形成するステップと、
    　前記第３の導電体膜の上に、酸素とシリコンとを含む第２の絶縁体膜（４）を形成するステップと、
    　前記第２の絶縁体膜の上に、窒素とシリコンとを含む第３の絶縁体膜（５）を形成するステップと、
    　前記第１ないし第３の絶縁体膜、前記半導体膜、および前記第１ないし第３の導電体膜を加工することにより、第１の絶縁体層（２ｂ）と、前記不純物を含む第１の半導体層（３１ｂ）と、第１の導電体層（３２ｂ）と、第２の導電体層（３３ｂ）と、第３の導電体層（３４ｂ）と、を有する第１のゲート電極（３ｂ）と、第２の絶縁体層（４ｂ）と、第３の絶縁体層（５ｂ）と、を形成するステップと、
    　前記半導体基板に第１型の不純物を注入することにより、前記半導体基板における前記第１の絶縁体層の下の領域を間に挟む第１の領域（ＮＰ１）および第２の領域（ＮＰ２）を形成するステップと、
    　前記第１の領域上に第１のコンタクト（ＣＳ）と、前記第２の領域上に第２のコンタクト（ＣＳ）と、前記第１のゲート電極の前記第３の導電体層上に、前記第２の絶縁体層と前記第３の絶縁体層とを貫通する第３のコンタクト（Ｃ０）と、を形成するステップと、を具備する、半導体装置の製造方法。
  10. 　前記第１の導電体膜を形成する前に前記半導体膜の他の一部に第２の不純物を注入するステップと、
    　前記第１ないし第３の絶縁体膜、前記半導体膜、および前記第１ないし第３の導電体膜を加工することにより、前記第１の絶縁体層、前記第１のゲート電極、前記第２の絶縁体層、および前記第３の絶縁体層を形成するとともに、第４の絶縁体層（２ａ）と、前記第２の不純物を含む第２の半導体層（３１ａ）と、第４の導電体層（３２ａ）と、第５の導電体層（３３ａ）と、第６の導電体層（３４ａ）と、を有する第２のゲート電極（３ａ）と、第５の絶縁体層（４ａ）と、第６の絶縁体層（５ｂ）と、をさらに形成するステップと、
    　前記半導体基板に第２型の不純物を注入することにより、前記半導体基板における前記第４の絶縁体層の下の領域を間に挟む第３の領域（ＰＰ１）および第４の領域（ＰＰ２）を形成するステップと、
    　前記第１ないし第３のコンタクトを形成するとともに、前記第３の領域上に第４のコンタクト（ＣＳ）と、前記第４の領域上に第５のコンタクト（ＣＳ）と、前記第２のゲート電極の前記第６の導電体層上に、前記第５の絶縁体層と前記第６の絶縁体層とを貫通する第６のコンタクト（Ｃ０）と、をさらに形成するステップと、を具備する、請求項９に記載の半導体装置の製造方法。
  11. 　前記第２の絶縁体膜は、前記第３の絶縁体膜よりも薄い、請求項９または請求項１０に記載の半導体装置の製造方法。
  12. 　前記半導体膜は、ポリシリコンを含む、請求項９ないし請求項１１のいずれか一項に記載の半導体装置の製造方法。
  13. 　前記第２の絶縁体膜は、３５０℃以下の温度でのシリコンを含む原料を酸化させることにより形成される、請求項９ないし請求項１２のいずれか一項に記載の半導体装置の製造方法。
  14. 　前記第３の絶縁体膜は、ジクロロシランを用いた低温プラズマ化学気相成長法により、アンモニア雰囲気下で窒化シリコンを堆積することにより形成される、請求項９ないし請求項１３のいずれか一項に記載の半導体装置の製造方法。
  15. 　メモリセルアレイと、
    　請求項１ないし請求項８のいずれか一項に記載の半導体装置を含む周辺回路と、
    　を具備する、半導体記憶装置。
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