CN117241582A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

Abstract

半导体存储装置(10)具备隧道绝缘膜(53)、设置在隧道绝缘膜(53)上的电荷捕获膜(54)、隔着阻挡绝缘膜(55、56)设置在电荷捕获膜(54)上的导电体层(40)。导电体层(40)包含含有钼的第一层(41)、以及设置在与阻挡绝缘膜(55、56)夹着第一层(41)而为与阻挡绝缘膜(55、56)相反一侧的位置的含有钨的第二层(42)。

Description

半导体存储装置及半导体存储装置的制造方法

相关申请

本申请以由2022年6月15日提交的在先的第2022-96444号日本发明专利申请所产生的优先权之利益为基础，且请求其利益，其内容的整体通过援引而包含于本申请。

技术领域

本发明的本实施方式涉及半导体存储装置及半导体存储装置的制造方法。

背景技术

例如NAND型闪速存储器那样的半导体存储装置具备作为字线发挥功能的多个导电体层。作为导电体层的材料，例如使用钨。近年来，作为导电体层的材料，还正在研究例如使用钼那样的难以高阻抗化的材料。

发明内容

根据所公开的实施方式，提供一种高性能的半导体存储装置。

实施方式所涉及的半导体存储装置具备隧道绝缘膜、设置在隧道绝缘膜上的电荷储存层、隔着阻挡绝缘膜设置在电荷储存层上的导电体层。导电体层包含含有钼的第一层、以及设置在与阻挡绝缘膜夹着第一层而为与阻挡绝缘膜相反一侧的位置的含有钨的第二层。

根据上述的构成，能够提供高性能的半导体存储装置。

附图说明

图1是示出第一实施方式所涉及的存储系统的构成例的框图。

图2是示出第一实施方式所涉及的半导体存储装置的构成的框图。

图3是示出第一实施方式所涉及的半导体存储装置的等效电路的图。

图4是示出第一实施方式所涉及的半导体存储装置的构成的图。

图5是示出第一实施方式所涉及的半导体存储装置的构成的截面图。

图6是示出图5的VI-VI截面的图。

图7是用于说明第一实施方式所涉及的半导体存储装置的制造方法的图。

图8是用于说明第一实施方式所涉及的半导体存储装置的制造方法的图。

图9是用于说明第一实施方式所涉及的半导体存储装置的制造方法的图。

图10是用于说明第一实施方式所涉及的半导体存储装置的制造方法的图。

图11是用于说明第一实施方式所涉及的半导体存储装置的制造方法的图。

图12是用于说明第一实施方式所涉及的半导体存储装置的制造方法的图。

图13是用于说明第一实施方式所涉及的半导体存储装置的制造方法的图。

图14是用于说明第二实施方式所涉及的半导体存储装置的制造方法的图。

图15是示出第二实施方式所涉及的半导体存储装置的构成的截面图。

图16是示出第三实施方式所涉及的半导体存储装置的构成的截面图。

图17是示出第四实施方式所涉及的半导体存储装置的构成的截面图。

具体实施方式

下面，参照附图对本实施方式进行说明。为了便于理解说明，在各附图中对相同的构成要素尽可能标注相同的标号，省略重复的说明。

对第一实施方式进行说明。本实施方式所涉及的半导体存储装置10是作为NAND型闪速存储器而构成的非易失性的存储装置。在图1中，作为框图示出了包含半导体存储装置10的存储系统的构成例。该存储系统具备存储器控制器1和半导体存储装置10。另外，在图1的存储系统中实际上设置了多个半导体存储装置10，但在图1中仅图示了其中的一个。关于半导体存储装置10的具体构成，将在后面进行说明。该存储系统能够与未图示的主机连接。主机例如是个人计算机、便携终端等电子设备。

存储器控制器1按照来自主机的写入请求而控制向半导体存储装置10的数据写入。另外，存储器控制器1按照来自主机的读取请求而控制从半导体存储装置10的数据读取。

在存储器控制器1与半导体存储装置10之间，进行芯片使能信号/CE、就绪/忙信号R/B、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、作为数据的信号DQ＜7:0＞、数据选通信号DQS、/DQS的各信号的收发。

芯片使能信号/CE是用于使半导体存储装置10激活的信号。就绪/忙信号R/B是用于示出半导体存储装置10是就绪状态还是忙状态的信号。“就绪状态”是指接受来自外部的命令的状态。“忙状态”是指不接受来自外部的命令的状态。命令锁存使能信号CLE是表示信号DQ＜7:0＞为命令这一内容的信号。地址锁存使能信号ALE是表示信号DQ＜7:0＞为地址这一内容的信号。写使能信号/WE是用于将接收到的信号取入到半导体存储装置10中的信号，每当由存储器控制器1接收到命令、地址以及数据时都被赋活。在信号/WE为“L(Low)”电平的期间，存储器控制器1指示半导体存储装置10取入信号DQ＜7:0＞。

读使能信号RE、/RE是用于使存储器控制器1从半导体存储装置10读取数据的信号。它们例如用于控制输出信号DQ＜7:0＞时的半导体存储装置10的动作定时。写保护信号/WP是用于向半导体存储装置10指示禁止数据的写入及擦除的信号。信号DQ＜7:0＞是在半导体存储装置10与存储器控制器1之间收发的数据的实体，包括命令、地址以及数据。数据选通信号DQS是用于控制信号DQ＜7:0＞的输入输出的定时的信号。信号/DQS是信号DQS的互补信号。

存储器控制器1具备RAM 301、处理器302、主机接口303、ECC电路304和存储器接口305。RAM 301、处理器302、主机接口303、ECC电路304及存储器接口305通过内部总线306相互连接。

主机接口303将从主机接收到的请求、用户数据(写入数据)等向内部总线306输出。另外，主机接口303将从半导体存储装置10读取的用户数据、来自处理器302的响应等向主机发送。

存储器接口305根据处理器302的指示，控制向半导体存储装置10写入用户数据等的处理以及从半导体存储装置10读取用户数据等的处理。

处理器302对存储器控制器1进行综合控制。处理器302例如是CPU、MPU等。处理器302在经由主机接口303从主机接收到请求的情况下，进行按照该请求的控制。例如，处理器302按照来自主机的请求，指示存储器接口305向半导体存储装置10写入用户数据以及奇偶校验位。另外，处理器302按照来自主机的请求，指示存储器接口305从半导体存储装置10读取用户数据以及奇偶校验位。

处理器302针对存储在RAM 301中的用户数据，确定半导体存储装置10上的存储区域(存储器区域)。用户数据经由内部总线306存储在RAM 301中。处理器302对作为写入单位的页单位的数据(页数据)实施存储器区域的确定。以下，将存储在半导体存储装置10的1页中的用户数据也称为“单元数据”。单元数据通常被编码并作为码字存储在半导体存储装置10中。在本实施方式中，编码不是必需的。存储器控制器1也可以将单元数据不进行编码地存储在半导体存储装置10中，但在图1中，作为一个构成例示出了进行编码的构成。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，可以基于1个单元数据生成1个码字，也可以基于分割单元数据而得的分割数据生成1个码字。另外，也可以使用多个单元数据生成1个码字。

处理器302针对每个单元数据确定作为写入目的地的半导体存储装置10的存储器区域。半导体存储装置10的存储器区域被分配有物理地址。处理器302使用物理地址来管理作为单元数据的写入目的地的存储器区域。处理器302指定所确定的存储器区域(物理地址)而指示存储器接口305向半导体存储装置10写入用户数据。处理器302管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址之间的对应。处理器302在接收到来自主机的包含逻辑地址的读取请求的情况下，确定与逻辑地址对应的物理地址，指定物理地址而指示存储器接口305读取用户数据。

ECC电路304对存储在RAM 301中的用户数据进行编码，生成码字。另外，ECC电路304对从半导体存储装置10读取的码字进行解码。ECC电路304例如通过利用添加在用户数据中的校验和等，进行数据中的错误的检测以及该错误的纠正。

RAM 301暂时存储从主机接收到的用户数据直至这些用户数据向半导体存储装置10存储，或者暂时存储从半导体存储装置10读取的数据直至这些数据向主机发送。RAM 301例如是SRAM、DRAM等通用存储器。

在图1中示出了存储器控制器1分别具备ECC电路304和存储器接口305的构成例。然而，ECC电路304也可以内置于存储器接口305中。另外，ECC电路304也可以内置于半导体存储装置10中。图1所示的各要素的具体构成和配置没有特别限定。

在从主机接收到写入请求的情况下，图1的存储系统如下地动作。处理器302将成为写入对象的数据暂时存储在RAM 301中。处理器302读取存储在RAM 301中的数据，并将其输入到ECC电路304中。ECC电路304对输入的数据进行编码，并将码字输入到存储器接口305中。存储器接口305将输入的码字写入半导体存储装置10。

在从主机接收到读取请求的情况下，图1的存储系统如下地动作。存储器接口305将从半导体存储装置10读取的码字输入到ECC电路304。ECC电路304对输入的码字进行解码，并将解码后的数据存储在RAM 301中。处理器302将存储在RAM 301中的数据经由主机接口303发送到主机。

对半导体存储装置10的构成进行说明。如图2所示，半导体存储装置10具备存储单元阵列430、感测放大器440、行解码器450、输入输出电路401、逻辑控制电路402、定序器421、寄存器422、电压生成电路423、输入输出用焊盘组411、逻辑控制用焊盘组412、电源输入用端子组413。

存储单元阵列430是存储数据的部分。存储单元阵列430具有与多个位线BL及多个字线WL关联的多个存储单元晶体管MT。关于存储单元阵列430的具体构成，在后面参照图3～图6进行说明。

感测放大器440是用于调整施加到位线BL的电压或读取位线BL的电压并转换为数据的电路。在读取数据时，感测放大器440取得从存储单元晶体管MT读取到位线BL的读取数据，并将取得的读取数据传送到输入输出电路401。在写入数据时，感测放大器440将经由位线BL写入的写入数据传送到存储单元晶体管MT。感测放大器440的动作由定序器421进行控制。

行解码器450是作为用于对各个字线WL分别施加电压的未图示的开关组而构成的电路。行解码器450从寄存器422接收区块地址和行地址，基于该区块地址选择对应的区块，并基于该行地址选择对应的字线WL。行解码器450切换上述开关组的接通/断开，以对所选择的字线WL施加来自电压生成电路423的电压。行解码器450的动作由定序器421进行控制。

输入输出电路401在与存储器控制器1之间收发信号DQ＜7:0＞以及数据选通信号DQS、/DQS。输入输出电路401将信号DQ＜7:0＞内的命令以及地址传送到寄存器422。另外，输入输出电路401在与感测放大器440之间收发写入数据以及读取数据。

逻辑控制电路402从存储器控制器1接收例如芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE以及写保护信号/WP。另外，逻辑控制电路402将就绪/忙信号R/B传送到存储器控制器1，从而将半导体存储装置10的状态通知给外部。

定序器421基于从存储器控制器1输入到输入输出电路401及逻辑控制电路402的控制信号，控制包含存储单元阵列430在内的各部的动作。

寄存器422是暂时保持命令、地址的部分。在寄存器422中保持指示写入动作、读取动作、擦除动作等的命令。该命令从存储器控制器1输入到输入输出电路401后，从输入输出电路401传送到寄存器422并保持。

另外，寄存器422还保持与上述命令对应的地址。该地址从存储器控制器1输入到输入输出电路401后，从输入输出电路401传送到寄存器422并保持。

进一步地，寄存器422还保持表示半导体存储装置10的动作状态的状态信息。状态信息根据存储单元阵列430等的动作状态，由定序器421每次更新。状态信息响应于来自存储器控制器1的请求而作为状态信号从输入输出电路401输出到存储器控制器1。

电压生成电路423是生成存储单元阵列430中的数据的写入动作、读取动作以及擦除动作各自所需的电压的部分。这样的电压例如包括施加在各个字线WL上的电压、施加在各个位线BL上的电压等。电压生成电路423的动作由定序器421进行控制。

输入输出用焊盘组411是设置有用于在存储器控制器1与输入输出电路401之间进行各信号的收发的多个端子(焊盘)的部分。各端子与信号DQ＜7:0＞及数据选通信号DQS、/DQS中的每一个对应地单独设置。

逻辑控制用焊盘组412是设置有用于在存储器控制器1与逻辑控制电路402之间进行各信号的收发的多个端子(焊盘)的部分。各端子分别与芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP以及就绪/忙信号R/B中的每一个对应地单独设置。

电源输入用端子组413是设置有用于接受半导体存储装置10的动作所需的各电压的施加的多个端子的部分。施加在各端子上的电压包括电源电压Vcc、VccQ、Vpp以及接地电压Vss等。

电源电压Vcc是作为动作电源从外部提供的电路电源电压，例如为3.3V左右的电压。电源电压VccQ例如为1.2V的电压。电源电压VccQ是在存储器控制器1与半导体存储装置10之间收发信号时使用的电压。电源电压Vpp是比电源电压Vcc高的电源电压，例如为12V的电压。

对存储单元阵列430的具体构成进行说明。在图3中，作为等效电路图示出了存储单元阵列430的构成。如该图所示，存储单元阵列430包含多个串单元SU0～SU3。每个串单元SU0～SU3包含多个NAND串SR。进一步地，每个NAND串SR例如包含8个存储单元晶体管MT0～MT7及2个选择晶体管STD、STS。NAND串SR中包含的存储单元晶体管、选择晶体管的数量也可以与图1的示例不同。

多个串单元SU0～SU3整体构成1个区块，这样的区块在存储单元阵列430中设置有多个。在图3中仅图示了单个区块，省略了其他区块的图示。

在以下的说明中，有时也将各串单元SU0～SU3不加以区分地记为“串单元SU”。同样地，有时也将各存储单元晶体管MT0～MT7不加以区分地记为“存储单元晶体管MT”。

每个串单元SU中包含与设置为N条的位线BL0～BL(N-1)数量相同的NAND串SR。N是正整数。NAND串SR中包含的存储单元晶体管MT0～MT7串联配置在选择晶体管STD的源极与选择晶体管STS的漏极之间。选择晶体管STD的漏极连接到某一个位线BL0等。选择晶体管STS的源极连接到源极线SL。在以下的说明中，有时也将各位线BL1～BL(N-1)不加以区分地记为“位线BL”。

如后所述，各个存储单元晶体管MT构成为在栅极部分具有电荷储存层的晶体管。该电荷储存层中储存的电荷量与存储单元晶体管MT中保持的数据对应。存储单元晶体管MT可以是使用例如氮化硅膜等作为电荷储存层的电荷捕获型的存储单元晶体管，也可以是使用例如硅膜等作为电荷储存层的浮栅型的存储单元晶体管。

串单元SU0中包含的多个选择晶体管STD的栅极均连接到选择栅极线SGD0。选择栅极线SGD0是被施加用于切换各选择晶体管STD的接通/断开的电压的线。对于串单元SU1～SU3来说也同样，与各串单元SU对应地设置有用于对选择晶体管STD施加电压的选择栅极线SGD1～SGD3。

串单元SU0中包含的多个选择晶体管STS的栅极均连接到选择栅极线SGS0。选择栅极线SGS0是被施加用于切换各选择晶体管STS的接通/断开的电压的线。对于串单元SU1～SU3来说也同样，与各串单元SU对应地设置有用于对选择晶体管STS施加电压的选择栅极线SGS1～SGS3。另外，也可以在构成1个区块的串单元SU0～SU3之间共用选择栅极线SGS，串单元SU0～SU3中包含的所有选择晶体管ST2的栅极连接到共同的选择栅极线SGS。

存储单元晶体管MT0～MT7各自的栅极连接到字线WL0～WL7。字线WL0～WL7是以切换存储单元晶体管MT0～MT7的接通/断开、或改变存储单元晶体管MT0～MT7的各电荷储存层中储存的电荷量等为目的而被施加电压的线。

半导体存储装置10中的数据的写入及读取是针对某一串单元SU中的与某一字线WL连接的多个存储单元晶体管MT而按被称为“页”的单位统一进行的。另一方面，半导体存储装置10中的数据的擦除是针对区块中包含的所有存储单元晶体管MT统一进行的。作为用于进行这样的数据的写入、读取以及擦除的具体方法，可以采用公知的各种方法，因此省略其详细说明。

在图4中，将半导体存储装置10中的存储单元阵列430及其附近的部分的构成作为示意性的立体图示出。如该图所示，半导体存储装置10具有基板20、绝缘体层21、半导体层22、多个绝缘体层30以及导电体层40。另外，图4所示的z方向是相对于基板20的表面垂直的方向。该图所示的x方向是与z方向垂直的方向，是位线BL延伸的方向。该图所示的y方向是与z方向及x方向均垂直的方向。

基板20是在图4的z方向侧具有平坦面的板状的构件，例如是硅晶圆。以下说明的绝缘体层21、半导体层22、绝缘体层30以及导电体层40等在基板20的z方向侧成为例如通过CVD成膜而形成的多层膜。在基板20的表面例如设置有元件分离区域20i。元件分离区域20i例如是含有硅氧化物的绝缘区域，其一部分是划分晶体管Tr的源极和漏极区域的部分。

绝缘体层21例如是由氧化硅那样的绝缘性材料形成的层。在基板20的表面侧例如形成有包含上述晶体管Tr、布线LN等的外围电路。该外围电路是构成图2所示的感测放大器440、行解码器450等的电路。绝缘体层21将这些外围电路全部覆盖。

半导体层22是作为图3的源极线SL发挥功能的层。半导体层22例如由掺杂有杂质的多晶硅那样的、含有硅的材料形成。半导体层22的存储单元阵列430的-z方侧的部分被埋入到上述绝缘体层21中。

另外，半导体层22可以整个由硅那样的半导体材料形成，但也可以如图4的示例那样，成为由半导体层22a和导电层22b构成的2层构造。半导体层22a例如是由硅那样的半导体材料形成的层，导电层22b例如是由钨那样的金属材料形成的层。

绝缘体层30和导电体层40在半导体层22的上方(+z)侧分别形成有多个，并以沿着图4的z方向交替排列的方式配置。

导电体层40是由含有钼等的材料形成的具有导电性的层。各导电体层40被用作图3中的字线WL0～WL7、选择栅极线SGS1、SGD1等。如后所述，各导电体层40中包含由相互不同的材料构成的多个层(后述的第一层41等)，但在图4中省略其图示。绝缘体层30配置在彼此相邻的导电体层40之间的位置，将两者之间电绝缘。绝缘体层30例如由含有氧化硅的材料形成。

在沿z方向层叠有多个绝缘体层30和导电体层40的区域，以沿z方向贯穿这些绝缘体层30及导电体层40的方式形成有多个存储器孔MH，在存储孔MH的内侧形成有存储柱50。各存储柱50形成在从最靠z方向侧的绝缘体层30到半导体层22的范围内。另外，各存储柱50与图3所示的NAND串SR对应。

在图5中，示出了在以通过沿存储柱50的长边方向的中心轴的面(例如x-z平面)切断存储柱50的情况下的截面。另外，图6示出了图5的VI-VI截面。

如图6所示，存储柱50具有大致圆形的截面形状。存储柱50具有芯部51、半导体部52、隧道绝缘膜53、电荷捕获膜54和阻挡绝缘膜55。

芯部51是设置在存储柱50中最中心侧的部分。芯部51例如由氧化硅那样的绝缘性的材料形成。

半导体部52是作为将芯部51从外周侧覆盖的层而形成的膜。半导体部52例如由含有非晶硅的材料形成，是形成存储单元晶体管MT等的沟道的部分。另外，也可以是不设置芯部51而在存储柱50的中心设置半导体部52的方式。

隧道绝缘膜53是作为将半导体部52从外周侧覆盖的层而形成的膜。隧道绝缘膜53例如含有硅氧化物、或者硅氧化物和硅氮化物。隧道绝缘膜53用于在半导体部52与电荷捕获膜54之间形成势垒。例如，在从半导体部52向电荷捕获膜54注入电子时(写入动作时)、以及从半导体部52向电荷捕获膜54注入空穴时(擦除动作时)中的任一者，电子或空穴穿过隧道绝缘膜53的势垒。

电荷捕获膜54是作为覆盖隧道绝缘膜53的外侧的层而形成的膜。电荷捕获膜54例如含有硅氮化物，并且具有将电荷俘获到膜中的俘获位点。在电荷捕获膜54中，夹在作为字线WL的导电体层40与半导体部52之间的部分作为前面叙述的“电荷储存层”而构成存储单元晶体管MT的存储区域。存储单元晶体管MT的阈值电压根据电荷捕获膜54中电荷的有无或该电荷的量而变化。由此，存储单元晶体管MT保持信息。

阻挡绝缘膜55是用于抑制电荷从导电体层40向电荷捕获膜54侧的反向隧穿的膜。作为阻挡绝缘膜55的材料，例如可以使用铝氧化物等金属氧化物或硅氧化物等。

如图5所示，作为字线WL的导电体层40的外周侧全部被阻挡绝缘膜56覆盖。阻挡绝缘膜56与上述的阻挡绝缘膜55同样，是用于抑制电荷从导电体层40向电荷捕获膜54侧的反向隧穿的膜。在本实施方式中，阻挡绝缘膜像这样形成为双层的膜。作为阻挡绝缘膜56的材料，与阻挡绝缘膜55同样，例如可以使用铝氧化物等金属氧化物或硅氧化物等。

在本实施方式中，每个导电体层40包含第一层41和第二层42。第一层41是设置在导电体层40中的外侧(即阻挡绝缘膜56侧)的层，由含有钼(Mo)作为主要成分的材料形成。第一层41例如是钼单质的层。第二层42是设置在第一层41的内侧、即与阻挡绝缘膜56夹着第一层41而为与阻挡绝缘膜56相反一侧的位置的层，由含有钨(W)作为主要成分的材料形成。第二层42例如是钨单质的层。

在第二层42的更内侧形成有空间SP。如后所述，空间SP是在半导体存储装置10制造的过程中形成的微小的空间。另外，空间SP的厚度不均匀，根据部位的不同，也可能产生厚度为0的部分，但在图5中，空间SP作为具有均匀厚度的空间而示意性地描绘。

如上所述，半导体存储装置10的存储单元阵列430具备隧道绝缘膜53、设置在隧道绝缘膜53上的电荷捕获膜54、隔着阻挡绝缘膜55、56设置在电荷捕获膜54上的导电体层40。导电体层40包含含有钼的第一层41、以及设置在与阻挡绝缘膜55、56夹着第一层41而为与阻挡绝缘膜55、56相反一侧的位置的含有钨的第二层42。导电体层40成为这样的多层构造的优点在后面进行说明。

存储柱50中与导电体层40连接的部分的内侧分别作为晶体管发挥功能。即，在各存储柱50中，成为沿其长边方向串联连接有多个晶体管的状态。各导电体层40经由阻挡绝缘膜55、56、电荷捕获膜54与各晶体管的栅极连接。位于晶体管的内侧的半导体部52作为该晶体管的沟道发挥功能。

沿着存储柱50的长边方向如上述那样串联排列的各个晶体管的一部分作为图3中的多个存储单元晶体管MT发挥功能。另外，在串联排列的多个存储单元晶体管MT的两侧形成的晶体管作为图3中的选择晶体管STD、STS发挥功能。

返回图4继续进行说明。如该图所示，在各存储柱50的z方向侧设置有多个位线BL。各个位线BL形成为沿x方向延伸的直线状的布线，并以沿y方向排列的方式配置。存储柱50的上端经由触头Cb连接到某一个位线BL。由此，各存储柱50的半导体部52与位线BL电连接。

层叠的导电体层40和绝缘体层30被狭缝ST隔断成多个。狭缝ST是以沿y方向延伸的方式形成的直线状的槽，例如形成至到达半导体层22的深度。

另外，层叠的导电体层40和绝缘体层30的z方向侧部分被狭缝SHE隔断。狭缝SHE是以沿y方向延伸的方式形成的浅槽。狭缝SHT形成至仅将多个导电体层40中设置为选择栅极线SGD的导电体层隔断的深度。

在存储柱50的-z方向侧的端部，隧道绝缘膜53等被去除，半导体部52与半导体层22连接。由此，作为源极线SL发挥功能的半导体层22与各晶体管的沟道电连接。

以下对半导体存储装置10的制造方法进行说明。

＜层叠工序＞

首先，在基板20的表面形成外围电路，在此基础上形成覆盖该外围电路的绝缘体层21、覆盖绝缘体层21的半导体层22。这之后，在半导体层22的上表面交替层叠多个绝缘体层30和牺牲层60。牺牲层60是在以后的工序中被导电体层40取代的层。作为这样的牺牲层60，例如使用氮化硅。图7示出了层叠的绝缘体层30和牺牲层60的一部分。它们的层叠方向(图7的上下方向)与图4的z方向相同。

＜存储器孔形成工序＞

在层叠工序之后，进行存储器孔形成工序。在存储器孔形成工序中，在层叠的绝缘体层30和牺牲层60中的与存储柱50对应的部分上分别形成存储器孔MH。存储器孔MH是在图4的z方向上延伸的大致圆柱形状的细长孔，例如通过RIE形成。存储器孔MH例如形成至到达半导体层22的深度。图8中示出存储器孔形成工序完成的状态。

＜存储柱形成工序＞

在存储器孔形成工序之后，进行存储柱形成工序。在存储柱形成工序中，在存储器孔MH的内侧形成存储柱50。具体而言，在存储器孔MH的内表面，例如通过CVD成膜依次形成阻挡绝缘膜55、电荷捕获膜54、隧道绝缘膜53、半导体部52以及芯部51。图9中示出存储柱形成工序完成的状态。

＜牺牲层去除工序＞

在存储柱形成工序之后，进行牺牲层去除工序。在牺牲层去除工序中，首先，形成图4所示的狭缝ST。由此，层叠的绝缘体层30和牺牲层60被隔断。然后，通过经由狭缝ST的湿法刻蚀来去除牺牲层60。此时，层叠的各个绝缘体层30以其间空出间隙(空间SP)的状态残留。但是，各个绝缘体层30由存储柱50和未图示的支承柱支承，因此其形状得以维持。图10中示出牺牲层去除工序完成的状态。

＜绝缘膜形成工序＞

在牺牲层去除工序之后，进行绝缘膜形成工序。在绝缘膜形成工序中，以将划分空间SP的各面全部覆盖的方式形成阻挡绝缘膜56。阻挡绝缘膜56例如通过CVD或ALD成膜。图11中示出绝缘膜形成工序完成的状态。

＜导电体层形成工序＞

在绝缘膜形成工序之后，进行导电体层形成工序。在导电体层形成工序中，以将阻挡绝缘膜56中划分空间SP的各面全部覆盖的方式形成导电体层40。具体而言，如图12所示，首先在阻挡绝缘膜56上形成第一层41。接着，如图13所示，在第一层41上形成第二层42。由此，完成图5所示的构成的存储单元阵列430。第一层41的厚度优选为5nm以上。另外，第二层42的厚度优选为3nm至5nm的范围。例如，第一层41的厚度大于第二层42的厚度。在此，“厚度”例如可以是指z方向上的尺寸。

但是，作为设置为字线的层的材料，以往大多使用钨(W)。然而，随着半导体存储装置的小型化、性能提高，使用钼作为该层的材料的研究正在推进。

然而，已知钼是与钨相比更易发生氧扩散的材料。因此，在制造工序等中，当钼的层(字线)暴露于外部气体中时，钼内发生氧扩散，有可能会降低半导体存储装置10的性能。

在此，在本实施方式中，由以钼为主要成分的第一层41形成导电体层40，在此基础上，由以钨为主要成分的第二层42覆盖第一层41的外侧(空间SP侧)。

在上述导电体层形成工序中，第一层41和第二层42都通过例如CVD或ALD成膜。在形成第一层41时，作为原料气体，例如可以使用含有MoO₂Cl₂、MoOCl₄、H₂、NH₃等的气体。在形成第二层42时，作为原料气体，例如可以使用含有WF₆、H₂、B₂H₆、SiH₄等的气体。也可以使用NH₃代替SiH₄。

在未图示的成膜装置中形成第一层41后，不从成膜装置的腔室取出制造过程中的半导体存储装置10，而是通过改变供给的气体种类等，直接进行第二层42的形成。即，第一层41的形成以及第二层42的形成在保持周围的气氛与外部气体隔绝的状态下连续进行。在图12的状态下，由于没有向空间SP导入外部气体，所以第一层41的表面不与外部气体接触地被第二层42覆盖。由此，能够抑制含有钼的第一层41的一部分氧化或氧向第一层41的内部扩散的情况。

另外，在图13的状态下，在第二层42的周围残留有空间SP的一部分。在导电体层形成工序完成后，在从成膜装置的腔室取出半导体存储装置10时等，外部气体被向空间SP导入，第二层42有可能暴露在外部气体中。

然而，如上所述，含有钨作为主要成分的第二层42是难以发生氧扩散的层。由于第一层41被这样的第二层42覆盖，所以氧向第一层41的内部的扩散被充分抑制。由此，能够防止由氧的扩散引起的半导体存储装置10的性能降低。

如上所述，第一层41由MoO₂Cl₂、MoOCl₄、H₂、NH₃等原料气体形成，作为其结果，第一层41含有氮和氯。根据原料气体的选择，第一层41也可以是仅含有氮和氯中的一种的构成。无论在哪种情况下，作为杂质包含在第一层41中的氮原子的浓度或氯原子的浓度优选抑制在1×10¹⁹atoms/cm³以下，更优选抑制在1×10¹⁸atoms/cm³以下。

第二层42使用WF₆作为成膜时的原料气体，作为其结果，第二层42成为含有氟(F)作为杂质的膜。若第二层42的氟扩散而到达至阻挡绝缘膜55(铝氧化物等)，则有可能产生阻挡绝缘膜55的劣化。然而，在本实施方式中，由于第一层41介存于第二层42与阻挡绝缘膜55之间，所以充分抑制了氟到达阻挡绝缘膜55。因此，使用WF₆作为第二层42的原料气体也没有问题。另外，在需要进一步抑制氟到达的情况下，例如可以使用含有WOCl₄、H₂、B₂H₆、SiH₄(或NH₃)等的气体作为第二层42的成膜时的原料气体。

对第二实施方式进行说明。以下，主要说明与第一实施方式的不同点，对于与第一实施方式相同的点适当省略说明。

本实施方式所涉及的半导体存储装置10在导电体层形成工序的内容以及作为其结果而形成的导电体层40的构成上与第一实施方式不同。

在绝缘膜形成工序中形成阻挡绝缘膜56后，在本实施方式中，如图14所示，首先在阻挡绝缘膜56上形成第三层43。第三层43是由含有钨作为主要成分的材料形成的膜。第三层43例如是钨单质的层。第三层43形成为覆盖阻挡绝缘膜56上与阻挡绝缘膜55、绝缘体层30相反一侧的整个面。第三层43的厚度优选为3nm以上，更优选为4nm以上。第三层43的厚度例如比第一层41的厚度薄。第三层43与第一层41、第二层42同样，例如通过CVD或ALD成膜。在形成第三层43时，作为原料气体，例如可以使用含有WOCl₄、H₂、B₂H₆、SiH₄等的气体。也可以使用NH₃代替SiH₄。

这之后，与第一实施方式中的导电体层形成工序同样地，依次形成第一层41和第二层42。即，在本实施方式中，在阻挡绝缘膜56上形成含有钨的第三层43，在该第三层43上依次形成第一层41、第二层42。第三层43的形成、第一层41的形成以及第二层42的形成优选在保持周围的气氛与外部气体隔绝的状态下连续进行。另外，在本实施方式中，第二层42的厚度优选为2nm至4nm的范围。图15中示出导电体层40的形成完成的状态、即本实施方式所涉及的半导体存储装置10的构成。

这样，在本实施方式所涉及的半导体存储装置10中，导电体层40还包含第三层43。第三层43是设置在与第二层42夹着第一层41而为与第二层42相反一侧的位置的层，作为含有钨的层而设置。

含有钨作为主要成分的第三层43具有防止氧向阻挡绝缘膜55扩散的功能。但是，在本实施方式中，由于通过第二层42充分地防止了氧的侵入和扩散，因此通过第三层43防止氧扩散的必要性小。因此，能够将第三层43形成得足够薄，将导电体层40的电阻抑制到与第一实施方式相同的程度。另外，通过使第三层43也具有防止氧扩散的功能，与第一实施方式相比，还能得到能够使第二层42变薄这样的效果。进一步地，通过使第三层43介存，还能得到促进第一层41中的钼的大粒径化、进行低阻抗化这样的效果。

由于第三层43位于靠近阻挡绝缘膜55的位置，所以不优选含有氟作为杂质。在此，在本实施方式中，如上所述，通过使用含有WOCl₄、H₂、B₂H₆、SiH₄等的气体(即，几乎不含有氟的气体)作为原料气体，尽可能减少第三层43所含的氟的量。第三层43中氟原子的浓度优选为1×10¹⁷atoms/cm³以下。

对第三实施方式进行说明。以下，主要说明与上述的第二实施方式(图15)的不同点，对于与第二实施方式相同的点适当省略说明。

如图16所示，在本实施方式所涉及的半导体存储装置10中，还设置有第四层44。第四层44是设置在阻挡绝缘膜56与导电体层40之间、具体而言设置在阻挡绝缘膜56与第三层43之间的层。第四层44是作为所谓的“势垒金属”发挥功能的层，在本实施方式中由含有氮化钛(TiN)的材料形成。通过设置第四层44，能够提高导电体层40相对于阻挡绝缘膜56的密合性。第四层44也可以由含有氮化钼(MoN)或氮化钨(WN)的材料形成。第四层44只要含有氮、钛、钼和钨中的至少一种即可。

第四层44形成为覆盖阻挡绝缘膜56上与阻挡绝缘膜55、绝缘体层30相反一侧的整个面。第四层44与第一层41等同样，例如通过CVD或ALD成膜。这之后，与第二实施方式同样地，依次形成第三层43、第一层41和第二层42。第四层44的形成、第三层43的形成、第一层41的形成以及第二层42的形成优选在保持周围的气氛与外部气体隔绝的状态下连续进行。

对第四实施方式进行说明。以下，主要说明与上述的第三实施方式(图16)的不同点，对于与第三实施方式相同的点适当省略说明。

如图17所示，在本实施方式所涉及的半导体存储装置10中，未设置第三层43，在阻挡绝缘膜56与导电体层40之间、具体而言在阻挡绝缘膜56与第一层41之间，设置有与第三实施方式同样的第四层44。

在本实施方式中，在阻挡绝缘膜56上形成第四层44后，在第四层44上依次形成第一层41和第二层42。第四层44的形成、第一层41的形成以及第二层42的形成优选在保持周围的气氛与外部气体隔绝的状态下连续进行。

以上，参照具体例说明了本实施方式。但是，本公开不限于这些具体例。只要具有本公开的特征，本领域技术人员对这些具体例施加适当的设计变更后而得的构成也包含在本公开的范围内。前述各具体例所具备的各要素及其配置、条件、形状等并不限定于所例示的内容，可以适当变更。前述各具体例所具备的各要素只要不产生技术矛盾，就可以适当地改变组合。

Claims (12)

1.一种半导体存储装置，具备：

隧道绝缘膜；

设置在所述隧道绝缘膜上的电荷储存层；以及

隔着阻挡绝缘膜设置在所述电荷储存层上的导电体层，

所述导电体层包含：

含有钼的第一层；以及

设置在与所述阻挡绝缘膜夹着所述第一层而为与所述阻挡绝缘膜相反一侧的位置的、含有钨的第二层。

2.根据权利要求1所述的半导体存储装置，其中，

所述导电体层还包含：

设置在与所述第二层夹着所述第一层而为与所述第二层相反一侧的位置的、含有钨的第三层。

3.根据权利要求2所述的半导体存储装置，其中，

所述第三层中的氟原子的浓度为1×10¹⁷atoms/cm³以下。

4.根据权利要求1或2所述的半导体存储装置，其中，

在所述阻挡绝缘膜与所述导电体层之间设置有第四层。

5.根据权利要求4所述的半导体存储装置，其中，

所述第四层含有氮、钛、钼和钨中的至少一种。

6.根据权利要求1所述的半导体存储装置，其中，

所述第一层还含有氮和氯中的至少一种。

7.根据权利要求6所述的半导体存储装置，其中，

所述第一层中的氮原子的浓度或氯原子的浓度为1×10¹⁸atoms/cm³以下。

8.一种半导体存储装置的制造方法，其中，

在隧道绝缘膜上形成电荷储存层，

在所述电荷储存层上形成阻挡绝缘膜，

在所述阻挡绝缘膜上形成含有钼的第一层，

在所述第一层上形成含有钨的第二层。

9.根据权利要求8所述的半导体存储装置的制造方法，其中，

所述第一层的形成以及所述第二层的形成在保持周围的气氛与外部气体隔绝的状态下连续进行。

10.根据权利要求9所述的半导体存储装置的制造方法，其中，

在所述阻挡绝缘膜上形成含有钨的第三层，

在该第三层上形成所述第一层。

11.根据权利要求9所述的半导体存储装置的制造方法，其中，

在所述阻挡绝缘膜上形成含有钛、钼和钨中的至少一种的第四层，

在该第四层上形成所述第一层。

12.根据权利要求10所述的半导体存储装置的制造方法，其中，

在所述阻挡绝缘膜上形成含有氮、钛、钼和钨中的至少一种的第四层，

在该第四层上形成所述第三层。