CN116018690A - 半导体装置、半导体装置的制造方法及半导体存储装置 - Google Patents

半导体装置、半导体装置的制造方法及半导体存储装置 Download PDF

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Abstract

本申请提供具有高可靠性的半导体装置。半导体装置具备：半导体基板(10)，其包含第一区域(NP1)和第二区域(NP2)；第一绝缘体层(2b)；第一栅极(3b)，其具有含有杂质的第一半导体层(31b)、含有钛的第一导电体层(32b)、含有氮、钛或钨的第二导电体层(33b)、含有钨的第三导电体层(34b)；第二绝缘体层(4b)，其设置在第三导电体层之上且含有氧和硅；第三绝缘体层(5b)，其设置在第二绝缘体层之上且含有氮和硅；第一触头(CS)，其设置第一区域之上；第二触头(CS)，其设置第二区域之上；以及第三触头(C0)，其设置在第一栅极的第三导电体层之上，且贯穿第二绝缘体层和第三绝缘体层。

Description

半导体装置、半导体装置的制造方法及半导体存储装置
技术领域
本发明的实施方式涉及半导体装置、半导体装置的制造方法及半导体存储装置。
背景技术
近年来，已知有具备包含场效应晶体管的外围电路和存储单元阵列的半导体存储装置。
现有技术文献
专利文献
专利文献1：日本特开2016-225434号公报
发明内容
发明要解决的技术问题
发明要解决的技术问题之一是提供具有高可靠性的半导体装置。
用于解决技术问题的手段
实施方式的半导体装置具备：半导体基板(10)，其包含分别含有第一型杂质的第一区域(NP1)和第二区域(NP2)；第一绝缘体层(2b)，其设置在半导体基板的第一区域与第二区域之间的区域之上；第一栅极(3b)，其具有设置在第一绝缘体层之上且含有杂质的第一半导体层(31b)、设置在第一半导体层之上且含有钛的第一导电体层(32b)、设置在第一导电体层之上且含有氮、钛或钨的第二导电体层(33b)、设置在第二导电体层之上且含有钨的第三导电体层(34b)；第二绝缘体层(4b)，其设置在第三导电体层之上且含有氧和硅；第三绝缘体层(5b)，其设置在第二绝缘体层之上且含有氮和硅；第一触头(CS)，其设置第一区域之上；第二触头(CS)，其设置第二区域之上；以及第三触头(C0)，其设置在第一栅极的第三导电体层之上，且贯穿第二绝缘体层和第三绝缘体层。
附图说明
图1是示出半导体装置的构造例的截面示意图。
图2是用于说明半导体装置的制造方法例的流程图。
图3是示出半导体装置的制造过程中的截面构造的一例的图。
图4是示出半导体装置的制造过程中的截面构造的一例的图。
图5是示出半导体装置的制造过程中的截面构造的一例的图。
图6是示出半导体装置的制造过程中的截面构造的一例的图。
图7是示出半导体装置的制造过程中的截面构造的一例的图。
图8是示出半导体装置的制造过程中的截面构造的一例的图。
图9是示出半导体装置的制造过程中的截面构造的一例的图。
图10是示出半导体装置的制造过程中的截面构造的一例的图。
图11是用于说明场效应晶体管的电特性的劣化的图。
图12是用于说明半导体装置的制造过程中的氢的活动的示意图。
图13是用于说明半导体装置的制造过程中的氢的活动的示意图。
图14是示出半导体存储装置的构成例的框图。
图15是示出存储单元阵列的电路构成的电路图。
图16是用于说明半导体存储装置的截面构造例的截面示意图。
图17是用于说明半导体存储装置的另一截面构造例的截面示意图。
具体实施方式
下面，参照附图对实施方式进行说明。附图中记载的各构成要素的厚度与平面尺寸的关系、各构成要素的厚度的比例等有时与实物不同。另外，在实施方式中，对实质上相同的构成要素标注相同的附图标记并适当省略说明。
(第一实施方式)
下面，对本实施方式的半导体装置的构造例进行说明。图1是示出半导体装置的构造例的截面示意图，示出了X轴、与X轴大致垂直地相交的Y轴、与X轴和Y轴分别大致垂直地相交的Z轴，并示出了X-Z截面的一部分。
图1所示的半导体装置具备场效应晶体管TrN和场效应晶体管TrP。为了方便起见，图1将场效应晶体管TrN和场效应晶体管TrP相邻地图示，但不限于此。例如，场效应晶体管TrN及场效应晶体管TrP也可以相互分离地配置，并且在其间设置有其他晶体管等。
有时将形成场效应晶体管TrN的区域、形成场效应晶体管TrP的区域分别记为TrN形成区域、TrP形成区域。
场效应晶体管TrN及场效应晶体管TrP是以高速动作为目标的超低击穿电压晶体管，例如可适用于能够进行低电压驱动以及高速动作的逻辑电路。不限于此，场效应晶体管TrN的例子还可以包括能够进行高电压驱动的超高击穿电压晶体管、具有比超高击穿电压晶体管低的击穿电压的高击穿电压晶体管等。在本实施方式中，作为一例，对场效应晶体管TrN及场效应晶体管TrP为超低击穿电压晶体管的例子进行说明。
场效应晶体管TrP设置在N型阱区NW中。场效应晶体管TrN设置在P型阱区PW中。N型阱区NW和P型阱区PW通过元件分离区域STI而电分离。元件分离区域STI含有氧和硅。元件分离区域STI例如包含氧化硅。N型阱区NW、P型阱区PW以及元件分离区域STI面向半导体基板10的表面设置。
场效应晶体管TrP包含p型杂质扩散区域PP1、p型杂质扩散区域PP2、绝缘体层2a、栅极3a、绝缘体层4a、绝缘体层5a、绝缘体层6a和绝缘体层7a。
场效应晶体管TrN包含n型杂质扩散区域NP1、n型杂质扩散区域NP2、绝缘体层2b、栅极3b、绝缘体层4b、绝缘体层5b、绝缘体层6b和绝缘体层7b。
图1所示的半导体器件还包含接触插塞CS和接触插塞C0。接触插塞CS是与场效应晶体管TrP、场效应晶体管TrN的源极或漏极连接的导电体层。接触插塞C0是与场效应晶体管TrP、场效应晶体管TrN的栅极连接的导电体层。p型杂质扩散区域PP1和p型杂质扩散区域PP2以及n型杂质扩散区域NP1和n型杂质扩散区域NP2分别经由设置在它们之上的接触插塞CS与不同的导电体层电连接。栅极3a、栅极3b分别经由设置在它们之上的接触插塞C0与不同的导电体层电连接。
p型杂质扩散区域PP1和p型杂质扩散区域PP2形成在N型阱区NW的上表面(表面附近)，例如含有掺杂的硼(B)。p型杂质扩散区域PP1在X轴方向上与p型杂质扩散区域PP2分离配置。
p型杂质扩散区域PP1和p型杂质扩散区域PP2作为场效应晶体管TrP的源极(源极扩散层)和漏极(漏极扩散层)发挥功能。
n型杂质扩散区域NP1和n型杂质扩散区域NP2形成在P型阱区PW的上表面(表面附近)，例如包含掺杂的磷(P)。n型杂质扩散区域NP1在X轴方向上与n型杂质扩散区域NP2分离配置。
n型杂质扩散区域NP1和n型杂质扩散区域NP2作为场效应晶体管TrN的源极(源极扩散层)和漏极(漏极扩散层)发挥功能。
绝缘体层2a设置在p型杂质扩散区域PP1与p型杂质扩散区域PP2之间的N型阱区NW之上，作为场效应晶体管TrP的栅极绝缘膜发挥功能。
绝缘体层2b设置在n型杂质扩散区域NP1与n型杂质扩散区域NP2之间的N型阱区NW之上，作为场效应晶体管TrN的栅极绝缘膜发挥功能。
绝缘体层2a和绝缘体层2b包含绝缘材料。绝缘材料含有硅、以及氧或氮。绝缘材料的例子包括氧化硅、氮化硅等。
栅极3a设置在绝缘体层2a之上。栅极3a包含半导体层31a、导电体层32a、导电体层33a和导电体层34a。
栅极3b设置在绝缘体层2b之上。栅极3b包含半导体层31b、导电体层32b、导电体层33b和导电体层34b。
半导体层31a、半导体层31b分别设置在绝缘体层2a、绝缘体层2b之上。半导体层31a的例子包括掺杂有硼(B)等杂质的多晶硅层。半导体层31b的例子包括掺杂有磷(P)等杂质的多晶硅层。通过使半导体层31a及半导体层31b含有硼或磷等杂质，能够调整场效应晶体管TrP、场效应晶体管TrN的阈值电压。
导电体层32a、导电体层32b分别设置在半导体层31a、半导体层31b之上。导电体层32a及导电体层32b例如含有钛(Ti)。
导电体层33a、导电体层33b分别设置在导电体层32a、导电体层32b之上。导电体层33a及导电体层33b含有氮、以及钛或钨。导电体层33a及导电体层33b例如包含氮化钛(TiN)或氮化钨(WN)。
导电体层34a、导电体层34b分别设置在导电体层33a、导电体层33b之上。导电体层34a及导电体层34b例如含有钨(W)。
绝缘体层4a、绝缘体层4b分别设置在导电体层34a、导电体层34b之上。绝缘体层4a和绝缘体层4b含有氧和硅。绝缘体层4a和绝缘体层4b例如包含氧化硅。
绝缘体层4a和绝缘体层4b是例如通过在350℃以下的温度下使含有硅的原料氧化而形成的氧化硅膜。将通过上述氧化形成的氧化膜也称为低温氧化膜(LTO膜)。作为LTO膜的氧化硅膜能够抑制导电体膜34的异常氧化，因此是优选的。另外，自然氧化膜不包含在LTO膜中。
优选绝缘体层4a、绝缘体层4b分别比绝缘体层5a、绝缘体层5b薄。绝缘体层4a及绝缘体层4b的各自的厚度为5nm以下。通过使绝缘体层4a较薄，能够抑制栅极3a与接触插塞C0的连接电阻的增加。通过使绝缘体层4b较薄，能够抑制栅极3b与接触插塞C0的连接电阻的增加。
绝缘体层5a、绝缘体层5b分别设置在绝缘体层4a、绝缘体层4b之上。绝缘体层5a和绝缘体层5b含有氮和硅。绝缘体层5a和绝缘体层5b例如包含氮化硅。绝缘体层5a及绝缘体层5b例如作为形成接触插塞C0时的蚀刻停止层发挥功能。接触插塞C0中的一个设置在导电体层34a之上并贯穿绝缘体层4a和绝缘体层5a。接触插塞C0中的另一个设置在导电体层34b之上并贯穿绝缘体层4b和绝缘体层5b。
绝缘体层6a设置在绝缘体层2a、栅极3a、绝缘体层4a以及绝缘体层5a的层叠的侧面。绝缘体层6b设置在绝缘体层2b、栅极3b、绝缘体层4b以及绝缘体层5b的层叠的侧面。绝缘体层6a和绝缘体层6b例如含有氧和硅。绝缘体层6a和绝缘体层6b例如包含氧化硅。绝缘体层6a、绝缘体层6b分别作为场效应晶体管TrP、场效应晶体管TrN的侧壁发挥功能。
绝缘体层7a设置在绝缘体层6a之上。绝缘体层7b设置在绝缘体层6b之上。绝缘体层7a和绝缘体层7b含有氮和硅。绝缘体层7a和绝缘体层7b包含氮化硅。绝缘体层7a、绝缘体层7b分别作为场效应晶体管TrP、场效应晶体管TrN的侧壁发挥功能。
接着，适当参照图2，说明图1所示的半导体装置中与场效应晶体管的栅极的形成相关的一系列制造工序的一例。图2是用于说明半导体装置的制造方法例的流程图。图3～图10分别是示出半导体装置的制造过程中的截面构造的一例的图，示出了与图1相同的截面。
另外，例如在绝缘体膜4遍及TrP形成区域、TrN形成区域的全部而设置的情况下，有时将TrP形成区域、TrN形成区域中的绝缘体膜4分别称为绝缘体层4a、绝缘体层4b。换言之，在叙述绝缘体层4a、绝缘体层4b的全部的情况下，如“绝缘体膜4”那样使用共通的参考标号。在整个说明书中，这样的记载方法也用于其它参考标号。
首先，如图3所示，在半导体基板10之上形成绝缘体膜2(步骤S1)。
接着，如图4所示，在绝缘体膜2之上形成半导体膜31(步骤S2)。半导体膜31例如可以通过沉积非掺杂的多晶硅而形成。
接着，如图5所示，形成元件分离区域STI(步骤S3)。具体而言，形成元件分离区域STI的区域例如通过光刻工序和蚀刻被去除，在去除后的区域中埋入绝缘材料。本工序中的蚀刻例如是RIE(Reactive Ion Etching)。元件分离区域STI以将迄今为止形成的层分离为TrP形成区域和TrN形成区域的方式形成。
接着，如图6所示，形成半导体层31a、半导体层31b(步骤S4)。具体而言，半导体层31a通过在TrN形成区域被掩模覆盖的状态下，利用离子注入在半导体膜31的一部分中掺杂硼来形成。半导体层31b通过在TrP形成区域被掩模覆盖的状态下，利用离子注入在半导体膜31的另一部分中掺杂磷来形成。
接着，如图7所示，形成导电体膜32、导电体膜33及导电体膜34(步骤S5)。具体而言，导电体膜32形成在半导体层31a、半导体层31b以及元件分离区域STI之上，导电体膜33形成在导电体膜32之上，导电体膜34形成在导电体膜33之上。
接着，如图8所示，形成绝缘体膜4(步骤S6)。具体而言，绝缘体膜4形成在导电体膜34之上。绝缘体膜4例如通过在350℃以下的温度下使含有硅的原料氧化而形成。
接着，如图9所示，形成绝缘体膜5(步骤S7)。具体而言，绝缘体膜5形成在绝缘体膜4之上。绝缘体膜5例如通过使用二氯硅烷(SiH2Cl2：DCS)的低压等离子体化学气相沉积法(LP-CVD)，在氨(NH3)气氛下沉积氮化硅而形成。
接着，如图10所示，形成栅极3a、栅极3b(步骤S8)。具体而言，通过蚀刻去除元件分离区域STI的一部分和层叠在半导体基板10之上的层中的元件分离区域STI的周边的部分。层叠在半导体基板10之上的层在TrP形成区域、TrN形成区域被分离。作为上述加工的结果，形成绝缘体层2a、绝缘体层2b、导电体层32a、导电体层32b、导电体层33a、导电体层33b、导电体层34a、导电体层34b、绝缘体层4a、绝缘体层4b、绝缘体层5a以及绝缘体层5b。本工序中的蚀刻例如是RIE，RIE也可以进行多次。
接着，如图1所示，形成n型杂质扩散区域NP1、n型杂质扩散区域NP2、p型杂质扩散区域PP1、p型杂质扩散区域PP2、绝缘体层6a、绝缘体层6b、绝缘体层7a、绝缘体层7b、接触插塞CS以及接触插塞C0。
以上说明的制造工序只不过是一例，可以在各制造工序之间插入其他处理，也可以在不产生问题的范围内调换制造工序的次序。
根据以上说明的半导体装置，能够抑制场效应晶体管的电特性的劣化，能够提供具有高可靠性的半导体装置。
图11是用于说明场效应晶体管的电特性的劣化的图。关于具有具备钛层/金属氮化物层/钨层这一层叠构造的栅极的场效应晶体管，如图11所示，有时在表示场效应晶体管的亚阈值特性的漏极电流(Id)-栅极电压(Vg)曲线上会产生鼓包(隆起)，从而在面内阈值电压大幅度波动。进一步地，由于隆起，在测定由窄沟道效应引起的阈值电压的变化时，有时即使在具有相同沟道宽度的情况下，阈值电压也大幅度波动。
关于这些阈值电压的波动，例如在半导体装置的制造过程中产生的氢被认为是原因之一。图12及图13是用于说明半导体装置的制造过程中的氢的活动的示意图。另外，虽然图12及图13图示了TrP区域的一部分作为一例，但认为在TrN区域中也示出同样的活动。
如前所述，绝缘体膜5是通过使用二氯硅烷的LP-CVD在氨气氛下沉积氮化硅而形成的。
假设在导电体层34上直接形成绝缘体膜5的情况下，如图12所示，飞至导电体层34的表面的氨分子(NH3)因导电体层34中含有的钨的催化作用而被分解，生成氢(H*)。所生成的H*被导电体膜32和导电体膜33中的至少一个膜吸留。
进一步地，绝缘体膜5在成膜过程中被加热。由于该加热，如图13所示，吸留的氢向半导体基板10移动。在半导体基板10的面向元件分离区域STI的区域中，主要为了抑制元件间的漏电流而注入硼，但尤其是在N型阱区NW或P型阱区PW与元件分离区域STI的边界中，如果注入的硼因氢而失活，则会形成仅端部的阈值电压低的区域，产生角电流。当角电流达到一定电流时，则会在Id-Vg曲线中产生拐点。该拐点形成隆起。另外，硼的失活不仅限于上述边界，有时也在半导体基板10的其他区域产生。
与此相对，在本实施方式的半导体装置中，在导电体膜34与绝缘体膜5之间形成绝缘体膜4作为保护膜。由此，能够保护导电体层34的表面而抑制由导电体层34引起的氨的分解反应，因此能够抑制氢的生成。通过抑制氢的生成，能够减少因绝缘体膜5成膜时的加热而向半导体基板10移动的氢，因此能够抑制隆起的产生。所以，能够抑制场效应晶体管的阈值电压的波动。因此，能够提供具有高可靠性的半导体装置。
(第二实施方式)
第一实施方式的半导体装置可适用于半导体存储装置。图14是示出半导体存储装置的构成例的框图。半导体存储装置具备存储器101和存储器控制器102。
存储器101包含存储单元阵列110、命令寄存器111、地址寄存器112、定序器113、驱动器114、行解码器115和感测放大器116。
存储单元阵列110包含多个区块BLK(BLK0～BLK(L-1)(L是2以上的自然数))。区块BLK是非易失性地存储数据的多个存储晶体管MT的集合。
存储单元阵列110经由多个位线BL连接到感测放大器116。如后所述，存储单元阵列110包含多个字线WL，经由它们连接到行解码器115。各存储晶体管MT(存储单元)与多个字线WL中的一个及多个位线BL中的一个连接。
命令寄存器111保持从存储器控制器102接收到的命令信号CMD。命令信号CMD例如包含使定序器113执行读取动作、写入动作和擦除动作的命令数据。
地址寄存器112保持从存储器控制器102接收到的地址信号ADD。地址信号ADD例如包括区块地址BA、页地址PA和列地址CA。BL。例如，区块地址BA、页地址PA以及列地址CA分别用于区块BLK、字线WL以及位线BL的选择。
定序器113控制存储器101的动作。定序器113例如基于保持在命令寄存器111中的命令信号CMD来控制驱动器114、行解码器115以及感测放大器116等，执行读取动作、写入动作以及擦除动作等动作。
驱动器114生成在读取动作、写入动作以及擦除动作等中使用的电压。并且，驱动器114例如根据保持在地址寄存器112中的页地址PA，对与所选择的字线WL对应的信号线施加所生成的电压。
行解码器115根据地址寄存器112中保持的区块地址BA，选择对应的存储单元阵列110内的1个区块BLK。并且，行解码器115例如将施加在与所选择的字线WL对应的信号线上的电压传送至所选择的区块BLK内的所选择的字线WL。
在写入动作中，感测放大器116根据从存储器控制器102接收到的写入数据DAT，对各位线BL施加期望的电压。另外，在读取动作中，感测放大器116根据位线BL的电压来判定存储在存储单元中的数据，将判定结果作为读取数据DAT传送至存储器控制器102。
存储器101与存储器控制器102之间的通信例如支持NAND接口标准。例如，存储器101与存储器控制器102之间的通信使用命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪/忙信号RBn以及输入输出信号I/O。
命令锁存使能信号CLE表示存储器101接收到的输入输出信号I/O为命令信号CMD。地址锁存使能信号ALE表示接收到的信号I/O为地址信号ADD。写使能信号WEn是命令存储器101进行输入输出信号I/O的输入的信号。读使能信号REn是命令存储器101进行输入输出信号I/O的输出的信号。
就绪/忙信号RBn是向存储器控制器102通知存储器101是处于接受来自存储器控制器102的命令的就绪状态还是处于不接受命令的忙状态的信号。
输入输出信号I/O例如是8位宽的信号，可以包括命令信号CMD、地址信号ADD、写入数据信号DAT等信号。
以上说明的存储器101和存储器控制器102也可以通过它们的组合来构成一个半导体存储装置。这样的半导体存储装置的例子例如包括SD卡那样的存储卡，固态驱动器(SSD)。
接着，对存储单元阵列110的电路构成例进行说明。图15是示出存储单元阵列110的电路构成的电路图。图15例示了区块BLK0，但其他区块BLK的构成也相同。
区块BLK包含多个串单元SU。每个串单元SU包含多个NAND串NS。另外，图15图示了3个串单元SU(SU0～SU2)，但串单元SU的数量没有特别限定。
每个NAND串NS连接到多个位线BL(BL0～BL(N-1)，(N是2以上的自然数))中的一个。每个NAND串NS包含存储晶体管MT、虚设存储晶体管MTDD、虚设存储晶体管MTDS、选择晶体管ST1以及选择晶体管ST2。
存储晶体管MT包含控制栅极和电荷储存膜，非易失性地保持数据。图15图示了多个存储晶体管MT(MT00～MT159)，但存储晶体管MT的数量没有特别限定。
虚设存储晶体管MTDD、虚设存储晶体管MTDS各自包含控制栅极和电荷储存膜。虚设存储晶体管MTDD及虚设存储晶体管MTDS具有与存储晶体管MT的构造相同的构造，但不用于保持数据。
存储晶体管MT、虚设存储晶体管MTDD、虚设存储晶体管MTDS各自可以是在电荷储存膜中使用了绝缘膜的MONOS型，也可以是在电荷储存膜中使用了导电体层的FG型。下面，在本实施方式中，以MONOS型为例进行说明。
选择晶体管ST1用于各种动作时的串单元SU的选择。图15图示了多个选择晶体管ST1(ST1a、ST1b)，但选择晶体管ST1的数量没有特别限定。
选择晶体管ST2用于各种动作时的串单元SU的选择。图15图示了多个选择晶体管ST2(ST2a、ST2b)，但选择晶体管ST2的数量没有特别限定。
在每个NAND串NS中，选择晶体管ST1的漏极连接到对应的位线BL。选择晶体管ST1的源极与串联连接的存储晶体管MT的一端连接。串联连接的存储晶体管MT的另一端与选择晶体管ST2的漏极连接。
在同一区块BLK中，选择晶体管ST2的源极连接到源极线SL。每个串单元SU的选择晶体管ST1a的栅极连接到各自对应的选择栅极线SGD。选择晶体管ST1b的栅极连接到各自对应的选择栅极线SGDT。存储晶体管MT的控制栅极连接到各自对应的字线WL。虚设存储晶体管MTDD的控制栅极连接到各自对应的虚设字线DD。虚设存储晶体管MTDS的控制栅极连接到各自对应的虚设字线DS。选择晶体管ST2a的栅极连接到对应的选择栅极线SGS。选择晶体管ST2b的栅极连接到对应的选择栅极线SGSB。
被分配了相同列地址CA的多个NAND串NS在多个区块BLK之间连接到相同的位线BL。源极线SL在多个区块BLK之间连接。
接着，对半导体存储装置的截面构造例进行说明。图16是用于说明半导体存储装置的截面构造例的截面示意图，图示了沿着半导体基板10的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直的Z轴方向。另外，在图16中，例示了在存储单元阵列110的下方具备命令寄存器111、地址寄存器112、定序器113、驱动器114、行解码器115、感测放大器116等外围电路的构造。
如图16所示，半导体存储装置具备设置在半导体基板10上的场效应晶体管TrN及场效应晶体管TrP、绝缘体层203、导电体层211、导电体层212、导电体层213、绝缘体层214、导电体层221、绝缘体层222、阻挡绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234、芯绝缘体层235、盖层236、绝缘体层241、绝缘体层251、导电体层252、导电体层261。另外，导电体层211、导电体层212、导电体层213、绝缘体层214、导电体层221、绝缘体层222、阻挡绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234、芯绝缘体层235、盖层236以及绝缘体层241构成上述存储单元阵列110。
场效应晶体管TrN以及场效应晶体管TrP设置在存储单元阵列110的下方。场效应晶体管TrN是N沟道型场效应晶体管。场效应晶体管TrP是P沟道型场效应晶体管。场效应晶体管TrN以及场效应晶体管TrP分别具有图1所示的半导体装置的场效应晶体管TrN以及场效应晶体管TrP。场效应晶体管TrN以及场效应晶体管TrP分别构成上述外围电路中的某一个。为了方便起见，图16将场效应晶体管TrN和场效应晶体管TrP相邻地图示，但不限于此。例如，场效应晶体管TrN及场效应晶体管TrP也可以相互分离地配置，并且在其间设置有其他晶体管等。
接触插塞CS将场效应晶体管TrP、场效应晶体管TrN的源极或漏极与导电体层D0连接。接触插塞C0将场效应晶体管TrP、场效应晶体管TrN的栅极与导电体层D0连接。
绝缘体层203覆盖场效应晶体管TrP、场效应晶体管TrN，使场效应晶体管TrN与场效应晶体管TrP之间、接触插塞C0与接触插塞CS之间、导电体层D0之间等绝缘。绝缘体层203例如包含氧化硅。另外，场效应晶体管TrN及场效应晶体管TrP经由其他布线层、接触插塞而与存储单元阵列110连接，但在此为了方便起见省略了这些图示。
导电体层211、导电体层212和导电体层213构成源极线SL。导电体层211、导电体层212以及导电体层213各自例如是含有掺杂的磷的多晶硅层。另外，导电体层212设置在导电体层211与导电体层213之间，沿着X轴方向贯穿阻挡绝缘膜231、电荷储存膜232以及隧道绝缘膜233而与半导体层234接触。另外，在本实施方式中，在构成存储单元的沟道的半导体层(半导体层234)的侧面，形成与构成源极线SL的导电体层之间的电连接，但也可以是其他构成，例如，在构成存储单元的沟道的半导体层的底面与构成源极线SL的导电体层之间电连接。
绝缘体层214设置在导电体层213之上。绝缘体层214例如包含氧化硅。
导电体层221和绝缘体层222交替层叠而构成层叠体。多个导电体层221分别构成选择栅极线SGSB0～SGSB4、选择栅极线SGS0～SGS2、虚设字线DS0～DS3、字线WL00～WL159、虚设字线DD0～DD3、选择栅极线SGD0～SGD2、选择栅极线SGDT0～SGDT2。导电体层221包含金属材料。绝缘体层222例如包含氧化硅。
阻挡绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234以及芯绝缘体层235构成存储柱。存储柱的各构成要素沿着Z轴方向延伸。1个存储柱对应于1个NAND串NS。
阻挡绝缘膜231、隧道绝缘膜233以及芯绝缘体层235例如包含氧化硅。电荷储存膜232例如包含氮化硅。半导体层234和盖层236例如包含多晶硅。
更具体而言，形成贯穿多个导电体层221并与存储柱对应的孔。在孔的侧面依次层叠阻挡绝缘膜231、电荷储存膜232以及隧道绝缘膜233。然后，以使半导体层234的侧面与隧道绝缘膜233及导电体层212接触的方式形成半导体层234。
半导体层234具有选择晶体管ST1、选择晶体管ST2、存储晶体管MT、虚设存储晶体管MTDS、虚设存储晶体管MTDD的沟道形成区域。所以，半导体层234作为连接选择晶体管ST1、选择晶体管ST2、存储晶体管MT、虚设存储晶体管MTDS、虚设存储晶体管MTDD的电流路径的信号线发挥功能。
芯绝缘体层235设置在半导体层234的内侧。
盖层236设置在半导体层234和芯绝缘体层235之上，并与隧道绝缘膜233接触。
绝缘体层251设置在导电体层221与绝缘体层222的层叠之上。绝缘体层251例如包含正硅酸乙酯(TEOS)。导电体层252构成接触插塞。导电体层261经由导电体层252与盖层236接触。导电体层261构成位线BL。导电体层252和导电体层261包含金属材料。
存储柱与构成各字线WL的导电体层221的交点作为存储晶体管MT发挥功能。存储柱与构成各虚设字线DD的导电体层221的交点作为虚设存储晶体管MTDD发挥功能。存储柱与构成各虚设字线DS的导电体层221的交点作为虚设存储晶体管MTDS发挥功能。存储柱与构成各选择栅极线SGD的导电体层221的交点作为选择晶体管ST1a发挥功能。存储柱与构成各选择栅极线SGDT的导电体层221的交点作为选择晶体管ST1b发挥功能。存储柱与构成各选择栅极线SGS的导电体层221的交点作为选择晶体管ST2a发挥功能。存储柱与构成各选择栅极线SGSB的导电体层221的交点作为选择晶体管ST2b发挥功能。
另外，半导体存储装置的构造不限于图16所示的构造。图17是用于说明半导体存储装置的另一截面构造例的截面示意图，图示了沿着半导体基板10的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直的Z轴方向。另外，在图17中，例示了具备与存储单元阵列110并置的外围电路的构造，并图示了存储单元阵列的一部分区域和外围电路的一部分区域。
如图17所示，半导体存储装置具备设置在半导体基板10上的场效应晶体管TrP及场效应晶体管TrN、绝缘体层203、绝缘体层214、导电体层221、绝缘体层222、阻挡绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234、芯绝缘体层235、盖层236、绝缘体层241、绝缘体层242、导电体层252、导电体层261。另外，对于与图16所示的半导体存储装置的构成要素相同的部分，省略说明。
在图17所示的半导体存储装置中，半导体层234贯穿阻挡绝缘膜231、电荷储存膜232以及隧道绝缘膜233而与半导体基板10接触。半导体层234经由半导体基板10连接到未图示的源极线SL。
如上所述，本实施方式的半导体存储装置通过将第一实施方式的半导体装置适用于外围电路，能够提供具有高可靠性的半导体存储装置。
虽然说明了本发明的若干个实施方式，但这些实施方式是作为例子而呈现的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在与权利要求书所记载的发明等同的范围中。
附图标记说明
2：绝缘体膜，2a：绝缘体层，2b：绝缘体层，3a：栅极，3b：栅极，4：绝缘体膜，4a：绝缘体层，4b：绝缘体层，5：绝缘体膜，5a：绝缘体层，5b：绝缘体层，6a：绝缘体层，6b：绝缘体层，7a：绝缘体层，7b：绝缘体层，10：半导体基板，31：半导体膜，31a：半导体层，31b：半导体层，32：导电体膜，32a：导电体层，32b：导电体层，33：导电体膜，33a：导电体层，33b：导电体层，34：导电体层，34：导电体膜，34a：导电体层，34b：导电体层，101：存储器，102：存储器控制器，110：存储单元阵列，111：命令寄存器，112：地址寄存器，113：定序器，114：驱动器，115：行解码器，116：感测放大器，203：绝缘体层，211：导电体层，212：导电体层，213：导电体层，214：绝缘体层，221：导电体层，222：绝缘体层，231：阻挡绝缘膜，232：电荷储存膜，233：隧道绝缘膜，234：半导体层，235：芯绝缘体层，236：盖层，241：绝缘体层，242：绝缘体层，251：绝缘体层，252：导电体层，261：导电体层。

Claims (15)

1.一种半导体装置，具备：
半导体基板(10)，其包含分别含有第一型杂质的第一区域(NP1)和第二区域(NP2)；
第一绝缘体层(2b)，其设置在所述半导体基板的所述第一区域与所述第二区域之间的区域之上；
第一栅极(3b)，其具有设置在所述第一绝缘体层之上且含有杂质的第一半导体层(31b)、设置在所述第一半导体层之上且含有钛的第一导电体层(32b)、设置在所述第一导电体层之上且含有氮、钛或钨的第二导电体层(33b)、设置在所述第二导电体层之上且含有钨的第三导电体层(34b)；
第二绝缘体层(4b)，其设置在所述第三导电体层之上且含有氧和硅；
第三绝缘体层(5b)，其设置在所述第二绝缘体层之上且含有氮和硅；
第一触头(CS)，其设置所述第一区域之上；
第二触头(CS)，其设置所述第二区域之上；以及
第三触头(C0)，其设置在所述第一栅极的所述第三导电体层之上，且贯穿所述第二绝缘体层和所述第三绝缘体层。
2.根据权利要求1所述的半导体装置，其中，
所述第二绝缘体层比所述第三绝缘体层薄。
3.根据权利要求1或2所述的半导体装置，其中，
所述第二绝缘体层抑制所述第三导电体层的氧化。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第一半导体层包含掺杂有所述第一型杂质的多晶硅。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述半导体基板包含含有第二型杂质的第三区域(PP1)和第四区域(PP2)，
所述半导体装置具备：
第四绝缘体层(2a)，其设置在所述半导体基板的所述第三区域与所述第四区域之间的区域之上；
第二栅极(3a)，其具有设置在所述第四绝缘体层之上且含有第二杂质的第二半导体层(31a)、设置在所述第二半导体层之上且含有钛的第四导电体层(32a)、设置在所述第四导电体层之上且含有氮、钛或钨的第五导电体层(33a)、设置在所述第五导电体层之上且含有钨的第六导电体层(34a)；
第五绝缘体层(4a)，其设置在所述第六导电体层之上且含有氧和硅；
第六绝缘体层(5a)，其设置在所述第五绝缘体层之上且含有氮和硅；
第四触头(CS)，其设置所述第三区域之上；
第五触头(CS)，其设置所述第四区域之上；
第六触头(C0)，其设置在所述第二栅极的所述第六导电体层之上，且贯穿所述第五绝缘体层和所述第六绝缘体层。
6.根据权利要求5所述的半导体装置，其中，
所述第五绝缘体层比所述第六绝缘体层薄。
7.根据权利要求5或6所述的半导体装置，其中，
所述第五绝缘体层抑制所述第六导电体层的氧化。
8.根据权利要求5至7中任一项所述的半导体装置，其中，
所述第二半导体层包含掺杂有所述第二型杂质的多晶硅。
9.一种半导体装置的制造方法，包括：
在半导体基板(10)之上形成第一绝缘体膜(2)的步骤；
在所述第一绝缘体膜之上形成半导体膜(31)的步骤；
对所述半导体膜的一部分注入杂质的步骤；
在所述半导体膜之上形成含有钛的第一导电体膜(32)的步骤；
在所述第一导电体膜之上形成含有氮、钛或钨的第二导电体膜(33)的步骤；
在所述第二导电体膜之上形成含有钨的第三导电体膜(34)的步骤；
在所述第三导电体膜之上形成含有氧和硅的第二绝缘体膜(4)的步骤；
在所述第二绝缘体膜之上形成含有氮和硅的第三绝缘体膜(5)的步骤；
通过加工所述第一绝缘体膜至所述第三绝缘体膜、所述半导体膜、以及所述第一导电体膜至所述第三导电体膜，来形成第一绝缘体层(2b)、第一栅极(3b)、第二绝缘体层(4b)、第三绝缘体层(5b)的步骤，其中所述第一栅极(3b)具有含有所述杂质的第一半导体层(31b)、第一导体层(32b)、第二导电体层(33b)以及第三导电体层(34b)；
通过对所述半导体基板注入第一型杂质，来形成将所述半导体基板中所述第一绝缘体层之下的区域夹在中间的第一区域(NP1)和第二区域(NP2)的步骤；以及
在所述第一区域上形成第一触头(CS)，在所述第二区域上形成第二触头(CS)，在所述第一栅极的所述第三导电体层上形成贯穿所述第二绝缘体层和所述第三绝缘体层的第三触头(C0)的步骤。
10.根据权利要求9所述的半导体装置的制造方法，其中，所述半导体装置的制造方法包括：
在形成所述第一导电体膜之前对所述半导体膜的另一部分注入第二杂质的步骤；
通过加工所述第一绝缘体膜至所述第三绝缘体膜、所述半导体膜、以及所述第一导电体膜至所述第三导电体膜，来形成所述第一绝缘体层、所述第一栅极、所述第二绝缘体层以及所述第三绝缘体层，并进一步形成第四绝缘体层(2a)、具有含有所述第二杂质的第二半导体层(31a)、第四导体层(32a)、第五导电体层(33a)以及第六导电体层(34a)的第二栅极(3a)、第五绝缘体层(4a)、第六绝缘体层(5b)的步骤；
通过对所述半导体基板注入第二型杂质，来形成将所述半导体基板中所述第四绝缘体层之下的区域夹在中间的第三区域(PP1)和第四区域(PP2)的步骤；以及
形成所述第一触头至所述第三触头，并进一步在所述第三区域上形成第四触头(CS)，在所述第四区域上形成第五触头(CS)，在所述第二栅极的所述第六导电体层上形成贯穿所述第五绝缘体层和所述第六绝缘体层的第六触头(C0)的步骤。
11.根据权利要求9或10所述的半导体装置的制造方法，其中，
所述第二绝缘体膜比所述第三绝缘体膜薄。
12.根据权利要求9至11中任一项所述的半导体装置的制造方法，其中，
所述半导体膜包含多晶硅。
13.根据权利要求9至12中任一项所述的半导体装置的制造方法，其中，
所述第二绝缘体膜通过在350℃以下的温度下使含有硅的原料氧化而形成。
14.根据权利要求9至13中任一项所述的半导体装置的制造方法，其中，
所述第三绝缘体膜通过使用二氯硅烷的低温等离子体化学气相沉积法，在氨气氛下沉积氮化硅而形成。
15.一种半导体存储装置，其具备：
存储单元阵列；以及
包含权利要求1至8中任一项所述的半导体装置的外围电路。
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