CN107068684B - 垂直存储器件 - Google Patents

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Abstract

本发明提供一种存储器件，该存储器件可以包括外围区域和单元区域。外围区域可以包括第一基板、设置在第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在第一绝缘层中的第一保护层。单元区域可以包括设置在第一绝缘层上的第二基板，其中单元区域包括第一杂质区域、在基本上垂直于第二基板的上表面的方向上延伸的沟道区、堆叠在第二基板上并邻近于沟道区的多个栅电极层以及电连接到第一杂质区域的第一接触，其中第一保护层设置在第一杂质区域下面并具有与第一杂质区域的形状对应的形状。

Description

垂直存储器件
技术领域
本发明构思的示范性实施方式涉及存储器件，更具体地，涉及具有集成的存储元件的垂直存储器件。
背景技术
日益要求电子器件处理大容量的数据同时在体积上逐渐减小。为了实现此，半导体存储元件正以增大的集成度制作。为了增大半导体存储元件的集成度，可以使用具有垂直晶体管结构的存储器件。
发明内容
根据本发明构思的示范性实施方式，一种存储器件包括：外围区域，包括第一基板、设置在第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在第一绝缘层中的第一保护层；和单元区域，包括设置在第一绝缘层上的第二基板，其中单元区域包括第一杂质区域、在基本上垂直于第二基板的上表面的方向上延伸的沟道区、堆叠在第二基板上并邻近于沟道区的多个栅电极层、以及电连接到第一杂质区域的第一接触，其中第一保护层设置在第一杂质区域下面并具有与第一杂质区域的形状对应的形状。
根据本发明构思的示范性实施方式，一种存储器件包括：第一绝缘层，交叠设置在第一基板上的多个电路元件；第二基板，设置在第一绝缘层上；沟道区，在基本上垂直于第二基板的上表面的方向上延伸；多个栅电极层，堆叠在第二基板上并邻近于沟道区；多个接触，包括连接到第二基板的多个第一接触以及分别连接到所述多个栅电极层的多个第二接触；以及保护层，设置在所述多个第一接触下面在第一绝缘层中，并在与所述多个第一接触相同的方向上延伸。
根据本发明构思的示范性实施方式，一种存储器件包括：第一区域，包括第一基板、设置在第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在第一绝缘层中的保护层；和第二区域，包括设置在第一绝缘层上的第二基板，其中第二区域包括第一杂质区域、在基本上垂直于第二基板的上表面的第一方向上延伸的沟道区、以及堆叠在第二基板上并邻近于沟道区的多个栅电极层，其中保护层设置在第一杂质区域下面并包括彼此分离的多个区域。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它特征将变得更加明显，附图中：
图1是根据本发明构思的示范性实施方式的存储器件的示意性框图；
图2是可应用在根据本发明构思的示范性实施方式的存储器件中的存储单元阵列的电路图；
图3是根据本发明构思的示范性实施方式的存储器件的平面图；
图4是根据本发明构思的示范性实施方式的图3中示出的存储器件的沿线I-I'截取的截面图；
图5是根据本发明构思的示范性实施方式的图3中示出的存储器件的区域A的局部透视图；
图6是根据本发明构思的示范性实施方式的存储器件的平面图；
图7是根据本发明构思的示范性实施方式的图6中示出的存储器件的沿线II-II'截取的截面图；
图8是根据本发明构思的示范性实施方式的图6中示出的存储器件的区域B的局部透视图；
图9是根据本发明构思的示范性实施方式的存储器件的平面图；
图10是根据本发明构思的示范性实施方式的图9中示出的存储器件的沿线III-III'截取的截面图；
图11是根据本发明构思的示范性实施方式的图9中示出的存储器件的区域C的局部透视图；
图12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A和21B分别是根据本发明构思的示范性实施方式的制造图3至图5中示出的存储器件的方法的视图；
图22A至图24B分别是制造图6至图8中示出的存储器件的方法的视图；以及
图25和图26是包括根据本发明构思的示范性实施方式的存储器件的电子设备的框图。
具体实施方式
本发明构思的示范性实施方式将随后参照附图来描述。
图1是根据本发明构思的示范性实施方式的存储器件的示意性框图。
参照图1，根据本发明构思的示范性实施方式的半导体器件10可以包括存储单元阵列30、行解码器20和核心逻辑电路55。核心逻辑电路55可以包括读/写电路40和控制电路50。
存储单元阵列30可以包括布置成多个行和多个列的多个存储单元。包括在存储单元阵列30中的所述多个存储单元可以通过字线WL、公共源极线CSL、串选择线SSL、地选择线GSL等连接到行解码器20。行解码器20可以通过位线BL连接到读/写电路40。在本发明构思的示范性实施方式中，布置在一行中的多个存储单元可以连接到一字线WL，布置在一列中的多个存储单元可以连接到一位线BL。例如，第一行存储单元可以连接到第一字线，第一列存储单元可以连接到第一位线。
包括在存储单元阵列30中的所述多个存储单元可以分为多个存储块。每个存储块可以包括多条字线WL、多条串选择线SSL、多条地选择线GSL、多条位线BL以及至少一条公共源极线CSL。
行解码器20可以外部地接收地址ADDR信息并解码接收到的ADDR信息以选择字线WL、公共源极线CSL、串选择线SSL和地选择线GSL中连接到存储单元阵列30的至少一部分。地址ADDR可以例如从外部装置提供。
读/写电路40可以响应于从控制电路50接收的命令来选择位线BL中的连接到存储单元阵列30的至少一部分。读/写电路40可以读取存储在连接到位线BL的被选择部分的存储单元中的数据，或可以写入数据到连接到位线BL的被选择部分的存储单元。读/写电路40可以包括电路，诸如页缓冲器、输入/输出(I/O)缓冲器和数据锁存器，并可以进行以上描述的操作。
控制电路50可以响应于从外部源传输的控制信号CTRL来控制行解码器20和读/写电路40的操作。在存储于存储单元阵列30中的数据被读取的情形下，控制电路50可以控制行解码器20的操作以供应用于数据读操作的电压到连接到期望被读取的数据存储于其中的存储单元的字线WL。当用于数据读操作的电压被供应到某一字线WL时，控制电路50可以控制读/写电路40以读取连接到字线WL的存储单元中存储的数据，用于数据读操作的电压被供应到该字线WL。
此外，在数据被写入存储单元阵列30中的情形下，控制电路50可以控制行解码器20的操作以供应用于数据写操作的电压到连接到期望数据被写入其中的存储单元的字线WL。当用于数据写操作的电压被供应到某一字线WL时，控制电路50可以控制读/写电路40以写入数据到连接到字线WL的存储单元，用于数据写操作的电压被供应到该字线WL。
图2是根据本发明构思的示范性实施方式的存储器件的存储单元阵列的等效电路图。根据本发明构思的示范性实施方式的半导体器件可以是垂直NAND快闪元件。
参照图2，每个存储单元阵列可以包括多个存储单元串S。每个存储单元串S包括彼此串联连接的n个存储单元MC1至MCn(n可以是大于一的整数)以及串联连接到存储单元MC1至MCn的两端的地选择晶体管GST和串选择晶体管SST。
彼此串联连接的n个存储单元MC1至MCn可以分别连接到用于选择存储单元MC1至MCn的n条字线WL1至WLn。
地选择晶体管GST的栅极端子可以连接到地选择线GSL，地选择晶体管GST的源极端子可以连接到公共源极线CSL。此外，串选择晶体管SST的栅极端子可以连接到串选择线SSL，串选择晶体管SST的源极端子可以连接到存储单元MCn的漏极端子。图2示出其中地选择晶体管GST和串选择晶体管SST连接到彼此串联(例如一个接一个地)连接的n个存储单元MC1至MCn。此外，多个地选择晶体管GST或多个串选择晶体管SST还可以连接到n个存储单元MC1至MCn。
串选择晶体管SST的漏极端子可以连接到多条位线BL1至BLm。当信号通过串选择线SSL被施加到串选择晶体管SST的栅极端子时，通过所述多条位线BL1至BLm施加的信号可以然后被传输到彼此串联连接的n个存储单元MC1至MCn。在这种情况下，可以执行数据读操作或数据写操作。此外，当串选择晶体管SST的源极端子允许信号通过地选择线GSL施加到连接到公共源极线CSL的地选择晶体管GST的栅极端子时，可以执行除去储存在n个存储单元MC1至MCn中的全部电荷的擦除操作。
图3是根据本发明构思的示范性实施方式的存储器件的平面图。
参照图3，根据本发明构思的示范性实施方式的存储器件100可以包括沟道区CH、连接到基板的第一接触117、连接到层叠在基板上的多个栅电极层的多个第二接触111至116、连接到多个电路元件中的至少一个的第三接触118、将栅电极层隔离成多个区域的隔离绝缘层104等。所述多个第二接触111至116邻近沟道区CH。此外，沟道区CH、所述多个接触111至118(例如总地表示为110)以及基板的上表面可以对应于X-Y平面。所述多个接触110可以例如在Z轴方向上延伸。此外，连接到所述多个第二接触111至116的所述多个栅电极层可以设置在Z轴方向上以层叠在基板的对应于X-Y平面的上表面上。
沟道区CH可以设置为在第一方向(例如X轴方向)和第二方向(例如Y轴方向)上彼此间隔开。此外，沟道区CH可以在Z轴方向上延伸。沟道区CH的数目和布置可以根据本发明构思的示范性实施方式而改变。例如，沟道区CH可以如图3所示地设置为Z字形方式。彼此相邻且隔离绝缘层104插设在其间的沟道区CH的布置可以如图3所示地是对称的，但是不限于此。
所述多个栅电极层、沟道区CH等可以通过公共源极线103和设置在公共源极线103周围的隔离绝缘层104被分为多个区域。通过公共源极线103和隔离绝缘层104限定的所述多个区域中的每个可以提供为存储器件100的单位单元。源极区可以在Z轴方向上提供在公共源极线103下面，当某一电平的电压被施加到源极区时，可以在存储器件100的单位单元中进行数据擦除操作。
第一接触117可以在单一方向上，例如在X轴方向上，设置在所述多个第二接触111至116与第三接触118之间。此外，第一接触117可以通过金属层150与第三接触118连接。
在下文，将参照图4和图5描述图3的存储器件100。
图4是根据本发明构思的示范性实施方式的图3中示出的存储器件100的沿线I-I'截取的截面图。图5是根据本发明构思的示范性实施方式的图3中示出的存储器件100的区域A的透视图。如图5所示，第二绝缘层107可以被除去以使得更易于描述接触110的结构和布置。
本实施方式的存储器件100可以具有外围上单元(COP)结构。参照图4和图5，具有多个栅电极层131至136(例如总地表示为130)、沟道区CH等的单元区域C可以提供在具有多个电路元件180的外围区域P上。外围区域P可以包括第一基板101，单元区域C可以包括第二基板102，第一和第二基板101和102可以提供为不同的附加基板。
第一基板101可以为单晶硅基板，第二基板102可以是多晶硅基板。第二基板102可以形成在第一绝缘层106上，并且与第一基板101可以是单晶硅基板不同，第二基板102可以包括多晶硅。为了提高第二基板102的结晶性，第一基板101的至少一区域可以在Z轴方向上延伸以接触第二基板102的下表面，从而使第二基板102结晶。此外，可以使用生长第二基板102的方法。这可以例如通过在第一绝缘层106上形成某个多晶硅区域以及通过使用所形成的多晶硅区域作为籽层而实现。用作籽层的多晶硅区域可以提供在第一绝缘层106的上表面上，或者可以提供在形成于第一绝缘层106上并在特定方向上延伸的某个凹槽图案中。
外围区域P可以包括第一基板101、所述多个电路元件180、第一绝缘层106等。在本发明构思的示范性实施方式中，电路元件180可以包括平面晶体管。参照图4和5，每个电路元件180可以具有源/漏区域181、平面栅电极182、平面栅间隔物膜183以及平面栅绝缘层184。电路元件180上可以提供有第一绝缘层106，第一绝缘层106中可以提供有布线图案185和保护层190。此外，布线图案185可以连接到平面栅电极182或源/漏区域181。保护层190可以包含类似于布线图案185中包含的材料的金属性材料，或者可以包含被选择的材料，该被选择的材料具有相对于在第一绝缘层106中包含的材料的某种蚀刻选择性。
单元区域C可以设置在外围区域P上。参照图4和图5，包括在单元区域C中的第二基板102可以设置在包括在外围区域P中的第一绝缘层106的上表面上。沟道区CH可以提供在垂直于第二基板102的上表面的方向上。此外，所述多个栅电极层130可以层叠在第二基板102的上表面上并邻近于沟道区CH。多个层间绝缘层141至147(例如总地表示为140)可以设置在栅电极层130之间。此外，所述多个栅电极层130可以延伸为分别在第一方向(例如X轴方向)上具有不同的长度，以在第二基板102的一区域中形成台阶结构。在提供台阶结构的区域中，所述多个栅电极层131至136可以分别连接到所述多个第一接触111至116。所述多个层间绝缘层140可以在第一方向(例如X轴方向)上延伸并具有与它们相邻的栅电极层130的长度相似的长度。此外，第二绝缘层107可以设置在所述多个栅电极层131至136上。类似于第一层间绝缘层141，第二绝缘层107可以包括硅氧化物，并可以包括高沉积的等离子体(HDP)氧化物膜或者正硅酸乙酯(TEOS)氧化物膜。
每个沟道区CH可以包括沟道层170、设置在沟道层170和所述多个栅电极层130之间的栅绝缘层160、提供在沟道层170中的嵌入绝缘层173、设置在沟道层170上的漏极区175、以及外延层171。嵌入绝缘层173可以填充形成在沟道层170中的环形空间。在本发明构思的示范性实施方式中，沟道层170可以具有柱形的形状，诸如圆柱或棱柱。取决于沟道区CH的深宽比，每个沟道区CH可以具有朝向第二基板102的上表面变窄的倾斜侧表面。此外，漏极区175可以包含掺杂的多晶硅。
沟道层170可以通过在第二基板102与沟道层170的下表面之间形成的外延层171而连接到第二基板102。沟道层170可以包含半导体材料，诸如多晶硅或单晶硅，该半导体材料可以是没有用杂质掺杂的材料，或用p型或n型杂质掺杂的材料。外延层171可以通过进行选择性外延生长(SEG)工艺生长。
如图4和图5所示，接触110可以连接到所述多个栅电极层130、第二基板102和所述多个电路元件180中的至少一个。例如，为了形成所述多个接触110，第二绝缘层107的一区域可以被选择性地除去以形成在垂直于第二基板102的上表面的方向(例如Z轴方向)上延伸的多个垂直开口，该多个垂直开口可以用导电材料填充。在这种情况下，包含在栅电极层130中或形成在第一绝缘层106中的布线图案185中的金属性材料可以相对于包含在第一或第二绝缘层106或107中的绝缘材料具有某种蚀刻选择性。
此外，第二基板102可以包含半导体材料，诸如多晶硅，并因而可以具有与金属性材料相比的相对低的蚀刻选择性。因此，在提供垂直开口以形成连接到第二基板102的第一接触117的工艺中，第一接触117可能穿过第二基板102连接到位于外围区域P中的电路元件180或布线图案185。然而，这会降低存储器件100的可靠性。为了增大存储器件100的可靠性，可以使用在独立于形成第二接触111至116或第三接触118的工艺的额外工艺中形成第一接触117的方法。然而，在这种情况下，工艺的数目会增加。
在本发明构思的示范性实施方式中，保护层190可以设置在第二基板102的连接到第一接触117的区域下面。保护层190可以包含与第一绝缘层106和第二绝缘层107相比具有某种蚀刻选择性的材料。在本发明的示范性实施方式中，在第一绝缘层106和第二绝缘层107为硅氧化物膜的情形下，保护层190可以包含硅氮化物膜。在本发明构思的另一个示范性实施方式中，保护层190可以包含金属性材料，并且还可以与布线图案185一起形成。
在提供垂直开口以形成第一接触117的工艺中，即使当垂直开口被过度蚀刻而穿过第二基板102时，位于第二基板102下面的保护层190也可以使垂直开口不延伸直至位于外围区域P中的布线图案185或电路元件180。例如，保护层190可以保护存储器件100使其不短路，该短路可能在第一接触117连接到除了第二基板102之外的其它元件(诸如提供在第一绝缘层106中的布线图案185或电路元件180的一部分)时发生。
第一接触117可以在用杂质掺杂的第一杂质区域105中连接到第二基板102。第一接触117可以通过单元区域C的上部分上的金属层150连接到第三接触118，该第三接触118连接到所述多个电路元件180中的至少一个。当某一电平的电压通过第一接触117被施加到第二基板102的第一杂质区域105时，可以删除存储在存储单元中的数据。将理解，存储单元可以通过沟道区CH和所述多个栅电极层130来提供。在本发明构思的示范性实施方式中，第一杂质区域105可以用p型杂质掺杂。除了第一杂质区域105之外，第二基板102的剩余区域可以不用杂质掺杂，或可以用具有比第一杂质区域105的浓度低的浓度的p型杂质掺杂。第二基板102的一区域还可以包含在公共源极线103下面的n型杂质。
此外，阻挡层108可以提供在第一接触117和第一杂质区域105之间。阻挡层108可以使第一接触117与第一杂质区域105分离。阻挡层108可以包含导电的金属性材料，诸如钽(Ta)或钛氮化物(TiN)。阻挡层108可以防止第一接触117被包括在第一杂质区域105中的p型杂质材料等污染。
在图5中示出的本实施方式中，保护层190可以在第二方向(例如Y轴方向)上延伸，并可以设置在所述多个第一接触117下面。设置在保护层190之上的第一杂质区域105也可以具有在第二方向(例如Y轴方向)上延伸的形状。在本发明构思的示范性实施方式中，在存储器件100的X-Y平面上，第一杂质区域105可以具有围绕沟道层170、所述多个栅电极层130等的形状。此外，保护层190可以具有对应于第一杂质区域105的形状。
参照图4和图5中示出的本发明构思的示范性实施方式，所述多个栅电极层130可以在Z轴方向上与所述多个层间绝缘层140交替地堆叠。所述多个栅电极层130的每个可以邻近于沟道层170中的至少一个设置，并可以用于形成每个包括地选择晶体管GST、多个存储单元晶体管MC1至MCn和串选择晶体管SST的栅电极。所述多个栅电极层130可以在形成字线WL1至WLn的同时延伸，并可以共同地连接到在第一方向(例如X轴方向)和第二方向(例如Y轴方向)上布置的预定单元的相邻存储单元串。在本发明构思的示范性实施方式中，形成存储单元晶体管MC1至MCn的栅电极层130的总数目可以为2N(其中N是正整数)。
地选择晶体管GST的栅电极层131可以连接到地选择线GSL。图4和5分别示出串选择晶体管SST的单个栅电极层136和地选择晶体管GST的单个栅电极层131，但是栅电极层136和栅电极层131的每个的数目不限于一个。此外，串选择晶体管SST的栅电极层136和地选择晶体管GST的栅电极层131可以具有不同于存储单元晶体管MC1至MCn的栅电极层132至135的结构。
所述多个栅电极层130可以包含多晶硅材料或金属硅化物材料。金属硅化物材料可以例如是包括从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)选择的金属的硅化物材料。根据本发明构思的示范性实施方式，所述多个栅电极层130还可以包含金属性材料，诸如钨(W)。此外，所述多个栅电极层130还可以包括扩散阻挡物，扩散阻挡物可以包含例如钨氮化物(WN)、钽氮化物(TaN)和钛氮化物(TiN)中的至少一种。
所述多个栅电极层130可以与所述多个层间绝缘层140交替地层叠。例如，第一栅电极层131可以设置在层间绝缘层141之上，层间绝缘层142可以设置在第一栅电极层131之上，诸如此类。此外，所述多个层间绝缘层140可以在Y轴方向上通过隔离绝缘层104彼此分离，像所述多个栅电极层130一样。层间绝缘层141至147可以延伸为分别具有不同的长度，以形成台阶结构。所述多个层间绝缘层140可以包含绝缘材料，诸如硅氧化物或硅氮化物。
栅绝缘层160可以设置在沟道层170和所述多个栅电极层130之间。每个栅绝缘层160可以包括顺序地层叠在沟道层170和栅电极层130之间的阻挡层162、电荷存储层164和隧穿层166。阻挡层162可以包含高电介质(高k)材料。在这种情况下，高电介质(高k)材料可以被定义为具有比硅氧化物膜的介电常数高的介电常数的电介质材料。隧穿层166可以允许电荷以Fowler-Nordheim(F-N)隧穿方式传输到电荷存储层164。隧穿层166可以包含例如硅氧化物。电荷存储层164可以是电荷俘获层或导电的浮置栅层。例如，电荷存储层164可以包含电介质材料、量子点或纳米晶。在这种情况下，量子点或纳米晶可以包括导电体，例如金属或半导体的微颗粒。
图6是根据本发明构思的示范性实施方式的存储器件200的平面图。
参照图6，根据本发明构思的示范性实施方式的存储器件200可以包括沟道区CH、连接到基板的第一接触217、连接到层叠在基板上的多个栅电极层并邻近沟道区CH的多个第二接触211至216、连接到多个电路元件中的至少一个的第三接触218、用于将每个栅电极层划分为多个区域的隔离绝缘层204、分别包括在隔离绝缘层204中的公共源极线203等。设置在公共源极线203下面的基板可以包含n型杂质，并可以在基板连接到第一接触217的区域中包含p型杂质。沟道区CH、第一至第三接触211至218(其由接触210共同地表示)、栅电极层等的构造可以类似于根据图3中示出的本发明构思的示范性实施方式的存储器件100的对应构造。
在下文，将参照图7和图8描述根据本发明构思的示范性实施方式的存储器件200。
图7是根据本发明构思的示范性实施方式的图6中示出的存储器件200的沿线II-II'截取的截面图。图8是根据本发明构思的示范性实施方式的图6中示出的存储器件200的区域B的透视图。
参照图7和图8，根据本发明构思的示范性实施方式的存储器件200可以具有COP结构，在该COP结构中，单元区域C设置在具有多个电路元件280的外围区域P上。外围区域P和单元区域C可以分别包括第一基板201和第二基板202。第一基板201上可以设置有所述多个电路元件280。单元区域C可以具有设置在第二基板202上的沟道区CH、多个栅电极层231至236(例如总地表示为230)、多个层间绝缘层241至247(例如总地表示为240)、第一至第三接触211至218(例如总地表示为210)等。此外，所述多个栅电极层230可以层叠在第二基板202上并邻近于沟道区CH。沟道区CH和所述多个栅电极层230可以在单元区域C中形成多个存储单元器件。
所述多个栅电极层230和所述多个层间绝缘层240可以交替地层叠在第二基板202的上表面上。栅电极层231至236和层间绝缘层241至247可以延伸为分别具有不同的长度，以形成台阶结构。所述多个栅电极层230可以在其中形成台阶结构的区域中连接到所述多个第二接触211至216。所述多个层间绝缘层240可以在第一方向(也就是，X轴方向)上延伸与邻近其的所述多个栅电极层230的长度基本上相同的长度。
设置在外围区域P中的第一基板201上的每个电路元件280可以是平面晶体管，并可以包括源/漏区域281、平面栅电极282、平面栅间隔物膜283、平面栅绝缘层284等。包括在每个电路元件280中的源/漏区域281、平面栅电极282等可以电连接到提供在第一绝缘层206中的布线图案285。
沟道区CH可以穿过所述多个栅电极层230。因此，在Z轴方向上延伸的沟道层270可以邻近于所述多个栅电极层230设置，所述多个栅绝缘层260插设在沟道层270与所述多个栅电极层230之间。所述多个栅绝缘层260的每个可以包括阻挡层262、电荷存储层264、隧穿层266等。每个沟道层270的内部空间可以用嵌入绝缘层273填充，外延层271可以提供在第二基板202和每个沟道层270之间。
所述多个接触210可以包括第一接触217、第二接触211至216、第三接触218等。所述多个第二接触211至216可以分别连接到所述多个栅电极层230。第一接触217可以在第一杂质区域205中连接到第二基板202。此外，第三接触218可以穿过第一绝缘层206以连接到设置在外围区域P中的布线图案285或电路元件280。
在图7和图8中示出的本发明构思的示范性实施方式中，第一接触217可以穿过第一杂质区域205，并连接到在第二基板202下面且在第一绝缘层206中的保护层290。此外，与图4至图6中示出的本发明构思的示范性实施方式相比，第一接触217可以不延伸直到第二绝缘层207的上表面，而可以通过在第二基板202下面且在第一绝缘层206中的保护层290连接到外围区域P的电路元件280和布线图案285的至少之一。保护层290可以具有对应于第一杂质区域205的形状。第一接触217可以设置在保护层290的上表面上以穿过第一杂质区域205。
例如，第一接触217可以通过保护层290从外围区域P的电路元件280接收某一电压信号。由第一接触217接收的电压信号可以允许存储在单元区域C的存储单元器件中的数据被删除。如上所述，为了通过第一接触217供应电压信号到第二基板202，保护层290可以由导电材料(诸如与布线图案285中包括的金属性材料类似的金属性材料)形成。保护层290可以利用基本上相同的工艺与布线图案285一起形成。
第一接触217可以通过设置在第二基板202下面且在第一绝缘层206中的保护层290连接到电路元件280或布线图案285，因此设置在第二绝缘层207的上部分上的金属层的一部分可以被除去。因此，存储器件200的集成度可以提高。
图9是根据本发明构思的示范性实施方式的存储器件的平面图。
参照图9，根据本发明构思的示范性实施方式的存储器件300可以包括沟道区CH、多个接触311至318(例如总地表示为310)、用于将多个栅电极层划分为多个单位单元区域的隔离绝缘层304和公共源极线303等。所述多个栅电极层可以延伸为在第一方向(例如X轴方向)上具有不同的长度以分别连接到所述多个第二接触311至316。保护层390可以提供在第一接触317下面，该第一接触317连接到在其上设置所述多个栅电极层的基板。当第一接触317穿过基板时，保护层390可以保护存储器件300免受短路，该短路可能在第一接触317电连接到基板下面的其它电路元件时发生。
图10是根据本发明构思的示范性实施方式的图9中示出的存储器件300的沿线III-III'截取的截面图。图11是根据本发明构思的示范性实施方式的图9中示出的存储器件300的区域C的透视图。
首先，参照图10，根据本发明构思的示范性实施方式的存储器件300可以具有COP结构，在该COP结构中，单元区域C设置在外围区域P上。外围区域P可以包括第一基板301，第一基板301可以包括设置在其上的多个电路元件380和第一绝缘层306。第一基板301可以为例如单晶硅基板。每个电路元件380可以包括源/漏区域381、平面栅电极382、平面栅间隔物膜383、平面栅绝缘层384等，并可以电连接到布线图案385。
第一绝缘层306的上表面上可以设置有第二基板302。第二基板302可以为例如多晶硅基板。此外，第二基板302的一区域可以用p型杂质掺杂以被提供为第一杂质区域305。第一杂质区域305可以被提供为袋型P阱(PPW)区域，并可以连接到第一接触317以接收电压信号。
此外，保护层390可以设置在第一杂质区域305下面。保护层390可以被提供用于防止第一接触317由于穿过第二基板302而无意地连接到设置在第二基板302下面的电路元件380或布线图案385。图10和图11中示出的本发明构思的示范性实施方式示出第一接触317没有穿过第二基板302，但是不限于此。例如，在提供垂直开口以形成第一接触317的工艺中，保护层390可以被提供用于防止第一接触317由于垂直开口的过度蚀刻而连接到电路元件380或布线图案385，其中垂直开口的过度蚀刻导致第二基板302被延伸到第一绝缘层306中的第一接触317穿过。
单元区域C可以包括多个栅电极层330和多个层间绝缘层340。所述多个栅电极层331至336和所述多个层间绝缘层341至347可以彼此交替地层叠在第二基板302上。例如，第一栅电极层331可以设置在层间绝缘层341之上，层间绝缘层342可以设置在第一栅电极层331之上，诸如此类。所述多个栅电极层331至336和所述多个层间绝缘层341至347可以在第一方向(例如X轴方向)上延伸以分别具有不同的长度，形成台阶结构。在其中形成台阶结构的区域中，所述多个第二接触311至316可以分别连接到所述多个栅电极层331至336。沟道区CH和所述多个栅电极层331至336可以形成多个存储单元器件。
每个沟道区CH可以包括沟道层370、嵌入绝缘层373、漏极区375和外延层371。漏极区375可以包括或可以不包括包含杂质的多晶硅，外延层371可以使用例如SEG工艺从第二基板302生长。栅绝缘层360可以提供在沟道层370和栅电极层331至336之间。每个栅绝缘层360可以包括阻挡层362、电荷存储层364、隧道层366等。阻挡层362可以设置为围绕栅电极层331至336的每个。
在图10和图11中示出的本发明构思的示范性实施方式中，保护层390可以包括在第一杂质区域305下面彼此分离的多个区域。为了有效地供应用于数据擦除操作的电压信号到被提供作为PPW区域的第一杂质区域305，所述多个第一接触317可以通过第二绝缘层307的上部分上的第一金属层351彼此电连接。参照图9，所述多个第一接触317可以通过在Y轴方向上延伸的第一金属层351而电连接到彼此，所述多个电路元件380和第一接触317的至少一部分可以通过设置在第一金属层351上的第二金属层352而电连接到彼此。
图12A至图24B分别是根据本发明构思的示范性实施方式的制造图3至图6中示出的存储器件的方法的视图。图12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B和24B分别是根据本发明构思的示范性实施方式的沿图12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A和24A的线I-I'截取的截面图。
首先，参照图12A和图12B，所述多个电路元件180和第一绝缘层106可以形成在第一基板101上。第一基板101可以包含半导体材料。在本发明构思的示范性实施方式中，第一基板101可以是例如单晶硅基板。每个电路元件180可以提供平面晶体管，并可以包括源/漏区域181、平面栅电极182、平面栅间隔物膜183、平面栅绝缘层184等。
所述多个电路元件180可以用提供在第一基板101上的第一绝缘层106覆盖。第一绝缘层106可以包含绝缘材料，诸如硅氧化物膜或硅氮化物膜。布线图案185和保护层190可以提供在第一绝缘层106中。此外，布线图案185可以电连接到所述多个电路元件180中的至少一个。保护层190可以设置在第二基板102下面并提供在第一绝缘层106的上表面上，具体地，可以设置在形成于第二基板102上的某一杂质区域下面。保护层190可以在用于供应某一电信号到杂质区域的接触穿过第二基板102的情形下提供，并可以具有对应于将随后形成的杂质区域的形状。
保护层190可以由相对于第一绝缘层106具有预定的蚀刻选择性的材料形成。例如，当第一绝缘层106是硅氧化物膜时，保护层190可以包括硅氮化物膜。在本发明构思的示范性实施方式中，保护层190可以包含像在布线图案185中发现的金属性材料，并可以使用基本上相同的工艺与布线图案185一起形成。
接下来，参照图13A和13B，第二基板102可以形成在第一绝缘层106的上表面上，多个牺牲层121至126(例如总地表示为120)和所述多个层间绝缘层141至147(例如总地表示为140)可以彼此交替地层叠在第二基板102上。所述多个牺牲层120可以由可以利用对于所述多个层间绝缘层140的高蚀刻选择性而被选择性地蚀刻的材料形成。该蚀刻选择性可以由所述多个牺牲层120的蚀刻速率与所述多个层间绝缘层140的蚀刻速率的比值定量地表示。例如，所述多个层间绝缘层140可以是硅氧化物膜和硅氮化物膜中的至少一个。此外，所述多个牺牲层120可以包括从硅、硅氧化物、硅碳化物和硅氮化物选择且与在所述多个层间绝缘层140中包括的材料不同的材料。例如，当所述多个层间绝缘层140是硅氧化物膜时，所述多个牺牲层120可以是硅氮化物膜。
在形成所述多个牺牲层120和所述多个层间绝缘层140之前，杂质可以被注入到第二基板102的一区域上以形成第一杂质区域105。第一杂质区域105可以包括p型杂质，并可以具有围绕在随后的工艺中通过沟道区CH和所述多个栅电极层130提供的存储单元的形状。
接下来，参照图14A和图14B，牺牲层120和层间绝缘层140可以被蚀刻以形成台阶结构。例如，为了如图14A和14B所示地在Z轴方向上彼此相邻的所述多个牺牲层120和所述多个层间绝缘层140之间形成台阶，某一掩模层可以形成在所述多个牺牲层121至126和所述多个层间绝缘层141至147上。此外，通过掩模层暴露的所述多个牺牲层120和所述多个层间绝缘层140可以被蚀刻。在剪裁掩模层的同时蚀刻通过掩模层暴露的所述多个牺牲层120和所述多个层间绝缘层140的工艺可以被重复，以顺序地蚀刻所述多个牺牲层120和所述多个层间绝缘层140，从而形成台阶结构。
在本发明构思的示范性实施方式中，所述多个层间绝缘层141至147的每个和所述多个牺牲层121至126的每个可以形成对。此外，在所述对中包括的所述多个层间绝缘层141至147和所述多个牺牲层121至126可以在一方向(例如图14A和14B的X轴)上延伸以分别具有基本上相同的长度。例如，在Z轴方向上位于所述多个牺牲层120的底部的牺牲层121下还可以设置有绝缘层141，并且该绝缘层141可以延伸为具有与牺牲层121的长度相同的长度。
参照图15A和图15B，可以形成用于形成沟道区CH的多个沟道开口Tc。沟道开口Tc可以具有从第二基板102的上表面钻孔第二基板102的至少一部分的深度。因此，第二基板102的钻孔部分可以通过沟道开口Tc的下表面暴露。在形成沟道开口Tc之前，第二绝缘层107可以形成在所述多个牺牲层120和所述多个层间绝缘层140上。在其上未形成第二基板102的X-Y平面上，第二绝缘层107可以连接到第一绝缘层106。
随后，参照图16A和图16B，沟道层170、嵌入绝缘层173、漏极区175等可以形成在沟道开口Tc中以形成沟道区CH。在形成沟道层170、嵌入绝缘层173、漏极区175等之前，可以使用第二基板102的通过沟道开口Tc暴露的区域作为籽晶来执行SEG工艺。SEG工艺可以允许外延层171分别形成在沟道区CH的下部分上。
此外，在形成沟道层170之前，原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺可以应用到沟道开口Tc的内部以分别在所述多个沟道开口Tc的内表面和下表面上形成电荷存储层164和隧穿层166。电荷存储层164和隧穿层166可以从在其中电荷存储层164和隧穿层166邻近牺牲层120和层间绝缘层140的区域顺序地一层堆叠在另一层上。此外，沟道层170可以分别形成在隧穿层166的内部上。沟道层170可以具有某一厚度，例如从沟道开口Tc的宽度的约1/50至约1/5的厚度。沟道层170可以使用例如ALD或CVD工艺形成。
沟道层170的内部可以分别用嵌入绝缘层173填充。在形成嵌入绝缘层173之前，可以选择性地执行在气体氛围下热处理在其中形成沟道层170的结构的氢退火操作。所述气体氛围可以包括氢或重氢。氢退火操作可以允许存在于沟道层170中的晶体的许多有缺陷的部分被修正。接下来，漏极区175可以使用导电材料诸如多晶硅分别形成在沟道层170上。
现在参照图17A，可以形成多个垂直开口Tv。所述多个垂直开口Tv可以是随后将在其上形成公共源极线103和隔离绝缘层104的区域。参照图17B，流过多个垂直开口Tv的蚀刻剂可以允许牺牲层120被选择性地除去，除了层间绝缘层140之外。通过除去牺牲层120，多个水平开口Th可以分别提供在所述多个层间绝缘层141至147的每个之间。电荷存储层164的侧部分可以通过所述多个水平开口Th暴露。此外，在形成所述多个垂直开口Tv之前，额外的绝缘层可以设置在漏极区175上以保护沟道区CH。
参照图18A和图18B，所述多个栅电极层130可以形成在通过除去牺牲层120而提供的所述多个水平开口Th中。在这种情况下，在形成所述多个栅电极层130之前，阻挡层162可以分别形成在水平开口Th的内壁上。所述多个栅电极层130可以包括材料，诸如金属、多晶硅或金属硅化物。金属硅化物材料可以是例如从Co、Ni、Hf、Pt、W和Ti选择的金属的硅化物材料或其组合。当所述多个栅电极层130包括金属硅化物材料时，硅(Si)和额外的金属层可以顺序地嵌入水平开口Th中，可以进行对水平开口Th的硅化工艺，从而形成所述多个栅电极层130。
此外，隔离绝缘层104和公共源极线103可以形成在垂直开口Tv中。在形成隔离绝缘层104和公共源极线103之前，杂质诸如n型杂质可以被注入第二基板102的通过垂直开口Tv暴露的区域上以提供第二杂质区域。第二杂质区域可以被提供作为源极区，隔离绝缘层104和公共源极线103可以随后顺序地形成。
接下来，参照图19A和图19B，形成形成第一至第三接触111至118(例如总地表示为110)的接触开口Tmc、Tw和Tp，其中接触开口Tmc形成于在其中形成台阶结构的区域中。接触开口Tmc、Tw和Tp可以包括：阱开口Tw，用于形成连接到第二基板102的第一杂质区域105的第一接触117；存储单元开口Tmc，用于形成连接到栅电极层130的第二接触111至116；周边开口Tp，用于形成连接到设置在外围区域P上的所述多个电路元件180的第三接触118等。
为了形成接触110，可以在Z轴方向上从第二绝缘层107的上表面进行选择蚀刻工艺，以在Z轴方向上形成所述多个接触开口Tmc、Tw和Tp。所述多个接触开口Tmc、Tw和Tp可以具有其中接触开口Tmc、Tw和Tp的宽度朝向第二基板102变窄的锥形结构。宽度的变窄可能由于大的深宽比引起。
参照图19B，包含金属性材料的栅电极层130设置在存储单元开口Tmc周围，且包含金属性材料的布线图案185设置在周边开口Tp下面。由于第一绝缘层106和第二绝缘层107可以具有相对于所述多个栅电极层130和布线图案185的高的蚀刻选择性，所以存储单元开口Tmc和周边开口Tp可以分别具有要求的深度，没有被过度蚀刻。
此外，阱开口Tw可以具有在提供在第二基板102上的第一杂质区域105可被暴露的深度。当阱开口Tw与存储单元开口Tmc或周边开口Tp一起形成时，第一绝缘层106和第二绝缘层107相对于第二基板102的蚀刻选择性不高。因此，第二基板102可能被穿过以使得布线图案185或电路元件180的一部分会通过阱开口Tw暴露。在这种情况下，所形成的阱开口Tw可以允许第二基板102的第一杂质区域105无意地连接到布线图案185或电路元件180，存储器件100不正常地操作。为了减少操作错误，阱开口Tw可以通过使用不同于形成存储单元开口Tmc和周边开口Tp的工艺的额外工艺形成。然而，工艺操作的数目会增加，于是阱开口Tw的形成会因而是昂贵的或耗时的。
然而，在本发明构思的示范性实施方式中，保护层190可以设置在第一杂质区域105下面。保护层190的材料可以被选择以使得第一绝缘层106和第二绝缘层107可以具有关于保护层190的高的蚀刻选择性。例如，当第一绝缘层106和第二绝缘层107是硅氧化物膜时，保护层190可以是硅氮化物膜。保护层190可以由像包括在布线图案185或栅电极层130中的金属性材料一样的金属性材料形成。因此，当第二基板102被阱开口Tw穿过时，保护层190可以防止阱开口Tw无意地连接到布线图案185或电路元件180。
接下来，参照图20A和图20B，所述多个接触开口Tmc、Tw和Tp可以用导电材料填充以形成所述多个接触111至118(例如总地表示为110)。所述多个接触110可以包括连接到第一杂质区域105的第一接触117、连接到栅电极层130的第二接触111至116、连接到外围区域P的电路元件180的第三接触118等。参照图20A和图20B，第一接触117可以设置在第二接触111至116与第三接触118之间。第二接触111至116可以在随后的工艺中连接到字线。
此外，在形成第一接触117之前，阻挡层108可以分别形成在第一杂质区域105的通过阱开口Tw暴露的表面上。阻挡层108可以包含钛氮化物(TiNx)或钽(Ta)，并可以使用ALD或CVD工艺形成。阻挡层108可以防止在形成第一接触117时由包括在第一杂质区域105中的杂质材料引起的污染。
参照图21A和图21B，形成在第二绝缘层107的上表面上的金属层150可以允许第一接触117连接到第三接触118。通过连接第一接触117到第三接触118，第一杂质区域105可以从电路元件180接收电压信号。由第一杂质区域105接收的电压信号可以允许擦除操作被执行。擦除操作包括擦除存储在单元区域C的存储单元中的数据。
图22A至图24B是描述根据本发明构思的示范性实施方式的制造分别在图6至图8中示出的存储器件的方法的视图。图22B是根据本发明构思的示范性实施方式的沿图22A的线II-II'截取的截面图。
首先，参照图22A和图22B，可以提供外围区域P。外围区域P可以包括包含半导体材料的第一基板201、形成在第一基板201上的所述多个电路元件280、覆盖所述多个电路元件280的第一绝缘层206等。所述多个电路元件280的每个可以包括源/漏区域281、平面栅电极282、平面栅间隔物膜283、平面栅绝缘层284等。布线图案285和保护层290可以设置在第一绝缘层206中。保护层290可以电连接到布线图案285的至少一部分。
参照图23A和23B，第一绝缘层206的上表面上可以形成有单元区域C。单元区域C可以包括提供在第一绝缘层206的上表面上的第二基板202、彼此交替地一层接一层地层叠在第二基板202的上表面上的所述多个栅电极层231至236(例如总地表示为230)和所述多个层间绝缘层241至247(总地表示为240)。单元区域C还可以包括沟道区CH、围绕所述多个栅电极层230的第一杂质区域205等。所述多个栅电极层230和所述多个层间绝缘层240可以分别在一方向(例如X轴方向)上延伸不同的长度，以形成台阶结构，第二绝缘层207可以提供在所述多个栅电极层230上。
每个沟道区CH可以包括外延层271、沟道层270、嵌入绝缘层273、漏极区275等。所述多个栅绝缘层260可以设置在沟道层270和栅电极层230之间，所述多个栅绝缘层260的每个可以包括从所述多个栅电极层230顺序地设置的阻挡层262、电荷存储层264和隧穿层266。
此外，如图23A和23B所示，第一绝缘层206和第二绝缘层207的部分可以被选择性地除去以形成接触开口Tmc、Tw和Tp，该接触开口Tmc、Tw和Tp用于形成第一至第三接触211至218。接触开口Tmc、Tw和Tp可以包括：阱开口Tw，用于形成连接到第一杂质区域205的第一接触217；存储单元开口Tmc，用于形成连接到所述多个栅电极层230的第二接触211至216；周边开口Tp，用于形成连接到外围区域P的电路元件280的第三接触218等。
所述多个栅电极层230的部分可以通过存储单元开口Tmc的下部分暴露。此外，外围区域P的布线图案285的部分可以通过周边开口Tp的下部分暴露。此外，在本发明构思的示范性实施方式中，第一杂质区域205的部分可以通过阱开口Tw暴露。在图23A和图23B中示出的示范性实施方式中，阱开口Tw的长度可以被调整以使得保护层290可以通过阱开口Tw的下部分暴露。
接下来，参照图24A和图24B，接触开口Tmc、Tw和Tp可以每个用导电材料填充以形成第一至第三接触211至218(总地表示为210)。所述多个接触210可以包括电连接到第一杂质区域205的第一接触217、电连接到所述多个栅电极层231至236的第二接触211至216以及电连接到外围区域P的布线图案285的第三接触218。
参照图24B，第一接触217可以通过穿过第一杂质区域205而连接到保护层290。如以上参照图22B所述的，保护层290可以通过第一绝缘层206内的布线图案285连接到电路元件280的至少一部分。例如，在第一绝缘层206内的连接到第一接触217的布线图案285可以允许某一电压信号被选择性地施加到第一杂质区域205。该电压信号可以允许擦除操作被执行。擦除操作可以包括擦除存储在单元区域C中的数据的至少一部分。第一杂质区域205和部分的电路元件280可以通过第一绝缘层206内的保护层290电连接到彼此。因此，可以提高存储器件200的集成度。
图25和图26分别是包括根据本发明构思的示范性实施方式的存储器件的电子设备的框图。
参照图25，根据本发明构思的示范性实施方式的存储装置1000可以包括与主机通信的控制器1010以及存储数据的存储器1020-1、1020-2和1020-3。各存储器1020-1、1020-2和1020-3可以包括根据上面描述的本发明构思的各种示范性实施方式的存储器件100、200和300。
接收来自主机的各种请求的电子设备可以是在其中安装了存储装置1000的各种电子设备，并可以是例如智能手机、数字摄像机、桌上型计算机、膝上型计算机、媒体播放器等。控制器1010可以接收从主机传输的数据写入或读请求以产生用于存储数据到存储器1020-1、1020-2和1020-3或从其获取数据的命令(CMD)。
如图25所示，存储器1020-1、1020-2和1020-3中的至少一个可以在存储装置1000内并联地连接到控制器1010。通过并联地连接所述多个存储器1020-1、1020-2、1020-3到控制器1010，可以实现具有大容量的存储装置1000，诸如固态驱动器(SSD)。
图26是包括根据本发明构思的示范性实施方式的非易失性存储器的电子设备的框图。
参照图26，根据本发明构思的示范性实施方式的电子设备2000可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通信单元2010可以包括有线/无线通信模块诸如无线因特网模块、近距离通信模块、全球定位系统(GPS)模块和移动通信模块。包括在通信单元2010中的有线/无线通信模块可以根据用于发送和接收数据的各种通信标准连接到外部通信网络。
输入单元2020(其是用于允许使用者控制电子设备2000的操作的模块)可以包括机械开关、触摸屏、语音识别模块等。此外，输入单元2020可以包括根据跟踪球或激光指示器操作的鼠标或手指鼠标器件，并且还可以包括使得使用者能输入数据的各种传感器模块。
输出单元2030可以以音频或影像格式输出被处理器2050处理的信息。存储器2040可以存储用于处理数据或控制处理器2050的程序。存储器2040可以包括根据上面描述的本发明构思的各种示范性实施方式的存储器件100、200和300中的至少一个，处理器2050可以取决于所要求的操作而发送命令到存储器2040以存储数据到存储器2040或从存储器2040取回数据。
存储器2040可以通过构建在电子设备2000中的接口或额外的接口与处理器2050通讯。当存储器2040通过额外的接口与处理器2050通讯时，处理器2050可以通过诸如安全数字(SD)、安全数字高容量(SDHC)、安全数字扩展容量(SDXC)、微型SD、通用串行总线(USB)等的各种接口标准存储数据到存储器2040或从存储器2040取回数据。
处理器2050可以控制包括在电子设备2000中的每个部件的操作。处理器2050可以进行与话音呼叫、视频呼叫、数据通信等有关的控制和处理，或可以进行用于多媒体再现和管理的控制和处理。处理器2050还可以处理经由输入单元2020由使用者输入的输入，并经由输出单元2030输出结果。此外，处理器2050可以存储电子设备2000的控制操作所需要的数据到如上所述的存储器2040或从如上所述的存储器2040取回电子设备2000的控制操作所需要的数据。
如以上阐述的，根据本发明构思的示范性实施方式，通过在设置于单元区域下面的绝缘层内提供保护层，存储器件可以防止连接到包括在单元区域中的基板的接触穿过该基板而连接到设置在单元区域下面的电路元件。因此，可以提高存储器件的可靠性，并可以增大其集成度。
尽管以上已经示出和描述了本发明构思的示范性实施方式，但是对于本领域技术人员将明显的是，可以进行修改和变化，而没有背离本发明构思的如权利要求书限定的范围。
本申请要求于2015年11月10日在韩国知识产权局提交的韩国专利申请第10-2015-0157580号的优先权，其公开内容通过引用整体结合于此。

Claims (16)

1.一种存储器件，包括：
外围区域，包括第一基板、设置在所述第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在所述第一绝缘层中的第一保护层；和
单元区域，包括设置在所述第一绝缘层上的第二基板，其中所述单元区域包括第一杂质区域、在基本上垂直于所述第二基板的上表面的方向上延伸的沟道区、堆叠在所述第二基板上并邻近于所述沟道区的多个栅电极层、以及电连接到所述第一杂质区域的第一接触，
其中所述第一保护层设置在所述第一杂质区域下面并具有与所述第一杂质区域的形状对应的形状，
其中所述第一接触在所述第一杂质区域中穿过所述第二基板并连接到所述第一保护层，以及
其中所述第一保护层和所述第一接触包括导电材料，并连接到所述多个电路元件中的至少一个。
2.如权利要求1所述的存储器件，其中所述外围区域包括连接到所述多个电路元件并设置在所述第一绝缘层中的多个布线图案。
3.如权利要求2所述的存储器件，其中所述第一保护层连接到所述第一绝缘层中的所述多个布线图案中的至少一个。
4.如权利要求2所述的存储器件，其中所述第一保护层和所述多个布线图案包括相同的材料。
5.如权利要求1所述的存储器件，其中所述单元区域包括设置在所述第一接触和所述第一杂质区域之间的阻挡层。
6.如权利要求1所述的存储器件，其中所述第二基板包括设置在公共源极线下面的第二杂质区域，该公共源极线将所述多个栅电极层和所述沟道区划分成多个区域，所述第一杂质区域和所述第二杂质区域分别包括不同的导电杂质。
7.如权利要求1所述的存储器件，其中所述第一基板包括单晶硅，所述第二基板包括多晶硅。
8.如权利要求1所述的存储器件，其中所述单元区域包括设置在所述沟道区与所述第一接触之间的多个第二接触，并且其中所述多个第二接触的每个连接到所述多个栅电极层中的相应一个。
9.一种存储器件，包括：
第一绝缘层，交叠设置在第一基板上的多个电路元件；
第二基板，设置在所述第一绝缘层上；
沟道区，在基本上垂直于所述第二基板的上表面的方向上延伸；
多个栅电极层，堆叠在所述第二基板上并邻近于所述沟道区；
多个接触，包括连接到所述第二基板的多个第一接触和分别连接到所述多个栅电极层的多个第二接触；以及
保护层，设置在所述多个第一接触下面在所述第一绝缘层中，并在与所述多个第一接触的排列方向相同的方向上延伸，
其中所述第一接触穿过所述第二基板并连接到所述保护层，以及
其中所述保护层连接到所述电路元件，使得所述第一接触通过所述保护层从所述电路元件接收电信号。
10.如权利要求9所述的存储器件，其中所述多个第一接触通过提供在所述第二基板中的第一杂质区域连接到所述第二基板。
11.如权利要求9所述的存储器件，其中所述多个接触包括连接到所述多个电路元件的多个第三接触，所述多个第一接触设置在所述多个第二接触和所述多个第三接触之间，并电连接到所述多个第三接触中的至少一个。
12.如权利要求9所述的存储器件，其中所述沟道区和所述多个栅电极层形成多个存储单元，存储在所述多个存储单元中的数据通过经由所述第一接触供应到所述第二基板的电压而被擦除。
13.一种存储器件，包括：
第一区域，包括第一基板、设置在所述第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在所述第一绝缘层中的保护层；
第二区域，包括设置在所述第一绝缘层上的第二基板，其中所述第二区域包括形成在所述第二基板中的第一杂质区域、在基本上垂直于所述第二基板的上表面的第一方向上延伸的沟道区、以及堆叠在所述第二基板上并邻近于所述沟道区的多个栅电极层，其中所述保护层设置在所述第一杂质区域下面，并包括彼此分离的多个区域；以及
多个接触，包括连接到所述第一杂质区域的多个第一接触，
其中所述第一接触在所述第一杂质区域中穿过所述第二基板并连接到所述保护层，以及
其中所述保护层连接到所述电路元件，使得所述第一接触通过所述保护层从所述电路元件接收电信号。
14.如权利要求13所述的存储器件，其中所述保护层具有比所述第二基板大的蚀刻选择性。
15.如权利要求13所述的存储器件，其中所述第一区域包括连接到所述多个电路元件的布线图案，其中所述布线图案和所述保护层在第二方向上延伸，其中所述第一方向基本上垂直于所述第二方向。
16.如权利要求13所述的存储器件，所述多个接触还包括分别连接到所述多个栅电极层的多个第二接触以及连接到所述多个电路元件中的至少一个的多个第三接触。
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