CN102648522A - 非易失性存储元件及其制造方法、以及非易失性存储装置 - Google Patents

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Abstract

提供一种能够实现稳定的电阻变化、并且能够实现微细化的非易失性存储元件及其制造方法。具备：第一电极（113），形成在基板上；层间绝缘层，形成在包括第一电极（113）的基板上，设有到达第一电极（113）的存储单元孔；阻挡层（115），形成在存储单元孔内，由与第一电极（113）连接的半导体层或绝缘体层构成；第二电极（116），形成在存储单元孔内，与阻挡层（115）连接；层叠构造的电阻变化层（117），形成在第二电极（116）上，电阻值基于被施加的电信号而变化；以及第三电极（118），与电阻变化层（117）连接，以覆盖存储单元孔的方式形成在层间绝缘层（114）上。

Description

非易失性存储元件及其制造方法、以及非易失性存储装置
技术领域
本发明涉及具有电阻值根据被施加的电信号而变化的电阻变化元件的电阻变化型的非易失性存储元件及其制造方法、以及非易失性存储装置。
背景技术
近年来，随着数字技术的发展，便携信息设备及信息家电等的电子设备进一步高性能化。随着这些电子设备的高性能化，所使用的半导体元件的微细化及高速化迅速发展。其中，以闪存存储器为代表的大容量的非易失性存储器的用途迅速地扩大。进而，作为替代该闪存存储器的下一代新型非易失性存储器，使用所谓的电阻变化元件的电阻变化型的非易失性存储装置的研究开发不断发展。这里，电阻变化元件是指具有电阻值根据电信号可逆地变化的性质、并且能够非易失性地存储与该电阻值对应的信息的元件。
作为搭载有这样的电阻变化元件的大容量的非易失性存储器的一例，提出了交叉点型的非易失性存储装置。例如，在专利文献1中，公开了作为存储部而使用电阻变化膜、作为开关元件而使用二极管元件的结构的非易失性存储装置。
在图11A及图11B中，表示搭载有专利文献1中公开的以往的电阻变化元件的非易失性存储装置的结构。图11A是表示以往的非易失性存储装置的结构的立体图，表示由位线210及字线220、以及在它们的各交点形成的存储单元280构成的交叉点型的存储单元阵列200的结构。此外，图11B是表示以往的非易失性存储装置所具备的存储单元的结构的剖视图，表示沿着位线方向的存储单元280、位线210及字线220的结构。
如图11A及图11B所示，通过由电应力带来的电阻的变化，存储信息的电阻变化层230被上部电极240和下部电极250夹着而形成电阻变化元件260。在电阻变化元件260的上部，形成有具有使电流双向流动的非线性的电流—电压特性的2端子的非线性元件270，由电阻变化元件260和非线性元件270的串联电路构成存储单元280。非线性元件270是如二极管等那样具有相对于电压变化的电流变化不是一定的非线性的电流—电压特性的2端子元件。此外，作为上部布线的位线210与非线性元件270电连接，作为下部布线的字线220与电阻变化元件260的下部电极250电连接。在非线性元件270中，在存储单元280的改写时双向流过电流，所以例如使用在双向具有对称且非线性的电流—电压特性的变阻器（varistor）（ZnO或SrTiO3等）。通过以上的结构，能够流过电阻变化元件260的改写所需要的30kA/cm2以上的电流密度的电流。
现有技术文献
专利文献
专利文献1：特开2006－203098号公报
发明概要
发明要解决的问题
为了制造上述以往的非易失性存储装置，需要将上部电极240、电阻变化层230、下部电极250及非线性元件270在位线210的加工时在沿着位线210的方向上同时构图，在字线220的加工时在沿着字线220的方向上同时构图，并且需要仅在其交点上形成存储单元280。
但是，在这样的制造方法中，构图的对象膜的膜厚变厚、以及必须同时形成由不同的材料构成的多个层叠的元件膜的元件图案等，所以难以进行基于蚀刻的构图。因此，在该以往的非易失性存储装置中，有在微细化方面存在极限的问题。
发明内容
本发明是鉴于这样的问题而做出的，其主要的目的是提供一种能够实现稳定的电阻变化动作、并且适合于微细化的非易失性存储元件及非易失性存储装置、以及非易失性存储元件的制造方法。
为了解决上述问题，有关本发明的非易失性存储元件的一技术方案，具备：第一电极，形成在基板上；层间绝缘层，形成在上述第一电极上，设有到达上述第一电极的存储单元孔；阻挡层，形成在上述存储单元孔内，由连接在上述第一电极上的半导体层或绝缘体层构成；第二电极，形成在上述存储单元孔内，与上述阻挡层连接；电阻变化层，形成在上述第二电极上，具有第一氧化物层和含氧率比该第一氧化物层高的第二氧化物层的层叠构造；以及第三电极，形成在上述层间绝缘层上，并且与上述电阻变化层连接；基于施加在上述第二电极与上述第三电极之间的电信号，上述电阻变化层向不同的电阻状态变化；上述阻挡层与上述第一电极及上述第二电极中的至少一个肖特基接合。
该技术方案中，上述阻挡层既可以形成在上述存储单元孔的至少底部整面上，还可以形成在上述存储单元孔的侧壁的至少一部分上。
此外，在上述技术方案中，优选的是，上述电阻变化层具有钽或铪的氧化物。
此外，在上述技术方案中，也可以是，上述电阻变化层的至少一部分形成在上述存储单元孔内。
此外，在上述技术方案中，也可以是，上述第一氧化物层形成在上述存储单元孔内。
此外，在上述技术方案中，也可以是，上述第二氧化物层形成在上述存储单元孔外。
此外，在上述技术方案中，也可以是，上述第一氧化物层由具有用TaOx（其中，0.8≤x≤1.9）表示的组成的钽氧化物构成；上述第二氧化物层由具有用TaOy（其中，2.1≤y）表示的组成的钽氧化物构成。
此外，在上述技术方案中，也可以是，上述半导体层是氮化硅层。
此外，在上述技术方案中，也可以是，上述第二电极由氮化钽或钨构成。
此外，在上述技术方案中，也可以是，上述存储单元孔贯通上述层间绝缘层而形成至上述第一电极内。
此外，在上述技术方案中，也可以是，上述第三电极形成在上述存储单元孔外。
此外，有关本发明的非易失性存储装置的一技术方案，具备上述技术方案的非易失性存储元件，该非易失性存储装置具备：多个第一电极布线，相互平行地形成在上述基板上；多个第二电极布线，在上述多个第一电极布线的上方，以在与上述基板的主面平行的面内相互平行且与上述多个第一电极布线立体交叉地形成；多个上述非易失性存储元件，对应于上述多个第一电极布线与上述多个第二电极布线的立体交叉点而设置。
此外，有关本发明的非易失性存储元件的制造方法，该非易失性存储元件的电阻变化层基于向在电阻变化层的上下配置的第二电极与第三电极之间的电信号而向不同的电阻状态变化，上述制造方法包括：在基板上形成第一电极的工序；在包括上述第一电极的上述基板上形成层间绝缘层的工序；在上述层间绝缘层中形成到达上述第一电极的存储单元孔的工序；在上述存储单元孔内形成由与上述第一电极连接的半导体层或绝缘体层构成的阻挡层的工序；在上述存储单元孔内埋入形成与上述阻挡层连接的上述第二电极的工序；在上述第二电极上形成具有第一氧化物层和含氧率比该第一氧化物层高的第二氧化物层的层叠构造的上述电阻变化层的工序；以及在上述层间绝缘层上，覆盖上述存储单元孔而形成与上述电阻变化层连接的上述第三电极的工序。
在该技术方案的形成上述阻挡层的工序中，也可以是，在上述存储单元孔的底部及侧壁的至少一部分上形成上述阻挡层。
此外，上述技术方案的形成上述电阻变化层的工序中，也可以是，在上述存储单元孔内埋入形成上述电阻变化层。
发明效果
根据本发明，能够实现可实现稳定的电阻变化、并且可实现微细化的非易失性存储元件及非易失性存储装置、以及非易失性存储元件的制造方法。
附图说明
图1是表示有关本发明的实施方式的非易失性存储装置的结构的模块图。
图2是表示图1的A部的结构（4位量的结构）的立体图。
图3是表示有关本发明的实施方式1的非易失性存储装置具备的存储单元的结构的剖视图。
图4A是表示有关本发明的实施方式1的非易失性存储装置的主要部分的制造工序（层间绝缘层形成工序及存储单元孔形成工序）的剖视图。
图4B是表示有关本发明的实施方式1的非易失性存储装置的主要部分的制造工序（阻挡层形成工序及第二电极形成工序）的剖视图。
图4C是表示有关本发明的实施方式1的非易失性存储装置的主要部分的制造工序（第二电极平坦化处理工序）的剖视图。
图4D是表示有关本发明的实施方式1的非易失性存储装置的主要部分的制造工序（阻挡层及第二电极内回蚀工序）的剖视图。
图4E是表示有关本发明的实施方式1的非易失性存储装置的主要部分的制造工序（第一电阻变化层形成工序）的剖视图。
图4F是表示有关本发明的实施方式1的非易失性存储装置的主要部分的制造工序（第一电阻变化层平坦化处理工序）的剖视图。
图4G是表示有关本发明的实施方式1的非易失性存储装置的主要部分的制造工序（第二电阻变化层形成工序）的剖视图。
图4H是表示有关本发明的实施方式1的非易失性存储装置的主要部分的制造工序（第三电极形成工序、壁垒层形成工序及上部布线形成工序）的剖视图。
图5是表示有关本发明的实施方式1的变形例的存储单元的剖视图。
图6是表示有关本发明的实施方式2的非易失性存储装置具备的存储单元的结构的剖视图。
图7是表示有关本发明的实施方式3的非易失性存储装置具备的存储单元的结构的剖视图。
图8是表示有关本发明的实施方式4的非易失性存储装置具备的存储单元的结构的剖视图。
图9是表示有关本发明的实施方式5的非易失性存储装置具备的存储单元的结构的剖视图。
图10是表示有关本发明的实施方式6的非易失性存储装置具备的存储单元的结构的剖视图。
图11A是表示以往的非易失性存储装置的结构的立体图。
图11B是表示以往的非易失性存储装置具备的存储单元的结构的剖视图。
具体实施方式
以下，参照附图对本发明的优选的实施方式进行说明。另外，在各附图中，对于相同的构成单元赋予相同的符号，并有时省略说明。此外，在各图中，为了容易理解，将各个构成单元示意性地表示，关于其形状及尺寸等有不正确的情况。
（实施方式1）
有关本发明的实施方式1的非易失性存储装置是所谓的交叉点型的非易失性存储装置，具有：非易失性存储元件，在字线与位线的交点（立体交叉点）具备电阻变化层，基于在字线与位线之间、或者在配设于电阻变化层的上下的上部电极与下部电极之间施加的电信号，变化为多个不同的电阻值；以及非线性元件，与上述非易失性存储元件串联连接，用来仅对所选择的非易失性存储元件施加规定的写入电信号或读出电信号。非易失性存储元件根据被施加的电信号的振幅、脉冲宽度、或者极性（正或负）使其电阻值变化，在停止电信号的施加后也维持其电阻值。作为这样的非易失性存储元件，可以使用ReRAM（Resistive RAM：电阻式随机存取存储器）、PCRAM（Phase Change RAM：相变随机存取存储器）、MRAM（Magnetic RAM：磁性随机存取存储器）、或者CBRAM（Conductive BridgeRAM：导电桥接随机存取存储器）等。将引起电阻变化的电信号的极性是1个的情况称作单极（unipolar或monopolar）型，将使用正/负两个极性的情况称作双极型。作为单极型的非易失性存储元件，有ReRAM或PCRAM等，作为双极型非易失性存储元件，有ReRAM、MRAM、或CBRAM等。在非易失性存储元件是ReRAM的情况下，作为单极型的电阻变化层，可以使用镍氧化物、钛氧化物、铌氧化物等。作为双极型的电阻变化层，可以使用钽氧化物、铪氧化物、锆氧化物等。
在非易失性存储元件具有高电阻状态和低电阻状态的两个电阻状态的情况下，非易失性存储元件具有第一阈值电压Vth1和第二阈值电压Vth2，当施加了绝对值比上述两个阈值电压大的电压时，变化为不同的电阻状态，即从高电阻状态变化为低电阻状态，或者从低电阻状态变化为高电阻状态。
此外，非线性元件具有单向（single direction）或双向（dual direction）的二极管特性。单向的非线性元件如通常的二极管特性那样，如果将非线性元件的阈值电压设为VF，则在VF为正的情况下，通过比VF大的电压的施加而成为导通状态，通过比VF小的电压的施加而成为截止状态。在VF是负的情况下为相反的关系。双向的非线性元件在施加电压的正侧和负侧分别具有阈值电压VF1及VF2，在对非线性元件施加的电压的绝对值处于VF1与VF2之间的情况下，非整形元件为截止状态，不流过电流。另一方面，如果施加的电压的绝对值比VF1或VF2大，则非整形元件为导通状态，能够将写入或读出所需要的电流施加在非易失性存储元件上。通常，在单极型非易失性存储元件中使用单向型的非线性元件，在双极型非易失性存储元件中使用双向型的非线性元件。
［非易失性存储装置的结构］
接着，使用图1及图2对有关本发明的实施方式1的非易失性存储装置进行说明。图1是表示有关本发明的实施方式1的非易失性存储装置的结构的模块图。此外，图2是表示图1所示的非易失性存储装置的A部的结构（4位的结构）的立体图。
如图1所示，有关本发明的实施方式1的非易失性存储装置100具备设置在半导体基板上的存储器主体部101，该存储器主体部101具备存储单元阵列102、行选择电路/驱动器103、列选择电路/驱动器104、用来进行信息的写入的写入电路105、检测流过选择位线中的电流量并进行数据“1”或“0”的判别的读出放大器106、和经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路107。
此外，非易失性存储装置100还具备接收从外部输入的地址信号的地址输入电路108、和基于从外部输入的控制信号来控制存储器主体部101的动作的控制电路109。
存储单元阵列102如图1及图2所示，具备相互平行地形成在半导体基板上的多个字线WL0、WL1、WL2、…、以及这些字线WL0、WL1、WL2、…的上方的在与该半导体基板的主面平行的面内相互平行、并且与多个字线WL0、WL1、WL2、…立体交叉地形成的多个位线BL0、BL1、BL2、…。
此外，存储单元阵列102具备与这些字线WL0、WL1、WL2、…及位线BL0、BL1、BL2、…的交点对应地设置为矩阵状的多个存储单元（非易失性存储元件）M111、M112、M113、M121、M122、M123、M131、M132、M133、…（以下，表示为“存储单元M111、M112、…”）。
另外，关于图1的多个存储单元M111、M112、…中的存储单元M112，在图2中用符号110表示。关于该存储单元110的结构的详细情况在后面叙述。
地址输入电路108从外部电路（未图示）接收地址信号，基于该地址信号，将行地址信号向行选择电路/驱动器103输出，并且将列地址信号向列选择电路/驱动器104输出。这里，地址信号是表示多个存储单元M111、M112、…中的被选择的指定的存储单元的地址的信号。此外，行地址信号是表示由地址信号表示的地址中的行的地址的信号，列地址信号同样是表示列的地址的信号。
控制电路109在信息的写入周期中，根据输入到数据输入输出电路107中的输入数据Din，将指示写入用电压的施加的写入信号向写入电路105输出。另一方面，在信息的读出周期中，控制电路109将指示读出动作的读出信号向列选择电路/驱动器104输出。
行选择电路/驱动器103接收从地址输入电路108输出的行地址信号，根据该行地址信号，选择多个字线WL0、WL1、WL2、…中的某个，对该选择的字线施加规定的电压。
此外，列选择电路/驱动器104接收从地址输入电路108输出的列地址信号，根据该列地址信号选择多个位线BL0、BL1、BL2、…中的某个，对该选择的位线施加写入用电压或读出用电压。此时，未选择的位线上被施加写入用电压或读出用电压的一半的电压（或与其接近的电压），或者设为浮动（floating）的状态。
写入电路105在接收到从控制电路109输出的写入信号的情况下，对行选择电路/驱动器103输出指示对所选择的字线施加电压的信号，并且对列选择电路/驱动器104输出对所选择的位线指示施加写入用电压的信号。
此外，读出放大器106在信息的读出周期中检测流过作为读出对象的选择位线中的电流量，进行数据“1”或“0”的判别。其结果得到的输出数据DO经由数据输入输出电路107输出到外部电路。
另外，也可以通过将图1及图2所示的有关本实施方式的非易失性存储装置100的存储单元阵列102三维地堆叠，来实现由多个存储器阵列层构成的多层化构造的非易失性存储装置。通过设置这样构成的多层化存储单元阵列，能够实现超大容量非易失性存储装置。
此外，在图1中，作为非线性元件而使用双向型的非线性元件，但在非易失性存储元件是单极型的情况下，也可以使用单向型的非线性元件。
［存储单元的结构］
接着，使用图3对有关本发明的实施方式1的非易失性存储元件（存储单元）进行说明。图3是表示有关本发明的实施方式1的非易失性存储装置具备的存储单元的结构的剖视图。另外，在图3中表示图2的非易失性存储装置的B部的结构。
如图3所示，有关本发明的实施方式1的非易失性存储装置100具备的存储单元（非易失性存储元件）110形成在由铜布线构成的下部布线112（相当于图1的字线WL1）与同样由铜布线构成的上部布线111（相当于图1的位线BL1）之间。上部布线111和下部布线112配置成在相对于基板130的表面垂直的方向上相互正交。
存储单元110是存储单元孔型的非易失性存储元件，具备：第一电极113，形成在半导体基板（未图示）上；由硅氧化膜（SiO2）构成的层间绝缘层114，覆盖第一电极113而形成，形成有到达第一电极113的存储单元孔140；形成在该存储单元孔140内的阻挡层115；第二电极116及电阻变化层117；以及第三电极118，形成在第二电极116的上方，并与电阻变化层117连接。另外，层间绝缘层114形成在半导体基板上的第一电极113上。
第一电极113以与下部布线112连接的方式形成在下部布线112上。此外，阻挡层115以与第一电极113及第二电极116连接的方式在存储单元孔140内形成在第一电极113与第二电极116之间，并构成为与第一电极113及第二电极116中的至少一方肖特基接合。电阻变化层117具有第一电阻变化层117a与第二电阻变化层117b的层叠构造，在存储单元孔140内形成在第二电极116上。
第三电极118形成在存储单元孔140外，与形成在第三电极118上的壁垒层（barrier）119一起构成上部电极，该上部电极与上部布线111连接。该上部电极以覆盖形成在层间绝缘层114中的存储单元孔140的方式形成在层间绝缘层114上。在本实施方式中，由于第三电极118形成在存储单元孔140外，所以能够在布线形成时一体地形成上部电极，所以能够使工序简略化。
这里，阻挡层115形成在存储单元孔140的底面及侧壁上，但为了形成非线性元件，只要至少形成在存储单元孔140的底面整面上就可以。即，在本实施方式中，阻挡层115只要形成在构成存储单元孔140的底面的、存储单元孔140内的第一电极113的表面的整面上就可以。
在本实施方式中，第一电极113、第二电极116及构成上部电极的壁垒层119由氮化钽（TaN）构成。此外，构成上部电极的第三电极118由白金（Pt）构成。但是，作为第一电极113、第二电极116、第三电极118及壁垒层119的材料而使用的并不限定于这些，例如，作为第三电极118的材料，也可以是铱（Ir）或钯（Pd）、或者它们的合金等。作为第二电极116的材料，也可以是钨（W）。此外，作为壁垒层119的材料，也可以是钽（Ta）、钛（Ti）、氮化钛（TiN）或钌（Ru）等。另外，在图3等中，壁垒层119仅形成在由Cu布线层构成的上部布线111的底部，但在金属镶嵌（damascene）构造的情况下，还形成在上部布线111的侧壁部上。
此外，在本实施方式中，阻挡层115通过由氮化硅（SiNz）形成的半导体层构成。在第一电极113及第二电极116中都使用TaN的情况下，与第一电极113及第二电极116的界面都作为肖特基阻挡层发挥功能，所以作为双向型的非线性元件发挥功能。即，在第一电极113及第二电极116之间施加了电压的情况下，在正的阈值电压VF+和负的阈值电压VF－之间的电压的情况下，在第一电极113及第二电极116之间不流过电流，在绝对值为各阈值电压以上的电压的情况下在第一电极113及第二电极116之间流过电流。
此外，该氮化硅（SiNz）的特性根据氮组成z而变化，在氮组成z的值小的情况下进行半导体的动作，在氮组成z的值大的情况下进行绝缘体的动作。在具有半导体的特性的情况下，与具有绝缘体的特性的情况相比能够得到更大的电流。当SiNz的氮组成z的范围是0<z≤0.85时，能够得到10000A/cm2以上的电流密度。可以想到SiNz通过在其组成中包含氮，流过大电流时的破坏承受性提高。
第一电极113及第二电极116只要是相对于氮化硅（SiNz），界面作为肖特基阻挡层发挥功能的材料就可以。进而，如果在第一电极113及第二电极116中使用具有不同的工作函数（work function）的电极材料，则能够构成在正的偏压区域和负的偏压区域中具有非对称的特性的双向型的非线性元件。此外，在可以是单向型的非线性元件的情况下（非易失性存储元件是单极型的情况下），也可以构成为，仅在第一电极113及第二电极116某一方在界面上形成肖特基阻挡层。作为这样的第一电极113或第二电极116的材料，可以使用对于当电阻变化元件电阻变化时流过的电流产生的热也稳定的TaN。另外，作为第一电极113或第二电极116的材料，除了TaN以外，也可以使用具有体心立方晶格（bcc）构造的α－钨（W）或氮化钛（TiN）。认为通过作为非线性元件的电极材料而使用高熔点金属或金属氮化物，流过大电流时的破坏承受性提高。
在将如上所述的非线性元件用在交叉点型的存储单元中的情况下，重要的是能够承受写入时流过的电流的材料及构造、和阈值电压VF的调整。能够承受大电流的材料如上所述，能够作为电极而使用TaN、W、或TiN、作为半导体层而使用SiNz来实现。对阈值电压VF而言，当设对存储单元施加的写入电压为VP、读出电压为VR时，需要调整VF以满足
VP>VR>VF>VP/2的关系。这里，VP/2是对未选择的位线或字线施加的电压。
VF的值根据所使用的电阻变化层的材料、膜厚、结构而不同，但可以通过电极材料、SiNz的含氮量、膜厚等来调整。
在本实施方式中，阻挡层115形成于在层间绝缘层114中形成的存储单元孔140（直径50～500nm左右）的底部及侧壁，形成在该底部上的部分与第一电极113接触。在这样形成了阻挡层115的存储单元孔140的内部中，依次层叠设有第二电极116及电阻变化层117。
此外，如上所述，阻挡层115由半导体层构成，所以第一电极113的与阻挡层115接触的区域、阻挡层115、和第二电极116的层叠构造作为MSM（金属/半导体/金属）二极管发挥功能。另外，本发明并不限定于此。例如，也可以构成为：将阻挡层115用绝缘体层构成，使第一电极113的与阻挡层115接触的区域、阻挡层115、和第二电极116的层叠构造作为MIM（金属/绝缘体/金属）二极管发挥功能。在此情况下，作为阻挡层115的绝缘体，可以使用SiO2、Si3N4、Ta2O5等。
电阻变化层117由第一电阻变化层117a、和含氧率比第一电阻变化层117a高的第二电阻变化层117b的层叠构造构成。在本实施方式中，对用缺氧型的过渡金属氧化物构成第一电阻变化层及第二电阻变化层的情况进行说明。另外，所谓缺氧型的过渡金属氧化物，是指与具有化学计量的组成的氧化物相比氧的含有量（原子比：氧原子数在总原子数中所占的比例）少的氧化物。通常，具有化学计量的组成的氧化物是绝缘体、或者具有非常高的电阻值。例如在过渡金属为Ta的情况下，化学计量的氧化物的组成是Ta2O5，Ta与O的原子数的比率（O/Ta）是2.5。因而，在缺氧型的Ta氧化物中，Ta与O的原子比大于0，小于2.5。
在本实施方式中，缺氧型的过渡金属氧化物优选的是缺氧型的钽氧化物。更优选的是，电阻变化层117至少具有第一电阻变化层（第一钽氧化物层）117a和第二电阻变化层（第二钽氧化物层）117b的层叠构造，上述第一电阻变化层具有用TaOx（其中，0<x<2.5）表示的组成，上述第二电阻变化层具有用TaOy（其中，x<y）表示的组成。这里，为了作为电阻变化元件而实现稳定的动作，优选的是调节成TaOx满足0.8≤x≤1.9、并且TaOy满足2.1≤y<2.5。
这样，通过使第二电阻变化层117b的含氧率比第一电阻变化层117a的含氧率高，在上部电极（这里，是第三电极118）与第二电阻变化层117b的界面中容易发现因氧化或还原引起的电阻变化现象。因而，为了容易发现电阻变化现象，在上下电极间施加的电压优选的是1.5～2V左右，由此，能够实现能够进行低电压驱动的存储单元。
此外，通过使第二电阻变化层117b的膜厚形成得比第一电阻变化层117a的膜厚薄，还能够实现高速、可逆而稳定的改写特性、和良好的电阻值的保持特性。带来这些认识的实验结果的详细的说明在国际公开2008/149484号中记载，所以这里省略。
另外，如上所述，在本实施方式中，第二电极116由氮化钽（TaN）构成，构成上部电极的第三电极118由白金（Pt）构成。这里，如果设白金的标准电极电位（standard electrode potential）为V2，则V2是1.188eV，如果设氮化钽的标准电极电位为V1，则V1是0.48eV。一般而言，标准电极电位被作为氧化容易度的一个指标使用，意味着如果该值大则不易被氧化，如果小则容易被氧化。电极与电阻变化层的标准电极电位的差越大则越容易发生电阻变化，随着其差变小，不易发生电阻变化，所以可以推测出氧化的容易度对于电阻变化现象的机理起到较大的作用。如果设钽（Ta）的标准电极电位为Vt，则Vt是－0.6eV，满足Vt<V2的关系，所以在由白金构成的第三电极118（上部电极）与第二电阻变化层117b的界面附近的第二电阻变化层117b中发生氧化钽的氧化还原反应，进行氧的交接，发现电阻变化现象。此外，由于满足V2>V1的关系，所以该氧化还原反应与由氮化钽构成的第二电极116和第一电阻变化层117a的界面相比、在由白金构成的第三电极118和第二电阻变化层117b的界面上更优先地发现。因此，能够将发现电阻变化现象的电极—电阻变化层的界面固定在一方界面，能够防止伴随着在另一方界面上发生电阻变化现象的误动作。带来这些认识的实验结果的详细的说明在国际公开2009/050833号中记载，所以这里省略。
如以上这样，在有关本发明的实施方式1的非易失性存储元件中，由于在形成于层间绝缘层114中的存储单元孔140内形成有阻挡层115、第二电极116及电阻变化层117，所以能够实现存储单元的微细化。因此，能够实现大容量、适合于高集成化的电阻变化型的非易失性存储装置。
［非易失性存储元件的制造方法］
接着，使用图4A～图4H对上述有关本发明的实施方式1的非易失性存储元件的制造方法进行说明。
图4A～图4H是表示有关本发明的实施方式1的非易失性存储元件的主要部分的制造工序的剖视图。
首先，如图4A所示，在作为硅基板等的半导体基板的基板130上使用希望的掩模形成作为铜布线的下部布线112，再在其上使用希望的掩模形成作为氮化钽层的第一电极113。然后，在包括第一电极113的基板130的整面上以150～500nm左右的厚度形成由硅氧化膜构成的层间绝缘层114，贯通该层间绝缘层114而形成与第一电极113连接的直径为50～300nm左右的存储单元孔（开口）140。
接着，图4B所示，通过原子层堆积（ALD：Atomic Layer Deposition）法堆积氮化硅，在存储单元孔140内的底面整面（第一电极113的表面）及侧面整面和层间绝缘层114上，形成由5～25nm左右的厚度的氮化硅层构成的阻挡层115（在表示为SiNz的情况下是z=0.3）。进而，通过ALD法堆积氮化钽，在存储单元孔140内埋入形成氮化钽层，在阻挡层115上形成由氮化钽构成的第二电极116。由此，在层间绝缘层114的存储单元孔140内，埋入形成阻挡层（氮化硅层）115及第二电极（氮化钽层）116。
接着，如图4C所示，通过CMP（Chemical Mechanical Polishing化学机械抛光）除去阻挡层（氮化硅层）115及第二电极（氮化钽层）116，直到层间绝缘层114露出，由此进行平坦化处理。
接着，如图4D所示，通过回蚀将存储单元孔140内的第二电极（氮化钽层）116的上层部部分除去。在本实施方式中，进行除去至第二电极116的厚度成为50nm左右。此外，在对第二电极116进行回蚀时，将形成在层间绝缘层114的存储单元孔140的侧壁上的阻挡层（氮化硅层）115也除去一部分。
接着，如图4E所示，通过将钽靶在氩气及氧气中溅射的所谓反应性溅射（Reactive Sputtering）法，将层间绝缘层114的存储单元孔140填埋而堆积钽氧化物层，在第二电极116及层间绝缘层114上形成电阻变化层117。另外，在本实施方式中，电阻变化层（钽氧化物层）117中的含氧率为45atm%以上且65atm%以下。
然后，如图4F所示，通过CMP将电阻变化层（钽氧化物层）117除去至层间绝缘层114露出，由此进行平坦化处理。
接着，通过等离子氧化法等将如上所述地形成的钽氧化物层的最表面进行氧化，由此使其表面改性。由此，如图4G所示，在钽氧化物层的表面上，形成含氧率比该钽氧化物层的没有被氧化的区域（第一区域）高的区域（第二区域）。这些第一区域及第二区域分别相当于第一电阻变化层117a及第二电阻变化层117b，通过这样形成的第一电阻变化层117a及第二电阻变化层117b构成电阻变化层117。
另外，在本实施方式中，将电阻变化层的表面改性，以使第二电阻变化层117b的厚度成为5nm左右。在电阻变化层是钽氧化物的情况下，在第二电阻变化层117b的厚度是1～8nm时能够得到良好的电阻变化特性。此外，也可以如后述那样电阻变化层由铪氧化物或锆氧化物等构成，但在电阻变化层是铪氧化物的情况下，在第二电阻变化层117b的厚度是3～4nm时得到良好的电阻变化特性，在电阻变化层是锆氧化物的情况下，在第二电阻变化层117b的厚度是1～5nm时得到良好的电阻变化特性。
并且，如图4H所示，将层间绝缘层114的存储单元孔140覆盖，通过溅镀法，在电阻变化层117及层间绝缘层114上，使用希望的掩模形成由白金构成的第三电极118、由氮化钽构成的壁垒层119、以及作为铜布线的上部布线111。
在本实施方式的情况下，如上述那样将阻挡层115在存储单元孔140内成膜，在其上部直接埋入形成第二电极116，所以能够将阻挡层（SiNz层）115不暴露在蚀刻工序中而形成，此外，能够容易地控制其膜厚。并且，在MSM二极管中尤其重要的金属与半导体的界面不会受到蚀刻带来的伤害，所以能够实现良好的界面状态。此外，阻挡层115及第一电极113作为氧壁垒层发挥功能，能够抑制下部布线112的氧化。进而，由于氮化硅对于硅氧化膜具有良好的密接性，所以通过不仅在由硅氧化膜构成的层间绝缘层114的存储单元孔140的底部、而且在侧壁上也形成由氮化硅构成的阻挡层115，阻挡层115还能够作为密接层有效地发挥功能。
此外，同样，由于将电阻变化层117埋入形成在存储单元孔140的上部区域中，所以埋入较容易，能够实现稳定的动作。另外，与在电阻变化层上设置二极管的结构相比，如本实施方式那样在二极管上设置电阻变化层的结构还具有容易控制电阻变化层的组成的优点，如能够通过将电阻变化层的上面氧化来实现高电阻层等。
另外，在本实施方式中，通过将含氧率低的钽氧化物层的最表面氧化的简单的处理，形成含氧率低的层及含氧率高的层的层叠构造，但本发明并不限定于此。例如，也可以通过在含氧率低的层上堆积含氧率高的层来实现该层叠构造。
如以上这样，根据本实施方式，能够将适合于微细化的存储单元构造通过简单的处理实现，并且能够实现能够进行稳定的电阻变化的非易失性存储元件及非易失性存储装置。
（实施方式1的变形例）
接着，使用图5对本发明的实施方式1的变形例1进行说明。图5是表示有关本发明的实施方式1的变形例的非易失性存储装置具备的存储单元（非易失性存储元件）的结构的剖视图。该图5也与图3同样，表示图2的B部的结构。
在图3所示的有关本发明的实施方式1的非易失性存储元件中，阻挡层115形成在存储单元孔140的底面和侧面的一部分上，而如图5所示，在有关本发明的实施方式1的变形例的存储单元110A中，阻挡层115A形成在存储单元孔140的底面整面和侧面整面上。即，在本变形例中，阻挡层115A形成为覆盖存储单元孔140的内面整面。此外，构成电阻变化层117A的第一电阻变化层117aA及第二电阻变化层117bA不与层间绝缘层114接触地埋入形成在存储单元孔140内。
另外，关于本变形例的非易失性存储元件及非易失性存储装置的其他结构，与本发明的实施方式1的情况同样，所以省略说明。此外，有关本变形例的非易失性存储元件能够以与实施方式1同样的方法来制造。
（实施方式2）
接着，使用图6对本发明的实施方式2进行说明。图6是表示有关本发明的实施方式2的非易失性存储装置具备的存储单元的结构的剖视图。该图6也与图3同样，表示图2的B部的结构。如上所述，在有关本发明的实施方式1的非易失性存储元件中，第二电极116由氮化钽构成，但第二电极116的材料并不限定于实施方式1的情况下的氮化钽，也可以是其他材料。
在本实施方式2中，说明作为第二电极的材料而使用α钨（α―W）的情况下的存储单元（非易失性存储元件）。
如图6所示，在本实施方式的非易失性存储装置具备的存储单元300中，在形成在层间绝缘层114中的存储单元孔140内，埋入有阻挡层115、第二电极301、和电阻变化层117。这里，第二电极301由α钨构成。
在本实施方式中使用的α钨由于能够通过CVD（Chemical VaporDeposition）形成，所以具有埋入性能良好的特性。因而，在有关本实施方式的存储单元300中，与由氮化钽构成第二电极116的第一实施方式相比，有能够将第二电极301容易地埋入形成在存储单元孔140内的优点。此外，还有与现行的半导体制造处理的整合性良好的优点。
另外，关于有关本实施方式的非易失性存储元件及非易失性存储装置的其他结构及制造方法，与实施方式1的情况是同样的，所以省略说明。
（实施方式3）
接着，使用图7对本发明的实施方式3进行说明。图7是表示有关本发明的实施方式3的非易失性存储装置具备的存储单元的结构的剖视图。
在图3所示的有关本发明的实施方式1的非易失性存储元件中，构成电阻变化层117的第一电阻变化层117a及第二电阻变化层117b埋入在层间绝缘层114的存储单元孔140内。相对于此，在有关本发明的实施方式3的非易失性存储装置具备的存储单元400中，与第一实施方式的构造不同的是第二电阻变化层117b形成在存储单元孔外。
如图7所示，在有关本实施方式的非易失性存储装置具备的存储单元400中，构成电阻变化层117的第二电阻变化层117b以覆盖层间绝缘层114的存储单元孔140的方式形成在层间绝缘层114上。另外，第一电阻变化层117a埋入形成在存储单元孔140内。这样，在本实施方式中，第二电阻变化层117b形成为，横跨于埋入在存储单元孔140内的第一电阻变化层117a上和层间绝缘层114上。
并且，在该第二电阻变化层117b上，设有由白金构成的第三电极118、壁垒层119及上部布线111。第三电极118及壁垒层119构成上部电极。
另外，关于有关本实施方式的非易失性存储元件及非易失性存储装置的其他结构及制造方法，与实施方式1的情况是同样的，所以省略说明。
在本实施方式中，第二电阻变化层117b是通过溅射法使用希望的掩模堆积到层间绝缘层114上而形成的。由此，能够使第二电阻变化层117b的膜厚均匀性提高。
此外，如本实施方式那样，通过将第二电阻变化层117b的至少一部分设置在层间绝缘层114与第三电极118之间，能够避免密接性不好的硅氧化膜（层间绝缘层114）与白金（第三电极118）直接接触，所以能够提高密接性。即，在本实施方式中，能够将第二电阻变化层117b作为密接层使用。
另外，关于有关本实施方式的非易失性存储元件及非易失性存储装置的其他结构及制造方法，与实施方式1的情况是同样的，所以省略说明。
（实施方式4）
接着，使用图8对本发明的实施方式4进行说明。图8是表示有关本发明的实施方式4的非易失性存储装置具备的存储单元的结构的剖视图。
在有关本发明的实施方式4的存储单元500中，也与图7所示的有关本发明的实施方式3的存储单元400同样，第二电阻变化层117b形成在层间绝缘层114的存储单元孔140外。但是，在实施方式3中，如图7所示，第二电阻变化层117b仅形成在层间绝缘层114的一部分上，但在本实施方式中，与实施方式3的情况不同，如图8所示，在层间绝缘层114上的整面上形成第二电阻变化层117b。即，在本实施方式中，第二电阻变化层117b以覆盖埋入形成在存储单元孔140内的第一电阻变化层117a的方式通过溅射法形成在层间绝缘层114上的整面上。
并且，在第二电阻变化层117b上，还形成层间绝缘层114b，在形成在该层间绝缘层114b中的线状的槽120的内部中，在第二电阻变化层117b上形成有第三电极118、壁垒层119及上部布线111。第三电极118及壁垒层119构成上部电极。这样，在本实施方式中，第二电阻变化层117b被下层的层间绝缘层114和上层的层间绝缘层114b夹着而构成。
另外，关于有关本实施方式的非易失性存储元件及非易失性存储装置的其他结构及制造方法，与实施方式3的情况是同样的，所以省略说明。
在本实施方式中，也与实施方式3的情况同样，能够使第二电阻变化层117b的膜厚均匀性提高，并且，起到能够使该第二电阻变化层117b作为密接层发挥功能的效果。
（实施方式5）
接着，使用图9对本发明的实施方式5进行说明。图9是表示有关本发明的实施方式5的非易失性存储装置具备的存储单元的结构的剖视图。
如图9所示，在有关本发明的实施方式5的非易失性存储装置具备的存储单元600中，存储单元孔140贯通层间绝缘层114而形成至第一电极113内。
具体而言，在本实施方式中，第一电极113为第一氮化钽层113a和第二氮化钽层113b的层叠构造，进而，在第一氮化钽层113a与第二氮化钽层113b之间，形成有由白金（Pt）构成的蚀刻停止层601。蚀刻停止层601为通过蚀刻形成存储单元孔140时的蚀刻的停止层。
即，在本实施方式中，在层间绝缘层114内形成存储单元孔140的情况下，在通过使用氟类蚀刻气体的干式蚀刻对层间绝缘层114进行蚀刻后，通过使用氯类蚀刻气体的干式蚀刻对第二氮化钽层113b进行蚀刻至到达蚀刻停止层601。接着，通过使用Ar气体的溅射蚀刻法将存储单元孔140的底部的蚀刻停止层601完全去除，使第一氮化钽层113a露出。由此，不仅在存储单元孔140的底面、在侧面上也露出由氮化钽构成的第一电极113。
并且，在这样形成的存储单元孔140内，依次形成阻挡层115、第二电极116及电阻变化层117，这些层埋入形成在存储单元孔140中。
另外，关于有关本实施方式的非易失性存储元件及非易失性存储装置的其他结构及制造方法，与实施方式1的情况是同样的，所以省略说明。
通过采用上述那样的结构，阻挡层115在存储单元孔140的底面上与第一氮化钽层113a接触，在其侧面的一部分上与第二氮化钽层113b接触。由此，能够使阻挡层115与第一电极113（第一氮化钽层113a+蚀刻停止层601+第二氮化钽层113b）的接触区域增加，所以能够扩大有效的二极管面积，能够实现大电流化。
（实施方式6）
接着，使用图10对本发明的实施方式6进行说明。图10是表示有关本发明的实施方式6的非易失性存储装置具备的存储单元的结构的剖视图。
如图10所示，在有关本发明的实施方式6的非易失性存储装置具备的存储单元700中，与实施方式3及4的情况同样，第二电阻变化层117b形成在存储单元孔140外。本实施方式与实施方式3及4不同的是第二电阻变化层117b的形成区域及形成方法。
如果更详细地说明，则在本实施方式中，第二电阻变化层117b形成于在以覆盖层间绝缘层114a的存储单元孔140的方式形成的层间绝缘层114b内形成的线状的槽120的底部及侧壁上。即，该槽120在与图10的下部布线112垂直方向、即上部布线111的配置方向上连续地形成。另外，形成在层间绝缘层114b中的槽120的宽度构成为比存储单元孔140的直径大，槽120的底部的第二电阻变化层117b的至少一部分构成为被层间绝缘层114a和第三电极118夹着。此外，在层间绝缘层114b的槽120的底部的第二电阻变化层117b上形成有由白金（Pt）构成的第三电极118，在第三电极118上形成有作为铜布线的上部布线111。
有关本实施方式的存储单元700可以如以下这样制造。
首先，如图4F所示，在存储单元孔140内埋入形成规定的材料（阻挡层115、第二电极116、第一电阻变化层117a）后，通过CMP将第一电阻变化层117a去除至层间绝缘层114露出。另外，在图4F中，阻挡层115仅形成在存储单元孔140内的底面和侧壁的一部分上，但只要在堆积到底面和侧壁整面上之后埋入形成上述规定的材料就可以。
接着，以覆盖存储单元孔140的方式在层间绝缘层114a上形成层间绝缘层114b。然后，贯通层间绝缘层114b而形成与第一电阻变化层117a连接的槽120。
接着，在层间绝缘层114b内的槽120的底部及侧壁上形成第二电阻变化层117b。然后，在槽120的底部的第二电阻变化层117b上形成由白金构成的第三电极118，通过金属镶嵌处理形成作为铜布线的上部布线111。
另外，关于有关本实施方式的非易失性存储元件及非易失性存储装置的其他结构及制造方法，与实施方式1的情况是同样的，所以省略说明。
如上所述，在本实施方式的情况下，有能够实现与Cu金属镶嵌处理的整合的优点。此外，还有能够使用第二电阻变化层117b作为用来防止Cu的扩散的扩散防止层的优点。
（其他实施方式）
以上，基于各实施方式对有关本发明的非易失性存储元件及非易失性存储装置、以及非易失性存储元件的制造方法进行了说明，但本发明并不限定于这些实施方式。
例如，在上述各实施方式中，电阻变化层由钽氧化物构成，但本发明并不限定于此。电阻变化层例如也可以由铪（Hf）氧化物或锆（Zr）氧化物等构成。
在此情况下，在作为电阻变化元件而采用铪氧化物的层叠构造的情况下，如果设第一铪氧化物的组成为HfOx、设第二铪氧化物的组成为HfOy，则优选的是0.9≤x≤1.6左右，并且1.8<y<2.0左右。第二铪氧化物的膜厚优选的是3nm以上且4nm以下。
同样，在采用锆氧化物的层叠构造的情况下，如果设第一锆氧化物的组成为ZrOx、设第二锆氧化物的组成为ZrOy，则优选的是0.9≤x≤1.4，并且1.9<y<2.0左右。第二锆氧化物的膜厚优选的是1nm以上且5nm以下。
此外，第二电极116及第三电极118在上述实施方式中分别使用氮化钽（TaN）及白金（Pt）进行了说明，但并不限定于这些，在设第二电极的标准电极电位为V1、设第三电极的标准电极电位为V2、设构成电阻变化层的过渡金属的标准电极电位为Vt时，只要是满足V2>Vt、V2>V1的关系的材料就可以。
具体而言，在电阻变化膜是钽氧化物的情况下，在将第二电极从由氮化钽（TaN）、钨（W）、镍（Ni）、钽（Ta）、钛（Ti）、铝（Al）组成的组中选择时，第三电极也可以作为标准电极电位比钽氧化物的标准电极电位高的材料而从由白金（Pt）、铱（Ir）、钯（Pd）、银（Ag）、铜（Cu）等组成的组中选择1个或多个。此外，在将第二电极从由Ta、Ti、Al组成的组中选择时，第三电极也可以从由Pt、Ir、Pd、Ag、Cu、W、Ni、TaN组成的组中选择1个或多个。另一方面，在电阻变化膜是铪氧化物的情况下，在将第二电极从由Al、Ti、铪（Hf）组成的组中选择时，第三电极也可以作为标准电极电位比铪氧化物的标准电极电位高的材料而从由Pt、Ir、Pd、Ag、Cu等组成的组中选择1个或多个。更优选的是，通过在第二电极中使用TaN或W、在第三电极中使用Pt、Ir、Pd，能够将电阻变化幅度确保为1位以上，并且能够形成可靠性也良好的电阻变化元件。
此外，在本实施方式中，电阻变化层117为第一电阻变化层117a与第二电阻变化层117b的2层构造，但并不限定于此。例如，也可以将电阻变化层117做成3层以上的多层的构造。例如，作为第三电阻变化层可以适当形成钽氧化物层或其他过渡金属氧化物的层等。
除此以外，本领域的技术人员在不脱离本发明的主旨的范围内实施了可想到的各种变形的形态也包含在本发明的范围内。此外，在不脱离发明的主旨的范围内也可以将多个实施方式的各构成单元适当地组合。
工业实用性
本发明作为在个人计算机或便携电话机等的各种电子设备中使用的非易失性存储元件及非易失性存储装置、以及非易失性存储元件的制造方法等具有实用性。
符号说明
100非易失性存储装置
101存储器主体部
102、200存储单元阵列
103行选择电路/驱动器
104列选择电路/驱动器
105写入电路
106读出放大器
107数据输入输出电路
108地址输入电路
109控制电路
110、110A、280、300、400、500、600、700存储单元
111上部布线
112下部布线
113第一电极
113a第一氮化钽层
113b第二氮化钽层
114、114a、114b层间绝缘层
115、115A阻挡层
116、301第二电极
117、117A、230电阻变化层
117a、117aA第一电阻变化层
117b、117bA第二电阻变化层
118第三电极
119壁垒层
120槽
130基板
140存储单元孔
210、BL0、BL1、BL2位线
220、WL0、WL1、WL2字线
240上部电极
250下部电极
260电阻变化元件
270非线性元件
601蚀刻停止层
M111、M112、M113、M121、M122、MC123、M131、M132、M133存储单元

Claims (16)

1.一种非易失性存储元件，具备：
第一电极，形成在基板上；
层间绝缘层，形成在上述第一电极上，设有到达上述第一电极的存储单元孔；
阻挡层，形成在上述存储单元孔内，由与上述第一电极连接的半导体层或绝缘体层构成；
第二电极，形成在上述存储单元孔内，与上述阻挡层连接；
电阻变化层，形成在上述第二电极上，具有第一氧化物层与含氧率比该第一氧化物层高的第二氧化物层的层叠构造；以及
第三电极，形成在上述层间绝缘层上，并且与上述电阻变化层连接；
基于施加在上述第二电极与上述第三电极之间的电信号，上述电阻变化层变化为不同的电阻状态；
上述阻挡层与上述第一电极及上述第二电极的至少一方肖特基接合。
2.如权利要求1所述的非易失性存储元件，
上述阻挡层形成在上述存储单元孔的至少底部整面上。
3.如权利要求2所述的非易失性存储元件，
上述阻挡层还形成在上述存储单元孔的侧壁的至少一部分上。
4.如权利要求1～3中任一项所述的非易失性存储元件，
上述电阻变化层具有钽或铪的氧化物。
5.如权利要求1～4中任一项所述的非易失性存储元件，
上述电阻变化层的至少一部分形成在上述存储单元孔内。
6.如权利要求5所述的非易失性存储元件，
上述第一氧化物层形成在上述存储单元孔内。
7.如权利要求6所述的非易失性存储元件，
上述第二氧化物层形成在上述存储单元孔外。
8.如权利要求1～7中任一项所述的非易失性存储元件，
上述第一氧化物层由具有用TaOx表示的组成的钽氧化物构成，其中，0.8≤x≤1.9；
上述第二氧化物层由具有用TaOy表示的组成的钽氧化物构成，其中，2.1≤y。
9.如权利要求1～8中任一项所述的非易失性存储元件，
上述半导体层是氮化硅层。
10.如权利要求1～9中任一项所述的非易失性存储元件，
上述第二电极由氮化钽或钨构成。
11.如权利要求1～10中任一项所述的非易失性存储元件，
上述存储单元孔贯通上述层间绝缘层而形成至上述第一电极内。
12.如权利要求1～11中任一项所述的非易失性存储元件，
上述第三电极形成在上述存储单元孔外。
13.一种非易失性存储装置，具备权利要求1～12中任一项所述的非易失性存储元件，具备：
多个第一电极布线，相互平行地形成在上述基板上；
多个第二电极布线，在上述多个第一电极布线的上方，在与上述基板的主面平行的面内相互平行且与上述多个第一电极布线立体交叉地形成；以及
多个上述非易失性存储元件，与上述多个第一电极布线和上述多个第二电极布线的立体交叉点对应地设置。
14.一种非易失性存储元件的制造方法，该非易失性存储元件的电阻变化层基于施加在第二电极与第三电极之间的电信号而变化为不同的电阻状态，上述第二电极和第三电极配置在电阻变化层的上下，上述制造方法包括：
在基板上形成第一电极的工序；
在包括上述第一电极的上述基板上形成层间绝缘层的工序；
在上述层间绝缘层中形成到达上述第一电极的存储单元孔的工序；
在上述存储单元孔内形成由与上述第一电极连接的半导体层或绝缘体层构成的阻挡层的工序；
在上述存储单元孔内埋入形成与上述阻挡层连接的上述第二电极的工序；
在上述第二电极上形成上述电阻变化层的工序，上述电阻变化层具有第一氧化物层与含氧率比该第一氧化物层高的第二氧化物层的层叠构造；以及
在上述层间绝缘层上，以覆盖上述存储单元孔的方式形成与上述电阻变化层连接的上述第三电极的工序。
15.如权利要求14所述的非易失性存储元件的制造方法，
在形成上述阻挡层的工序中，在上述存储单元孔的底部以及侧壁的至少一部分上形成上述阻挡层。
16.如权利要求14或15所述的非易失性存储元件的制造方法，
在形成上述电阻变化层的工序中，在上述存储单元孔内埋入形成上述电阻变化层。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051618A (zh) * 2013-03-13 2014-09-17 旺宏电子股份有限公司 电阻式存储器装置与其制造方法
CN105810816A (zh) * 2014-08-19 2016-07-27 爱思开海力士有限公司 包括具有可变电阻特性的存储器单元的电子器件
CN107068684A (zh) * 2015-11-10 2017-08-18 三星电子株式会社 垂直存储器件
CN109659429A (zh) * 2017-10-12 2019-04-19 旺宏电子股份有限公司 具有存储器结构的半导体元件
CN110828659A (zh) * 2018-08-09 2020-02-21 东芝存储器株式会社 半导体存储装置
CN111129066A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 相变化随机存取记忆体装置及其制造方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2972568B1 (fr) * 2011-03-09 2018-01-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif electronique de type memoire
US8618525B2 (en) * 2011-06-09 2013-12-31 Intermolecular, Inc. Work function tailoring for nonvolatile memory applications
WO2013001742A1 (ja) * 2011-06-27 2013-01-03 パナソニック株式会社 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
DE102011110783A1 (de) 2011-08-22 2013-02-28 Focke & Co. (Gmbh & Co. Kg) Verfahren und Vorrichtung zum Prüfen stabförmiger Tabakprodukte
JP5788274B2 (ja) * 2011-09-14 2015-09-30 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
US20130149815A1 (en) * 2011-09-16 2013-06-13 Hideaki Murase Nonvolatile memory element manufacturing method and nonvolatile memory element
WO2013073187A1 (ja) * 2011-11-17 2013-05-23 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその製造方法
US8698119B2 (en) * 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
WO2013111545A1 (ja) 2012-01-25 2013-08-01 パナソニック株式会社 抵抗変化型不揮発性記憶素子とその製造方法
US8860001B2 (en) * 2012-04-09 2014-10-14 Freescale Semiconductor, Inc. ReRAM device structure
TWI458077B (zh) * 2012-05-31 2014-10-21 Ind Tech Res Inst 電阻式隨機存取記憶體及其製造方法
US8817522B2 (en) * 2012-08-21 2014-08-26 Micron Technology, Inc. Unipolar memory devices
US9165680B2 (en) 2013-03-11 2015-10-20 Macronix International Co., Ltd. Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks
US8962466B2 (en) * 2013-03-13 2015-02-24 Macronix International Co., Ltd. Low temperature transition metal oxide for memory device
US9680095B2 (en) * 2013-03-13 2017-06-13 Macronix International Co., Ltd. Resistive RAM and fabrication method
US9042158B2 (en) 2013-05-21 2015-05-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with protective resistance film
US20160104840A1 (en) * 2014-10-10 2016-04-14 Beth Cook Resistive memory with a thermally insulating region
US9515258B2 (en) * 2015-01-23 2016-12-06 Macronix International Co., Ltd. Memory structure and manufacturing method of the same
US20160218286A1 (en) * 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
US9514815B1 (en) 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
US9847481B2 (en) * 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
CN106654004B (zh) * 2015-10-29 2019-03-19 华邦电子股份有限公司 电阻式存储器及其制造方法
US9666797B1 (en) * 2015-12-22 2017-05-30 Macronix International Co., Ltd. Memory structure having material layer made from a transition metal on interlayer dielectric
US9691478B1 (en) 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
US9959928B1 (en) 2016-12-13 2018-05-01 Macronix International Co., Ltd. Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses
FR3076074A1 (fr) 2017-12-21 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un dispositif traversant
KR102557405B1 (ko) * 2018-08-24 2023-07-20 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
CN111430537B (zh) * 2019-01-09 2023-08-15 华邦电子股份有限公司 电阻式随机存取存储器
TWI686803B (zh) * 2019-06-04 2020-03-01 旺宏電子股份有限公司 可變電阻式記憶體之編程方法及記憶胞之電壓編程方法
US11411180B2 (en) 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method
US11631615B2 (en) * 2020-05-18 2023-04-18 Micron Technology, Inc. Microelectronic devices including contact structures with enlarged areas, and related electronic systems and methods
US11362142B2 (en) 2020-05-18 2022-06-14 Micron Technology, Inc. Electronic apparatus with tiered stacks having conductive structures isolated by trenches, and related electronic systems and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235637A (ja) * 2007-03-22 2008-10-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその製造方法
WO2008149493A1 (ja) * 2007-06-01 2008-12-11 Panasonic Corporation 抵抗変化型記憶装置
CN101506980A (zh) * 2006-11-20 2009-08-12 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
US20090283736A1 (en) * 2007-06-05 2009-11-19 Yoshihiko Kanzawa Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using the nonvolatile memory element

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420725B1 (en) * 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US6337266B1 (en) * 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6753561B1 (en) * 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US7189626B2 (en) * 2004-11-03 2007-03-13 Micron Technology, Inc. Electroless plating of metal caps for chalcogenide-based memory devices
JP2006203098A (ja) * 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
US7348590B2 (en) * 2005-02-10 2008-03-25 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7214958B2 (en) * 2005-02-10 2007-05-08 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
WO2008013086A1 (fr) 2006-07-27 2008-01-31 Panasonic Corporation Dispositif de stockage à semi-conducteurs non volatil et son procédé de fabrication
JP4373486B2 (ja) * 2006-10-16 2009-11-25 パナソニック株式会社 不揮発性記憶素子アレイおよびその製造方法
JP2008305889A (ja) 2007-06-06 2008-12-18 Panasonic Corp 不揮発性記憶装置およびその製造方法
US8338816B2 (en) 2007-10-15 2012-12-25 Panasonic Corporation Nonvolatile memory element, and nonvolatile semiconductor device using the nonvolatile memory element
US8179713B2 (en) * 2008-06-03 2012-05-15 Panasonic Corporation Nonvolatile memory element, nonvolatile memory device, and nonvolatile semiconductor device
US7834342B2 (en) * 2008-09-04 2010-11-16 Micron Technology, Inc. Phase change material and methods of forming the phase change material
JP2010177393A (ja) * 2009-01-29 2010-08-12 Sony Corp 半導体記憶装置およびその製造方法
JP2010287683A (ja) * 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101506980A (zh) * 2006-11-20 2009-08-12 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
JP2008235637A (ja) * 2007-03-22 2008-10-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその製造方法
WO2008149493A1 (ja) * 2007-06-01 2008-12-11 Panasonic Corporation 抵抗変化型記憶装置
US20090283736A1 (en) * 2007-06-05 2009-11-19 Yoshihiko Kanzawa Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using the nonvolatile memory element

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051618A (zh) * 2013-03-13 2014-09-17 旺宏电子股份有限公司 电阻式存储器装置与其制造方法
CN104051618B (zh) * 2013-03-13 2018-04-06 旺宏电子股份有限公司 电阻式存储器装置与其制造方法
CN105810816A (zh) * 2014-08-19 2016-07-27 爱思开海力士有限公司 包括具有可变电阻特性的存储器单元的电子器件
CN105810816B (zh) * 2014-08-19 2019-06-28 爱思开海力士有限公司 包括具有可变电阻特性的存储器单元的电子器件
CN107068684A (zh) * 2015-11-10 2017-08-18 三星电子株式会社 垂直存储器件
CN107068684B (zh) * 2015-11-10 2022-03-25 三星电子株式会社 垂直存储器件
CN109659429A (zh) * 2017-10-12 2019-04-19 旺宏电子股份有限公司 具有存储器结构的半导体元件
CN110828659A (zh) * 2018-08-09 2020-02-21 东芝存储器株式会社 半导体存储装置
CN110828659B (zh) * 2018-08-09 2023-11-17 铠侠股份有限公司 半导体存储装置
CN111129066A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 相变化随机存取记忆体装置及其制造方法
CN111129066B (zh) * 2018-10-31 2022-08-02 台湾积体电路制造股份有限公司 相变化随机存取记忆体装置及其制造方法

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Publication number Publication date
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CN102648522B (zh) 2014-10-22
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US20120280199A1 (en) 2012-11-08
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