CN103003884B - 非易失性半导体存储装置及其读出方法 - Google Patents

非易失性半导体存储装置及其读出方法 Download PDF

Info

Publication number
CN103003884B
CN103003884B CN201280001452.0A CN201280001452A CN103003884B CN 103003884 B CN103003884 B CN 103003884B CN 201280001452 A CN201280001452 A CN 201280001452A CN 103003884 B CN103003884 B CN 103003884B
Authority
CN
China
Prior art keywords
unit
selection
wordline
dummy bitline
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280001452.0A
Other languages
English (en)
Other versions
CN103003884A (zh
Inventor
岛川一彦
辻清孝
东亮太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN103003884A publication Critical patent/CN103003884A/zh
Application granted granted Critical
Publication of CN103003884B publication Critical patent/CN103003884B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本发明提供一种交叉点型非易失性存储装置，能够抑制由于潜行电流而引起的存储单元中包含的存储元件的电阻值的检测灵敏度低下。交叉点型非易失性存储装置具有：多个位线，与多个字线垂直；由存储单元构成的交叉点单元阵列（1），根据在其立体交差点配置的电信号以可逆的方式在2个以上的状态下使电阻值变化；偏移检测单元阵列（2E），构成为包括偏移检测单元，该偏移检测单元的字线共通，具有比存储单元的高电阻状态下的电阻值高的电阻值；读出电路（读出放大器（7）等），利用在交叉点单元阵列（1）的选择位线中流过的电流判别选择存储单元的电阻状态；以及电流源（6），在读出动作的期间内，对偏移检测单元阵列供给电流。

Description

非易失性半导体存储装置及其读出方法
技术领域
本发明涉及使用电阻变化型存储元件的交叉点型的非易失性半导体存储装置，特别涉及提高了读出信号的判别性的单元阵列结构及其读出方法。
背景技术
近年来，伴随数字技术的进展，便携型信息设备和信息家电等的电子设备进一步实现高功能化。因此，非易失性存储装置的大容量化、写入电力的降低、写入/读出时间的高速化以及长寿命化的要求提高。
针对这样的要求，现有的使用浮栅的闪存的微细化有所发展。
另一方面，作为代替闪存的元件，正在研究开发具有使用所谓的电阻变化型存储元件构成的存储元件的非易失性存储装置。电阻变化型存储元件是指如下的元件：电阻值根据电信号而变化，具有即使切断电信号也保持该电阻值（保持为非易失）的性质，能够通过该电阻值的变化来存储信息。
作为电阻变化型存储元件的代表性的元件，具有MRAM（Magnetic Random Access Memory：磁性存储器）、PRAM（PhaseChange Random Access Memory：相变存储器）、ReRAM（ResistanceRandom Access Memory：电阻变化存储器；电阻变化元件）、SPRAM（Spin Transfer Torque Random Access Memory：自旋注入存储器）、CBRAM（Conductive Bridge Random Access Memory）等。
作为使用这些电阻变化型存储元件的非易失性存储装置的结构方法的一例，公知有交叉点结构。在交叉点结构中，在垂直配置的位线与字线的立体交叉点位置，以被位线和字线夹持的方式设置具有2个端子的各存储单元。关于电阻变化型存储元件单体或构成为电阻变化型存储元件与二极管等2个端子的开关元件的串联连接的存储元件，通过使存储元件的一个电极与字线连接，使另一个电极与位线连接，从而构成存储单元。与电阻变化型存储元件经由具有3个端子的存取晶体管而与位线连接的所谓的1T1R结构相比，交叉点结构具有适于大规模集成化的特征。
在交叉点结构中，存储单元配置成阵列状（以下称为交叉点单元阵列）。在交叉点结构中，当为了检测（读出）作为对象的存储单元中包含的存储元件的电阻值而对对应的位线和字线施加电压时，除了流过作为检测对象的存储单元的电流以外，还流过经由通过上下的位线和字线而并联连接的其他存储单元的电流。在本说明书中，将该流经其他存储单元的电流称为潜行电流。潜行电流由于依赖于存储在交叉点单元阵列中的数据的状态（作为检测对象的存储单元所属的交叉点单元阵列内的全部存储单元中包含的存储元件的电阻值及其分布），所以，在读出时检测的电流中，始终包含不是固定值的偏移电流（=潜行电流）。该潜行电流妨碍准确检测作为读出对象的存储单元中包含的存储元件的电阻值。
通过使存储元件采用串联连接开关元件和电阻变化型存储元件的结构，能够减少该潜行电流。但是，由于潜行电流根据交叉点单元阵列的规模而增加，所以，妨碍交叉点单元阵列的大规模化。
在专利文献1中公开了如下的存储装置：该存储装置具有抑制由于潜行电流而引起的存储单元中包含的存储元件的电阻值的检测灵敏度低下的结构。
现有技术文献
专利文献
专利文献1：日本专利第3821066号公报
发明内容
发明要解决的课题
如图18所示，专利文献1所记载的存储装置的交叉点单元阵列601由存储单元602和虚拟单元608构成。存储单元602和虚拟单元608在构造上没有差别，将与定义为虚拟位线609的位线连接的存储单元用作虚拟单元。存储元件使用MRAM。
减法电路617生成电流差信号，该电流差信号对应于通过对选择字线和选择位线之间施加电压而在选择位线中流过的检测电流Is与通过对选择字线和虚拟位线之间施加电压而在虚拟位线中流过的偏移成分电流Ic之差（Is-Ic）。读出电路16根据该电流差信号判别存储在选择单元602a中的存储数据。
偏移成分电流Ic是大小接近检测电流Is中包含的偏移成分的电流。检测电流Is与偏移成分电流Ic之差（Is-Ic）的SN比较高，通过根据与差（Is-Ic）对应的电流差信号判别存储在选择单元602a中的存储数据，能够以较高的可靠性判别存储数据。
在上述存储装置中，存储元件使用MRAM。与其他电阻变化型存储元件相比，MRAM的电阻值的变化量较小，高电阻状态下的电阻值（HR）相对于低电阻状态下的电阻值（LR）大致为1.2～1.4倍左右，流过选择单元的电流中的由于不依赖于所存储的数据的电阻成分而引起的电流成分比与所存储的数据对应的电流大。进而，上述存储装置中使用的存储单元仅由MRAM构成，不包括开关元件。因此，记载为与存储在选择单元602a中的数据对应的电流大约为1μA，与此相对，偏移成分电流Ic大约为30μA。
但是，在上述存储装置中，视为检测电流Is中包含的偏移成分电流与在虚拟位线中流过的偏移成分电流Ic大致相等的情况仅为满足上述存储装置所记载的条件（即，如下条件：流过选择单元的电流中的由于不依赖于所存储的数据的电阻成分而引起的电流成分比与所存储的数据对应的电流大，并且偏移成分电流远远大于与存储在选择单元中的数据对应的电流）的情况。
一般地，从提高读出精度、低消耗电力化、抑制由于电迁移而引起的布线劣化（提高可靠性）、抑制伴随基于布线电阻的电压下降的存储单元电流的交叉点单元阵列内的位置依赖性、交叉点单元阵列的大规模化等的观点来看，优选偏移成分电流较小。
进而，在PRAM、ReRAM和SPRAM等电阻变化型存储元件中，LR状态和HR状态的电阻变化比较大（大约为1位以上），流过选择单元的电流中的由于不依赖于所存储的数据的电阻成分而引起的电流成分（潜行电流成分）比与所存储的数据对应的电流小。
根据以上说明可以明确，在专利文献1所记载的存储装置的结构中，除了存储元件不包括开关元件而仅由MRAM构成的情况以外，没有效果，无法应用。
鉴于以上课题，本发明的目的在于，提供如下的非易失性半导体存储装置及其读出方法：在使用电阻变化型存储元件的交叉点型的非易失性半导体存储装置中，能够抑制由于潜行电流而引起的存储单元中包含的存储元件的电阻值的检测灵敏度低下。
用于解决课题的手段
为了实现上述目的，本发明的非易失性半导体存储装置的第1方式具有：多个字线，在第1平面内以相互平行的方式形成；多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置所述第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成；字线选择电路，从所述多个字线中选择1条字线作为选择字线；位线选择电路，从所述多个位线中选择1条位线作为选择位线；虚拟位线选择电路，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；读出电路，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，利用在所述选择位线中流过的电流判别所述选择单元的电阻状态；以及电流源，在所述读出电路的读出动作的期间内，通过所述选择虚拟位线对所述第2交叉点单元阵列供给电流，所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，所述虚拟位线选择电路在所述读出电路的读出动作的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线。
并且，为了实现上述目的，本发明的非易失性半导体存储装置的第2方式具有：多个字线，在第1平面内以相互平行的方式形成；多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置所述第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成；字线选择电路，从所述多个字线中选择1条字线作为选择字线；位线选择电路，从所述多个位线中选择1条位线作为选择位线；虚拟位线选择电路，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；读出电路，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，利用在所述选择位线中流过的电流判别所述选择单元的电阻状态；以及电流检测电路，在所述读出电路的读出动作的期间内，检测通过所述选择虚拟位线而在所述第2交叉点单元阵列中流过的电流，所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，所述虚拟位线选择电路在所述读出电路的读出动作的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线，所述读出电路根据与在所述选择位线中流过的电流对应的值和基于由所述电流检测电路检测到的在所述第2交叉点单元阵列中流过的电流的值，判别所述选择单元的电阻状态。
另外，本发明不仅能够作为非易失性半导体存储装置来实现，还能够作为非易失性半导体存储装置的读出方法来实现。
发明效果
在本发明的使用电阻变化型存储元件的交叉点型的非易失性半导体存储装置中，得到如下效果：能够抑制在交叉点型电路中成为问题的、由于潜行电流而使存储元件的电阻值的读出时的检测灵敏度低下的问题，由此，读出精度提高。
附图说明
图1是图19所示的交叉点单元阵列的等效电路图。
图2是用于说明本发明的原理的交叉点单元阵列块的结构图。
图3是图2所示的交叉点单元阵列块的等效电路图。
图4是本发明的偏移检测单元阵列的展开例。
图5是本发明的偏移检测单元和与其相邻的2个存储单元的剖视图。
图6是用于说明本发明的偏移检测单元的其他结构的剖视图。
图7是利用ReRAM和MSM二极管构成本发明的存储单元的情况下的存储单元的剖视图。
图8是本发明的第1实施方式的非易失性半导体存储装置的电路结构图。
图9是本发明的第1实施方式的交叉点单元阵列块的等效电路图。
图10是示出本发明的第1实施方式的非易失性半导体存储装置的读出方法的流程图。
图11是本发明的第2实施方式的非易失性半导体存储装置的电路块结构图。
图12是本发明的第2实施方式的非易失性半导体存储装置的电路结构图。
图13是本发明的第2实施方式的交叉点单元阵列块的等效电路图。
图14是示出本发明的第2实施方式的非易失性半导体存储装置的读出方法的流程图。
图15是本发明的第3实施方式的非易失性半导体存储装置的电路结构图。
图16是本发明的第4实施方式的非易失性半导体存储装置的电路块结构图。
图17是本发明的第5实施方式的非易失性半导体存储装置的电路块结构图。
图18是现有的非易失性半导体存储装置的结构图。
图19是现有的交叉点单元阵列的结构图。
具体实施方式
（概要）
本发明的非易失性半导体存储装置的第1方式具有：多个字线，在第1平面内以相互平行的方式形成；多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置所述第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成；字线选择电路，从所述多个字线中选择1条字线作为选择字线；位线选择电路，从所述多个位线中选择1条位线作为选择位线；虚拟位线选择电路，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；读出电路，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，利用在所述选择位线中流过的电流判别所述选择单元的电阻状态；以及电流源，在所述读出电路的读出动作的期间内，通过所述选择虚拟位线对所述第2交叉点单元阵列供给电流，所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，所述虚拟位线选择电路在所述读出电路的读出动作的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线。
由此，在从选择单元进行读出的读出期间内，通过电流源，经由虚拟位线对非选择字线施加电流，所以，抑制了由读出电路检测到的电流、即在选择位线中流过的电流中的潜行电流成分，选择单元的读出中的S/N提高。
并且，为了实现上述目的，本发明的非易失性半导体存储装置的第2方式具有：多个字线，在第1平面内以相互平行的方式形成；多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置所述第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成；字线选择电路，从所述多个字线中选择1条字线作为选择字线；位线选择电路，从所述多个位线中选择1条位线作为选择位线；虚拟位线选择电路，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；读出电路，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，利用在所述选择位线中流过的电流判别所述选择单元的电阻状态；以及电流检测电路，在所述读出电路的读出动作的期间内，检测通过所述选择虚拟位线而在所述第2交叉点单元阵列中流过的电流，所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，所述虚拟位线选择电路在所述读出电路的读出动作的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线，所述读出电路根据与在所述选择位线中流过的电流对应的值和基于由所述电流检测电路检测到的在所述第2交叉点单元阵列中流过的电流的值，判别所述选择单元的电阻状态。
由此，根据由电流检测电路检测到的潜行电流和由读出电路检测到的电流（即，在选择单元中流过的电流和潜行电流的合计电流），判别选择单元的电阻状态，所以，能够进行消除了潜行电流成分的高精度的读出。
另外，上述第1方式和上述第2方式的不同之处在于，是施加潜行电流还是检测潜行电流，但是，（1）设置与交叉点单元阵列不同的偏移检测单元阵列这点、（2）利用在偏移检测单元阵列（更详细地讲为虚拟位线）中流过的电流这点、以及（3）通过在检测（读出）在选择单元中流过的电流的同时（并行）进行与潜行电流有关的处理从而实现去除了潜行电流的高速读出这点是共通的。
这里，也可以是，所述非易失性半导体存储装置还具有：第1电流合成电路，由所述第1种类的单元构成，生成第1合成电流，该第1合成电流是在设定为所述2个以上的电阻状态中的第1电阻状态的参照单元中流过的电流和将由所述电流检测电路检测到的电流放大X倍而得到的电流的合成电流；以及第2电流合成电路，由所述第1种类的单元构成，生成第2合成电流，该第2合成电流是在设定为所述2个以上的电阻状态中的第2电阻状态的参照单元中流过的电流和将由所述电流检测电路检测到的电流放大X倍而得到的电流的合成电流，所述读出电路将对所述第1合成电流和所述第2合成电流进行平均后的参照电平作为判定基准，判别所述电阻状态。由此，不仅使用潜行电流，还使用在设定为存储单元的2个电阻状态的参照单元中流过的电流生成参照电平，能够对该参照电平和在选择位线中流过的电流进行比较，所以，从在选择位线中流过的电流中消除潜行电流后，与在参照单元中流过的电流进行比较，根据在选择位线中流过的电流，准确判别选择单元的电阻状态。
并且，也可以是，所述读出电路具有第1负载电路和第2负载电路，通过所述第2负载电路供给由所述电流检测电路检测到的电流的规定倍的电流，通过所述第1负载电路生成与所供给的电流和在所述选择位线中流过的电流的差分相当的电压，通过对所生成的电压和规定基准电压进行比较，判别所述选择单元的电阻状态。由此，从在选择位线中流过的电流中去除潜行电流成分，对与作为去除后的信号成分的电流对应的电压和基准电压进行比较，所以，在去除了潜行电流成分后，准确判别选择单元的电阻状态。
并且，也可以是，所述电流检测电路生成在依赖于所述电流的放电时间内确定定时的定时信号，所述读出电路根据所述定时信号，对表示所述电阻状态的数据进行锁存。由此，能够在依赖于潜行电流的大小的定时判别选择单元的电阻状态，所以，能够进行稳定的读出，并且，与具有固定延迟时间进行读出的方式相比，读出速度高速化。
并且，也可以是，所述非易失性半导体存储装置还具有监视端子，该监视端子是与由所述虚拟位线选择电路选择出的虚拟位线连接的端子，能够从所述非易失性半导体存储装置的外部进行探测。由此，通过使用监视端子，能够直接测定潜行电流，并且，能够直接评价潜行电流的产生要因即开关元件的断开特性。
并且，也可以是，在所述第2交叉点单元阵列中配置的所述第1种类的单元被设定为所述2个以上的电阻状态中的较低的电阻状态。由此，从虚拟位线供给的潜行电流增加，相对而言能够减少在选择位线中流过的潜行电流成分，选择单元的读出中的S/N提高。
另外，使对选择位线和虚拟位线分配的电流的大小一般化时，在利用由M条字线和N条位线构成的M行N列的单元阵列构成所述第1交叉点单元阵列、针对所述第2交叉点单元阵列的所述虚拟位线设置A个（1≤A≤M-1的自然数）所述第1种类的单元、并且由所述虚拟位线选择电路同时选择的虚拟位线的条数为B条（1≤B≤N的自然数）时，设在所述选择字线中流过的潜行电流的总计为Isneak、设从所述选择位线流入的潜行电流的绝对值为IBL、设从所述虚拟位线流入的潜行电流的绝对值为IDBL时，电流Isneak以IBL：IDBL=M：A×B的比分配给所述选择位线和所述虚拟位线。
并且，在利用由M条字线和N条位线构成的M行N列的单元阵列构成所述第1交叉点单元阵列、针对所述第2交叉点单元阵列的所述虚拟位线设置A个（1≤A≤M-1的自然数）所述第1种类的单元、并且由所述虚拟位线选择电路同时选择的虚拟位线的条数为B条（1≤B≤N的自然数）时，优选所述X满足0.8×M/（A×B）≤X≤1.2×M/（A×B）。由此，能够使在虚拟位线中流过的潜行电流和在选择位线中流过的电流中包含的潜行电流成分一致，容易从在选择位线中流过的电流中消除潜行电流成分。
另外，本发明不仅能够作为非易失性半导体存储装置来实现，还能够作为非易失性半导体存储装置的读出方法来实现，从非易失性半导体存储装置中的第1种类的单元中读出数据，该非易失性半导体存储装置具有：多个字线，在第1平面内以相互平行的方式形成；多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；以及第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成，所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，其中，所述读出方法包括以下步骤：存储单元选择步骤，从所述多个字线中选择1条字线作为选择字线，并且从所述多个位线中选择1条位线作为选择位线；虚拟位线选择步骤，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；读出步骤，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，利用在所述选择位线中流过的电流判别所述选择单元的电阻状态；以及电流施加步骤，在所述读出步骤的读出动作的期间内，通过所述选择虚拟位线对所述第2交叉点单元阵列供给电流，在所述虚拟位线选择步骤中，在所述读出步骤的读出动作的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线。
并且，本发明还能够作为非易失性半导体存储装置的读出方法来实现，从非易失性半导体存储装置中的第1种类的单元中读出数据，该非易失性半导体存储装置具有：多个字线，在第1平面内以相互平行的方式形成；多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；以及第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成，所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，其中，所述读出方法包括以下步骤：存储单元选择步骤，从所述多个字线中选择1条字线作为选择字线，并且从所述多个位线中选择1条位线作为选择位线；虚拟位线选择步骤，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；第1电流检测步骤，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，检测在所述选择位线中流过的电流；第2电流检测步骤，在所述第1电流检测步骤的电流检测的期间内，检测通过所述选择虚拟位线而在所述第2交叉点单元阵列中流过的电流；以及电阻状态判别步骤，根据与在所述第1电流检测步骤中检测到的在所述选择位线中流过的电流对应的值和基于在所述第2电流检测步骤中检测到的在所述第2交叉点单元阵列中流过的电流的值，判别选择存储单元的电阻状态，在所述虚拟位线选择步骤中，在所述第1电流检测步骤的电流检测的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线。
（实施方式）
下面，参照附图对本发明的实施方式进行说明。另外，以下说明的实施方式均示出本发明的一个具体例。以下实施方式所示的数值、形状、材料、结构要素、结构要素的配置位置和连接方式、步骤、步骤的顺序等是一例，并不是限定本发明的主旨。并且，关于以下实施方式中的结构要素中的、没有记载于示出最上位概念的独立权利要求项中的结构要素，作为任意结构要素进行说明。
并且，有时对相同要素标注相同标号并省略说明。
在本发明中，存储元件和布线的形状为示意性的。进而，它们的个数等也设为容易图示的个数。
并且，在本说明书中，使用附图仅对单层的交叉点单元阵列进行说明，但是，本发明不限于单层的交叉点单元阵列，关于2层以上的交叉点单元阵列，如果针对每一层的交叉点单元阵列应用本发明的结构，则得到同样的效果。
最初，从交叉点单元阵列的动作状态下的潜行电流的观点，与现有技术进行比较来说明以后的实施方式中的非易失性半导体存储装置的基本原理。
图19是示出现有的交叉点单元阵列的结构的图。在该交叉点单元阵列1中，在行方向排列M行字线群，在列方向排列N列位线群，在它们的立体交差点配置黑色圆点所示的存储单元MC。为了简化，本图示出8行10列，但是，实际上在行列方向上分别排列规定个数（M行N列）的存储单元。
一般地，在交叉点单元阵列1中，从字线群中选择出选择字线，并且从位线群中选择出选择位线，通过对两者之间施加规定写入电压或读出电压，针对位于该立体交差点A部的存储单元进行写入或读出动作。
图1是简易地示出在图19的交叉点单元阵列1中通过记为选择字线和选择位线的线选择了位于立体交差点A部的存储单元时的、从选择位线和选择字线观察的阻抗的等效电路图。
这里，作为主要的结构要素，存储单元MC构成为串联连接电阻变化元件11和开关元件12（另外，如后所述，严格地讲，存储单元MC由存储元件和2个通路构成，该存储元件进一步由电阻变化元件和开关元件构成）。开关元件12例如由MSM（Metal-Semiconductor-Metal）二极管等构成，该MSM二极管由半导体层和夹着该半导体层的金属电极体层这3层的层叠结构构成，开关元件12针对两端之间的施加电压具有非线形的大致对称的双方向电流特性。因此，在规定阈值电压以上时，其驱动电流急剧增加，但是，在阈值电压以下时，也流过断开电流。另外，存储单元MC是构成交叉点单元阵列1的存储单元、即2个端子的存储单元，由电阻变化型存储元件单体或电阻变化型存储元件与二极管等2个端子的开关元件的串联连接构成。该二极管可以是在一个方向上流过电流的单方向二极管。并且，也可以是如下的双方向二极管：在正负的双方向上分别具有阈值电压，通过施加这些阈值电压以上的电压，能够在双方向上流过电流。
使非选择字线和非选择位线成为开放状态，以选择字线为基准对选择位线施加规定电压，从而进行写入或读出动作，但是，此时流过的电流大致分为2个路径。
第1路径是电流流经选择位线与选择字线的立体交差点A部的路径、即选择位于立体交差点A部的存储单元MC（选择存储单元）进行读出或写入动作时的电流路径。
第2路径是在通过3段串联连接未选择的存储单元而表现的路径中流过的潜行电流的路径（潜行电流路径）。
下面，对图1所示的该等效电路和图19所示的交叉点单元阵列1的关系进行说明。
在图19所示的交叉点单元阵列1中，位于与A部对应的选择位线上的选择存储单元以外的C部的（M-1）个非选择存储单元群成为潜行电流的电流流入口，经由配极的非选择字线（图1中的“非选择字线节点”）而与中间段（图1的“（M-1）×（N-1）个非选择存储单元”）连接。它们（位于C部的（M-1）个非选择存储单元群）与潜行电流路径的上段部对应，除了选择存储单元以外，并联连接M-1个存储单元。
同样，位于与A部对应的选择字线上的选择存储单元以外的D部的（N-1）个非选择存储单元群成为来自作为其配极的中间段（图1的“（M-1）×（N-1）个非选择存储单元”）的非选择位线（图1中的“非选择位线节点”）的潜行电流流出口。它们（位于D部的（N-1）个非选择存储单元群）与潜行电流路径的下段部对应，除了选择存储单元以外，并联连接（N-1）个存储单元。
而且，属于非选择字线和非选择位线的（M-1）×（N-1）个非选择存储单元作为中间段（图1的“（M-1）×（N-1）个非选择存储单元”），经由电流流入口和电流流出口的两者。
如图1所示的等效电路所示，从交叉点单元阵列1的选择位线流向选择字线的电流IBL是在选择存储单元中流过的电流Icell和在潜行电流路径中流过的电流Isneak的合计，由下式表示。
IBL=Icell+Isneak
该潜行电流Isneak具有例如在读出动作中阻碍选择存储单元的存储信息（S；信号）的噪声成分的作用（N；噪声），为了读出性能的高速化和稳定化，为了提高S/N，需要减少从选择位线观察的潜行电流Isneak。
如该等效电路所示，中间段的存储单元的个数为（M-1）×（N-1），平方成分较小，潜行电流路径的阻抗主要依赖于上段部和下段部的个数。由此，可知，根据由上段部和下段部中的存储单元的个数较少的一方支配性地决定的阻抗，决定潜行电流的速度。
图2示出本发明的一例的交叉点单元阵列块100的结构。以此为例对本发明的交叉点单元阵列块100的动作原理进行说明。交叉点单元阵列块100由交叉点单元阵列1和偏移检测单元阵列2A构成。
交叉点单元阵列1与图19所示的现有的交叉点单元阵列相同，所以省略说明。
偏移检测单元阵列2A的字线与交叉点单元阵列1的字线共通且相邻配置。在该例中，在偏移检测单元阵列2A中，在列方向上排列1条虚拟位线。而且，在虚拟位线与字线的立体交差点配置有黑色圆点所示的存储单元MC、或空心虚线所示的电气方面在该立体交差点部位非导通的偏移检测单元DMC。在本实施方式中，仅在一个部位排列偏移检测单元DMC，在动作状态下，与交叉点单元阵列1一起，选择该1条虚拟位线作为选择虚拟位线。
下面，对选择了配置有偏移检测单元DMC的字线（图2中的“选择字线”）时的动作进行说明。另外，设位于选择字线与选择位线的立体交差点的选择存储单元为A部，设选择位线上的非选择存储单元为C部，设选择字线上的非选择存储单元为D部，并且设选择虚拟位线上的与选择字线之间的立体交差点、即偏移检测单元DMC以外的存储单元为E部。
图3是简易地示出在本发明的交叉点单元阵列块100中选择了位于立体交差点A部的存储单元MC时的阻抗的等效电路图。这里，以对虚拟位线施加与选择位线相同的电压的动作为前提。在以下的说明中，省略与图1重复的部分。并且，非选择字线、非选择位线和非选择虚拟位线处于开放状态，这点也相同。
而且，选择位线和选择虚拟位线中的每一个位线与选择字线之间的电流路径大致分为3个路径。
第1路径是电流流经由选择位线和选择字线选择出的立体交差点A部的路径、即选择位于立体交差点A部的存储单元MC（选择存储单元）并进行读出或写入动作时的电流路径。
第2路径是从选择位线上的非选择存储单元C部朝向选择字线上的非选择存储单元D部的路径。以上，与图1中说明的第1和第2路径相同。
第3路径是电流经由选择虚拟位线中的E部的存储单元流入开放状态的非选择字线（图1中的“非选择字线节点”）、与交叉点单元阵列1的潜行电流路径汇合而流出到选择字线的路径。另外，在选择虚拟位线与选择字线的立体交差点配置有偏移检测单元DMC，但是，由于在电气方面非导通，所以，不存在直接流入选择字线的电流流入路径。并且，除此（选择虚拟位线与选择字线的立体交差点）以外的选择虚拟位线与非选择字线的立体交差点的个数为与选择位线相同的个数即（M-1）个。
根据图3所示的等效电路，从交叉点单元阵列块100的选择位线流向选择字线的电流（位线电流）IBL、和从选择虚拟位线流向选择字线的电流（虚拟位线电流）IDBL大致如下表示。
设在选择存储单元中流过的电流为Icell、经由D部而与选择字线汇合的全部潜行电流为Isneak1时，由于选择位线和选择虚拟位线与选择字线的立体交差点部以外为相同个数，所以，在此流过的电流量大致相同，为Isneak1/2。由此，位线电流IBL和虚拟位线电流IDBL分别如下表示。
IBL≈Icell+Isneak1×1/2…（式1）
IDBL≈Isneak1×1/2…（式2）
上述式1示出，通过从选择虚拟位线向非选择字线流过旁通电流，选择位线路径的潜行电流Isneak1大约能够减少一半。即，从假设为选择位线的连接目的地的电路的读出放大器观察，潜行电流减少一半，能够提高S/N，实现读出性能的高速化和稳定化。
进而，式2示出，通过计测虚拟位线电流IDBL，能够直接测定潜行电流量Isneak1。
关于该潜行电流，除了由交叉点单元阵列的容量、构成存储单元的开关元件的断开电流特性等的非易失性半导体存储装置的方式决定的要素以外，还包含由于针对存储单元的设定电阻值、数据‘1’、‘0’的写入数据的比率、周围温度等而变化的无法唯一决定的要素。因此，在利用读出放大器检测位线电流并进行读出动作的情况下，为了实现稳定动作，优选考虑各个时刻的潜行电流来进行判定。
式1和式2示出，能够用作通过进行从位线电流IBL减去虚拟位线电流IDBL的差分动作来检测仅流过存储单元MC的电流Icell的方法、使虚拟位线电流IDBL的大小与读出放大器的判定电平连动的检测方法。由此，能够排除潜行电流Isneak1的影响，实现更加稳定的交叉点单元阵列的读出动作。
图4示出偏移检测单元阵列的各种展开例。
图4（a）所示的偏移检测单元阵列2B具有如下结构：具有多个虚拟位线DBL0～DBL7，在图2中说明的偏移检测单元阵列2A中，针对任意的字线WL0～WL7各配置一个偏移检测单元DMC。进行如下控制：在选择字线WL0的情况下，选择虚拟位线DBL0，在选择字线WL1的情况下，选择虚拟位线DBL1。这样，在选择了任意的字线WL0～WL7的情况下，也能够进行控制，以在选择虚拟位线与选择字线的立体交差点配置偏移检测单元DMC的方式选择虚拟位线，由此，能够得到所述效果。
另外，偏移检测单元DMC不是必须采用本图所示的对角线状配置。也可以采用图4（b）所示的偏移检测单元阵列2C和图4（c）所示的偏移检测单元阵列2D的结构。
图4（b）所示的偏移检测单元阵列2C具有如下结构：具有2条虚拟位线DBL0～DBL1，以针对这2条虚拟位线与偶数字线和奇数字线的立体交差点交替配置的方式，将偏移检测单元DMC配置成方格图案。在选择偶数字线WL0、WL2、WL4…的情况下，选择在与偶数字线之间的立体交差点配置有偏移检测单元DMC的虚拟位线DBL1，在选择奇数字线WL1、WL3、WL5…的情况下，选择在与奇数字线之间的立体交差点配置有偏移检测单元DMC的虚拟位线DBL0。在图4（a）所示的偏移检测单元阵列2B的结构中，需要作为对象的字线的条数的虚拟位线，但是，在图4（b）所示的偏移检测单元阵列2C的结构中，最少能够利用2条虚拟位线构成。因此，如果如图4（b）那样构成，则有效实现具有偏移检测单元阵列的非易失性半导体存储装置的小面积化。
图4（c）所示的偏移检测单元阵列2D具有如下结构：具有4条虚拟位线DBL0～DBL3，在1条虚拟位线上，在2个部位配置偏移检测单元DMC。在该偏移检测单元阵列2D中，以2条字线的单位构成1条虚拟位线，所以，与偏移检测单元阵列2B相比，能够利用一半条数的虚拟位线构成。因此，如果如图4（c）那样构成，则有效实现具有偏移检测单元阵列的非易失性半导体存储装置的小面积化。
另外，在图4（b）所示的偏移检测单元阵列2C中，潜行电流的流入路径是虚拟位线与偶数字线的立体交差点、或虚拟位线与奇数字线的立体交差点，与偏移检测单元阵列2B相比，该部位的个数成为一半。因此，从选择虚拟位线观察的可检测的潜行电流、即上述式2所示的虚拟位线电流IDBL减少一半，可能使检测灵敏度低下。另一方面，在图4（c）所示的偏移检测单元阵列2D中，与偏移检测单元阵列2B的结构相比，潜行电流的流入口仅减少一个部位，所以，能够忽视检测灵敏度的低下，能够在小面积内进行高灵敏度的偏移电流检测。
如上所述，本发明的特征在于，具有在与接入对象的字线之间的立体交差点设置一个部位以上的偏移检测单元DMC、不是进行本来的写入或读出的接入对象的虚拟位线。
接着，对存储单元MC和偏移检测单元DMC的构造进行说明。
图5是沿着选择字线的面切断图2中的交叉点单元阵列块100而得到的剖视图。这里，示出偏移检测单元DMC和与其相邻的2个存储单元MC的剖面结构。如图5所示，本发明的存储单元MC由存储元件811、用于使存储元件811和字线电连接的第1通路810、用于使存储元件811和位线电连接的第2通路812构成。
而且，存储元件811由电阻变化型存储元件或电阻变化型存储元件与开关元件的串联连接构成。这里使用的电阻变化型存储元件是如下的元件：2个端子间的电阻值根据电信号而变化，具有即使切断电信号也保持该电阻值（保持为非易失）的性质，能够通过该电阻值的变化来存储信息。作为存储元件811，具体而言，可以使用MRAM（Magnetic Random Access Memory：磁性存储器）、PRAM（PhaseChange Random Access Memory：相变存储器）、ReRAM（ResistecRandom Access Memory：电阻变化存储器）、SPRAM（Spin TransferTorque Random Access Memory：自旋注入存储器）等。存储元件811使该存储元件811中包含的电阻变化型存储元件为高电阻（HR）状态和低电阻（LR）状态中的任意一方对应于“1”，另一方对应于“0”，存储1比特的数据。
并且，这里使用的开关元件可以使用由半导体层、夹着该半导体层的金属电极体层（即第1金属电极和第2金属电极）的3层的层叠结构构成的MSM（Metal-Semiconductor-Metal）二极管；由绝缘体层和夹着该绝缘体层的金属电极体层的3层的层叠结构构成的MIM（Metal-Insulator-Metal）二极管；由p型半导体和n型半导体的2层的层叠结构构成的pn结二极管；或由半导体层和金属电极体层的2层的层叠结构构成的肖特基二极管等、具有非线形的开关特性的元件。
如图5所示，作为一例，偏移检测单元DMC采用从存储单元MC中去除第2通路812的构造。在后面详细叙述，但是，偏移检测单元DMC的作用例如为测定交叉点单元阵列1中的潜行电流的大概值。另外，作为偏移检测单元DMC的结构，采用如下结构即可：对偏移检测单元DMC的上下的字线和虚拟位线之间施加读出时的电位差时流过偏移检测单元DMC的电流，比存储元件811中包含的电阻变化型存储元件为高电阻状态时对存储单元MC的上下的字线和位线之间施加读出时的电位差时流过存储单元MC的电流小。即，偏移检测单元DMC具有如下结构：与对对应的字线和对应的虚拟位线之间施加的电信号无关，具有比存储单元MC所具有的存储元件（或电阻变化型存储元件）进行存储动作时的高电阻状态下的所述存储元件的电阻值高的电阻值。
在图5所示的偏移检测单元DMC中，与存储单元MC的构造相比，未形成第2通路812，由此，对偏移检测单元DMC的上下的字线和虚拟位线之间施加读出时的电位差时流过偏移检测单元DMC的电流几乎为零。该情况下，在制造上，在形成存储元件811和形成该存储元件811上方的层间绝缘膜800之前，在存储单元MC和偏移检测单元DMC中没有产生差别。
图6（a）～图6（d）示出偏移检测单元DMC的其他构造例。与存储单元MC的构造相比，图6（a）的偏移检测单元DMC具有未形成用于使存储元件811与字线电连接的通路的构造。图6（b）的偏移检测单元DMC具有未形成存储元件811的构造。图6（c）的偏移检测单元DMC具有未形成用于使存储元件811与上下的字线和虚拟位线电连接的通路双方的构造。并且，图6（d）的偏移检测单元DMC具有未形成存储元件和上下通路双方的构造。在任意构造中，即使对偏移检测单元DMC的上下的字线和虚拟位线之间施加读出时的电位差，在偏移检测单元DMC中也几乎不流过电流，所以，得到与图5所示的偏移检测单元DMC相同的效果。
在图6（a）、图6（b）和图6（c）的偏移检测单元DMC的构造中，在利用铜（Cu）的镶嵌布线形成位线的情况下，即使在作为位线的布线槽的形成时产生过度蚀刻，与图5所示的偏移检测单元DMC的构造相比，也具有偏移检测单元DMC难以产生短路的效果。
进而，在图6（b）的构造中，即使在利用钨（W）通路和Cu通路形成第1通路810的情况下，由于偏移检测单元DMC的凹进量与存储单元MC相同，所以，也具有能够减少存储元件811的光刻工序中的局部焦点余量的偏差的效果。进而，在图6（c）的构造中，由于未形成存储元件811的上下的通路，所以，即使在通路蚀刻中产生过度蚀刻，偏移检测单元DMC也不会短路。进而，在图6（d）中，能够以最高概率防止由于制造工序中的偏差而使偏移检测单元DMC产生短路。
图7示出使用电阻变化元件（ReRAM）作为存储元件811的电阻变化型存储元件、使用MSM二极管作为开关元件的情况的存储单元MC的结构的一例。
如图7所示，电阻变化元件970具有由第2电极912、高氧不足度层（低浓度氧化层）921、低氧不足度层（高浓度氧化层）922和第3电极913构成的层叠构造。并且，二极管971具有由第1电极911、半导体层930和第2电极912构成的层叠构造。在图7所示的存储元件972中，第2电极912共用为电阻变化元件970和二极管971双方的电极，但是，在电阻变化元件970和二极管971需要不同的电极材料时，第2电极912也可以采用由不同材料的2层以上构成的层叠构造。
第1电极911和第2电极912的材料可以使用TaN（氮化钽）、TiN（氮化钛）或W（钨）等，但是，这里设TaN为50nm。
第3电极913的材料可以使用Pt（白金）、Ir（铱）和Pd（钯）中的任意一方或它们的合金，但是，这里设Ir为50nm。
高氧不足度层921和低氧不足度层922构成电阻变化元件970的电阻变化层。电阻变化元件970中的电阻变化是由于该电阻变化层的电阻变化而引起的。
在高氧不足度层921中使用原子比即氧的含有量比具有化学计量学组成的氧化物少的氧化物即氧不足型的膜，但是，这里对使用钽氧化物的情况进行说明。其可以如下形成。作为高氧不足度层921的优选范围，优选为TaOx（0<x<2.5），膜厚为30nm以上100nm以下。
作为低氧不足度层922，优选为TaOy（x<y≤2.5），膜厚为1nm以上10nm以下。另外，通过调整溅射时的针对氩气流量的氧气流量比，能够对TaOx的化学式的x的值进行调整。
按照具体的溅射时的工序进行说明时，首先，在溅射装置内设置基板，将溅射装置内抽真空到7×10-4Pa左右。然后，将钽作为目标，使功率为250W，混合氩气和氧气后的全气体压力为3.3Pa，基板的设定温度为30℃，进行溅射。在使氧分压比从1%变化为7%的情况下，钽氧化物层中的氧含有率（即，氧原子相对于总原子的组成比（O/（Ta+O）））从大约40%（TaO0.66）变化为大约70%（TaO2.3）。关于钽氧化物层的组成，能够使用卢瑟福后方散射法进行测定。这里，在钽氧化物的情况下，这里，具有化学计量学组成的氧化物是指作为绝缘体的Ta2O5。通过采用氧不足型，金属氧化物具有导电性。在本实施方式中，作为低氧不足度层922，堆积6nm的Ta2O5膜，作为高氧不足度层921，堆积50nm的TaO0.66。
并且，作为低氧不足度层922和高氧不足度层921，除了氧不足型的钽氧化膜以外，使用同样包含氧不足型的铁的氧化膜、其他过渡金属氧化物即铪（Hf）、锆（Zr）、钛（Ti）、铌（Nb）、钨（W）等的氧化物，也能够构成同样的层叠构造的电阻变化层。这些膜的成膜方法使用溅射法或CVD法等。
在本实施方式中，低氧不足度层922的氧不足度比高氧不足度层921的氧不足度小。这里，氧不足度是指，在各个过渡金属中，相对于构成其化学计量学组成的氧化物的氧量而不足的氧的比例。例如，在过渡金属为钽（Ta）的情况下，化学计量学的氧化物的组成为Ta2O5，可以表现为TaO2.5。TaO2.5的氧不足度为0%。并且，TaO1.5的组成的氧不足型的钽氧化物的氧不足度为氧不足度=（2.5-1.5）/2.5=40%。
过渡金属能够取多个氧化状态，所以，能够通过氧化还原反应实现不同的电阻状态。例如，在使用铪氧化物的情况下，能够确认到，在设高氧不足度层921的组成为HfOx的情况下，x为0.9以上1.6以下，并且，在设低氧不足度层922的组成为HfOy的情况下，在y大于x的值的情况下，使电阻变化层的电阻值稳定地高速变化。该情况下，优选低氧不足度层922的膜厚为3nm以上4nm以下。并且，在使用锆氧化物的情况下，能够确认到，在设高氧不足度层921的组成为ZrOx的情况下，x为0.9以上1.4以下，并且，在设低氧不足度层922的组成为ZrOy的情况下，在y大于x的值的情况下，使电阻变化层的电阻值稳定地高速变化。该情况下，优选低氧不足度层922的膜厚为1nm以上5nm以下。如上所述，通过利用电阻高且膜厚薄的低氧不足度层922和电阻低的高氧不足度层921的层叠构造构成电阻变化层，关于对电阻变化元件施加的电压，对电阻高的低氧不足度层922分配更多的电压，更容易引起在低氧不足度层922中产生的氧化还原反应。
进而，构成高氧不足度层921的第1过渡金属和构成低氧不足度层922的第2过渡金属也可以使用不同材料。该情况下，与高氧不足度层921相比，优选低氧不足度层922的氧不足度较小、即电阻较高。通过采用这种结构，关于在电阻变化时对电阻变化层施加的电压，对低氧不足度层922分配更多的电压，更容易引起在低氧不足度层922中产生的氧化还原反应。并且，在第1过渡金属和第2过渡金属使用相互不同的材料的情况下，优选第2过渡金属的标准电极电位小于第1过渡金属的标准电极电位。认为在电阻高的低氧不足度层922中形成的微小的单纤维中引起氧化还原反应，其电阻值变化，产生电阻变化现象。例如，高氧不足度层921使用氧不足型的钽氧化物，低氧不足度层922使用钛氧化物（TiO2），由此，得到稳定的电阻变化动作。钛（标准电极电位=-1.63eV）是标准电极电位低于钽（标准电极电位=-0.6eV）的材料。标准电极电位表示如下特性：其值越大，越难氧化。通过对低氧不足度层922配置标准电极电位小于高氧不足度层921的金属的氧化物，更容易在低氧不足度层922中产生氧化还原反应。
半导体层930的材料使用氮不足型硅氮化物（SiNx）。另外，例如能够通过使用Si目标的氮气氛围气中的反应溅射来形成具有这种半导体特性的SiNx膜。例如，在室温条件下，设腔室的压力为0.1Pa～1Pa、设Ar/N2流量为18sccm/2sccm来制作即可。
在上述条件下、以16nm的厚度制作了具有半导体特性的SiNx的情况下，通过施加1.6V的电压而得到2.5×103A/cm2的电流密度，通过施加0.8V的电压而得到5×102A/cm2的电流密度。因此，能够确认到，在使用这些电压作为基准的情况下，电流的接通/断开比为5，能够充分用作构成存储元件972的二极管元件。
第1通路810和第2通路812的材料使用W。
层间绝缘膜901可以使用TEOS-SiO膜、氮化硅（SiN）膜、作为低介电常数材料的碳氮化硅（SiCN）膜或碳氧化硅（SiOC）膜、氟氧化硅（SiOF）膜等。进而，也可以使用这些材料的层叠构造。这里，使用TEOS-SiO膜。
字线和位线（和虚拟位线）可以使用在一般的半导体中使用的Cu（铜）布线或Al-Cu（铝-铜合金）布线等。这里，使用Al-Cu布线。
在以上述结构制作的电阻变化元件970中，制造后的电阻值（初始电阻值）是比通常的电阻变化动作时的高电阻（HR）状态下的电阻值高的电阻值。为了使制造后的未动作状态（未进行存储动作的状态）的元件成为能够进行电阻变化动作（存储动作）的状态，需要进行成形动作（通过施加比通常的电阻变化动作时的施加电压高的电压而成为能够进行存储动作的状态（一般为低电阻化）的动作）。
需要对作为用于存储数据的存储单元MC而使用的电阻变化元件实施成形动作，但是，这里，如果有意图地不对某个电阻变化元件实施成形动作，则包含该电阻变化元件的存储单元MC能够用作偏移检测单元。这样，在使用图7的电阻变化元件970的情况下，能够通过有无成形动作来区分制作存储单元MC和偏移检测单元DMC。即，存储单元MC可以是在制造后施加用于使存储元件进行存储动作的成形动作的单元，另一方面，偏移检测单元DMC可以具有与存储单元MC相同的构造，是在制造后未施加成形动作的单元。由此，能够在制造后选择将哪个单元用作偏移检测单元DMC，所以，具有电路设计的自由度扩大的优点。进而，存储单元MC和偏移检测单元DMC在制造上没有差别，所以，能够消除由于存储单元MC和偏移检测单元DMC的设计差异而针对完成尺寸的影响。
接着，对应用了此前说明的偏移检测单元阵列的非易失性半导体存储装置进行说明。
[第1实施方式]
图8是示出本发明的第1实施方式的非易失性半导体存储装置200的电路结构的框图。
作为主要的结构要素，该非易失性半导体存储装置200具有以下结构。具有：多个字线WL0～WL7，在第1平面内以相互平行的方式形成；多个位线，在与第1平面平行的第2平面内以相互平行且与多个字线WL0～WL7立体交差的方式形成；以及第1交叉点单元阵列（交叉点单元阵列1），由针对多个字线WL0～WL7与多个位线的各个立体交差点设置的第1种类的单元（存储单元）的集合体构成。还具有：1条以上的虚拟位线（这里为4条虚拟位线DBL0～DBL3），在第2平面内以相互平行且与多个字线WL0～WL7立体交差的方式形成；以及第2交叉点单元阵列（偏移检测单元阵列2E），针对多个字线WL0～WL7与虚拟位线DBL0～DBL3的各个立体交差点设置第1种类的单元（存储单元）或第2种类的单元（偏移检测单元）中的任意一方，由针对任意的虚拟位线DBL0～DBL3分别至少具有一个以上的第1种类的单元（存储单元）和第2种类的单元（偏移检测单元）的集合体构成。还具有：字线选择电路3，从多个字线WL0～WL7中选择1条字线作为选择字线；位线选择电路4，从多个位线中选择1条位线作为选择位线；以及虚拟位线选择电路5，从1条以上的虚拟位线（这里为4条虚拟位线DBL0～DBL3）中选择至少1条虚拟位线作为选择虚拟位线。还具有：读出电路（读出放大器7等），经由选择字线和选择位线对第1交叉点单元阵列（交叉点单元阵列1）中的对应的第1种类的单元（存储单元）即选择单元施加规定电压，利用在选择位线中流过的电流判别选择单元的电阻状态；以及电流源6，在读出电路（读出放大器7等）的读出动作的期间内，通过选择虚拟位线对第2交叉点单元阵列（偏移检测单元阵列2E）供给电流。
这里，第1种类的单元是构成为包括电阻变化元件的存储单元，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，另一方面，第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比电阻变化元件进行存储动作时的高电阻状态下的电阻变化元件的电阻值高的电阻值。
并且，虚拟位线选择电路5在读出电路（读出放大器7等）的读出动作的期间内，选择在与选择字线之间的立体交差点配置有第2种类的单元（偏移检测单元）的虚拟位线，作为选择虚拟位线。下面，详细叙述该非易失性半导体存储装置200的结构要素。
交叉点单元阵列1与图19中说明的交叉点单元阵列相同，是作为本来的写入或读出对象的M行N列（这里为8行8列）的存储单元阵列。
偏移检测单元阵列2E的字线与交叉点单元阵列1的字线共通且相邻配置。在该偏移检测单元阵列2E中，在列方向上排列4条虚拟位线DBL0～DBL3。即，虚拟位线由针对与偶数字线WL0、WL2、WL4…之间的立体交差点具有偏移检测单元DMC的虚拟位线DBL2、DBL3、针对与奇数字线WL1、WL3、WL5…之间的立体交差点具有偏移检测单元DMC的虚拟位线DBL0、DBL1构成。
交叉点单元阵列1的位线群经由位线选择电路4和钳位电路8而与读出放大器7连接，该钳位电路8由将栅极作为节点CLAMP的N型MOS晶体管构成。
偏移检测单元阵列2E的虚拟位线DBL0～DBL3经由虚拟位线选择电路5和钳位电路9而与电流源6连接，该钳位电路9由将栅极作为节点CLAMP的N型MOS晶体管构成。电流源6由P型MOS晶体管6a构成。对P型MOS晶体管6a的栅极和读出放大器7输入激活读出放大器7的读出起动信号。
另外，利用交叉点单元阵列1和偏移检测单元阵列2E构成交叉点单元阵列块210。
对如上所述构成的非易失性半导体存储装置200的读出动作进行说明。
在交叉点单元阵列1的读出动作中，通过字线选择电路3选择字线，通过位线选择电路4选择位线。然后，根据读出起动信号的指示激活读出放大器7，通过读出放大器7检测从读出放大器7流向位于选择位线与选择字线的立体交差点A部的存储单元MC的电流，进行读出动作。
并且，同时，根据读出起动信号的指示使电流源6的P型MOS晶体管6a导通，对偏移检测单元阵列2E供给电流。
此时，关于虚拟位线选择电路5进行的虚拟位线的选择，进行如下控制：例如在指定字线WL1并选择立体交差点A部的存储单元MC作为交叉点单元阵列1的存储单元的情况下，选择在该选择字线WL1中配置有偏移检测单元DMC（立体交差点B部）的虚拟位线DBL0和虚拟位线DBL1。即，在选择奇数字线WL1、WL3、WL5…的情况下，选择虚拟位线DBL0和虚拟位线DBL1，在选择偶数字线WL0、WL2、WL4…的情况下，选择虚拟位线DBL2和虚拟位线DBL3。
并且，钳位电路8和钳位电路9用于防止在读出动作时由于位线的电压和虚拟位线的电压上升到规定电压以上而引起的误写入（干扰），将位线的电压和虚拟位线的电压抑制为从节点CLAMP的电压下降N型MOS晶体管的阈值电压量的电压。
图9是简易地示出选择了位于立体交差点A部的存储单元时的非易失性半导体存储装置200所具有的交叉点单元阵列块210的阻抗的等效电路图。另外，以与图3中说明的等效电路图的不同之处为中心进行说明，相同点只做简单说明。
首先，在读出动作中，通过钳位电路8对选择位线与选择字线之间施加规定电压，但是，还通过钳位电路9对虚拟位线DBL0和虚拟位线DBL1施加相同电压。此时，非选择字线、非选择位线、非选择虚拟位线DBL2和非选择虚拟位线DBL3成为开放状态。
潜行电流的路径是将交叉点单元阵列1作为电流流入口的路径和将偏移检测单元阵列2E作为电流流入口的路径的2个路径，但是，来自偏移检测单元阵列2E的潜行电流路径还具有选择虚拟位线DBL0和选择虚拟位线DBL1的2个路径。而且，各个电流流入口仅为这些选择虚拟位线DBL0和DBL1与偶数字线的立体交差点，所以，潜行电流分别从M/2个非选择存储单元流入，在非选择偶数字线节点与交叉点单元阵列1的潜行电流汇合，进而通过非选择位线节点而与来自非选择奇数字线（非选择奇数字线节点）侧的潜行电流汇合，流出到选择字线。
在图9所示的等效电路中，潜行电流路径的中间段的阻抗依赖于上段部中的（M/2个）和下段部中的（N-1个）的个数的乘积而决定，所以较低，系统全体的阻抗主要由上段部和下段部支配。
因此，设在选择存储单元中流过的电流为Icell、该系统全体的潜行电流为Isneak2、在虚拟位线DBL0中流过的电流为IDBL0、在虚拟位线DBL1中流过的电流为IDBL1时，从交叉点单元阵列块210的选择位线流到选择字线的电流IBL和从电流源6流到选择字线的电流IDBL大致如下表示。即，由下式表示。
IBL≈Icell+Isneak2/2…（式3）
IDBL=IDBL0+IDBL1
≈2×Isneak2/4=Isneak2/2…（式4）
即，如在基本原理中说明的那样，通过电流源6，经由虚拟位线对非选择字线施加规定电流，从读出放大器7观察，从选择位线流出的潜行电流减少一半，能够提高S/N，能够实现读出性能的稳定化。
另外，在本实施方式中，作为偏移检测单元阵列2E，构成为设置2条相同的虚拟位线用于偶数字线，设置2条相同的虚拟位线用于奇数字线，但是，例如通过采用使电流源6的施加电压或钳位电路9的栅极电压稍微上升的设定，增加电流供给量，由此，也可以将虚拟位线的条数从上述2条减少为1条。
并且，如果将设置在偏移检测单元阵列2E中的存储单元MC设定为低电阻状态，则从虚拟位线侧供给的潜行电流进一步增加，相对而言能够减少选择位线侧的潜行电流，能够进一步提高S/N。
总结以上读出动作时，成为图10所示的流程图的顺序。
即，在本实施方式的非易失性半导体存储装置200的读出方法中，首先，通过字线选择电路3从多个字线WL0～WL7中选择1条字线作为选择字线，并且通过位线选择电路4从多个位线中选择1条位线作为选择位线（存储单元选择步骤S10）。
同时（并行地），通过虚拟位线选择电路5从1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线（虚拟位线选择步骤S11）。另外，在该虚拟位线选择步骤S11中，在下一个读出步骤S12的读出动作的期间内，选择在选择字线与选择虚拟位线的立体交差点配置有第2种类的单元（偏移检测单元）的虚拟位线，作为选择虚拟位线。
然后，在存储单元选择步骤S10之后，通过读出放大器7，经由选择字线和选择位线对第1交叉点单元阵列（交叉点单元阵列1）中的对应的第1种类的单元（存储单元）即选择存储单元施加规定电压，利用在选择位线中流过的电流判别选择存储单元的电阻状态（读出步骤S12）。
此时，在虚拟位线选择步骤S11之后，与上述读出步骤S12并行地，即在读出步骤S12的读出动作的期间内，通过电流源6，通过选择虚拟位线对第2交叉点单元阵列供给电流（电流施加步骤S13）。
根据这种读出方法，在从存储单元进行读出的读出期间内，通过电流源6，经由虚拟位线对非选择字线施加规定电流，所以，从读出放大器7观察，从选择位线流出的潜行电流减少一半，存储单元的读出中的S/N提高，读出性能稳定。
[第2实施方式]
图11是示出本发明的第2实施方式的非易失性半导体存储装置300的电路结构的框图。非易失性半导体存储装置300在式2中使在虚拟位线中流过的电流相当于潜行电流，高精度地生成读出放大器的判定电平。
作为主要的结构要素，该非易失性半导体存储装置300具有以下结构。即，与图8的非易失性半导体存储装置200同样，具有：多个字线WL0～WL7，在第1平面内以相互平行的方式形成；多个位线，在与第1平面平行的第2平面内以相互平行且与多个字线WL0～WL7立体交差的方式形成；以及第1交叉点单元阵列（交叉点单元阵列1），由针对多个字线WL0～WL7与多个位线的各个立体交差点设置的第1种类的单元（存储单元）的集合体构成。还具有：1条以上的虚拟位线（这里为4条虚拟位线DBL0～DBL3），在第2平面内以相互平行且与多个字线WL0～WL7立体交差的方式形成；以及第2交叉点单元阵列（偏移检测单元阵列2），针对多个字线WL0～WL7与虚拟位线DBL0～DBL3的各个立体交差点设置第1种类的单元（通常的存储单元）或第2种类的单元（偏移检测单元）中的任意一方，由针对任意的虚拟位线DBL0～DBL3分别至少具有一个以上的第1种类的单元（通常的存储单元）和第2种类的单元（偏移检测单元）的集合体构成。还具有：字线选择电路3，从多个字线WL0～WL7中选择1条字线作为选择字线；位线选择电路4，从多个位线中选择1条位线作为选择位线；以及虚拟位线选择电路5，从1条以上的虚拟位线（这里为4条虚拟位线DBL0～DBL3）中选择至少1条虚拟位线作为选择虚拟位线。还具有：读出电路（存储单元电流检测电路101、比较器110），经由选择字线和选择位线对第1交叉点单元阵列（交叉点单元阵列1）中的对应的第1种类的单元（存储单元）即选择单元施加规定电压，利用在选择位线中流过的电流判别选择单元的电阻状态；以及电流检测电路（偏移电流检测电路102），在读出电路（存储单元电流检测电路101、比较器110）的读出动作的期间内，检测通过选择虚拟位线而在第2交叉点单元阵列（偏移检测单元阵列2）中流过的电流。另外，读出电路（特别是比较器110）根据与在选择位线中流过的电流对应的值和基于在所述第2交叉点单元阵列中流过的电流（偏移检测单元阵列2）的值（参照电平），判别选择单元的电阻状态。
进而，在本实施方式中，为了生成上述参照电平，该非易失性半导体存储装置300具有以下的第1～第4电路。第1电路是偏移电流检测电路102，该偏移电流检测电路102检测流过虚拟位线的电流，并放大X倍。第2电路是第1电流合成电路（高电阻参照电流生成电路103），该第1电流合成电路由第1种类的单元（通常的存储单元）构成，生成第1合成电流，该第1合成电流是在设定为2个以上的电阻状态中的第1电阻状态（这里为高电阻状态）的参照单元中流过的电流和上述放大X倍的流过虚拟位线的电流的合成电流。第3电路是第2电流合成电路（低电阻参照电流生成电路104），该第2电流合成电路由第1种类的单元（通常的存储单元）构成，生成第2合成电流，该第2合成电流是在设定为2个以上的电阻状态中的第2电阻状态（低电阻状态）的参照单元中流过的电流和上述放大X倍的流过虚拟位线的电流的合成电流。进而，第4电路是参照电平生成电路109，该参照电平生成电路109对第1合成电流和第2合成电流进行合成（相加）并进行平均，生成与合成后的平均电流对应的电压即参照电平。
然后，读出电路（特别是比较器110）将由参照电平生成电路109生成的参照电平（即对第1合成电流和第2合成电流进行平均而得到的值）作为判定基准，判别选择存储单元的电阻状态。
下面，详细叙述该非易失性半导体存储装置300的结构要素。
字线共通的交叉点单元阵列1和偏移检测单元阵列2、字线选择电路3、选择交叉点单元阵列1的位线的位线选择电路4、选择偏移检测单元阵列2的虚拟位线的虚拟位线选择电路5采用与所述部件相同的结构。另外，偏移检测单元阵列2可以采用图4所示的偏移检测单元阵列2B～2D中的任意一种结构。
位线选择电路4的输出与存储单元电流检测电路101连接，其输出被输入到比较器110的第1输入端子。
虚拟位线选择电路5的输出与偏移电流检测电路102连接，其输出被输入到高电阻参照电流生成电路103和低电阻参照电流生成电路104。高电阻参照电流生成电路103由偏移电流再生电路105和高电阻单元电流产生电路106构成，生成对在这两者中再生/产生的电流进行合成后的合成电流。低电阻参照电流生成电路104由偏移电流再生电路107和低电阻单元电流产生电路108构成，生成对在这两者中再生/产生的电流进行合成后的合成电流。
而且，利用参照电平生成电路109对高电阻参照电流生成电路103和低电阻参照电流生成电路104的各个输出电流进行合成，以使其成为它们的中间电流附近的值，由此生成参照电压。所生成的参照电压被输入到比较器的第2输入端子。
图12是利用具体的电路结构示出图11中说明的非易失性半导体存储装置300的电路块的图。另外，偏移检测单元阵列2应用图4中说明的偏移检测单元阵列2C。
存储单元电流检测电路101由第1电流反射电路和恒流源101c构成，该第1电流反射电路由P型MOS晶体管101a和P型MOS晶体管101b构成。由该第1电流反射电路中的反射电流决定的电压作为该存储单元电流检测电路101的输出而输出到节点N4。
偏移电流检测电路102由第2电流反射电路和N型MOS晶体管102c构成，该第2电流反射电路由P型MOS晶体管102a和P型MOS晶体管102b构成。这里，N型MOS晶体管102c在与下一段（高电阻参照电流生成电路103和低电阻参照电流生成电路104）之间构成第3和第4电流反射电路。
高电阻参照电流生成电路103由P型MOS晶体管105a、N型MOS晶体管105b和高电阻状态参照单元106a构成。另外，N型MOS晶体管105b对应于图11中的偏移电流再生电路105，高电阻状态参照单元106a对应于图11中的高电阻单元电流产生电路106，P型MOS晶体管105a对应于生成在这两者中再生/产生的电流的合成电流的电路。这里，N型MOS晶体管105b的栅极连接有N型MOS晶体管102c的栅极和漏极的节点N1，构成第3电流反射电路。
黑色圆点所示的高电阻状态参照单元106a由与存储单元MC相同构造的存储单元构成，被设定为高电阻状态。而且，N型MOS晶体管105b和高电阻状态参照单元106a并联连接在节点N2与地线之间。节点N2与P型MOS晶体管105a的栅极和漏极连接。由此，P型MOS晶体管105a生成在N型MOS晶体管105b和高电阻状态参照单元106a中流过的电流的合成电流，在与下一段（参照电平生成电路109）之间构成第5电流反射电路。
低电阻参照电流生成电路104由P型MOS晶体管107a、N型MOS晶体管107b和低电阻状态参照单元108a构成。另外，N型MOS晶体管107b对应于图11中的偏移电流再生电路107，低电阻状态参照单元108a对应于图11中的低电阻单元电流产生电路108，P型MOS晶体管107a对应于生成在这两者中再生/产生的电流的合成电流的电路。这里，N型MOS晶体管107b的栅极连接有N型MOS晶体管102c的栅极和漏极的节点N1，构成第4电流反射电路。
黑色圆点所示的低电阻状态参照单元108a由与存储单元MC相同构造的存储单元构成，被设定为低电阻状态。而且，N型MOS晶体管107b和低电阻状态参照单元108a并联连接在节点N3与地线之间。节点N3与P型MOS晶体管107a的栅极和漏极连接。由此，P型MOS晶体管107a生成在N型MOS晶体管107b和低电阻状态参照单元108a中流过的电流的合成电流，在与下一段（参照电平生成电路109）之间构成第6电流反射电路。
参照电平生成电路109由P型MOS晶体管109a、P型MOS晶体管109b、以及具有与存储单元电流检测电路101所具有的恒流源101c相同的电流供给特性的恒流源109c构成。
P型MOS晶体管109a和P型MOS晶体管105a构成第5电流反射电路，对高电阻参照电流进行反射。P型MOS晶体管109b和在P型MOS晶体管107a中流过的电流构成第6电流反射电路，对低电阻参照电流进行反射。而且，由高电阻参照电流和低电阻参照电流的合成电流决定的电压作为参照电平生成电路109的输出而输出到节点N5。
然后，利用比较器110对节点N4的电压相对于节点N5的电压的高/低进行比较，将该比较结果作为读出数据SOUT进行输出。
另外，图12的电路图中的Wp或其倍数、Wn或其倍数的记述意味着以下意思。即，Wp表示P型MOS晶体管的沟道宽度的相对尺寸，Wn表示N型MOS晶体管的沟道宽度的相对尺寸，对应于各个电流反射电路的反射比。
将第1电流反射电路的反射比设定为1：1，将第2电流反射电路的反射比设定为1：2，将第3和第4电流反射电路的反射比设定为1：1，将第5和第6电流反射电路的反射比设定为2：1。
另外，利用交叉点单元阵列1和偏移检测单元阵列2（或2C）构成交叉点单元阵列块310。
接着，结合各电流反射电路的反射比的设定理由对如上构成的非易失性半导体存储装置300的动作进行说明。
图13是简易地示出选择了位于立体交差点A部的存储单元MC时的非易失性半导体存储装置300所具有的交叉点单元阵列块310的阻抗的等效电路图。其与图9中说明的等效电路的不同之处在于，虚拟位线由1条构成，但是，仅是从虚拟位线DBL0朝向偶数字线（非选择偶数字线节点）的潜行电流路径，所以，成为潜行电流全体的大约1/3。
因此，设在选择存储单元中流过的电流为Icell、该系统全体的潜行电流为Isneak3、在虚拟位线中流过的电流为IDBL时，从交叉点单元阵列块310的选择位线流到选择字线的电流IBL和从虚拟位线流到选择字线的电流IDBL大致如下表示。
第1电流反射电路的输入电流IBL（=流出到交叉点单元阵列1的电流）成为下式。
IBL≈Icell+Isneak3×2/3
第2电流反射电路的输入电流IDBL（=流出到偏移检测单元阵列2C的电流）成为下式。
IDBL≈Isneak3×1/3
其结果，基于第1电流反射电路（反射比：1）的反射电流成为下式。
IBL≈Icell+Isneak3×2/3…（式5）
另一方面，基于第2电流反射电路（反射比：2）的反射电流成为下式。
Isneak3×1/3×2
由此，由第3电流反射电路（反射比：1）生成的电流和在高电阻状态参照单元106a中流过的电流的合成电流成为下式。
Icell（HR）+Isneak3×2/3（另外，Icell（HR）表示高电阻状态的存储单元电流）
另一方面，由第4电流反射电路（反射比：1）生成的电流和在低电阻状态参照单元108a中流过的电流的合成电流成为下式。
Icell（LR）+Isneak3×2/3（另外，cell（LR）表示低电阻状态的存储单元电流）
由此，由第5电流反射电路（反射比：1/2）生成的反射电流成为下式。
Icell（HR）×1/2+Isneak3×1/3
另一方面，由第6电流反射电路（反射比：1/2）生成的反射电流成为下式。
Icell（LR）×1/2+Isneak3×1/3
而且，由第5电流反射电路生成的反射电流和由第6电流反射电路生成的反射电流的合成电流成为下式。
{Icell（HR）+Icell（LR）}×1/2+Isneak3×2/3…（式6）
因此，作为比较器110的参照电平输入的针对第2输入端子的输入相对于针对第1输入端子的输入（与Icell+Isneak3×2/3对应的电压），潜行电流成分被转换成同一电流量（Isneak3×2/3），仅存储单元电流成分被转换成高电阻状态下的存储单元电流和低电阻状态下的存储单元电流的中间电流（{Icell（HR）+Icell（LR）}×1/2）。
由此，在比较器110中，对第1输入端子和第2输入端子双方输入同一潜行电流成分作为偏移，所以，对仅流过选择存储单元的电流和其基准值（存储单元处于高电阻状态时在存储单元中流过的电流和存储单元处于低电阻状态时在存储单元中流过的电流的平均电流）进行比较。由此，实现不依赖于潜行电流的准确的读出。
另外，一般化时，在第1交叉点单元阵列（在本实施方式中为交叉点单元阵列1）中流过的潜行电流和在第2交叉点单元阵列（在本实施方式中为偏移检测单元阵列2）中流过的潜行电流量的关系如下表示。
考虑如下情况：第1交叉点单元阵列是由M条字线和N条位线构成的M行N列的存储单元阵列，针对第2交叉点单元阵列的1条虚拟位线设置A个第1种类的单元（通常的存储单元），并且，同时选择的虚拟位线的条数为B条。
设在选择字线中流过的潜行电流的总计为Isneak，设从选择位线流入的潜行电流的绝对值为IBL，设从第2交叉点单元阵列的虚拟位线流入的电流的绝对值为IDBL时，电流IBL、电流IDBL如下所述。
IBL=（M-1）/（M-1+A×B）×Isneak
IDBL=A×B/（M-1+A×B）×Isneak
这里，在IBL中也流过Icell，但是，这里着眼于IBL中包含的潜行电流，所以，为了简便，未记载于式子中。
本发明假设大规模的存储容量，所以，根据M>>1而表示为下式。
IBL≈M/（M+A×B）×Isneak…（式7）
IDBL≈A×B/（M+A×B）×Isneak…（式8）
根据式7、式8，成为下式。
X=IBL/IDBL≈M/（A×B）…（式9）
即，示出从交叉点单元阵列1侧和偏移检测单元阵列2C侧观察，能够以作为电流流入口的选择位线和虚拟位线相对于作为共通的电流流出口的选择字线的存储单元数的比率（交叉点单元阵列1侧：M个、偏移检测单元阵列2侧：A×B个）分散潜行电流。
例如，在上述图12的例子中，根据A=0.5×M、B=1而表示为下式。
IBL≈2/3×Isneak
IDBL≈1/3×Isneak
该结果对应于图12中设第2电流反射电路的反射比X为2的情况。
并且，在使用偏移检测单元阵列2C以外的结构的情况下，以由式7、式8计算出的比率为基准决定第2电流反射电路相对于第1电流反射电路的反射比即可。
并且，在图2的例子中，A=M-1、B=1，表示为下式。
IBL=1/2×Isneak
IDBL=1/2×Isneak
并且，在图8的例子中，A=0.5×M、B=2，表示为下式。
IBL=1/2×Isneak
IDBL=1/2×Isneak
另外，这些是原理式，在实际应用的情况下，当然考虑各种偏差进行设计。一般地，例如设置±20%的余量进行设计。在图12的例子中，与第2电流反射电路102的反射比2对应的P型MOS晶体管102b的尺寸在1.6Wp～2.4Wp的范围内最佳。
即，实际设计时的第2电流反射电路102的反射比X在如下范围内最佳。
0.8×M/（A×B）≤X≤1.2×M/（A×B）
如以上说明的那样，在本实施方式中，与潜行电流成分的大小连动地自动设定比较器110的参照电平，针对开关元件12的偏差等，也能够实现稳定的读出电路。
进而，从存储单元电流检测电路101侧观察的潜行电流成分能够减少到2/3，所以，同时能够实现S/N改善。
另外，在能够忽视高电阻状态下的存储单元电流的情况下，也可以不配置高电阻状态参照单元106a。或者，也可以不配置高电阻参照电流生成电路103自身，而将第4电流反射电路的反射比调整为2倍。
总结以上的读出动作时，成为图14所示的流程图的顺序。
即，在本实施方式的非易失性半导体存储装置300的读出方法中，首先，通过字线选择电路3从多个字线WL0～WL7中选择1条字线作为选择字线，并且通过位线选择电路4从多个位线中选择1条位线作为选择位线（存储单元选择步骤S20）。
同时（并行地），通过虚拟位线选择电路5从1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线（虚拟位线选择步骤S21）。另外，在该虚拟位线选择步骤S21中，在下一个读出步骤S22的读出动作的期间内，选择在选择字线与选择虚拟位线的立体交差点配置有第2种类的单元（偏移检测单元）的虚拟位线，作为选择虚拟位线。
然后，在存储单元选择步骤S20之后，通过存储单元电流检测电路101，经由选择字线和选择位线对第1交叉点单元阵列（交叉点单元阵列1）中的对应的第1种类的单元（存储单元）即选择存储单元施加规定电压，检测在选择存储单元中流过的电流（第1电流检测步骤S22）。
此时，在虚拟位线选择步骤S21之后，与上述第1电流检测步骤S22并行地，即在第1电流检测步骤S22的电流检测的期间内，通过偏移电流检测电路102，检测通过选择虚拟位线在第2交叉点单元阵列（偏移检测单元阵列2）中流过的电流（第2电流检测步骤S23）。
最后，通过比较器110对与在第1电流检测步骤S22中检测到的在选择存储单元中流过的电流对应的值和基于在第2电流检测步骤S23中检测到的在第2交叉点单元阵列（偏移检测单元阵列2）中流过的电流的值（参照电平）进行比较，从而判别选择存储单元的电阻状态（电阻状态判别步骤S24）。
根据这种读出方法，与潜行电流成分的大小连动地自动设定比较器110的参照电平，利用比较器110对该参照电平和与在选择存储单元中流过的电流对应的值进行比较，判别选择存储单元的电阻状态。由此，不依赖于构成存储单元的开关元件12的设定电阻值，能够进行稳定的读出。
[第3实施方式]
图15是本发明的第3实施方式的非易失性半导体存储装置400的电路图。非易失性半导体存储装置400具有根据在虚拟位线中流过的电流量的大小而向交叉点单元阵列1的读出电路侧进行反馈的结构。即，作为读出电路，该非易失性半导体存储装置400具有以下电路：具有第1负载电路（P型MOS晶体管203）和第2负载电路（由P型MOS晶体管201和P型MOS晶体管202构成的电流反射电路），通过第2负载电路供给由电流检测电路（N型MOS晶体管206a）检测到的电流的规定倍的电流，通过第1负载电路生成与所供给的电流和在选择位线中流过的电流的差分相当的电压（节点N10中的电压），通过对所生成的电压和规定基准电压（VREF）进行比较，判别选择单元的电阻状态。
下面，详细叙述该非易失性半导体存储装置400的结构要素。
交叉点单元阵列1和偏移检测单元阵列2C与图12相同，所以省略说明。
偏移检测单元阵列2C侧的虚拟位线选择电路5的输出经由作为偏移检测单元阵列2C用的电流检测电路的N型MOS晶体管206a，与P型MOS晶体管205a和P型MOS晶体管201连接。
另一方面，交叉点单元阵列1侧的位线选择电路4的输出经由作为交叉点单元阵列1用的电流检测电路的N型MOS晶体管206b，与P型MOS晶体管205b、P型MOS晶体管202、P型MOS晶体管203、对第2输入端子和规定电位VREF进行比较的比较器204的第1输入端子连接。
对N型MOS晶体管206a和N型MOS晶体管206b的栅极共同施加电压VCLUMP。由此，N型MOS晶体管206a和N型MOS晶体管206b作为防止位线和虚拟位线的电压上升到规定电压以上的钳位发挥作用。
P型MOS晶体管205a和P型MOS晶体管205b的栅极连接有指示预充电的信号NPR。由此，P型MOS晶体管205a和P型MOS晶体管205b在读出动作前，在规定期间内对位线和虚拟位线进行预充电（施加电压）。
P型MOS晶体管201和P型MOS晶体管202构成反射比为1：2的电流反射电路（第2负载电路），通过P型MOS晶体管202供给在虚拟位线中流过的潜行电流的规定倍（这里为2倍）的电流、即与流入交叉点单元阵列1的潜行电流相当的电流。
P型MOS晶体管203发挥用于读出存储单元电流的负载电路（第1负载电路）的作用。该P型MOS晶体管203通过输入到其栅极的读出放大器激活信号SACT而在激活指示期间内导通。其结果，节点N10的电压收敛为由在P型MOS晶体管203中流过的电流和在选择存储单元中流过的电流的比率决定的电压。该情况下，通过电流反射电路（P型MOS晶体管201和P型MOS晶体管202）对交叉点单元阵列1的潜行电流进行补偿，所以，作为由负载电路即P型MOS晶体管203供给的电流，忽视潜行电流成分，仅考虑存储单元为高电阻状态和低电阻状态的中间电平时在存储单元中流过的电流值进行调整即可。
这样，根据本实施方式的非易失性半导体存储装置400，在比较器204中，对依赖于去除了潜行电流成分后的真正的存储单元电流而决定的电压（节点N10的电压）和规定电位VREF进行比较，所以，能够以较高的S/N进行读出。
另外，作为本发明的非易失性半导体存储装置的应用例，具有如下例子。
图16是示出本发明的第4实施方式的非易失性半导体存储装置600的电路结构的框图。该非易失性半导体存储装置600的特征在于，观测在虚拟位线中流过的电流量的大小作为虚拟位线的放电延迟时间，具有交叉点单元阵列1、偏移检测单元阵列2、字线选择电路3、位线选择电路4、虚拟位线选择电路5、锁存定时生成电路401、锁存电路402和读出放大器403。在该非易失性半导体存储装置600中，偏移检测单元阵列2用的电流检测电路（这里为锁存定时生成电路401）生成在依赖于虚拟位线中流过的电流的放电时间内确定定时的定时信号，读出电路（这里为读出放大器403、锁存电路402）根据该定时信号对表示选择存储单元的电阻状态的数据进行锁存。
下面，详细叙述该非易失性半导体存储装置600的结构要素。
在非易失性半导体存储装置600中，利用依赖于在虚拟位线中流过的电流量的放电特性，在锁存定时生成电路401中生成锁存定时信号。例如，利用在虚拟位线中流过的电流使预先充电的电容器的电荷放电，从而生成锁存定时信号。
锁存电路402与该锁存定时信号同步地对读出放大器403的输出（即表示选择存储单元的电阻状态的数据）进行锁存。
由此，能够在反映了在虚拟位线中流过的电流即潜行电流的大小的定时从存储单元中读出数据，能够实现稳定的读出。并且，与具有固定延迟时间进行读出的方式相比，读出速度高速化。
图17是示出本发明的第5实施方式的非易失性半导体存储装置700的电路结构的框图。该非易失性半导体存储装置700的特征在于，具有监视端子502，该监视端子502是与由虚拟位线选择电路5选择的虚拟位线连接的端子，能够从非易失性半导体存储装置700的外部进行探测。
更详细地讲，非易失性半导体存储装置700具有如下结构：布线从偏移检测单元阵列2侧的虚拟位线选择电路5经由由N型MOS晶体管501构成的开关元件而与监视端子502连接。
由此，能够通过监视端子502直接测定潜行电流。在交叉点型的非易失性半导体存储装置中，减少潜行电流对于成品和动作的稳定化来说是很重要的，但是，作为直接评价开关元件12的断开特性的手段，本实施方式的非易失性半导体存储装置700是有效的。
以上，根据实施方式对本发明的非易失性半导体存储装置及其读出方法进行了说明，但是，本发明不限于这些实施方式和变形例。在不脱离本发明主旨的范围内对各实施方式实施本领域技术人员想到的各种变形而得到的方式、任意组合各实施方式和变形例中的结构要素而实现的方式也包含在本发明中。
例如，上述实施方式的非易失性半导体存储装置也可以分别具有图2和图4（a）～图4（c）所示的偏移检测单元阵列中的任意一方。即，只要由针对多个字线与虚拟位线的各个立体交差点设置存储单元和偏移检测单元中的任意一方、针对任意的虚拟位线分别至少具有一个以上的存储单元和偏移检测单元的集合体构成即可，本发明并不限定虚拟位线的条数、存储单元和偏移检测单元的个数和配置等。
并且，在上述实施方式中，在交叉点单元阵列和偏移检测单元阵列中共用字线，但是，取而代之，也可以共用位线。即，上述实施方式中的字线和位线是分别规定单元阵列的行和列的布线的名称，即使颠倒字线和位线，本发明也成立。
进而，也可以应用于如下结构：设置不共用任何字线或位线的独立的偏移检测单元阵列，具有与例如第5实施方式中说明的非易失性半导体存储装置700相同的监视端子或偏移电流检测电路，独立测定偏移检测单元阵列的潜行电流。该情况下，无法得到式1中说明的减少选择位线路径的潜行电流的效果，但是，同样得到式2所示的直接测定潜行电流量的效果。例如，将偏移检测单元阵列内的存储单元的电阻状态设定为低电阻状态，在交叉点阵列的读出前，事前测定该偏移检测单元阵列的潜行电流，反映到交叉点阵列的读出中。这样，在周边温度变化时、由于制造条件的偏差而使潜行电流的批量和限幅不同时等，也能够稳定地进行读出动作。
并且，在上述实施方式的非易失性半导体存储装置中，没有明示针对存储单元的写入电路和实施成形动作的电路，但是，当然可以具有这种电路。
产业上的可利用性
本发明作为非易失性半导体存储装置、特别是能够解决实现微细化和大容量化的交叉点构造的问题、即由于潜行电流而使读出信号的SN比低下的在现有装置结构中难以应对的问题的非易失性半导体存储装置、例如在数字家电、存储卡、便携型电话机和个人计算机等的各种电子设备中使用的非易失性半导体存储装置是有用的。
标号说明
1：交叉点单元阵列；2、2A～2E：偏移检测单元阵列；3：字线选择电路；4：位线选择电路；5：虚拟位线选择电路；6：电流源；6a、101a、101b、102a、102b、105a、107a、109a、109b、201～203、205a、205b：P型MOS晶体管；7、403：读出放大器；8、9：钳位电路；11：电阻变化元件；12：开关元件；100、210、310：交叉点单元阵列块；101：存储单元电流检测电路；101c：恒流源；102：偏移电流检测电路；102c、105b、107b、206a、206b、501：N型MOS晶体管；103：高电阻参照电流生成电路；104：低电阻参照电流生成电路；105：偏移电流再生电路；106：高电阻单元电流产生电路；106a：高电阻状态参照单元；107：偏移电流再生电路；108：低电阻单元电流产生电路；108a：低电阻状态参照单元；109：参照电平生成电路；109c：恒流源；110、204：比较器；200、300、400、600、700：非易失性半导体存储装置；401：锁存定时生成电路；402：锁存电路；502：监视端子；800：层间绝缘膜；810：第1通路；811：存储元件；812：第2通路；901：层间绝缘膜；911：第1电极；912：第2电极；913：第3电极；921：高氧不足度层；922：低氧不足度层；930：半导体层；970：电阻变化元件；971：二极管；972：存储元件；MC：存储单元；DMC：偏移检测单元。

Claims (10)

1.一种非易失性半导体存储装置，具有：
多个字线，在第1平面内以相互平行的方式形成；
多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；
第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；
1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；
第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置所述第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成；
字线选择电路，从所述多个字线中选择1条字线作为选择字线；
位线选择电路，从所述多个位线中选择1条位线作为选择位线；
虚拟位线选择电路，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；
读出电路，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，利用在所述选择位线中流过的电流判别所述选择单元的电阻状态；以及
电流源，在所述读出电路的读出动作的期间内，通过所述选择虚拟位线对所述第2交叉点单元阵列供给电流，
所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，
所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，
所述虚拟位线选择电路在所述读出电路的读出动作的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线。
2.一种非易失性半导体存储装置，具有：
多个字线，在第1平面内以相互平行的方式形成；
多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；
第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；
1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；
第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置所述第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成；
字线选择电路，从所述多个字线中选择1条字线作为选择字线；
位线选择电路，从所述多个位线中选择1条位线作为选择位线；
虚拟位线选择电路，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；
读出电路，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，利用在所述选择位线中流过的电流判别所述选择单元的电阻状态；以及
电流检测电路，在所述读出电路的读出动作的期间内，检测通过所述选择虚拟位线而在所述第2交叉点单元阵列中流过的电流，
所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，
所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，
所述虚拟位线选择电路在所述读出电路的读出动作的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线，
所述读出电路根据与在所述选择位线中流过的电流对应的值和基于由所述电流检测电路检测到的在所述第2交叉点单元阵列中流过的电流的值，判别所述选择单元的电阻状态。
3.如权利要求2所述的非易失性半导体存储装置，其中，
所述非易失性半导体存储装置还具有：
第1电流合成电路，由所述第1种类的单元构成，生成第1合成电流，该第1合成电流是在设定为所述2个以上的电阻状态中的高电阻状态的参照单元中流过的电流和将由所述电流检测电路检测到的电流放大X倍而得到的电流的合成电流；以及
第2电流合成电路，由所述第1种类的单元构成，生成第2合成电流，该第2合成电流是在设定为所述2个以上的电阻状态中的低电阻状态的参照单元中流过的电流和将由所述电流检测电路检测到的电流放大X倍而得到的电流的合成电流，
所述读出电路将对所述第1合成电流和所述第2合成电流进行平均后的参照电平作为判定基准，判别所述电阻状态，
在利用由M条字线和N条位线构成的M行N列的单元阵列构成所述第1交叉点单元阵列、针对所述第2交叉点单元阵列的所述虚拟位线设置A个所述第1种类的单元、并且由所述虚拟位线选择电路同时选择的虚拟位线的条数为B条时，其中，A为满足1≤A≤M-1的自然数，B为满足1≤B≤N的自然数，
所述X满足下式，
0.8×M/(A×B)≤X≤1.2×M/(A×B)。
4.如权利要求2所述的非易失性半导体存储装置，其中，
所述读出电路具有第1负载电路和第2负载电路，通过所述第2负载电路供给由所述电流检测电路检测到的电流的规定倍的电流，通过所述第1负载电路生成与所供给的电流和在所述选择位线中流过的电流的差分相当的电压，通过对所生成的电压和规定的基准电压进行比较，判别所述选择单元的电阻状态。
5.如权利要求2所述的非易失性半导体存储装置，其中，
所述电流检测电路生成在依赖于所述电流的放电时间内确定定时的定时信号，
所述读出电路根据所述定时信号，对表示所述电阻状态的数据进行锁存。
6.如权利要求2所述的非易失性半导体存储装置，其中，
所述非易失性半导体存储装置还具有监视端子，该监视端子是与由所述虚拟位线选择电路选择出的虚拟位线连接的端子，能够从所述非易失性半导体存储装置的外部进行探测。
7.如权利要求1或2所述的非易失性半导体存储装置，其中，
在所述第2交叉点单元阵列中配置的所述第1种类的单元被设定为所述2个以上的电阻状态中的较低的电阻状态。
8.如权利要求1或2所述的非易失性半导体存储装置，其中，
在利用由M条字线和N条位线构成的M行N列的单元阵列构成所述第1交叉点单元阵列、针对所述第2交叉点单元阵列的所述虚拟位线设置A个所述第1种类的单元、并且由所述虚拟位线选择电路同时选择的虚拟位线的条数为B条时，其中，A为满足1≤A≤M-1的自然数，B为满足1≤B≤N的自然数，
设在所述选择字线中流过的潜行电流的总计为Isneak、
设从所述选择位线流入的潜行电流的绝对值为IBL、
设从所述虚拟位线流入的潜行电流的绝对值为IDBL时，
电流Isneak以如下的比，分配给所述选择位线和所述虚拟位线，
IBL：IDBL≈M：A×B，
M>>1。
9.一种非易失性半导体存储装置的读出方法，从非易失性半导体存储装置中的第1种类的单元中读出数据，该非易失性半导体存储装置具有：
多个字线，在第1平面内以相互平行的方式形成；
多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；
第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；
1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；以及
第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成，
所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，
所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，
其中，所述读出方法包括以下步骤：
存储单元选择步骤，从所述多个字线中选择1条字线作为选择字线，并且从所述多个位线中选择1条位线作为选择位线；
虚拟位线选择步骤，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；
读出步骤，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，利用在所述选择位线中流过的电流判别所述选择单元的电阻状态；以及
电流施加步骤，在所述读出步骤的读出动作的期间内，通过所述选择虚拟位线对所述第2交叉点单元阵列供给电流，
在所述虚拟位线选择步骤中，在所述读出步骤的读出动作的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线。
10.一种非易失性半导体存储装置的读出方法，从非易失性半导体存储装置中的第1种类的单元中读出数据，该非易失性半导体存储装置具有：
多个字线，在第1平面内以相互平行的方式形成；
多个位线，在与所述第1平面平行的第2平面内以相互平行且与所述多个字线立体交差的方式形成；
第1交叉点单元阵列，由针对所述多个字线与所述多个位线的各个立体交差点设置的第1种类的单元的集合体构成；
1条以上的虚拟位线，在所述第2平面内以相互平行且与所述多个字线立体交差的方式形成；以及
第2交叉点单元阵列，针对所述多个字线与所述虚拟位线的各个立体交差点设置第1种类的单元和第2种类的单元中的任意一方，由针对任意的所述虚拟位线分别至少具有一个以上的第1种类的单元和第2种类的单元的集合体构成，
所述第1种类的单元构成为包括电阻变化元件，该电阻变化元件进行根据在对应的字线和对应的位线之间施加的电信号以可逆的方式在2个以上的电阻状态下变化的存储动作，
所述第2种类的单元构成为包括偏移检测单元，该偏移检测单元与在对应的字线和对应的虚拟位线之间施加的电信号无关，具有比所述电阻变化元件进行所述存储动作时的高电阻状态下的所述电阻变化元件的电阻值高的电阻值，
其中，所述读出方法包括以下步骤：
存储单元选择步骤，从所述多个字线中选择1条字线作为选择字线，并且从所述多个位线中选择1条位线作为选择位线；
虚拟位线选择步骤，从所述1条以上的虚拟位线中选择至少1条虚拟位线作为选择虚拟位线；
第1电流检测步骤，经由所述选择字线和所述选择位线对所述第1交叉点单元阵列中的对应的第1种类的单元即选择单元施加规定电压，检测在所述选择位线中流过的电流；
第2电流检测步骤，在所述第1电流检测步骤的电流检测的期间内，检测通过所述选择虚拟位线而在所述第2交叉点单元阵列中流过的电流；以及
电阻状态判别步骤，根据与在所述第1电流检测步骤中检测到的在所述选择位线中流过的电流对应的值和基于在所述第2电流检测步骤中检测到的在所述第2交叉点单元阵列中流过的电流的值，判别选择存储单元的电阻状态，
在所述虚拟位线选择步骤中，在所述第1电流检测步骤的电流检测的期间内，选择在与所述选择字线之间的立体交差点配置有所述第2种类的单元的虚拟位线，作为所述选择虚拟位线。
CN201280001452.0A 2011-07-21 2012-07-11 非易失性半导体存储装置及其读出方法 Active CN103003884B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-160378 2011-07-21
JP2011160378 2011-07-21
PCT/JP2012/004493 WO2013011669A1 (ja) 2011-07-21 2012-07-11 不揮発性半導体記憶装置とその読み出し方法

Publications (2)

Publication Number Publication Date
CN103003884A CN103003884A (zh) 2013-03-27
CN103003884B true CN103003884B (zh) 2015-04-01

Family

ID=47557870

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280001452.0A Active CN103003884B (zh) 2011-07-21 2012-07-11 非易失性半导体存储装置及其读出方法

Country Status (4)

Country Link
US (1) US8953363B2 (zh)
JP (1) JP5209150B1 (zh)
CN (1) CN103003884B (zh)
WO (1) WO2013011669A1 (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139409B2 (en) * 2010-01-29 2012-03-20 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array
WO2012042828A1 (ja) * 2010-09-27 2012-04-05 パナソニック株式会社 メモリ素子、半導体記憶装置、メモリ素子の製造方法および半導体記憶装置の読み出し方法
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9530469B2 (en) * 2013-03-15 2016-12-27 Sony Semiconductor Solutions Corporation Integrated circuit system with non-volatile memory stress suppression and method of manufacture thereof
US10249366B2 (en) * 2013-03-15 2019-04-02 Sony Semiconductor Solutions Corporation Integrated circuit system with non-volatile memory stress suppression and method of manufacture thereof
US8953387B2 (en) 2013-06-10 2015-02-10 Micron Technology, Inc. Apparatuses and methods for efficient write in a cross-point array
US9312005B2 (en) 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
US9135391B2 (en) * 2013-11-20 2015-09-15 Mentor Graphics Corporation Determination of electromigration susceptibility based on hydrostatic stress analysis
US9324423B2 (en) 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
KR20150144550A (ko) * 2014-06-17 2015-12-28 삼성전자주식회사 온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치
US20160078915A1 (en) * 2014-09-11 2016-03-17 Akira Katayama Resistance change memory
KR102136846B1 (ko) * 2014-09-29 2020-07-22 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9343133B1 (en) * 2014-10-27 2016-05-17 Micron Technology, Inc. Apparatuses and methods for setting a signal in variable resistance memory
KR102217244B1 (ko) * 2014-10-28 2021-02-18 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR20170109564A (ko) * 2015-01-30 2017-09-29 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 크로스바 어레이의 메모리 소자의 전류 측정
WO2016137437A1 (en) * 2015-02-24 2016-09-01 Hewlett Packard Enterprise Development Lp Determining a state of a memristor cell
US10332595B2 (en) 2015-02-24 2019-06-25 Hewlett Packard Enterprise Development Lp Determining resistance states of memristors in a crossbar array
WO2017010991A1 (en) 2015-07-14 2017-01-19 Hewlett Packard Enterprise Development Lp Determining first write strength
US10340001B2 (en) * 2015-08-27 2019-07-02 King Abdullah University Of Science And Technology Single-readout high-density memristor crossbar
KR102358564B1 (ko) * 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
US9601162B1 (en) 2015-09-10 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with strap cells
FR3042304B1 (fr) 2015-10-09 2017-11-24 Commissariat Energie Atomique Procede et circuit pour controler le courant de programmation dans une matrice de memoire non volatile
KR102431206B1 (ko) * 2015-12-23 2022-08-11 에스케이하이닉스 주식회사 전자 장치
DE102017203455A1 (de) * 2016-03-02 2017-09-07 Infineon Technologies Ag Übergangsüberwachung bei resistivem Speicher
CN108701474B (zh) * 2016-03-18 2022-12-30 株式会社半导体能源研究所 半导体装置及使用该半导体装置的系统
US9646671B1 (en) * 2016-10-07 2017-05-09 Kilopass Technology, Inc. Systems and methods for managing write voltages in a cross-point memory array
US20180138292A1 (en) * 2016-11-11 2018-05-17 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
JP2018085155A (ja) * 2016-11-21 2018-05-31 東芝メモリ株式会社 磁気メモリ
US10923187B2 (en) 2016-12-26 2021-02-16 Sony Semiconductor Solutions Corporation Storage device and control method for controlling operations of the storage device
CN109920461B (zh) * 2017-12-12 2021-02-02 杭州潮盛科技有限公司 一种基于薄膜晶体管的阻变存储器
KR102595902B1 (ko) * 2018-08-23 2023-10-30 삼성전자주식회사 저항성 메모리 소자
IT201800009922A1 (it) * 2018-10-30 2020-04-30 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase con lettura single-ended, e metodo di lettura
US11120871B2 (en) * 2019-04-17 2021-09-14 Samsung Electronics Co., Ltd. Denoising of intrinsic sneak current by cell location in PRAM
IT201900010155A1 (it) * 2019-06-26 2020-12-26 St Microelectronics Srl Dispositivo di memoria non volatile con circuito di lettura operante a bassa tensione
KR102302603B1 (ko) * 2020-06-04 2021-09-14 연세대학교 산학협력단 스니크 전류를 제거하기 위한 메모리 장치
US11362272B2 (en) * 2020-08-25 2022-06-14 Winbond Electronics Corp. Resistive memory device and reliability enhancement method thereof by using ratio of set current and reference current
KR102374096B1 (ko) * 2020-10-26 2022-03-11 연세대학교 산학협력단 이중 더미 워드라인을 활용한 크로스 포인트 어레이 메모리 장치
CN112435697A (zh) * 2020-12-29 2021-03-02 深圳市芯天下技术有限公司 高可靠的非易失存储器的存储单元阵列及非易失存储器
US20230047939A1 (en) * 2021-08-13 2023-02-16 Ememory Technology Inc. Fuse-type one time programming memory cell

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101111899A (zh) * 2005-02-02 2008-01-23 夏普株式会社 非易失性半导体存储装置及其动作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3812805B2 (ja) * 2001-01-16 2006-08-23 日本電気株式会社 トンネル磁気抵抗素子を利用した半導体記憶装置
JP3821066B2 (ja) * 2002-07-04 2006-09-13 日本電気株式会社 磁気ランダムアクセスメモリ
KR100610014B1 (ko) 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR100827706B1 (ko) * 2006-10-31 2008-05-07 삼성전자주식회사 반도체 메모리 장치 및 이의 더미라인 바이어싱 방법
JP2008217844A (ja) * 2007-02-28 2008-09-18 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP2010049776A (ja) * 2008-08-25 2010-03-04 Panasonic Corp 不揮発性メモリ装置
JP5032621B2 (ja) * 2010-03-18 2012-09-26 株式会社東芝 不揮発性半導体メモリ及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101111899A (zh) * 2005-02-02 2008-01-23 夏普株式会社 非易失性半导体存储装置及其动作方法

Also Published As

Publication number Publication date
US20130148406A1 (en) 2013-06-13
JPWO2013011669A1 (ja) 2015-02-23
CN103003884A (zh) 2013-03-27
US8953363B2 (en) 2015-02-10
JP5209150B1 (ja) 2013-06-12
WO2013011669A1 (ja) 2013-01-24

Similar Documents

Publication Publication Date Title
CN103003884B (zh) 非易失性半导体存储装置及其读出方法
CN102959636B (zh) 非易失性半导体存储装置及其读出方法
CN102648522B (zh) 非易失性存储元件及其制造方法、以及非易失性存储装置
US7995371B2 (en) Threshold device for a memory array
US8848426B2 (en) Cross-point variable resistance nonvolatile memory device and reading method for cross-point variable resistance nonvolatile memory device
CN103238185B (zh) 非易失性半导体存储装置及其写入方法
US8699261B2 (en) Variable resistance nonvolatile memory device and driving method thereof
US9053788B2 (en) Cross-point variable resistance nonvolatile memory device
EP2204813A1 (en) Non-volatile programmable memory
CN103052992B (zh) 电阻变化型非易失性存储装置及其驱动方法
CN102804278A (zh) 电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置
US8576608B2 (en) Memory apparatus
US9053787B2 (en) Crosspoint nonvolatile memory device and method of driving the same
US8692222B2 (en) Nonvolatile memory element and method of manufacturing the nonvolatile memory element
US8687409B2 (en) Variable resistance nonvolatile memory device
US9082515B2 (en) Variable resistance nonvolatile memory device and driving method of variable resistance nonvolatile memory device
CN109791791A (zh) 非易失性存储装置、以及驱动方法
US10892300B2 (en) Storage device
CN112306399A (zh) 存储器单元、存储器器件及其使用方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151103

Address after: Osaka Japan

Patentee after: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200602

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.