KR20150144550A - 온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치 - Google Patents

온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치 Download PDF

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KR20150144550A
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김찬경
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삼성전자주식회사
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Abstract

저항성 메모리 장치는, 반도체 다이의 코아 영역에 집적되고, 복수의 저항성 메모리 셀들을 포함하는 저항성 셀 어레이 및 상기 반도체 다이의 주변 영역에 집적된 온-칩 저항 측정 회로를 포함한다. 상기 온-칩 저항 측정 회로는 상기 저항성 메모리 셀들 중에서 선택된 저항성 메모리 셀의 셀 저항에 상응하는 셀 전류를 수신하고, 상기 셀 전류에 기초하여 상기 셀 저항을 나타내는 디지털 신호를 발생한다. 상기 온-칩 저항 측정 회로는, 서로 다른 사이즈들을 갖는 복수의 트랜지스터들을 포함하여 서로 다른 동작 전류들을 발생하고, 상기 동작 전류들에 기초하여 상기 셀 저항을 나타내는 온도계 코드의 비트 신호들을 발생할 수 있다.

Description

온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치{On-chip resistance measurement circuit and resistive memory device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 저항성 메모리 셀들의 저항 산포를 효율적으로 측정할 수 있는 온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고용량화, 고속화 및 저전력화의 요구에 따라, DRAM의 고집적성, 낮은 소비 전력 및 고속 동작과 플래시 메모리의 비휘발성을 모두 구현할 수 있는 저항성 메모리들이 연구되고 있다. 저항성 메모리를 구성하는 물질들의 공통점은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항 값이 가변되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 비휘발성 특성을 가지며 리프레쉬가 필요 없다는 것이다.
저항성 메모리 장치는 제조 공정 상의 변동 요인들과 전압, 온도 등의 동작 조건들에 따른 저항 산포를 가진다. 저항성 메모리 장치의 성능은 저항 산포 특성에 의존하고, 저항성 메모리 장치의 성능을 검증하고 테스트하기 위해서는 정확하고 신속한 저항 산포의 측정이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 저항성 메모리 장치의 저항 산포를 효율적으로 측정할 수 있는 온-칩 저항 측정 회로를 제공하는 것이다.
또한 본 발명의 일 목적은 상기 온-칩 저항 측정 회로를 포함하여 저항 산포를 효율적으로 측정할 수 있는 저항성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 저항성 메모리 장치는, 반도체 다이의 코아 영역에 집적되고, 복수의 저항성 메모리 셀들을 포함하는 저항성 셀 어레이 및 상기 반도체 다이의 주변 영역에 집적된 온-칩 저항 측정 회로를 포함한다. 상기 온-칩 저항 측정 회로는 상기 저항성 메모리 셀들 중에서 선택된 저항성 메모리 셀의 셀 저항에 상응하는 셀 전류를 수신하고, 상기 셀 전류에 기초하여 상기 셀 저항을 나타내는 디지털 신호를 발생한다.
상기 온-칩 저항 측정 회로는, 서로 다른 사이즈들을 갖는 복수의 트랜지스터들을 포함하여 서로 다른 동작 전류들을 발생하고, 상기 동작 전류들에 기초하여 상기 셀 저항을 나타내는 온도계 코드의 비트 신호들을 발생할 수 있다.
상기 온-칩 저항 측정 회로는, 상기 셀 전류를 변환하여 셀 바이어스 전압을 제공하는 전류-전압 컨버터, 및 상기 셀 바이어스 전압을 각각 수신하여 상기 동작 전류들의 각각을 발생하고 상기 동작 전류들의 각각에 기초하여 상기 비트 신호들의 각각을 발생하는 복수의 변환 유닛들로 이루어진 아날로그-디지털 컨버터를 포함할 수 있다.
상기 전류-전압 컨버터에 포함된 트랜지스터와 상기 변환 유닛들의 각각에 포함된 트랜지스터가 전류 미러를 형성하여 상기 전류-전압 컨버터로부터 상기 변환 유닛들로 상기 셀 바이어스 전압이 제공될 수 있다.
상기 변환 유닛들의 각각은, 전원 전압과 샘플링 노드 사이에 다이오드-결합된 피모스 트랜지스터, 상기 샘플링 노드와 접지 전압 사이에 결합되고, 게이트로 상기 셀 바이어스 전압을 수신하는 엔모스 트랜지스터, 및 상기 샘플링 노드의 전압에 기초하여 상기 비트 신호들의 각각을 발생하는 인버터를 포함할 수 있다.
상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터 중 적어도 하나는, 상기 변환 유닛들에 대하여 순차적으로 증가하거나 감소하는 사이즈를 가질 수 있다.
상기 변환 유닛들의 각각은, 전원 전압과 샘플링 노드 사이에 결합되고, 게이트로 상기 셀 바이어스 전압을 수신하는 피모스 트랜지스터, 상기 샘플링 노드와 접지 전압 사이에 다이오드-결합된 엔모스 트랜지스터, 및 상기 샘플링 노드의 전압에 기초하여 상기 비트 신호들의 각각을 발생하는 인버터를 포함할 수 있다.
상기 온-칩 저항 측정 회로는, 상기 셀 전류를 변환하여 셀 바이어스 전압을 제공하는 전류-전압 컨버터, 및 기준 바이어스 전압 및 상기 셀 바이어스 전압을 각각 수신하여 상기 동작 전류들의 각각을 발생하고 상기 동작 전류들의 각각에 기초하여 상기 비트 신호들의 각각을 발생하는 복수의 변환 유닛들로 이루어진 아날로그-디지털 컨버터를 포함할 수 있다.
상기 변환 유닛들의 각각은, 전원 전압과 샘플링 노드 사이에 결합되고, 게이트로 상기 기준 바이어스 전압을 수신하는 피모스 트랜지스터, 상기 샘플링 노드와 접지 전압 사이에 결합되고, 게이트로 상기 셀 바이어스 전압을 수신하는 엔모스 트랜지스터, 및 상기 샘플링 노드의 전압에 기초하여 상기 비트 신호들의 각각을 발생하는 인버터를 포함할 수 있다.
상기 변환 유닛들의 각각은, 전원 전압과 샘플링 노드 사이에 결합되고, 게이트로 상기 셀 바이어스 전압을 수신하는 피모스 트랜지스터, 상기 샘플링 노드와 접지 전압 사이에 결합되고, 게이트로 상기 기준 바이어스 전압을 수신하는 엔모스 트랜지스터, 및 상기 샘플링 노드의 전압에 기초하여 상기 비트 신호들의 각각을 발생하는 인버터를 포함할 수 있다.
상기 온-칩 저항 측정 회로는, 상기 셀 전류를 변환하여 셀 바이어스 전압을 제공하는 전류-전압 컨버터, 기준 바이어스 전압을 제공하는 기준 바이어스 회로, 및 상기 기준 바이어스 전압 및 상기 셀 바이어스 전압을 각각 수신하여 상기 동작 전류들의 각각을 발생하고 상기 동작 전류들의 각각에 기초하여 상기 비트 신호들의 각각을 발생하는 복수의 변환 유닛들로 이루어진 아날로그-디지털 컨버터를 포함할 수 있다.
상기 전류-전압 컨버터에 포함된 제1 타입의 트랜지스터와 상기 변환 유닛들의 각각에 포함된 제1 타입의 트랜지스터가 전류 미러를 형성하여 상기 전류-전압 컨버터로부터 상기 변환 유닛들로 상기 셀 바이어스 전압이 제공될 수 있다. 상기 기준 바이어스 회로에 포함된 제2 타입의 트랜지스터와 상기 변환 유닛들의 각각에 포함된 제2 타입의 트랜지스터가 전류 미러를 형성하여 상기 기준 바이어스 회로로부터 상기 변환 유닛들로 상기 기준 바이어스 전압이 제공될 수 있다.
상기 기준 바이어스 회로는, 기준 전류를 발생하는 전류원, 상기 기준 전류를 복제하여 복제 전류를 발생하는 전류 미러, 및 상기 복제 전류를 변환하여 상기 기준 바이어스 전압을 제공하는 전류-전압 컨버터를 포함할 수 있다.
상기 전류원은 외부 제어 신호에 응답하여 상기 기준 전류를 변경하는 가변 전류원일 수 있다.
상기 온-칩 저항 측정 회로는, 상기 셀 전류를 변환하여 셀 바이어스 전압을 제공하는 전류-전압 컨버터, 상기 셀 바이어스 전압을 각각 수신하여 상기 동작 전류들의 각각을 발생하고 상기 동작 전류들의 각각에 기초하여 상기 비트 신호들의 각각을 발생하는 복수의 변환 유닛들로 이루어진 아날로그-디지털 컨버터, 및 상기 온도계 코드의 비트 신호들을 변환하여 바이너리 코드의 비트 신호들을 발생하는 코드 변환 회로를 포함할 수 있다.
상기 온-칩 저항 측정 회로는, 각각의 비트 라인과 기입-독출 회로를 전기적으로 연결하기 위한 열 선택 트랜지스터와 상기 기입-독출 회로 사이에 결합될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 저항성 메모리 장치는, 반도체 다이의 코아 영역에 집적되고, 복수의 저항성 메모리 셀들을 포함하는 저항성 셀 어레이, 및 상기 반도체 다이의 주변 영역에 집적된 복수의 온-칩 저항 측정 회로들을 포함한다. 상기 온-칩 저항 측정 회로들은 상기 저항성 메모리 셀들 중에서 선택된 복수의 저항성 메모리 셀들의 셀 저항들에 상응하는 셀 전류들을 각각 수신하고, 상기 셀 전류들의 각각에 기초하여 상기 셀 저항들의 각각을 나타내는 디지털 신호들의 각각을 발생한다.
상기 온-칩 저항 측정 회로들의 각각은, 서로 다른 사이즈들을 갖는 복수의 트랜지스터들을 포함하여 서로 다른 동작 전류들을 발생하고, 상기 동작 전류들에 기초하여 상기 상응하는 셀 저항을 나타내는 온도계 코드의 비트 신호들을 발생할 수 있다.
상기 저항성 메모리 장치는 상기 디지털 신호들을 직렬화하여 순차적으로 외부로 제공하는 시프트 레지스터를 더 포함할 수 있다.
상기 온-칩 저항 측정 회로들의 개수는 동일한 칼럼 주소에 응답하여 동시에 선택되는 비트 라인들의 개수와 같을 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 온-칩 저항 측정 회로는, 전류-전압 컨버터 및 복수의 변환 유닛들로 이루어진 아날로그-디지털 컨버터를 포함한다. 상기 전류-전압 컨버터는 저항성 메모리 셀들 중에서 선택된 저항성 메모리 셀의 셀 저항에 상응하는 셀 바이어스 전압을 제공한다. 상기 변환 유닛들은 상기 셀 바이어스 전압을 각각 수신하여 서로 다른 동작 전류들의 각각을 발생하고 상기 동작 전류들의 각각에 기초하여 상기 셀 저항을 나타내는 온도계 코드의 비트 신호들의 각각을 발생한다.
본 발명의 실시예들에 따른 온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치는, 온-칩 저항 측정 회로가 저항성 메모리 셀들이 집적되는 동일한 반도체 다이의 주변 영역에 집적되어 저항성 메모리 장치의 집적도를 크게 저하시키지 않으면서도 셀 저항들을 효율적으로 신속하게 측정할 수 있다.
본 발명의 실시예들에 따른 온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치는, 저항성 메모리 셀들을 직접 액세스하여 셀 저항들을 정확하게 측정할 수 있다.
도 1은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 2a 및 2b는 저항성 메모리 장치의 레이아웃의 예들을 나타내는 도면들이다.
도 3은 본 발명의 일 실시예에 따른 온-칩 저항 측정 회로를 나타내는 블록도이다.
도 4는 도 3의 실시예에 따른 온-칩 저항 측정 회로를 나타내는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 온-칩 저항 측정 회로를 나타내는 블록도이다.
도 6은 도 5의 실시예에 따른 온-칩 저항 측정 회로를 나타내는 회로도이다.
도 7은 본 발명의 또 다른 실시예에 따른 온-칩 저항 측정 회로를 나타내는 블록도이다.
도 8은 도 7의 실시예에 따른 온-칩 저항 측정 회로를 나타내는 회로도이다.
도 9는 온-칩 저항 측정 회로에서 발생되는 온도계 코드의 비트 신호들의 일 예를 나타내는 파형도이다.
도 10은 본 발명의 또 다른 실시예에 따른 온-칩 저항 측정 회로를 나타내는 블록도이다.
도 11은 셀 저항에 따른 샘플링 노드들의 전압들을 나타내는 도면이다.
도 12는 온도계 코드와 바이너리 코드의 관계를 설명하기 위한 도면이다.
도 13, 14 및 15는 본 발명의 실시예들에 따른 온-칩 저항 측정 회로들을 나타내는 블록도들이다.
도 16은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 나타내는 도면이다.
도 17a 및 17b는 저항성 셀 어레이에 포함되는 저항성 메모리 셀의 예들을 나타내는 도면들이다.
도 18a 및 18b는 저항성 메모리 셀에 포함되는 저항성 소자의 예 들을 나타내는 도면들이다.
도 19는 저항성 셀 어레이에 포함되는 STT-MRAM 셀의 일 예를 나타내는 입체도이다.
도 20a 및 20b는 STT-MRAM 셀의 데이터 리드 동작을 설명하기 위한 도면들이다.
도 20c는 STT-MRAM 셀의 데이터 라이트 동작을 설명하기 위한 도면이다.
도 20d, 20e, 20f, 20g 및 20h는 STT-MRAM의 MTJ 소자의 실시예들을 나타내는 도면들이다.
도 21a 및 21b는 저항성 메모리 셀들의 저항 산포의 예들을 나타내는 도면들이다.
도 22는 셀 저항과 셀 전류의 관계를 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 저항성 메모리 칩을 나타내는 도면이다.
도 25는 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 저항성 메모리 장치(1000)는 저항성 셀 어레이(100) 및 온-칩 저항 측정 회로(500)를 포함한다.
저항성 셀 어레이(100)는 반도체 다이의 코아 영역(core region)에 집적되고, 복수의 저항성 메모리 셀들을 포함한다. 저항성 셀 어레이(100)의 구성 및 저항성 셀 어레이(100)에 포함되는 저항성 메모리 셀들에 대해서는 도 16 내지 20h를 참조하여 후술한다.
온-칩 저항 측정 회로(500)는 상기 반도체 다이의 주변 영역(peripheral region)에 집적되고, 상기 저항성 메모리 셀들 중에서 선택된 저항성 메모리 셀의 셀 저항에 상응하는 셀 전류(Ic)를 수신한다. 온-칩 저항 측정 회로(500)는 셀 전류(Ic)에 기초하여 상기 셀 저항을 나타내는 디지털 신호(DS)를 발생한다. 디지털 신호(DS)는 복수의 비트 신호들을 포함하고 후술하는 바와 같이 온도계 코드의 형태로 제공될 수도 있고 바이너리 코드의 형태로 제공될 수도 있다.
도 2a 및 2b는 저항성 메모리 장치의 레이아웃의 예들을 나타내는 도면들이다.
도 2a 및 2b를 참조하면, 반도체 다이(semiconductor die)(10, 20)는 코아 영역(CR) 및 주변 영역(PR)으로 구분될 수 있다.
반도체 다이(10, 20)의 코아 영역(CR)에는 메모리 셀 어레이, 기입 드라이버와 독출 센스 앰프를 포함하는 기입-독출 회로 등이 집적된다. 도 2a는 코아 영역(CR)이 두 개의 서브 영역들(11, 12)을 포함하는 반도체 다이(10)를 나타내고, 도 2b는 코아 영역(CR)이 두 개의 서브 영역들(21, 22, 23, 24)을 포함하는 반도체 다이(20)를 나타낸다. 서브 영역들(11, 12, 21, 22, 23, 24)의 각각에는 독립적으로 동작이 가능한 메모리 셀 어레이들이 각각 집적되어 복수의 독립적인 채널들을 통하여 외부 장치와 교신할 수 있다. 코아 영역(CR)을 이루는 서브 영역들의 개수와 배치는 다양하게 구현될 수 있다.
반도체 다이(10, 20)의 주변 영역(PR)에는 콘트롤 로직, 입출력 회로 등과 같은 주변 회로들이 집적된다. 본 발명의 실시예들에 따른 온-칩 저항 측정 회로(500)는 이러한 주변 영역에 집적된다. 이와 같이, 본 발명의 실시예들에 따른 온-칩 저항 측정 회로(500)는 저항성 메모리 셀들이 집적되는 동일한 반도체 다이의 주변 영역(PR)에 집적되어 저항성 메모리 장치의 집적도를 크게 저하시키지 않으면서도 셀 저항들을 효율적으로 신속하게 측정할 수 있다.
종래에는 통상의 저항성 메모리 셀들과 별도로 더미 셀들을 포함시키고 이를 이용하여 상기 저항성 메모리 셀들의 저항 산포를 간접적으로 측정하였다. 그러나 더미 셀들의 저항 산포가 저항성 메모리 셀들의 저항 산포를 대표한다고 단정하기가 곤란하고 이러한 간접적인 측정 방법은 정확성이 떨어진다. 또한 종래에는 셀 저항을 나타내는 전류 또는 전압을 칩 형태의 반도체 메모리 장치의 외부로 출력하여 셀 저항을 측정하였다. 이 경우 상기 셀 저항을 나타내는 전류 또는 전압의 크기가 작고 비교적 긴 전달 경로 상에서 왜곡되어 정확한 셀 저항을 측정하기가 곤란하다. 본 발명의 실시예들에 따른 온-칩 저항 측정 회로(500)는 저항성 메모리 셀들을 직접 액세스하여 셀 저항들을 정확하게 측정할 수 있다.
도 3은 본 발명의 일 실시예에 따른 온-칩 저항 측정 회로를 나타내는 블록도이다.
도 3에는 하나의 선택된 저항성 메모리 셀(MCs) 및 셀 전류(Ic)의 전달 경로가 함께 도시되어 있다. 각각의 메모리 셀은 셀 트랜지스터(CT) 및 저항성 소자(CR)를 포함할 수 있다. 각각의 메모리 셀의 셀 트랜지스터(CT)와 저항성 소자(CR)는 상응하는 비트라인과 소스라인 사이에 직렬로 연결될 수 있다. 행 주소에 따라서 선택 워드라인(WLs)이 결정되고 열 주소에 따라서 선택 비트라인(BLs)이 결정되어, 선택 워드라인(WLs)과 선택 비트라인(BLs)의 교차점에 위치하는 저항성 메모리 셀(MCs)이 선택될 수 있다. 선택 비트라인(BLs)에 상응하는 열 선택 라인(CSLs)을 활성화하여 열 선택 트랜지스터(NS)를 턴온시킴으로써 선택 비트라인(BLs)과 로컬 입출력 라인(LIO)이 전기적으로 연결될 수 있다.
이와 같은 방식으로 선택 저항성 메모리 셀(MCs)을 통하여 흐르는 셀 전류(Ic)가 로컬 입출력 라인(LIO)에 연결된 온-칩 저항 측정 회로(500)에 전달될 수 있다. 소스 전압(VS)을 조절함으로써 셀 전류(Ic)의 방향이 결정될 수 있다. 셀 전류(Ic)는 온-칩 저항 측정 회로(500)로부터 선택 저항성 메모리 셀(MCs)을 경유하여 소스 전압(VS)으로 흐를 수도 있고, 반대로 소스 전압(VS)으로부터 선택 저항성 메모리 셀(MCs)을 경유하여 온-칩 저항 측정 회로(500)로 흐를 수도 있다. 저항성 메모리 셀(MCs)의 셀 저항은 저항성 소자(CR)의 상태에 따라 변화하며, 셀 트랜지스터(CT)의 저항과 전달 경로 상의 저항을 무시하면 저항성 소자(CR)의 저항(Rc)을 저항성 메모리 셀(MCs)의 셀 저항으로 간주할 수 있다. 셀 전류(Ic)를 측정함으로써 셀 저항(Rc)을 구할 수 있다.
도 3을 참조하면, 온-칩 저항 측정 회로(500)는 서로 다른 동작 전류들(I1~Ik)을 내부적으로 발생하고, 이러한 서로 다른 동작 전류들(I1~Ik)에 기초하여 셀 저항(Rc)을 나타내는 온도계 코드(TC)의 비트 신호들(TC1~TCk)을 발생할 수 있다.
온-칩 저항 측정 회로(500)는 전류-전압 컨버터(I-V)(600) 및 아날로그-디지털 컨버터(700)를 포함할 수 있다. 전류-전압 컨버터(600)는 셀 전류(Ic)를 변환하여 셀 바이어스 전압(VBc)을 제공한다. 아날로그-디지털 컨버터(700)는 복수의 변환 유닛들(710, 720, 730, 740)을 포함할 수 있다. 변환 유닛들(710, 720, 730, 740)은 셀 바이어스 전압(VBc)을 각각 수신하여 동작 전류들(I1~Ik)의 각각을 발생하고 동작 전류들(I1~Ik)의 각각에 기초하여 비트 신호들(TC1~TCk)의 각각을 발생한다.
후술하는 바와 같이, 서로 다른 동작 전류들(I1~Ik)은 서로 다른 사이즈들을 갖는 복수의 트랜지스터들을 이용하여 발생될 수 있다. 동작 전류들(I1~Ik)은 순차적으로 증가하거나 감소할 수 있다. 예를 들어, 동작 전류들(I1~Ik)이 순차적으로 증가하여, 첫 번째 변환 유닛(710)의 동작 전류(I1)가 가장 작고 마지막 변환 유닛(740)의 동작 전류(Ik)가 가장 크게 되도록 변환 유닛들(710, 720, 730, 740)의 내부 저항들이 순차적으로 감소할 수 있다. 반대로, 동작 전류들(I1~Ik)이 순차적으로 감소하여, 첫 번째 변환 유닛(710)의 동작 전류(I1)가 가장 크고 마지막 변환 유닛(740)의 동작 전류(Ik)가 가장 작게 되도록 변환 유닛들(710, 720, 730, 740)의 내부 저항들이 순차적으로 감소할 수 있다.
또한 후술하는 바와 같이, 전류-전압 컨버터(700)에 포함된 트랜지스터와 변환 유닛들(710, 720, 730, 740)의 각각에 포함된 트랜지스터가 전류 미러를 형성하여, 전류-전압 컨버터(600)로부터 변환 유닛들(710, 720, 730, 740)로 셀 바이어스 전압(VBc)이 제공될 수 있다.
도 4는 도 3의 실시예에 따른 온-칩 저항 측정 회로를 나타내는 회로도이다.
도 4를 참조하면, 온-칩 저항 측정 회로(501)는 전류-전압 컨버터(601) 및 아날로그-디지털 컨버터(701)를 포함할 수 있다. 아날로그-디지털 컨버터(701)는 복수의 변환 유닛들(711, 721, 731, 741)을 포함할 수 있다. 도 4에는 편의상 4개의 변환 유닛들을 도시하였으나, 변환 유닛들의 개수는 측정하고자 하는 저항 산포의 범위 및 해상도에 따라 다양하게 변화될 수 있다.
전류-전압 컨버터(601)는 셀 전류(Ic)를 수신하고 접지 전압(VSS)에 다이오드-결합되어 셀 바이어스 전압(VBc)을 제공하는 엔모스 트랜지스터(TNc)를 포함할 수 있다. 변환 유닛들(711, 721, 731, 741)의 각각은, 전원 전압(VDD)과 샘플링 노드(Ni) (i=1,2,3,4) 사이에 다이오드-결합된 피모스 트랜지스터(TPi), 샘플링 노드(Ni)와 접지 전압(VSS) 사이에 결합되고, 게이트로 셀 바이어스 전압(VBc)을 수신하는 엔모스 트랜지스터(TNi), 및 샘플링 노드(Ni)의 전압에 기초하여 비트 신호들의 각각(TCi)을 발생하는 인버터(INVi)를 포함할 수 있다.
피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(711, 721, 731, 741)에 대하여 순차적으로 증가하거나 감소하는 사이즈를 가질 수 있다. 예를 들어, 동작 전류들(I1~I4)이 순차적으로 증가하여, 첫 번째 변환 유닛(711)의 동작 전류(I1)가 가장 작고 마지막 변환 유닛(741)의 동작 전류(I4)가 가장 크게 되는 경우에는, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(711, 721, 731, 741)에 대하여 순차적으로 감소할 수 있다. 반대로 동작 전류들(I1~I4)이 순차적으로 감소하여, 첫 번째 변환 유닛(711)의 동작 전류(I1)가 가장 크고 마지막 변환 유닛(741)의 동작 전류(I4)가 가장 작게 되는 경우에는, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(711, 721, 731, 741)에 대하여 순차적으로 감소할 수 있다. 실시예들에 따라서, 피모스 트랜지스터(TPi)의 사이즈만 변화되거나, 엔모스 트랜지스터(TNi)의 사이즈만 변화되도록 아날로그-디지털 컨버터(701)가 설계될 수 있다. 또한 피모스 트랜지스터(TPi)의 사이즈와 엔모스 트랜지스터(TNi)의 사이즈가 모두 변화되도록 아날로그-디지털 컨버터(701)가 설계될 수도 있다.
도 4에 도시된 바와 같이, 전류-전압 컨버터(601)에 포함된 엔모스 트랜지스터(TNc)와 변환 유닛들(711, 721, 731, 741)의 각각에 포함된 엔모스 트랜지스터(TNi)가 전류 미러를 형성하여 전류-전압 컨버터(601)로부터 변환 유닛들(711, 721, 731, 741)로 셀 바이어스 전압(VBc)이 제공될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 온-칩 저항 측정 회로를 나타내는 블록도이다.
도 5를 참조하면, 온-칩 저항 측정 회로(500a)는 서로 다른 동작 전류들(I1~Ik)을 내부적으로 발생하고, 이러한 서로 다른 동작 전류들(I1~Ik)에 기초하여 셀 저항(Rc)을 나타내는 온도계 코드(TC)의 비트 신호들(TC1~TCk)을 발생할 수 있다.
온-칩 저항 측정 회로(500a)는 전류-전압 컨버터(I-V)(600) 및 아날로그-디지털 컨버터(700a)를 포함할 수 있다. 전류-전압 컨버터(600)는 셀 전류(Ic)를 변환하여 셀 바이어스 전압(VBc)을 제공한다. 아날로그-디지털 컨버터(700a)는 복수의 변환 유닛들(710a, 720a, 730a, 740a)을 포함할 수 있다. 변환 유닛들(710a, 720a, 730a, 740a)은 기준 바이어스 전압(VBr) 및 셀 바이어스 전압(VBc)을 각각 수신하여 동작 전류들(I1~Ik)의 각각을 발생하고 동작 전류들(I1~Ik)의 각각에 기초하여 비트 신호들(TC1~TCk)의 각각을 발생한다.
일 실시예에서, 기준 바이어스 전압(VBr)은 테스트 과정에서 결정된 전압 레벨을 갖는 전압 신호로서 외부에서 제공될 수 있다. 다른 실시예에서, 도 7, 8 및 15를 참조하여 후술하는 바와 같이, 기준 바이어스 전압(VBr)은 온-칩 저항 측정 회로의 내부에서 발생될 수도 있다.
도 6은 도 5의 실시예에 따른 온-칩 저항 측정 회로를 나타내는 회로도이다.
도 6을 참조하면, 온-칩 저항 측정 회로(502)는 전류-전압 컨버터(602) 및 아날로그-디지털 컨버터(702)를 포함할 수 있다. 아날로그-디지털 컨버터(702)는 복수의 변환 유닛들(712, 722, 732, 742)을 포함할 수 있다. 도 6에는 편의상 4개의 변환 유닛들을 도시하였으나, 변환 유닛들의 개수는 측정하고자 하는 저항 산포의 범위 및 해상도에 따라 다양하게 변화될 수 있다.
전류-전압 컨버터(602)는 셀 전류(Ic)를 수신하고 접지 전압(VSS)에 다이오드-결합되어 셀 바이어스 전압(VBc)을 제공하는 엔모스 트랜지스터(TNc)를 포함할 수 있다. 변환 유닛들(712, 722, 732, 742)의 각각은, 전원 전압(VDD)과 샘플링 노드(Ni) (i=1, 2, 3, 4) 사이에 결합되고, 게이트로 기준 바이어스 전압(VBr)을 수신하는 피모스 트랜지스터(TPi), 샘플링 노드(Ni)와 접지 전압(VSS) 사이에 결합되고, 게이트로 셀 바이어스 전압(VBc)을 수신하는 엔모스 트랜지스터(TNi) 및 샘플링 노드(Ni)의 전압에 기초하여 비트 신호들(TCi)의 각각을 발생하는 인버터(INVi)를 포함할 수 있다.
전술한 바와 같이, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(712, 722, 732, 742)에 대하여 순차적으로 증가하거나 감소하는 사이즈를 가질 수 있다. 예를 들어, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(712, 722, 732, 742)에 대하여 순차적으로 감소할 수 있다. 이 경우, 동작 전류들(I1~I4)이 순차적으로 증가하여, 첫 번째 변환 유닛(712)의 동작 전류(I1)가 가장 작고 마지막 변환 유닛(742)의 동작 전류(I4)가 가장 크게 될 수 있다. 반대로 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(712, 722, 732, 742)에 대하여 순차적으로 감소할 수 있다. 이 경우 동작 전류들(I1~I4)이 순차적으로 감소하여, 첫 번째 변환 유닛(712)의 동작 전류(I1)가 가장 크고 마지막 변환 유닛(742)의 동작 전류(I4)가 가장 작게 될 수 있다.
도 6에 도시된 바와 같이, 전류-전압 컨버터(602)에 포함된 엔모스 트랜지스터(TNc)와 변환 유닛들(712, 722, 732, 742)의 각각에 포함된 엔모스 트랜지스터(TNi)가 전류 미러를 형성하여 전류-전압 컨버터(602)로부터 변환 유닛들(712, 722, 732, 742)로 셀 바이어스 전압(VBc)이 제공될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 온-칩 저항 측정 회로를 나타내는 블록도이다.
도 7을 참조하면, 온-칩 저항 측정 회로(500b)는 서로 다른 동작 전류들(I1~Ik)을 내부적으로 발생하고, 이러한 서로 다른 동작 전류들(I1~Ik)에 기초하여 셀 저항(Rc)을 나타내는 온도계 코드(TC)의 비트 신호들(TC1~TCk)을 발생할 수 있다.
온-칩 저항 측정 회로(500b)는 전류-전압 컨버터(I-V)(600), 아날로그-디지털 컨버터(700b) 및 기준 바이어스 회로(REF)(800)를 포함할 수 있다. 전류-전압 컨버터(600)는 셀 전류(Ic)를 변환하여 셀 바이어스 전압(VBc)을 제공하고, 기준 바이어스 회로(REF)는 내부적으로 발생된 기준 바이어스 전압(VBr)을 제공한다. 아날로그-디지털 컨버터(700b)는 복수의 변환 유닛들(710b, 720b, 730b, 740b)을 포함할 수 있다. 변환 유닛들(710b, 720b, 730b, 740b)은 기준 바이어스 전압(VBr) 및 셀 바이어스 전압(VBc)을 각각 수신하여 동작 전류들(I1~Ik)의 각각을 발생하고 동작 전류들(I1~Ik)의 각각에 기초하여 비트 신호들(TC1~TCk)의 각각을 발생한다.
도 8은 도 7의 실시예에 따른 온-칩 저항 측정 회로를 나타내는 회로도이다.
도 8을 참조하면, 온-칩 저항 측정 회로(503)는 전류-전압 컨버터(603), 아날로그-디지털 컨버터(702) 및 기준 바이어스 회로(803)를 포함할 수 있다. 아날로그-디지털 컨버터(703)는 복수의 변환 유닛들(713, 723, 733, 743)을 포함할 수 있다. 도 8에는 편의상 4개의 변환 유닛들을 도시하였으나, 변환 유닛들의 개수는 측정하고자 하는 저항 산포의 범위 및 해상도에 따라 다양하게 변화될 수 있다.
전류-전압 컨버터(603)는 셀 전류(Ic)를 수신하고 접지 전압(VSS)에 다이오드-결합되어 셀 바이어스 전압(VBc)을 제공하는 엔모스 트랜지스터(TNc)를 포함할 수 있다.
기준 바이어스 회로(803)는 기준 전류(Ir)를 발생하는 전류원(CS), 기준 전류(Ir)를 복제하여 복제 전류(Im)를 발생하는 전류 미러(TNe1, TNe2), 및 복제 전류(Im)를 변환하여 기준 바이어스 전압(VBr)을 제공하는 전류-전압 컨버터(TPe)를 포함할 수 있다. 도 8에 도시된 바와 같이, 전류 미러는 두개의 엔모스 트랜지스터들(TNe1, TNe2)을 포함할 수 있다. 전류-전압 컨버터(TPe)는 복제 전류(Im)를 수신하고 전원 전압(VDD)에 다이오드-결합되어 기준 바이어스 전압(VBr)을 제공하는 피모스 트랜지스터(TPe)를 포함할 수 있다.
변환 유닛들(713, 723, 733, 743)의 각각은, 전원 전압(VDD)과 샘플링 노드(Ni) (i=1, 2, 3, 4) 사이에 결합되고, 게이트로 기준 바이어스 전압(VBr)을 수신하는 피모스 트랜지스터(TPi), 샘플링 노드(Ni)와 접지 전압(VSS) 사이에 결합되고, 게이트로 셀 바이어스 전압(VBc)을 수신하는 엔모스 트랜지스터(TNi) 및 샘플링 노드(Ni)의 전압에 기초하여 비트 신호들(TCi)의 각각을 발생하는 인버터(INVi)를 포함할 수 있다.
전술한 바와 같이, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(713, 723, 733, 743)에 대하여 순차적으로 증가하거나 감소하는 사이즈를 가질 수 있다. 예를 들어, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(713, 723, 733, 743)에 대하여 순차적으로 감소할 수 있다. 이 경우, 동작 전류들(I1~I4)이 순차적으로 증가하여, 첫 번째 변환 유닛(713)의 동작 전류(I1)가 가장 작고 마지막 변환 유닛(743)의 동작 전류(I4)가 가장 크게 될 수 있다. 반대로 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(713, 723, 733, 743)에 대하여 순차적으로 감소할 수 있다. 이 경우 동작 전류들(I1~I4)이 순차적으로 감소하여, 첫 번째 변환 유닛(713)의 동작 전류(I1)가 가장 크고 마지막 변환 유닛(743)의 동작 전류(I4)가 가장 작게 될 수 있다.
도 8에 도시된 바와 같이, 전류-전압 컨버터(603)에 포함된 제1 타입의 트랜지스터, 즉 엔모스 트랜지스터(TNc)와 변환 유닛들(713, 723, 733, 743)의 각각에 포함된 엔모스 트랜지스터(TNi)가 전류 미러를 형성하여 전류-전압 컨버터(603)로부터 변환 유닛들(713, 723, 733, 743)로 셀 바이어스 전압(VBc)이 제공될 수 있다. 또한, 도 8에 도시된 바와 같이, 기준 바이어스 회로(803)에 포함된 제2 타입의 트랜지스터, 즉 피모스 트랜지스터(TPe)와 변환 유닛들(713, 723, 733, 743)의 각각에 포함된 피모스 트랜지스터(TPi)가 전류 미러를 형성하여 기준 바이어스 회로(803)로부터 변환 유닛들(713, 723, 733, 743)로 기준 바이어스 전압(VBr)이 제공될 수 있다.
도 9는 온-칩 저항 측정 회로에서 발생되는 온도계 코드의 비트 신호들의 일 예를 나타내는 파형도이다.
도 9에서 가로축은 셀 전류를 uA (micro ampere) 단위로 나타내고, 세로축은 온도계 코드의 비트 신호들(TC1~TC16)의 전압 레벨을 V(volt) 단위로 나타낸다. 전술한 바와 같이, 비트 신호들(TC1~TC16)은 서로 다른 동작 전류(I1~I16)를 갖는 16개의 변환 유닛들을 이용하여 발생될 수 있다. 도 9는 동작 전류들(I1~I16)이 순차적으로 증가하여, 첫 번째 비트 신호(TC1)에 상응하는 동작 전류(I1)가 가장 작고 마지막 비트 신호(TC16)에 상응하는 동작 전류(I16)가 가장 큰 경우를 나타낸다.
도 9를 참조하면, 셀 전류(Ic)가 약 100 nA (nano ampere)의 전류 증분(dI) 마다 비트 신호들(TC1~TC16)이 순차적으로 하나씩 논리 하이 레벨로 천이한다. 즉 도 9의 예에 해당하는 온-칩 저항 측정 회로는 약 100 nA 의 분해능을 갖는다. 이러한 온-칩 저항 측정 회로의 분해능은 전술한 변환 유닛들의 내부 저항들 사이의 간격, 즉 트랜지스터들의 사이즈 증분을 조절하여 결정될 수 있다. 온-칩 저항 측정 회로가 측정할 수 있는 셀 전류(Ic)의 범위는 도 5 내지 8을 참조하여 설명한 기준 바이어스 전압(VBr)에 의해 그 위치가 결정되고 변환 유닛들의 개수에 의해 그 폭이 결정될 수 있다.
도 8에 도시된 전류원(CS)의 기준 전류(Ir)가 변경되면 기준 바이어스 전압(VBr)이 변경될 수 있다. 따라서 전류원(CS)의 설계에 따라서 소싱 능력(sourcing capacity)을 조절하여 기준 바이어스 전압(VBr)을 결정할 수 있다. 일 실시예에서, 전류원(CS)은 외부 제어 신호에 응답하여 기준 전류(Ir)를 변경하는 가변 전류원으로 구현될 수 있다. 이 경우 상기 외부 제어 신호를 조절하여 기준 바이어스 전압(VBr)을 결정할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 온-칩 저항 측정 회로를 나타내는 블록도이다.
도 10을 참조하면, 온-칩 저항 측정 회로(500c)는 전류-전압 컨버터(I-V)(600), 아날로그-디지털 컨버터(700c) 및 코드 변환 회로(TC2B)(900)를 포함할 수 있다.
전류-전압 컨버터(600)는 셀 전류(Ic)를 변환하여 셀 바이어스 전압(VBc)을 제공한다. 아날로그-디지털 컨버터(700c)는 복수의 변환 유닛들(710c, 720c, 730c, 740c)을 포함할 수 있다. 변환 유닛들(710c, 720c, 730c, 740c)은 셀 바이어스 전압(VBc)을 각각 수신하여 동작 전류들(I1~Ik)의 각각을 발생하고 동작 전류들(I1~Ik)의 각각에 기초하여 비트 신호들(TC1~TCk)의 각각을 발생한다. 코드 변환 회로(900)는 온도계 코드(TC)의 비트 신호들(TC1~TCk)을 변환하여 바이너리 코드(BC)의 비트 신호들(BC1~BCs)을 발생한다. 온도계 코드(TC)와 바이너리 코드(BC)의 관계에 대해서는 도 12를 참조하여 후술한다.
전술한 바와 같이, 동작 전류들(I1~Ik)이 순차적으로 증가하여, 첫 번째 변환 유닛(710c)의 동작 전류(I1)가 가장 작고 마지막 변환 유닛(740c)의 동작 전류(Ik)가 가장 크게 되도록 변환 유닛들(710c, 720c, 730c, 740c)의 내부 저항들이 순차적으로 감소할 수 있다. 반대로, 동작 전류들(I1~Ik)이 순차적으로 감소하여, 첫 번째 변환 유닛(710c)의 동작 전류(I1)가 가장 크고 마지막 변환 유닛(740c)의 동작 전류(Ik)가 가장 작게 되도록 변환 유닛들(710c, 720c, 730c, 740c)의 내부 저항들이 순차적으로 감소할 수 있다. 서로 다른 동작 전류들(I1~Ik), 즉 상기 서로 다른 내부 저항들은 서로 다른 사이즈들을 갖는 복수의 트랜지스터들을 이용하여 발생될 수 있다.
도 11은 셀 저항에 따른 샘플링 노드들의 전압들을 나타내는 도면이고, 도 12는 온도계 코드와 바이너리 코드의 관계를 설명하기 위한 도면이다.
도 11에는 도 8에 예시된 4개의 샘플링 노드들(N1~N4)에서의 전압 레벨들이 5가지 경우들(CASE1~CASE5)에 대해서 표시되어 있다. 제1 내지 제5 경우들(CASE1~CASE5)의 각각에 대하여, 가장 작은 동작 전류(I1)를 갖는 변환 유닛(713)의 샘플링 노드(N1)가 가장 낮은 전압 레벨을 갖고, 가장 큰 동작 전류(I4)를 갖는 변환 유닛(743)의 샘플링 노드(N4)가 가장 큰 전압 레벨을 갖는다. 제1 내지 제5 경우들(CASE1~CASE5)들은 셀 전류(Ic)가 점차 증가하는 경우를 나타낸다. 즉, 제1 경우(CASE1) 상대적으로 가장 작은 셀 전류에 상응하고, 제5 경우(CASE5)가 상대적으로 가장 낮은 셀 전류에 상응한다. 도 11에 도시된 바와 같이, 셀 전류가 증가할수록 인버터들(INV1~INV4)의 입력 노드들, 즉 샘플링 노드들(N1~N4)의 전압들이 점차 감소함을 알 수 있다. 동작 전압(Vop)은 인버터들(INV1~INV4)의 출력들, 즉 온도계 코드(TC)의 비트 신호들(TC1~TC4)의 논리 하이 레벨 또는 논리 로우 레벨이 결정되는 경계 전압에 해당한다.
도 12에는 도 11의 제1 내지 제5 경우들(CASE1~CASE5)의 각각에 대하여, 온도계 코드(TC), 바이너리 코드(BC) 및 십진수 값(decimal value)(DV)이 도시되어 있다. 도 12에 도시된 바와 같이, 온도계 코드(TC)의 각 비트들은 최하위 비트(TC1)부터 최상위 비트(TC4)까지 하나씩 순차적으로 논리 로우(0)에서 논리 하이(1)로 변경된다.
이와 같은 방식으로 메모리 칩 내부에서 셀 전류(Ic)를 측정하여 디지털화하고, 디지털화된 바이너리 코드(TC) 또는 바이너리 코드(BC)를 칩 외부로 제공할 수 있다 측정된 셀 전류(Ic)의 값은 상응하는 셀 저항(Rc)을 나타내고, 복수의 저항성 메모리 셀들에 대해서 셀 저항들을 측정함으로써 저항 산포를 알 수 있다.
도 13, 14 및 15는 본 발명의 실시예들에 따른 온-칩 저항 측정 회로들을 나타내는 블록도들이다.
도 13을 참조하면, 온-칩 저항 측정 회로(504)는 전류-전압 컨버터(604) 및 아날로그-디지털 컨버터(704)를 포함할 수 있다. 아날로그-디지털 컨버터(704)는 복수의 변환 유닛들(714, 724, 734, 744)을 포함할 수 있다. 도 13에는 편의상 4개의 변환 유닛들을 도시하였으나, 변환 유닛들의 개수는 측정하고자 하는 저항 산포의 범위 및 해상도에 따라 다양하게 변화될 수 있다.
전류-전압 컨버터(604)는 셀 전류(Ic)를 수신하고 전원 전압(VDD)에 다이오드-결합되어 셀 바이어스 전압(VBc)을 제공하는 피모스 트랜지스터(TPc)를 포함할 수 있다. 변환 유닛들(714, 724, 734, 744)의 각각은, 전원 전압(VDD)과 샘플링 노드(Ni) (i=1,2,3,4) 사이에 결합되고, 게이트로 셀 바이어스 전압(VBc)을 수신하는 피모스 트랜지스터(TPi), 샘플링 노드(Ni)와 접지 전압(VSS) 사이에 다이오드-결합된 엔모스 트랜지스터(TNi), 및 샘플링 노드(Ni)의 전압에 기초하여 비트 신호들의 각각(TCi)을 발생하는 인버터(INVi)를 포함할 수 있다.
피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(714, 724, 734, 744)에 대하여 순차적으로 증가하거나 감소하는 사이즈를 가질 수 있다. 예를 들어, 동작 전류들(I1~I4)이 순차적으로 증가하여, 첫 번째 변환 유닛(714)의 동작 전류(I1)가 가장 작고 마지막 변환 유닛(744)의 동작 전류(I4)가 가장 크게 되는 경우에는, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(714, 724, 734, 744)에 대하여 순차적으로 감소할 수 있다. 반대로 동작 전류들(I1~I4)이 순차적으로 감소하여, 첫 번째 변환 유닛(714)의 동작 전류(I1)가 가장 크고 마지막 변환 유닛(744)의 동작 전류(I4)가 가장 작게 되는 경우에는, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(714, 724, 734, 744)에 대하여 순차적으로 감소할 수 있다. 실시예들에 따라서, 피모스 트랜지스터(TPi)의 사이즈만 변화되거나, 엔모스 트랜지스터(TNi)의 사이즈만 변화되도록 아날로그-디지털 컨버터(704)가 설계될 수 있다. 또한 피모스 트랜지스터(TPi)의 사이즈와 엔모스 트랜지스터(TNi)의 사이즈가 모두 변화되도록 아날로그-디지털 컨버터(704)가 설계될 수도 있다.
도 13에 도시된 바와 같이, 전류-전압 컨버터(604)에 포함된 피모스 트랜지스터(TPc)와 변환 유닛들(714, 724, 734, 744)의 각각에 포함된 엔모스 트랜지스터(TNi)가 전류 미러를 형성하여 전류-전압 컨버터(601)로부터 변환 유닛들(714, 724, 734, 744)로 셀 바이어스 전압(VBc)이 제공될 수 있다.
도 14를 참조하면, 온-칩 저항 측정 회로(505)는 전류-전압 컨버터(605) 및 아날로그-디지털 컨버터(705)를 포함할 수 있다. 아날로그-디지털 컨버터(705)는 복수의 변환 유닛들(715, 725, 735, 745)을 포함할 수 있다. 도 14에는 편의상 4개의 변환 유닛들을 도시하였으나, 변환 유닛들의 개수는 측정하고자 하는 저항 산포의 범위 및 해상도에 따라 다양하게 변화될 수 있다.
전류-전압 컨버터(605)는 셀 전류(Ic)를 수신하고 전원 전압(VSS)에 다이오드-결합되어 셀 바이어스 전압(VBc)을 제공하는 피모스 트랜지스터(TPc)를 포함할 수 있다. 변환 유닛들(715, 725, 735, 745)의 각각은, 전원 전압(VDD)과 샘플링 노드(Ni) (i=1, 2, 3, 4) 사이에 결합되고, 게이트로 셀 바이어스 전압(VBc)을 수신하는 피모스 트랜지스터(TPi), 샘플링 노드(Ni)와 접지 전압(VSS) 사이에 결합되고, 게이트로 기준 바이어스 전압(VBr)을 수신하는 엔모스 트랜지스터(TNi) 및 샘플링 노드(Ni)의 전압에 기초하여 비트 신호들(TCi)의 각각을 발생하는 인버터(INVi)를 포함할 수 있다.
전술한 바와 같이, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(715, 725, 735, 745)에 대하여 순차적으로 증가하거나 감소하는 사이즈를 가질 수 있다.
도 14에 도시된 바와 같이, 전류-전압 컨버터(605)에 포함된 피모스 트랜지스터(TPc)와 변환 유닛들(715, 725, 735, 745)의 각각에 포함된 피모스 트랜지스터(TPi)가 전류 미러를 형성하여 전류-전압 컨버터(605)로부터 변환 유닛들(715, 725, 735, 745)로 셀 바이어스 전압(VBc)이 제공될 수 있다.
도 15를 참조하면, 온-칩 저항 측정 회로(506)는 전류-전압 컨버터(606), 아날로그-디지털 컨버터(706) 및 기준 바이어스 회로(806)를 포함할 수 있다. 아날로그-디지털 컨버터(706)는 복수의 변환 유닛들(716, 726, 736, 746)을 포함할 수 있다. 도 15에는 편의상 4개의 변환 유닛들을 도시하였으나, 변환 유닛들의 개수는 측정하고자 하는 저항 산포의 범위 및 해상도에 따라 다양하게 변화될 수 있다.
전류-전압 컨버터(606)는 셀 전류(Ic)를 수신하고 전원 전압(VDD)에 다이오드-결합되어 셀 바이어스 전압(VBc)을 제공하는 피모스 트랜지스터(TPc)를 포함할 수 있다.
기준 바이어스 회로(806)는 기준 전류(Ir)를 발생하는 전류원(CS), 기준 전류(Ir)를 복제하여 복제 전류(Im)를 발생하는 전류 미러(TPe1, TPe2), 및 복제 전류(Im)를 변환하여 기준 바이어스 전압(VBr)을 제공하는 전류-전압 컨버터(TNe)를 포함할 수 있다. 도 15에 도시된 바와 같이, 전류 미러는 두개의 피모스 트랜지스터들(TPe1, TPe2)을 포함할 수 있다. 전류-전압 컨버터(TNe)는 복제 전류(Im)를 수신하고 접지 전압(VDD)에 다이오드-결합되어 기준 바이어스 전압(VBr)을 제공하는 엔모스 트랜지스터(TNe)를 포함할 수 있다.
변환 유닛들(716, 726, 736, 746)의 각각은, 전원 전압(VDD)과 샘플링 노드(Ni) (i=1, 2, 3, 4) 사이에 결합되고, 게이트로 셀 바이어스 전압(VBc)을 수신하는 피모스 트랜지스터(TPi), 샘플링 노드(Ni)와 접지 전압(VSS) 사이에 결합되고, 게이트로 기준 바이어스 전압(VBr)을 수신하는 엔모스 트랜지스터(TNi) 및 샘플링 노드(Ni)의 전압에 기초하여 비트 신호들(TCi)의 각각을 발생하는 인버터(INVi)를 포함할 수 있다.
전술한 바와 같이, 피모스 트랜지스터(TPi) 및 엔모스 트랜지스터(TNi) 중 적어도 하나는, 변환 유닛들(715, 725, 735, 745)에 대하여 순차적으로 증가하거나 감소하는 사이즈를 가질 수 있다.
도 15에 도시된 바와 같이, 전류-전압 컨버터(606)에 포함된 제1 타입의 트랜지스터, 즉 피모스 트랜지스터(TPc)와 변환 유닛들(716, 726, 736, 746)의 각각에 포함된 피모스 트랜지스터(TPi)가 전류 미러를 형성하여 전류-전압 컨버터(606)로부터 변환 유닛들(716, 726, 736, 746)로 셀 바이어스 전압(VBc)이 제공될 수 있다. 또한, 도 15에 도시된 바와 같이, 기준 바이어스 회로(806)에 포함된 제2 타입의 트랜지스터, 즉 엔모스 트랜지스터(TNe)와 변환 유닛들(716, 726, 736, 746)의 각각에 포함된 엔모스 트랜지스터(TNi)가 전류 미러를 형성하여 기준 바이어스 회로(806)로부터 변환 유닛들(716, 726, 736, 746)로 기준 바이어스 전압(VBr)이 제공될 수 있다.
도 16은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 나타내는 도면이다.
도 16에는 복수의 비트라인들(BL0~BLm)과 하나의 로컬 라인(LIO)에 의해 공통으로 연결되는 로컬 입출력 회로(400)를 포함하는 저항성 메모리 장치(1200)가 도시되어 있으며, 저항성 메모리 장치의 다른 구성 요소들은 편의상 그 도시를 생략하였다.
도 16을 참조하면, 저항성 셀 어레이(100)는 복수의 워드라인들(WL0~WLn)과 복수의 비트라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수의 저항성 메모리 셀(MC)들을 포함한다.
저항성 메모리 셀(MC)은 셀 트랜지스터(CT) 및 저항성 소자(CR)를 포함할 수 있다. 저항성 메모리 셀(MC)은 기입된 데이터에 따라서 상대적으로 큰 저항 값이나 작은 저항 값을 갖는다. 저항성 메모리 셀(MC)의 실시예들에 대해서는 도 17a 내지 20h를 참조하여 후술한다. 상응하는 워드라인이 행 선택 회로(200)에 의해 선택되어 인에이블될 때 셀 트랜지스터(CT)는 턴온된다. 행 선택 회로(200)는 행 어드레스(XADD)를 디코딩하는 행 디코더 및 상기 행 디코더의 출력에 응답하여 워드라인 선택 전압 또는 워드라인 비선택 전압을 워드라인들(WL0~WLn)에 각각 인가하는 워드라인 구동부를 포함할 수 있다.
각 메모리 셀(MC)의 셀 트랜지스터(CT)와 저항성 소자(CR)는 비트라인들(BL0~BLm) 중 각각의 비트라인과 소스 전압이 공급되는 소스라인(SL) 사이에 연결된다. 복수의 메모리 셀(MC)은 동일한 소스 라인(SL)에 공통으로 연결될 수 있다. 한편, 저항성 셀 어레이(100)는 두 개 이상의 셀 영역들로 구분될 수 있고, 각각의 셀 영역마다 서로 다른 소스 라인(SL)이 연결될 수 있다.
메모리 셀(MC)은 저항성 소자(CR)로서 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory) 셀, 전이금속산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용하는 RRAM(Resistance Random Access Memory) 셀 또는 강자성체 물질을 이용하는 MRAM(Magneto-resistive Random Access Memory) 셀로 구현될 수 있다. 특히 상기 MRAM 셀은 STT-MRAM(Spin transfer torque magneto-resistive random access memory) 셀로 구현될 수 있고, 이 경우 메모리 셀(MC)에 포함되는 저항성 소자(CR)는 자성 물질을 포함하는 자기 터널 접합(magnetic tunnel junction, 이하 MTJ) 소자로 구현될 수 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
복수의 비트라인들(BL0~BLm)은 라이트 드라이버(WDRV)와 연결된다. 라이트 드라이버(WDRV)는 라이트 코맨드(WR)의 수신에 의해 인에이블되어 선택된 비트라인에 연결된 메모리 셀(MC)에 라이트 동작을 수행하기 위한 전류를 인가할 수 있다.
열 선택 회로(300)는 열 어드레스(YADD)에 상응하는 비트라인을 선택하기 위한 열 게이트 회로(310) 및 열 디코더(350)를 포함할 수 있다. 열 디코더(350)는 열 어드레스(YADD) 및 열 선택 인에이블 신호(CSEN)에 기초하여 열 선택 신호들(CSL0~CSLm)을 발생한다. 열 선택 인에이블 신호(CSEN)는 저항성 메모리 장치(1200)의 타이밍 제어 로직(미도시)으로부터 제공될 수 있다. 열 게이트 회로(310)는 열 선택 신호들(CSL0~CSLm)에 응답하여 선택적으로 턴온되는 복수의 스위치들(NS0~NSm)을 포함할 수 있다. 스위치들(NS0~NSm) 중에서 열 어드레스(YADD)에 상응하는 하나의 스위치가 턴온되어 비트라인이 선택되고, 메모리 셀(MC)의 저항 값에 영향을 받는 데이터 전압 또는 전류가 선택된 비트라인을 통해 독출 센스 앰프(410)로 전달된다. 도 16에 도시된 바와 같이, 열 선택 스위치들(NS0~NSm)은 엔모스 트랜지스터들로 구현될 수 있다.
기입-독출 회로(400)는 독출 센스 앰프(RSEN)(410) 및 기입 드라이버(WDRV)(450)를 포함할 수 있다. 기입-독출 회로(400)는 열 선택 회로(300)를 통하여 비트라인들에 연결된다. 독출-센스 앰프(410)는 저항성 메모리 셀(MC)에 저장된 데이터를 센싱하여 독출 데이터(D0)를 제공하는 독출 동작을 수행한다. 기입 드라이버(450)는 기입 데이터(DI)를 저항성 메모리 셀(MC)에 저장하는 기입 동작을 수행한다. 기입 드라이버(450)는 독출 센스 앰프(410)와 일체적으로 형성될 수도 있고, 독출 센스 앰프(410)와 구별되는 별개의 회로로 형성될 수도 있다.
전술한 바와 같이, 온-칩 저항 측정 회로(RMC)(500)는 저항성 메모리 셀(MC)들 중에서 선택된 저항성 메모리 셀의 셀 저항에 상응하는 셀 전류(Ic)를 수신한다. 온-칩 저항 측정 회로(500)는 셀 전류(Ic)에 기초하여 상기 셀 저항을 나타내는 디지털 신호(DS)를 발생한다. 디지털 신호(DS)는 복수의 비트 신호들을 포함하고 후술하는 바와 같이 온도계 코드의 형태로 제공될 수도 있고 바이너리 코드의 형태로 제공될 수도 있다.
도 16에 도시된 바와 같이, 온-칩 저항 측정 회로(500)는 로컬 입출력 라인(LIO)에 결합될 수 있다. 즉 온-칩 저항 측정 회로(500)는 각각의 비트 라인과 기입-독출 회로(400)를 전기적으로 연결하기 위한 열 선택 트랜지스터(NS0~NSm)와 기입-독출 회로(400) 사이에 결합될 수 있다.
도 17a 및 17b는 저항성 셀 어레이에 포함되는 저항성 메모리 셀의 예들을 나타내는 도면들이다.
도 17a를 참조하면, 단위 메모리 셀은 비트라인(BL)과 워드라인(WL) 사이에 직렬로 연결된 저항성 소자(RE1) 및 다이오드(D1)를 포함하여 구현될 수 있다. 도 17a에 도시된 메모리 셀은 워드라인(WL)과 비트라인(BL) 사이의 전압에 의해 저항성 소자(RE1)의 저항 산포를 제어한다. 도 17a에 도시된 메모리 셀은 저항성 소자(RE1)가 단극성인 경우의 구조를 나타내며, 이 경우, 워드라인(WL)과 비트라인(BL) 사이에 일정한 전압들을 인가하여 저항성 소자(RE1)의 양단에 걸리는 전압의 크기를 조절하거나 저항성 소자(RE1)를 통하여 흐르는 전류의 크기를 조절하여 기입 동작이 수행된다.
도 17b를 참조하면, 단위 메모리 셀은 비트라인(BL)과 소스 라인(SL) 사이에 직렬로 연결된 저항성 소자(RE2) 및 셀 트랜지스터(CT1)와 같은 스위칭 소자를 포함하여 구현될 수 있다. 셀 트랜지스터(CT1)의 게이트에는 워드라인(WL)이 연결된다. 도 17b에 도시된 메모리 셀은 소스 라인(SL) 과 비트라인(BL) 사이의 전압에 의해 저항성 소자(RE2)의 저항 산포를 제어한다. 도 17b에 도시된 메모리 셀은 저항성 소자(RE2)가 단극성인 경우뿐만 아니라 양극성인 경우에도 이용될 수 있는 구조를 갖는다.
저항성 소자(RE2)가 단극성인 경우에는 인가되는 전압 또는 전류의 크기에 의해 저항 값이 가변되지만, 양극성인 경우에는 전압 또는 전류의 크기 및 방향에 의해 저항 값이 가변될 수 있다. 도 17b에 도시된 메모리 셀은 소스 라인(SL) 과 비트라인(BL) 사이에 일정한 전압들을 인가하여 저항성 소자(RE2)의 양단에 걸리는 전압의 크기를 조절하거나 저항성 소자(RE2)를 통하여 흐르는 전류의 크기를 조절하여 기입 동작이 수행될 수도 있다.
도 18a 및 18b는 저항성 메모리 셀에 포함되는 저항성 소자의 예 들을 나타내는 도면들이다.
도 18a를 참조하면, 저항성 소자(RE1, RE2)는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 저항성 물질을 포함한다. 전극(E1, E2)으로는 탄탈(Ta) 또는 백금(Pt) 등이 사용될 수 있다. 저항성 물질은 코발트 산화물 등의 전이금속 산화물(VR) 또는 GexSbyTez 등의 상변화 물질(phase change material)(GST)을 포함할 수 있다. 상변화 물질(GST)은 온도 및 가열 시간에 따라 결정질 상태(AMORPHOUS STATE) 또는 비정질 상태(CRYSTALLINE STATE)가 되며 저항 값이 변화한다.
일반적으로 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magneto-resistive Random Access Memory)을 구분하기도 하지만, 이를 통틀어 저항성 메모리(Resistive Memory)라 칭하기로 한다. 본 발명의 실시예들에 따른 온-칩 저항 측정 회로는 PRAM, RRAM, MRAM을 포함하는 다양한 저항성 메모리 장치에 적용될 수 있다.
상부 전극(E1)과 하부 전극(E2) 사이에 존재하는 저항성 물질은 안정한 복수의 저항 상태들의 구현을 통한 메모리 특성을 가지며, 서로 다른 특성을 나타내는 여러 가지 물질들이 연구되고 있다.
예를 들어, NDR(Negative Differential Resistance) 특성을 보이는 이성분계 산화물의 경우, 소자에 가해진 전압이 증가하여 리셋 전압(Vreset)이 되는 시점에서 저항이 급격히 증가하는 NDR 특성을 나타낸다. 이후 일정 전압까지는 저항이 큰 상태를 유지하다가 셋 전압(Vset)이 되는 시점에서 다시 저항이 낮은 상태로 변화하게 된다. 이러한 NDR 특성을 보이는 이성분계 산화물의 경우에는 저항이 큰 상태를 기입하기 위한 리셋 전압(Vreset)보다 저항이 작은 상태를 기입하기 위한 셋 전압(Vset)이 더 크다.
한편 GeSbTe와 같은 Telluride 화합물을 이용한 Chalcogenide 물질은 낮은 전압상태에서는 높은 저항을 갖지만, 충분히 큰 전압을 인가하면 저항이 낮은 상태로 변화한다. 이러한 Chalcogenide 물질은 저항이 큰 상태를 기입하기 위한 리셋 전압(Vreset)보다 저항이 작은 상태를 기입하기 위한 셋 전압(Vset)이 더 작다. 이와 같은 각 물질의 특성에 맞는 셋 전압(Vset)과 리셋 전압(Vreset)을 인가하여 저항이 상대적으로 작은 온 상태(On-State) 및 저항이 상대적으로 큰 오프 상태(Off-State)를 메모리 셀에 기입할 수 있다.
도 18b는 도 17b의 저항성 메모리 셀에 포함되는 양극성 저항성 소자의 일 예를 나타내는 도면이다.
저항성 소자(RE1, RE2)는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 나노믹(NOM;non-ohmic) 물질 및 저항성 물질(RM)을 포함한다. 이 경우에는 상부 전극(E1)과 하부 전극(E2)에 서로 반대 방향의 전압을 인가함으로써, 즉 인가 전압의 극성에 따라서, 메모리 셀의 온 상태 또는 오프 상태를 구현할 수 있다.
도 19는 저항성 셀 어레이에 포함되는 STT-MRAM(spin transfer torque magneto-resistive random access memory) 셀의 일 예를 나타내는 입체도이다.
메모리 셀(MC)은 MTJ(Magnetic Tunnel Junction) 소자 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 MTJ 소자를 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 다른 전극은 소스 라인(SL0)에 연결된다.
MTJ 소자는 고정 층(Pinned layer, 13)과 자유 층(free layer, 11) 및 이들 사이에 터널 층(Barrier layer, 12)을 포함할 수 있다. 고정 층(13)의 자화 방향은 고정되어 있으며, 자유 층(11)의 자화 방향은 조건에 따라 고정 층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정 층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM의 라이트 동작을 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴온 시키고, 비트라인(BL0)과 소스 라인(SL) 사이에 라이트 전류(WC1, WC2)를 인가한다.
STT-MRAM의 리드 동작을 위해서는, 워드라인(WL0)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴온 시키고, 비트라인(BL0)으로부터 소스 라인(SL) 방향으로 리드 전류를 인가하여, 측정되는 저항 값에 따라 MTJ 소자에 저장된 데이터를 판별할 수 있다.
도 20a 및 20b는 STT-MRAM 셀의 데이터 리드 동작을 설명하기 위한 도면들이다.
MTJ 소자의 저항 값은 자유 층(11)의 자화 방향에 따라 달라진다. MTJ 소자에 리드 전류(I(A))를 인가하면 MTJ 소자의 저항 값에 따른 데이터 전압 또는 전류가 출력된다. 리드 전류(I(A))의 세기는 쓰기 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 상기 리드 전류(I(A))에 의해 자유 층(11)의 자화 방향이 변화되지는 않는다.
도 20a를 참조하면, 상기 MTJ 소자에서 상기 자유 층(11)의 자화 방향과 고정층(13)의 자화 방향이 평행(parallel)하게 배치된다. 이 때, 상기 MTJ 소자는 상대적으로 낮은 저항 값을 가진다. 이 경우 리드 전류(I(A))의 인가에 의하여 데이터 '0'을 독출 할 수 있다.
도 20b를 참조하면, 상기 MTJ 소자는 자유 층(11)의 저화 방향이 고정 층(13)의 저화 방향과 반 평행(anti-parallel)으로 배치된다. 이 때, 상기 MTJ 소자는 상대적으로 높은 저항 값을 가진다. 이 경우 리드 전류(I(A))의 인가에 의하여 데이터 '1'을 독출 할 수 있다.
도 20c는 STT-MRAM 셀의 데이터 라이트 동작을 설명하기 위한 도면이다.
도 20c를 참조하면, MTJ 소자를 흐르는 라이트 전류(WC1, WC2)의 방향에 따라 자유 층(11)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)를 인가하면, 고정층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(11)에 토크(torque)를 인가한다. 이로 인해, 자유 층(11)은 고정층(13)과 평행(Parallel)하게 자화된다. 제2 라이트 전류(WC2)를 인가하면, 고정층(13)과 반대의 스핀을 갖는 전자들이 자유 층(11)에 토크를 인가한다. 이로 인해, 자유 층(11)은 고정층(13)과 반 평행(Anti Parallel)하게 자화된다. 즉, MTJ 소자에서 자유 층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 20d, 20e, 20f, 20g 및 20h는 STT-MRAM의 MTJ 소자의 실시예들을 나타내는 도면들이다.
도 20d 및 20e에 도시된 자화 방향이 수평인 MTJ 소자(20, 30)는 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수직한 경우이다.
도 20d를 참조하면, MTJ 소자(20)는 자유 층(21), 터널 층(22), 고정층(23) 및 반강자성층(24)을 포함할 수 있다.
자유 층(Free layer, 21)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유 층(21)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유 층(21)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(21)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 층(22)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 층(22)은 비자성 물질을 포함할 수 있다. 일 예로 터널 층(22)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(pinned layer, 23)은 반강자성층(24)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(23)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(23)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(pinning layer, 24)은 반강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(24)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
MTJ 소자의 자유 층과 고정 층은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층의 저항 자력을 증가시킬 수 있으며, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성한다. 따라서, MTJ 소자 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.
도 20e를 참조하면, MTJ 소자(30)의 고정층(33)은 합성 반강자성체(Synthetic Anti Ferromagnetic, SAF)로 구현될 수 있다. 고정층(33)은 제 1 강자성층(33_1), 결합 층(33_2), 제 2 강자성층(33_3)을 포함한다. 제 1 및 제 2 강자성층은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(33_1)의 자화 방향과 제 2 강자성층(33_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 결합 층(33_2)은 루테늄(Ru)을 포함할 수 있다.
도 20f의 자화 방향이 수직인 MTJ 소자(40)는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다.
도 20f를 참조하면, MTJ 소자(40)는 자유 층(41), 고정층(43) 및 터널 층(42)을 포함한다.
자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 반 평행(Anti-Parallel) 하면 저항 값이 커진다. 상기 저항 값에 따라 데이터가 저장 될 수 있다.
자화 방향이 수직인 MTJ 소자(40)를 구현하기 위해서 자유 층(41)과 고정 층(43)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(41)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(41)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(43)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(43)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 20g 및 20h에 도시된 듀얼 MTJ 소자(50, 60)는 자유 층을 기준으로 양 끝 단에 터널 층과 고정 층이 각각 배치되는 구조를 가진다.
도 20g를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(50)는 제 1 고정층(51), 제 1 터널 층(52), 자유 층(53), 제 2 터널 층(54) 및 제 2 고정층(55)을 포함할 수 있다. 각각을 구성하는 물질은 전술한 자유 층(21), 터널 층(22) 및 고정층(23)과 동일하거나 유사할 수 있다.
이 때, 제 1 고정층(51)의 자화 방향과 제 2 고정층(55)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(50)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 수행할 수 있다. 또한, 제 2 터널 층(54)으로 인해 듀얼 MTJ 소자(50)는 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 리드 데이터 값을 얻을 수 있다.
도 20h를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(60)는 제 1 고정 층(61), 제 1 터널 층(62), 자유 층(63), 제 2 터널 층(64) 및 제 2 고정층(65)을 포함한다. 각각을 구성하는 물질은 전술한 자유 층(41), 터널 층(42) 및 고정층(43)과 각각 동일하거나 유사할 수 있다.
이 때, 제 1 고정층(61)의 자화 방향과 제 2 고정층(65)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(60)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
도 21a 및 21b는 저항성 메모리 셀들의 저항 산포의 예들을 나타내는 도면들이다.
도 21a는 각각의 저항성 메모리 셀이 1비트의 데이터를 저장하는 단일 레벨 셀(SLC)인 경우를 나타낸다. 각각의 저항성 메모리 셀은 프로그램된(즉, 기입된) 데이터에 따라서 제1 상태(ST1) 및 제2 상태(ST2) 중 하나에 속한다. 두 상태들(ST1, ST2)의 각 산포가 작을수록 독출 마진(RM)이 증가하여 저항성 메모리 장치의 성능이 향상될 수 있다.
메모리 셀들의 상태들(ST1, ST2)의 저항 산포에 대한 정보는 독출 전압, 프로그램 전압을 결정하기 위해 참조될 수 있다. 출하 전 또는 출하 후의 테스트 과정에서 각 메모리 셀의 저항을 측정하여 불량 메모리 셀들을 판별할 수 있다. 불량 메모리 셀들은 ECC(error check and correction) 또는 여분의(redundant) 메모리 셀들을 이용하여 치유될 수 있으며, 치유가 불가능한 경우에는 메모리 장치를 불량으로 폐기하여야 한다. 이와 같이, 저항성 메모리 셀들의 각각의 셀 저항 측정 및 전체적인 저항 산포에 대한 정보는 매우 중요하다.
도 21b는 각각의 저항성 메모리 셀이 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)인 경우를 나타낸다. 각각의 저항성 메모리 셀은 프로그램된(즉, 기입된) 데이터에 따라서 제1 상태(ST11). 제2 상태(ST12), 제3 상태(ST13) 및 제4 상태(ST4) 중 하나에 속한다. 이와 같은 멀티 레벨 셀의 경우에는 테스트 과정에서 더욱 정밀한 셀 저항 측정이 요구된다.
본 발명에 실시예들에 따른 온-칩 저항 측정 회로는 저항성 메모리 셀들을 직접 액세스하여 셀 저항들을 정확하게 측정할 수 있다. 또한 본 발명에 실시예들에 따른 온-칩 저항 측정 회로는 반도체 다이의 주변 영역에 집적되어 저항성 메모리 장치의 집적도를 크게 저하시키지 않으면서도 셀 저항들을 효율적으로 신속하게 측정할 수 있다.
도 22는 셀 저항과 셀 전류의 관계를 나타내는 도면이다.
도 22를 참조하면, 오옴의 법칙에 따라서 셀 저항(Rc)과 셀 전류(Ic)는 서로 반비례한다. 제1 상태(ST1)의 셀 저항 범위(r1~r2)에 상응하는 셀 전류 범위(i1~i2)와 제2 상태(ST2)의 셀 저항 범위(r3~r4)에 상응하는 셀 전류 범위(i3~i4)가 도시되어 있다.
도 8을 참조하여 설명한 기준 전류(Ir1, Ir2)는 이러한 전류 범위(i1~i2, i3~i4)에 기초하여 결정될 수 있다. 일 실시예에서, 하나의 온-칩 저항 측정 회로를 이용하고, 기준 전류를 Ir1 또는 Ir2로 조절하여 두 개의 상태들(ST1, ST2)에 대한 저항 산포를 측정할 수 있다. 다른 실시예에서, 두 개의 상태들(ST1, ST2)에 각각 부합하는 두개의 온-칩 저항 측정 회로를 이용하여 두 개의 상태들(ST1, ST2)에 대한 저항 산포를 측정할 수도 있다.
도 23은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 23을 참조하면, 저항성 메모리 장치(1400)는 저항성 셀 어레이(100) 및 복수의 온-칩 저항 측정 회로들 (RMC1~RMCm) (520, 540, 560)을 포함한다.
저항성 셀 어레이(100)는 반도체 다이의 코아 영역(core region)에 집적되고, 복수의 저항성 메모리 셀들을 포함한다. 저항성 셀 어레이(100)의 구성 및 저항성 셀 어레이(100)에 포함되는 저항성 메모리 셀들에 대해서는 도 16 내지 20h를 참조하여 전술한 바와 같다.
온-칩 저항 측정 회로들(520, 540, 560)의 상기 반도체 다이의 주변 영역(peripheral region)에 집적된다. 온-칩 저항 측정 회로들(520, 540, 560)의 각각은 상기 저항성 메모리 셀들 중에서 선택된 복수의 저항성 메모리 셀들의 셀 저항들에 상응하는 셀 전류들을 각각 수신하고, 상기 셀 전류들의 각각에 기초하여 상기 셀 저항들의 각각을 나타내는 디지털 신호들(DS1~DSm)의 각각을 발생한다.
도 22를 참조하여 전술한 바와 같이, 온-칩 저항 측정 회로들(520, 540, 560)은 서로 다른 범위의 셀 전류들을 측정하기 위한 동작 특성을 가질 수 있다. 예를 들어, 제1 온-칩 저항 측정 회로(520)의 측정 범위는 제1 상태(ST1)에 속하는 셀 전류는 (i1~i2)에 상응하도록 구현되고, 제2 온-칩 저항 측정 회로(540)의 측정 범위는 제2 상태(ST2)에 속하는 셀 전류는 (i3~i4)에 상응하도록 구현될 수 있다.
다른 실시예에서, 도 24를 참조하여 설명하는 바와 같이, 온-칩 저항 측정 회로들(520, 540, 560)은 동일한 동작 특성을 가질 수 있다.
도 24는 본 발명의 실시예들에 따른 저항성 메모리 칩을 나타내는 도면이다.
도 24를 참조하면, 저항성 메모리 칩(1600)은 저항성 셀 어레이(100), 복수의 센스 앰프들(SA0~SA7), 스위치부(SW), 복수의 온-칩 저항 측정 회로들(RMC0~RMC7) 및 시프트 레지스터(SR)를 포함할 수 있다.
저항성 셀 어레이(100) 및 복수의 센스 앰프들(SA0~SA7)은 반도체 다이의 코아 영역(CR)에 집적되고, 온-칩 저항 측정 회로들(RMC0~RMC7) 및 시프트 레지스터(SR)는 반도체 다이의 주변 영역(PR)에 집적된다. 스위치부(SW)는 테스트 신호(TS)에 응답하여 온-칩 저항 측정 회로들(RMC0~RMC7)을 메모리 셀 어레이(100)와 전기적으로 연결한다. 스위치부(SW)는 코아 영역(CR), 주변 영역(PR) 또는 이들의 경계 영역에 배치될 수 있다.
도 24에는 동일한 열 선택 라인(CSLs)에 결합된 8개의 열 선택 트랜지스터들(TC0~TC7))이 동시에 턴온되어, 8개의 비트라인들(BL0~BL7)이 동시에 선택되어 상응하는 센스 앰프들(SA1~SA7)에 각각 전기적으로 연결되는 예가 도시되어 있다. 동시에 선택되는 비트라인들의 개수는 저항성 메모리 칩의 구성에 따라서 변경될 수 있다. 동시에 선택되는 비트라인들은 서로 인접한 비트라인들일 수도 있고, 저항성 셀 어레이(100) 내의 서로 다른 메모리 블록들의 동일한 위치에 배치되는 비트라인들일 수도 있다.
전술한 바와 같이, 온-칩 저항 측정 회로들(RMC0~RMC7)의 각각은, 서로 다른 사이즈들을 갖는 복수의 트랜지스터들을 포함하여 서로 다른 동작 전류들을 발생하고, 상기 동작 전류들에 기초하여 상기 상응하는 셀 저항을 나타내는 온도계 코드의 비트 신호들을 발생할 수 있다. 또한 온-칩 저항 측정 회로들(RMC0~RMC7)의 각각은 상기 온도계 코드의 비트 신호들을 변환하여 바이너리 코드의 비트 신호들을 발생하는 코드 변환 회로를 더 포함할 수 있다.
온-칩 저항 측정 회로들(RMC0~RMC7)의 개수는 동일한 칼럼 주소에 응답하여 동시에 선택되는 비트 라인들(BL0~BL7)의 개수와 동일할 수 있다.
시프트 레지스터(SR)는 온-칩 저항 측정 회로들(RMC0~RMC7)부터 제공되는 디지털 신호들을 직렬화하여 순차적으로 외부로 제공하는 복수의 레지스터 유닛들(RU)을 포함할 수 있다. 직렬화된 신호들은 스트림 형태로 테스트 패드(TPD)를 통하여 외부의 호스트 장치로 제공될 수 있다. 상기 호스트 장치는 테스터일 수도 있고, 메모리 콘트롤러일 수도 있다. 저항성 셀 어레이(100)에 포함된 메모리 셀의 개수가 증가할수록 저항성 셀 어레이(100)의 전체적인 저항 산포를 구하기 위한 시간이 증가된다. 복수의 온-칩 저항 측정 회로들(RMC0~RMC7) 및 시프트 레지스터(SR)를 이용하여 저항성 셀 어레이(100)의 전체적인 저항 산포를 구하기 위한 시간을 단축하여 테스트 효율을 향상시킬 수 있다.
도 25는 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 25를 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 시스템(4100)에 저항성 메모리 장치(4111)가 장착될 수 있다. 시스템(4100)은 시스템 버스(4160)에 전기적으로 연결되는 메모리 시스템(4110), 모뎀(4120), 중앙 처리장치(4150), RAM(4140) 및 유저 인터페이스(4130)를 구비할 수 있다.
메모리 시스템(4110)은 저항성 메모리 장치(4111)와 메모리 컨트롤러(4112)를 포함할 수 있다. 저항성 메모리 장치(4111)에는 중앙 처리 장치(4150)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 저항성 메모리 장치(4111)는 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 특히 저항성 메모리 장치(4111)는 STT-MRAM 셀을 포함하는 MRAM 칩일 수 있다.
저항성 메모리 장치(4111)는 본 발명의 실시예들에 따른 온-칩 저항 측정 회로(RMC)(4113)를 포함한다. 전술한 바와 같이, 온-칩 저항 측정 회로(4113)는 반도체 다이의 주변 영역(peripheral region)에 집적된다. 온-칩 저항 측정 회로(4113)는 저항성 메모리 장치(4111)의 저항성 메모리 셀들 중에서 선택된 저항성 메모리 셀의 셀 저항에 상응하는 셀 전류를 수신하고, 상기 셀 전류에 기초하여 상기 셀 저항을 나타내는 디지털 신호를 발생한다.
정보 처리 시스템(4100)에 요구되는 대용량의 데이터를 저장하기 위한 저항성 메모리 장치(4111)나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 RAM(4140) 등에 STT-MRAM셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 도 25에 도시되지 않았으나, 시스템(4100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 포함될 수 있다.
시스템(4100)은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 시스템(4100)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 시스템(4100)은 본 발명의 실시예들에 따른 동작 인식 방법을 수행하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(4100)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
본 발명의 실시예들에 따른 온-칩 저항 측정 회로 및 저항성 메모리 장치는, 대용량의 메모리를 필요로 하는 임의의 장치 또는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들에 따른 온-칩 저항 측정 회로 및 저항성 메모리 장치는 고성능 및 저전력이 요구되는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
500, 500a, 500b, 500c, 501~506: 온-칩 저항 측정 회로
600: 전류-전압 컨버터
700: 아날로그-디지털 컨버터
800: 기준 바이어스 회로
900: 코드 변환 회로

Claims (10)

  1. 반도체 다이의 코아 영역에 집적되고, 복수의 저항성 메모리 셀들을 포함하는 저항성 셀 어레이; 및
    상기 반도체 다이의 주변 영역에 집적되고, 상기 저항성 메모리 셀들 중에서 선택된 저항성 메모리 셀의 셀 저항에 상응하는 셀 전류를 수신하고, 상기 셀 전류에 기초하여 상기 셀 저항을 나타내는 디지털 신호를 발생하는 온-칩 저항 측정 회로를 포함하는 저항성 메모리 장치.
  2. 제1 항에 있어서, 상기 온-칩 저항 측정 회로는,
    서로 다른 사이즈들을 갖는 복수의 트랜지스터들을 포함하여 서로 다른 동작 전류들을 발생하고, 상기 동작 전류들에 기초하여 상기 셀 저항을 나타내는 온도계 코드의 비트 신호들을 발생하는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제2 항에 있어서, 상기 온-칩 저항 측정 회로는,
    상기 셀 전류를 변환하여 셀 바이어스 전압을 제공하는 전류-전압 컨버터; 및
    상기 셀 바이어스 전압을 각각 수신하여 상기 동작 전류들의 각각을 발생하고 상기 동작 전류들의 각각에 기초하여 상기 비트 신호들의 각각을 발생하는 복수의 변환 유닛들로 이루어진 아날로그-디지털 컨버터를 포함하는 저항성 메모리 장치.
  4. 제3 항에 있어서,
    상기 전류-전압 컨버터에 포함된 트랜지스터와 상기 변환 유닛들의 각각에 포함된 트랜지스터가 전류 미러를 형성하여 상기 전류-전압 컨버터로부터 상기 변환 유닛들로 상기 셀 바이어스 전압이 제공되는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제2 항에 있어서, 상기 온-칩 저항 측정 회로는,
    상기 셀 전류를 변환하여 셀 바이어스 전압을 제공하는 전류-전압 컨버터;
    기준 바이어스 전압을 제공하는 기준 바이어스 회로; 및
    상기 기준 바이어스 전압 및 상기 셀 바이어스 전압을 각각 수신하여 상기 동작 전류들의 각각을 발생하고 상기 동작 전류들의 각각에 기초하여 상기 비트 신호들의 각각을 발생하는 복수의 변환 유닛들로 이루어진 아날로그-디지털 컨버터를 포함하는 저항성 메모리 장치.
  6. 제5 항에 있어서, 상기 변환 유닛들의 각각은,
    전원 전압과 샘플링 노드 사이에 결합되고, 게이트로 상기 기준 바이어스 전압을 수신하는 피모스 트랜지스터;
    상기 샘플링 노드와 접지 전압 사이에 결합되고, 게이트로 상기 셀 바이어스 전압을 수신하는 엔모스 트랜지스터; 및
    상기 샘플링 노드의 전압에 기초하여 상기 비트 신호들의 각각을 발생하는 인버터를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  7. 제5 항에 있어서,
    상기 전류-전압 컨버터에 포함된 제1 타입의 트랜지스터와 상기 변환 유닛들의 각각에 포함된 제1 타입의 트랜지스터가 전류 미러를 형성하여 상기 전류-전압 컨버터로부터 상기 변환 유닛들로 상기 셀 바이어스 전압이 제공되고,
    상기 기준 바이어스 회로에 포함된 제2 타입의 트랜지스터와 상기 변환 유닛들의 각각에 포함된 제2 타입의 트랜지스터가 전류 미러를 형성하여 상기 기준 바이어스 회로로부터 상기 변환 유닛들로 상기 기준 바이어스 전압이 제공되는 것을 특징으로 하는 저항성 메모리 장치.
  8. 제2 항에 있어서, 상기 온-칩 저항 측정 회로는,
    상기 셀 전류를 변환하여 셀 바이어스 전압을 제공하는 전류-전압 컨버터;
    상기 셀 바이어스 전압을 각각 수신하여 상기 동작 전류들의 각각을 발생하고 상기 동작 전류들의 각각에 기초하여 상기 비트 신호들의 각각을 발생하는 복수의 변환 유닛들로 이루어진 아날로그-디지털 컨버터; 및
    상기 온도계 코드의 비트 신호들을 변환하여 바이너리 코드의 비트 신호들을 발생하는 코드 변환 회로를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  9. 반도체 다이의 코아 영역에 집적되고, 복수의 저항성 메모리 셀들을 포함하는 저항성 셀 어레이; 및
    상기 반도체 다이의 주변 영역에 집적되고, 상기 저항성 메모리 셀들 중에서 선택된 복수의 저항성 메모리 셀들의 셀 저항들에 상응하는 셀 전류들을 각각 수신하고, 상기 셀 전류들의 각각에 기초하여 상기 셀 저항들의 각각을 나타내는 디지털 신호들의 각각을 발생하는 복수의 온-칩 저항 측정 회로들을 포함하는 저항성 메모리 장치.
  10. 제9 항에 있어서,
    상기 디지털 신호들을 직렬화하여 순차적으로 외부로 제공하는 시프트 레지스터를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
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