KR101290144B1 - 스핀-전달 토크 메모리에 대한 비-파괴적 셀프-레퍼런스 판독 방법 - Google Patents

스핀-전달 토크 메모리에 대한 비-파괴적 셀프-레퍼런스 판독 방법 Download PDF

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Abstract

스핀-전달 토크 메모리 장치 및 비-파괴적 셀프-레퍼런스 판독 방식들이 개시된다. 스핀-전달 토크 메모리 유닛에 대한 하나의 셀프-레퍼런스 판독 방법은 자기 터널 접합 데이터 셀을 통해 제 1 판독 전류를 인가하는 단계 및 제 1 비트 라인 판독 전압을 형성하는 단계 및 제 1 전압 저장 디바이스에 제 1 비트 라인 판독 전압을 저장하는 단계를 포함한다. 자기 터널 접합 데이터 셀은 제 1 저항 상태를 갖는다. 다음 방법은 제 1 저항 상태를 갖는 자기 터널 접합 데이터 셀을 통해 제 2 판독 전류를 인가하는 단계 및 제 2 비트 라인 판독 전압을 형성하는 단계 및 제 2 전압 저장 디바이스에 제 2 비트 라인 판독 전압을 저장하는 단계를 포함한다. 제 1 판독 전류는 제 2 판독 전류 미만이다. 다음 저장된 제 1 비트 라인 판독 전압은 저장된 제 2 판독 전압과 비교되어 자기 터널 접합 데이터 셀의 제 1 저항 상태가 하이 저항 상태였는지 또는 로우 저항 상태였는지를 결정한다.

Description

스핀-전달 토크 메모리에 대한 비-파괴적 셀프-레퍼런스 판독 방법{SPIN-TRANSFER TORQUE MEMORY NON-DESTRUCTIVE SELF-REFERENCE READ METHOD}
본 발명은 스핀-전달 토크 랜덤 액세스 메모리에 대한 셀프-레퍼런스 비-파괴적 판독 동작들 및 이를 위한 장치에 관한 것이다. 특히, 본 발명은 MTJ 저항(resistance)의 큰 변동을 극복하는 스핀-전달 토크 랜덤 액세스 메모리에 대한 셀프-레퍼런스 비-파괴적 판독 동작에 관한 것이다.
퍼베이시브 컴퓨팅(pervasive computing) 및 핸드헬드/통신 산업에 대한 빠른 성장은 고용량성의 비휘발성 고체-상태 데이터 저장 디바이스들에 대한 폭발적 수요를 초래한다. 비휘발성 메모리들, 특히 플래시 메모리는 DRAM을 대신하여 2009년까지 메모리 시장에서 가장 큰 부분을 점유할 것으로 여겨진다. 그러나, 플래시 메모리는 느린 액세스 속도(~ms 기록 및 ~50-100ns 판독), 제한된 내구성(~103-104 프로그래밍 사이클들), 및 시스템-온-칩(SoC)의 집적화 어려움과 같은 몇 가지 단점들을 갖는다. 또한, 플래시 메모리(NAND 또는 NOR)는 32nm 이상의 노드에서 심각한 스케일링 문제점들에 직면한다.
자기-저항성 랜덤 액세스 메모리(MRAM)는 미래의 비휘발성 및 범용성 메모리에 대한 또 다른 유력한 후보이다. MRAM은 비-휘발성, 빠른 기록/판독 속도(<10ns), 거의 무제한 프로그래밍 내구성(>1015 사이클들) 및 제로의 대기 전력을 특징으로 한다. MRAM의 기본 콤포넌트로는 자기 터널링 접합부(MTJ)가 있다. 고-저항 상태와 저-저항 상태 사이에서 MTJ의 저항을 스위칭함으로써 데이터 저장이 실현된다. MRAM은 MTJ의 자화(magnetization)를 스위칭하기 위해 전류 유도 자기장을 사용함으로써 MTJ 저항을 스위칭한다. MTJ 크기가 축소됨에 따라, 스위칭 자기장 진폭은 증가하며 스위칭 변동이 심각해졌다. 따라서, 초래되는 고전력 소모는 종래의 MRAM의 스케일링을 제한한다.
최근, 스핀 분극 전류 유도 자화 스위칭에 기초하는 새로운 기록 메커니즘이 MRAM 설계에 도입되었다. 스핀-토크 전달 RAM(STRAM)이라 불리는 이러한 새로운 MRAM 설계는 저항 스위칭을 구현하기 위해 MTJ를 흐르는 (양방향성) 전류를 이용한다. 따라서, STRAM의 스위칭 메커니즘은 국부적으로(locally) 한정되며 STRAM은 통상의 MRAM 보다 나은 스케일링 특성을 갖는 것으로 여겨진다.
그러나, STRAM이 제조 단계에 진입하기 이전에 수율을 제한하는 다수의 요인들(factors)을 해결해야 한다. 하나의 해결사항(challenge)으로는 큰 MTJ 저항 변동(resistance variation)이 있으며, 이는 MTJ내의 산화물 배리어의 두께와 지수적으로(exponentially) 관련된다. 예를 들어, 14 옴스트롱에서 14.1옴스트롱으로 산화물 배리어의 두께 증가는 MTJ 저항을 8%까지 변화시킨다. 이러한 큰 MTJ 저항 변동은 MTJ의 판독 동작 동안 문제점들을 발생시킬 수 있다.
본 발명은 스핀-전달 토크 랜덤 액세스 메모리 셀프-레퍼런스 비-파괴적 판독 동작들 및 이를 위한 장치에 관한 것이다. 특히, 본 발명은 MTJ 저항(resistance)의 큰 변동을 극복하는 스핀-전달 토크 랜덤 액세스 메모리 셀프-레퍼런스 비-파괴적 판독 동작에 관한 것이다.
스핀-전달 토크 메모리 유닛을 셀프-레퍼런스 판독하는 하나의 예시적인 방법은 자기 터널 접합 데이터 셀을 통해 제 1 판독 전류를 인가하는 단계, 제 1 비트 라인 판독 전압을 형성하는 단계, 및 제 1 전압 저장 디바이스에 제 1 비트 라인 판독 전압을 저장하는 단계를 포함한다. 자기 터널 접합 데이터 셀은 제 1 저항 상태를 갖는다. 다음, 방법은 제 1 저항 상태를 갖는 자기 터널 접합 데이터 셀을 통해 제 2 판독 전류를 인가하는 단계, 제 2 비트 라인 판독 전압을 형성하는 단계 및 제 2 전압 저장 디바이스에 제 2 비트 라인 판독 전압을 저장하는 단계를 포함한다. 제 1 판독 전류는 제 2 판독 전류 미만이다. 다음, 자기 터널 접합 데이터 셀의 제 1 저항 상태가 하이(high) 저항 상태였는지 또는 로우(low) 저항 상태였는지를 여부를 결정하기 위해, 저장된 제 1 비트 라인 판독 전압은 저장된 제 2 비트 라인 판독 전압과 비교된다.
스핀-전달 토크 메모리 유닛을 셀프-레퍼런스 판독하는 또 다른 예시적인 방법은 자기 터널 접합 데이터 셀을 통해 제 1 판독 전류를 인가하는 단계, 제 1 비트 라인 판독 전압을 형성하는 단계, 및 제 1 커패시터에 제 1 비트 라인 판독 전압을 저장하는 단계를 포함한다. 자기 터널 접합 데이터 셀은 제 1 저항 상태를 갖는다. 다음, 방법은 제 1 저항 상태를 갖는 자기 터널 접합 데이터 셀을 통해 제 2 판독 전류를 인가하는 단계, 제 2 비트 라인 판독 전압을 형성하는 단계, 및 제 2 커패시터 및 제 3 커패시터에 제 2 비트 라인 판독 전압을 저장하는 단계를 포함한다. 제 1 판독 전류는 제 2 판독 전류 미만이며 제 2 커패시터 및 제 3 커패시터는 전기적으로 직렬로 연결된다. 다음 저장된 제 1 비트 라인 판독 전압은 저장된 제 2 비트 라인 판독 전압과 비교된다. 제 1 비트 라인 판독 전압이 저장된 제 2 비트 라인 판독 전압과 같거나 또는 그 미만인 경우, 제 1 저항 상태는 로우 저항 상태인 것으로 결정된다. 그러나, 제 1 비트 라인 판독 전압이 실질적으로 저장된 제 2 비트 라인 판독 전압과 같지 않거나 또는 그 이상인 경우, 제 1 저항 상태는 하이 저항 상태인 것으로 결정된다.
예시적인 스핀-전달 토크 메모리 장치는 산화물 배리어층에 의해 분리되는 강자성 프리층(free layer) 및 강자성 레퍼런스층(reference layer)을 갖는 자기 터널 접합 데이터 셀을 포함한다. 자기 터널 접합 데이터 셀은 전기적으로 비트 라인과 소스 라인 사이에 있다. 자기 터널 접합 데이터 셀은 자기 터널 접합 데이터 셀을 통해 분극(polarized) 기록 전류를 통과시킴으로써 하이 저항 상태와 로우 저항 상태 사이에서 스위칭되도록 구성된다. 조절가능한 전류 구동기가 비트 라인에 전기적으로 결합된다. 조절가능한 전류 구동기는 자기 터널 접합 데이터 셀을 통해 제 1 판독 전류 및 제 2 판독 전류를 제공하도록 구성된다. 제 1 전압 저장 디바이스는 비트 라인에 전기적으로 결합되며 제 1 판독 전류에 의해 형성된 제 1 비트 라인 전압을 저장하도록 구성된다. 제 2 전압 저장 디바이스는 비트 라인에 전기적으로 결합되며 제 2 판독 전류에 의해 형성된 제 2 비트 라인 전압을 저장하도록 구성되며 제 3 전압 저장 디바이스는 비트 라인에 전기적으로 결합되며 제 2 판독 전류에 의해 형성된 제 2 비트 라인 전압을 저장하도록 구성된다. 제 2 전압 저장 디바이스 및 제 3 전압 저장 디바이스는 전기적으로 직렬로 연결된다. 차동 감지 증폭기는 제 1 전압 저장 디바이스에 전기적으로 결합되며 전기적으로 제 2 전압 저장 디바이스와 제 3 전압 저장 디바이스 사이에 있는 중간 노드와 전기적으로 결합된다. 차동 감지 증폭기는 제 1 비트 라인 전압과 제 2 비트 라인 전압을 비교하도록 구성된다.
본 발명은 첨부되는 도면들을 참조로 본 발명의 다양한 실시예들에 대한 하기의 상세한 설명을 참조로 보다 완벽하게 이해될 것이다.
도 1은 로우 저항 상태에 있는 예시적인 스핀-전달 토크 MTJ 메모리 유닛에 대한 개략적 단면도이다;
도 2는 하이 저항 상태에 있는 또 다른 스핀-전달 토크 MTJ 메모리 유닛에 대한 개략적 단면도이다;
도 3은 스핀-전달 토크 MTJ 메모리 유닛에 대한 정적 R-V(저항-전압) 곡선의 그래프이다;
도 4는 스핀-전달 토크 MTJ 메모리 유닛에 대한 개략적 회로도이다;
도 5는 예시적인 스핀-전달 토크 MTJ 메모리 장치에 대한 개략적 회로도이다;
도 6은 MTJ의 하이 저항 상태 및 로우 저항 상태에 대한 I-R(전류-저항) 곡선들에 대한 그래프이다;
도 7은 도 5에 대한 예시적인 조절가능한 전류 구동기에 대한 개략적 회로도이다;
도 8은 도 5에 대한 예시적 차동 감지 증폭기에 대한 개략적 회로도이다;
도 9는 도 5에 대한 예시적 스핀-전달 토크 MTJ 메모리 장치에 대한 타이밍도이다; 그리고,
도 10은 예시적 셀프-레퍼런스 판독 방법에 대한 흐름도이다.
도면들이 반드시 비례축적(scale)되는 것은 아니다. 도면들에 사용되는 동일한 번호들은 동일한 콤포넌트들로 간주된다. 그러나, 제시된 도면에서 콤포넌트로 간주되는 번호들의 사용은 동일한 번호로 라벨링된 다른 도면에서의 콤포넌트를 제한하고자 의도되는 것이 아님이 인식될 것이다.
하기의 설명에서, 본 발명의 일부를 형성하며 몇 가지 특정 실시예들의 예시에 의해 도시된 첨부되는 도면들의 세트가 참조된다. 다른 실시예들이 본 발명의 범주 또는 사상을 이탈하지 않게 고려되고 구성될 수 있다는 것이 이해될 것이다. 따라서, 하기 설명은 제한적 의미로 간주되지 않는다. 본 발명에 제시되는 정의들은 본 발명에서 빈번하게 사용되는 특정 용어들에 대한 이해를 돕기 위한 것으로 본 발명의 범주를 제한하는 것을 의미하지 않는다.
만약 별다른 지시가 없다면, 명세서 및 청구항들에서 사용되는 피처(feature) 크기들, 양들 및 물리적 특성들을 표현하는 모든 숫자들은 모든 사례들에서 "약"이란 용어에 의해 변경되는 것으로 이해된다. 따라서, 반대되는 표시가 없다면, 이전의 명세서 및 첨부되는 청구항들에 개시되는 수치적 파라미터들은 본 발명에 개시되는 설명을 이용하여 당업자들에 의해 추구되는 원하는 성질들과 관련하여 변할 수 있는 근사치들이다.
엔드포인트들에 의한 수치 범위들에 대한 열거(recitation)는 상기 범위내에 포함되는 모든 숫자들(이를 테면, 1 내지 5는 1, 1.5, 2, 2.75, 3, 3.80, 4 및 5를 포함) 및 상기 범위 내에서의 임의의 범위를 포함한다.
본 명세서 및 첨부되는 청구항들에서 사용되는 것처럼, 내용에서 달리 명확하게 표시되지 않는다면, 단수 관사("a", "an", 및 "the")는 다수의 대상물들을 갖는 실시예들을 포함한다. 본 명세서 및 첨부되는 청구항들에서 사용되는 것처럼, "또는"이란 용어는 내용에서 달리 명확하게 표시되지 않는다면, 일반적으로 "및/또는"을 포함하는 의미로 사용된다.
본 발명은 스핀-전달 토크 메모리 장치 및 셀프-레퍼런스 비-파괴적 판독 방식들에 관한 것이다. 특히, 본 발명은 스핀-전달 토크 메모리 유닛의 오리지널 데이터 저항 상태를 방해하지 않으면서, 스핀-전달 토크 메모리 유닛이 하이 저항 상태인지 또는 로우 저항 상태 데이터 상태인지를 결정하는 비-파괴적 셀프-레퍼런스 판독 방법들에 관한 것이다. 본 발명에 개시되는 장치들 및 방법들은 메모리 어레이 내에서 스핀-전달 토크 메모리 유닛들의 저항 변동과 상관없이 스핀-전달 토크 메모리 유닛의 값이 결정될 수 있게 보장한다. 제 1 판독 전류 및 제 2 판독 전류에서 스핀-전달 토크 메모리 유닛의 판독 전압이 순차적으로 저장되고 스핀-전달 토크 메모리 유닛의 저항 상태 또는 데이터 상태를 검출하도록 비교된다. 오리지널 저항 상태 보존(preserving)은 "파괴적(destructive) 셀프-레퍼런스" 판독 방법들에서 요구되는 "표준-값-기록(standard-value-write)" 및 "라이트-백(write-back)" 단계들을 없앤다. 파괴적 셀프-레퍼런스 판독 방법들은 표준 값이 기록될 때 스핀-전달 토크 메모리 유닛에 저장된 오리지널 값을 파괴한다(wipe out). 이러한 파괴적 셀프-레퍼런스 판독 방법들은 라이트 백 동작이 완료되기 이전에 칩 전력이 차단될 경우 저장된 오리지널 데이터 값이 손실될 수 있기 때문에 비-휘발성 메모리에 대한 신뢰성 문제들을 나타낸다. 따라서, 개시된 판독 방법들은 판독 동작 레이턴시(latency)를 단축시키고 비휘발성 데이터의 신뢰성을 개선시킨다. 본 발명이 이로 제한되는 것은 아니지만, 하기에 제공되는 예들에 대한 논의를 통해 본 발명의 다양한 양상들에 대한 인식이 이루어질 것이다.
도 1은 로우 저항 상태에 있는 예시적인 스핀-전달 토크 MTJ 메모리 유닛(10)에 대한 개략적 단면도이며 도 2는 하이 저항 상태에 있는 또 다른 스핀-전달 토크 MTJ 메모리 유닛(10)에 대한 개략적 단면도이다. 자기 터널 접합(MTJ) 메모리 유닛(10) 강자성 프리층(12) 및 강자성 레퍼런스(즉, 핀드(pinned))층(14)을 포함한다. 강자성 프리층(12) 및 강자성 레퍼런스층(14)은 산화물 배리어층(13) 또는 터널 배리어에 의해 분리된다. 제 1 전극(15)은 강자성 프리층(12)과 전기적으로 접촉하며 제 2 전극(16)은 강자성 레퍼런스층(14)과 전기적으로 접촉한다. 강자성층들(12, 14)은 임의의 유용한 강자성(FM) 합금들, 이를 테면, 예를 들어 Fe, Co, Ni로 구성될 수 있고 절연 배리어층(13)은 전기적 절연 물질 이를 테면 예를 들어 산화물 물질(이를 테면,
Figure 112012109020717-pct00001
또는
Figure 112012109020717-pct00002
)로 구성될 수 있다. 다른 적절한 물질들도 사용될 수 있다.
전극들(15, 16)은 강자성층들(12, 14)을 통해 판독 전류 및 기록 전류를 제공하는 제어 회로와 강자성층들(12, 14)을 전기적으로 연결한다. 스핀-전달 토크 MTJ 메모리 유닛(10)에 대한 저항은 강자성층들(12, 14)의 자화 배향들 또는 자화 벡터들의 상대 배향(relative orientation)에 의해 결정된다. 강자성 레퍼런스층(14)의 자화 방향은 미리결정된 방향으로 핀드(pinned)되지만 강자성 프리층(12)의 자화 방향은 스핀 토크의 영향하에 회전하도록 프리하게(free) 된다. 강자성 레퍼런스층(14)의 피닝은 이를 테면 PtMn, IrMn 및 다른 것들과 같은 반강자성 배열(antiferromagnetically ordered) 물질을 이용하는 교환 바이어스(exchange bias)의 사용을 통해 달성될 수 있다.
도 1은 로우 저항 상태에 있는 스핀-전달 토크 MTJ 메모리 유닛(10)를 예시하며, 강자성 프리층(12)의 자화 배향은 강자성 레퍼런스층(14)의 자화 배향과 평행하며 동일한 방향이다. 이는 로우 저항 상태 또는 "0" 데이터 상태로 불린다. 도 2는 하이 저항 상태에 있는 스핀-전달 토크 MTJ 메모리 유닛(10)를 예시하며 강자성 프리층(12)의 자화 배향은 강자성 레퍼런스층(14)의 자화 배향과 역팽행(anti-parallel)하며 반대 방향이다. 이는 하이 저항 상태 또는 "1" 데이터 상태로 불린다.
저항 상태의 스위칭 및 스핀-전달을 통한 MTJ 메모리 유닛(10)의 데이터 상태는 MTJ 메모리 유닛(10)의 자성층을 통과하는 전류가 스핀 분극되고 MTJ(10)의 프리층(12)상에 스핀 토크를 부여하게 될 때 발생한다. 프리층(12)에 충분한 스핀 토크가 인가될 때, 프리층(12)의 자화 배향은 2개의 상반되는 방향들 사이에서 스위칭될 수 있고 따라서 MTJ(10)는 전류 방향에 따라 평행 상태(즉, 로우 저항 상태 또는 "0" 데이터 상태)와 역평행 상태(즉, 하이 저항 상태 또는 "1" 데이터 상태) 사이에서 스위칭될 수 있다.
예시되는 스핀-전달 토크 MTJ 메모리 유닛(10)는 다수의 MTJ 메모리 유닛들을 포함하는 메모리 디바이스를 구성하는데 사용될 수 있으며, 데이터 비트는 핀드된(pinned) 자성층(14)과 관련하여 프리 자성층(12)의 상대적 자화 상태를 변경함으로써 스핀-전달 토크 MTJ 메모리 유닛에 저장된다. 저장된 데이터 비트는 핀드된 자성층과 관련하여 프리층의 자화 방향으로 변경되는 셀의 저항을 측정함으로써 판독될 수 있다. 스핀-전달 토크 MTJ 메모리 유닛(10)에 대해 비휘발성 랜덤 액세스 메모리의 특징들을 갖게 하기 위해, 프리층은 프리층의 배향이 이러한 변화를 구성하게 제어될 때만 변화될 수 있도록 랜덤한 변동들에 대해 열적 안정성을 나타낸다. 이러한 열적 안정성은 상이한 방법들, 이를 테면 비트 크기, 형상 및 결정 비등방성의 변화를 이용하는 자기 비등방성(magnetic anisotropy)을 통해 달성될 수 있다. 추가적인 비등방성은 교환(exchange) 또는 자기장들중 어느 하나를 통한 다른 자성층들과의 자기 결합을 통해 달성될 수 있다. 일반적으로, 비등방성은 얇은 자성층들에서 연성 축(soft axis) 및 경성 축(hard axis)을 형성하게 한다. 경성 및 연성 축들은 외부 에너지의 크기에 의해 정의되며, 통상적으로 자기장의 형태이고, 그 방향에서 자화의 방향을 완전히 회전(포화)시키기 위해 요구되며, 경성 축은 보다 높은 포화 자기장을 요구한다.
도 3은 스핀-전달 토크 MTJ 메모리 유닛의 정적 R-V 스위프(sweep) 곡선에 대한 그래프이다. 도 1 또는 도 2의 제 2 전극(16) 상에 포지티브 전압이 인가될 때, MTJ(10)는 도 3의 포지티브 인가 전압 영역에 진입하며 하이 저항 상태(도 2)에서 로우 저항 상태(도 1)로 스위치된다. 도 1 또는 도 2의 제 1 전극(15)에 포지티브 전압이 인가될 때, MTJ(10)는 도 3의 네거티브 인가 전압 영역에 진입한다. MTJ의 저항은 로우 저항 상태(도 1)에서 하이 저항 상태(도 2)로 스위치된다.
Figure 112011005997905-pct00003
및
Figure 112011005997905-pct00004
는 각각 하이 MTJ 저항 및 로우 MTJ 저항을 표시한다. 터널링 자기 저항비(TMR:Tunneling Magneto Resistance Ratio)는
Figure 112011005997905-pct00005
로 정의된다. 여기서,
Figure 112011005997905-pct00006
,
Figure 112011005997905-pct00007
및 TMR은 도 3에 도시된 것처럼, 감지 전류 또는 전압에 의해 결정된다. 일반적으로, 큰 TMR은 MTJ의 2개의 저항 상태들의 구별이 보다 쉽게 이루어지게 한다.
도 4는 스핀-전달 토크 MTJ 메모리 유닛(MTJ)의 개략도이다. 스핀-전달 토크 MTJ 메모리 유닛(MTJ)는 예를 들어 NMOS 트랜지스터와 같은 트랜지스터와 전기적으로 직렬로 연결된다. 스핀-전달 토크 MTJ 메모리 유닛(MTJ)의 대향측(opposing side)은 비트 라인(BL)과 전기적으로 연결된다. 트랜지스터는 소스 라인(SL) 및 워드 라인(WL)과 전기적으로 연결된다. 통상적으로, MTJ는 도 4에 도시된 것처럼, 회로 개략도에서 가변 저항기(resistor)로서 모델링된다.
일부 스핀-전달 토크 MTJ 메모리 유닛들(MTJ)은 MTJ의 저항값을 판독하기 위해 표준 레퍼런스 전압에 의존하는 감지 방식을 이용한다. 그러나, 이러한 감지 방식은 로우 저항 상태에 대한 최대 비트 라인 전압이 메모리 어레이의 모든 MTJ들에 대해 하이 저항 상태에 대한 최소 비트 라인 전압 미만일 것을 요구하며, 이는 MTJ 저항의 변동이 클 경우 참(true)이 아닐 수 있다.
도 5는 예시적 스핀-전달 토크 MTJ 메모리 장치의 개략적 회로도이다. 장치는 앞서 개시된 것처럼, 산화물 배리어층에 의해 분리된 강자성 프리층 및 강자성 레퍼런스층을 포함하는 자기 터널 접합 데이터 셀(MTJ)을 포함한다. 자기 터널 접합 데이터 셀은 전기적으로 비트 라인(BL)과 소스 라인(SL) 사이에 있다. 자기 터널 접합 데이터 셀(MTJ)은 자기 터널 접합 데이터 셀(MTJ)을 분극된 기록 전류가 통과함으로써 하이 저항 상태와 로우 저항 상태 사이에서 스위칭되도록 구성된다. 셀 트랜지스터는 판독 및 기록 전류가 자기 터널 접합 데이터 셀(MTJ)을 흐르게 한다. 셀 트랜지스터의 게이트 콘택은 워드 라인(WL)과 전기적으로 결합되어 특정 셀 트랜지스터 및 연관된 자기 터널 접합 데이터 셀(MTJ)의 선택을 허용한다.
조절가능한 전류 구동기(예시적인 개략도가 도 7에 도시됨)는 비트 라인에 전기적으로 연결되며, 조절가능한 전류 구동기는 자기 터널 접합 데이터 셀(MTJ)를 통해 제 1 판독 전류(
Figure 112011005997905-pct00008
) 및 제 2 판독 전류(
Figure 112011005997905-pct00009
)를 제공하도록 구성된다. 제 1 전압 저장 디바이스(C1)는 비트 라인(BL)과 전기적으로 연결되며 제 1 판독 전류(
Figure 112011005997905-pct00010
)에 의해 형성된 제 1 비트 라인 전압(
Figure 112011005997905-pct00011
)을 저장하도록 구성된다. 제 2 전압 저장 디바이스(C2)는 비트 라인(BL)에 전기적으로 연결되며 제 2 판독 전류(
Figure 112011005997905-pct00012
)에 의해 형성된 제 2 비트 라인 전압(
Figure 112011005997905-pct00013
)을 저장하도록 구성된다. 다수의 실시예들에서, 제 2 전압 저장 디바이스(C2)는 비트 라인(BL)에 전기적으로 연결된 제 2 전압 저장 디바이스(C21) 및 비트 라인(BL)에 전기적으로 연결된 제 3 전압 저장 디바이스(C22)이며, 제 2 전압 저장 디바이스(C21) 및 제 3 전압 저장 디바이스(C22)는 도 5에 도시된 것처럼 전기적으로 직렬로 연결된다. 다수의 실시예들에서, 제 1 전압 저장 디바이스(C1), 제 2 전압 저장 디바이스(C21) 및 제 3 전압 저장 디바이스(C22)는 커패시터들이다. 유용한 커패시터들로는 예를 들어, 특히 NMOS/PMOS 커패시터들, MIM 커패시터들, 및 수직형 고유(natural) 커패시터들이 포함된다.
차동 감지 증폭기(예시적 개략도가 도 8에 도시된다)는 제 1 전압 저장 디바이스(C1)에 전기적으로 연결되며, 제 2 전압 저장 디바이스(C21)와 제 3 전압 저장 디바이스(C22) 사이에 있는 중간 노드와 전기적으로 연결된다. 차동 감지 증폭기는 제 1 비트 라인 전압(
Figure 112012109020717-pct00014
)을 제 2 비트 라인 전압(
Figure 112012109020717-pct00015
)과 비교하도록 구성된다. 제 1 스위치 트랜지스터(STL1)는 비트 라인(BL) 및 제 1 전압 저장 디바이스(C1)와 전기적으로 연결된다. 제 2 스위치 트랜지스터(STL2) 는 비트 라인(BL), 제 2 전압 저장 디바이스(C21) 및 제 3 전압 저장 디바이스(C22)와 전기적으로 연결된다. 다수의 실시예들에서, 전압 저장 디바이스들은 커패시터들이다. 다수의 실시예들에서, 제 2 전압 저장 디바이스(C21) 및 제 3 전압 저장 디바이스(C22)는 커패시터들이며 각각은 서로 실질적으로 동일한 커패시턴스 값들 갖는다.
제 1 판독 전류(
Figure 112011005997905-pct00016
)가 인가되고 C1에 저장되는 해당 BL 전압(
Figure 112011005997905-pct00017
)이 발생한다. MTJ의 저항 상태에 따라,
Figure 112011005997905-pct00018
는
Figure 112011005997905-pct00019
또는
Figure 112011005997905-pct00020
일 수 있으며, 이들은
Figure 112011005997905-pct00021
에서, MTJ의 로우 저항 상태 또는 하이 저항 상태에 대한 BL 전압이다.
Figure 112011005997905-pct00022
보다 큰 제 2 판독 전류(
Figure 112011005997905-pct00023
)가 인가되고 C21 및 C22에 저장되는 BL 전압(
Figure 112011005997905-pct00024
)이 발생한다.
차동 감지 증폭기로
Figure 112011005997905-pct00025
과
Figure 112011005997905-pct00026
를 비교함으로써, MTJ의 데이터 저항 상태가 판독될 수 있다. 예를 들어, 제 1 비트 라인 판독 전압(
Figure 112011005997905-pct00027
)이 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00028
)과 실질적으로 동일하지 않거나 또는 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00029
) 보다 크거나 또는 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00030
) 보다 상당히 큰 경우, 제 1 저항 상태는 하이 저항 상태인 것으로 결정된다. 따라서, 제 1 비트 라인 판독 전압(
Figure 112011005997905-pct00031
)이 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00032
)과 실질적으로 동일하거나 또는 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00033
) 미만인 경우, 제 1 저항 상태는 로우 저항 상태인 것으로 결정된다.
다수의 실시예들에서, 저장된 제 1 비트 라인 판독 전압(
Figure 112011005997905-pct00034
)이 저장된 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00035
) 보다 10% 이상인 경우, 또는 25% 이상인 경우, 또는 50% 이상인 경우 또는 100% 이상인 경우, 제 1 저항 상태는 하이 저항 상태인 것으로 결정된다. 그렇지 않은 경우, 저항 상태는 로우 저항 상태인 것으로 결정된다.
도 6은 MTJ 하이 저항 상태 및 로우 저항 상태에 대한 I-R 곡선들에 대한 그래프이다. 레퍼런스 포인트들(
Figure 112011005997905-pct00036
및
Figure 112011005997905-pct00037
)는 각각 제 1 판독 전류(
Figure 112011005997905-pct00038
) 및 제 2 판독 전류(
Figure 112011005997905-pct00039
)에서 MTJ의 로우 저항 값들(데이터 상태 "0")로 간주된다. 레퍼런스 포인트들(
Figure 112011005997905-pct00040
및
Figure 112011005997905-pct00041
)는 각각 제 1 판독 전류(
Figure 112011005997905-pct00042
) 및 제 2 판독 전류(
Figure 112011005997905-pct00043
)에서 MTJ의 하이 저항 값들(데이터 상태 "1")로 간주된다. 값
Figure 112011005997905-pct00044
은 제로에서 최대 허용가능한 판독 전류(
Figure 112011005997905-pct00045
)로의 MTJ 로우 저항 값의 변화로 간주된다. 값
Figure 112011005997905-pct00046
은 제로에서 최대 허용가능한 판독 전류(
Figure 112011005997905-pct00047
)로의 MTJ 하이 저항 값의 변화로 간주된다.
도 6에 도시된 것처럼, 로우 저항 상태에서 자기 터널 접합 데이터 셀(MTJ)의 저항은 판독 전류/전압의 변화에 상당히 둔감하다(insensitive). 한편, 하이 저항 상태에서 자기 터널 접합 데이터 셀(MTJ)의 저항은 판독 전류/전압이 증가할 때 빠르게 강하(drop)된다. 제 1 판독 전류(
Figure 112012109020717-pct00048
)에서 제 2 판독 전류(
Figure 112012109020717-pct00049
)로의 하이 상태 저항 값의 변화가
Figure 112012109020717-pct00050
로서 도시된다. 제 1 판독 전류(
Figure 112012109020717-pct00051
)에서 제 2 판독 전류(
Figure 112012109020717-pct00052
)로의 로우 상태 저항 값의 변화가
Figure 112012109020717-pct00053
로서 도시된다. 도시된 것처럼,
Figure 112012109020717-pct00054
은
Figure 112012109020717-pct00055
보다 상당히 작다.
Figure 112012109020717-pct00056
가
Figure 112012109020717-pct00057
보다 상당히 작다는 것에 대한 인지는 자기 터널 접합 데이터 셀(MTJ)이 하이 저항 상태에 있는지 또는 로우 저항 상태에 있는지를 결정하기 위해 자기 터널 접합 데이터 셀(MTJ)에 대한 전압 또는 저항을 비교하기 위한 수단을 제공한다.
다수의 실시예들에서,
Figure 112011005997905-pct00058
은
Figure 112011005997905-pct00059
로 선택된다. 제 1 판독 전류(
Figure 112011005997905-pct00060
)는 제 2 판독 전류 미만이다. 다수의 실시예들에서, 제 1 판독 전류(
Figure 112011005997905-pct00061
)는 제 2 판독 전류(
Figure 112011005997905-pct00062
)의 40% 내지 60%이다. 다수의 실시예들에서, 제 1 판독 전류(
Figure 112011005997905-pct00063
)는 제 2 판독 전류(
Figure 112011005997905-pct00064
)의 40% 내지 50%이다.
도 7은 예시적 조절가능한 전류 구동기에 대한 개략적 회로도이다. 도 8은 예시적 차동 감지 증폭기에 대한 개략적 회로도이다. 도 9는 도 5의 예시적 스핀-전달 토크 MTJ 메모리 장치에 대한 타이밍도이다.
도 9에서, 수평축은 시간축이다.
Figure 112011005997905-pct00065
시간에서, 디코더, 제 1 판독 전류(
Figure 112011005997905-pct00066
), 및 제 1 스위치 트랜지스터(STLl)는 모두 활성화되며 차동 감지 증폭기 출력(
Figure 112011005997905-pct00067
)은 제 1 전압 저장 디바이스에 저장된 전압의 결과로서 표시된다. 다음
Figure 112011005997905-pct00068
, 디코더, 제 1 판독 전류(
Figure 112011005997905-pct00069
), 및 제 1 스위치 트랜지스터(STLl)는
Figure 112011005997905-pct00070
이전에 모두 비활성화된다.
Figure 112011005997905-pct00071
시간에서,
Figure 112011005997905-pct00072
, 디코더, 제 2 판독 전류(
Figure 112011005997905-pct00073
), 및 제 2 스위치 트랜지스터(STL2)는 모두 활성화되며 차동 감지 증폭기 출력(
Figure 112011005997905-pct00074
)은 제 2 전압 저장 디바이스에 저장된 전압의 결과로서 표시된다. 다음
Figure 112011005997905-pct00075
, 디코더, 제 2 판독 전류(
Figure 112011005997905-pct00076
), 및 제 2 스위치 트랜지스터(STL2)는 차동 감지 증폭기 활성화(
Figure 112011005997905-pct00077
) 이전에 모두 비활성화되어 앞서 개시된 것처럼 제 1 비트 라인 전압과 제 2 비트 라인 전압이 비교된다.
도 10은 예시적인 셀프-레퍼런스 판독 방법에 대한 흐름도이다. 방법은 블록 M1에서, 자기 터널 접합 데이터 셀을 통해 제 1 판독 전류를 인가하는 단계 및 제 1 비트 판독 전압을 형성하는 단계를 포함하며, 자기 터널 접합 셀 데이터는 제 1 저항 상태를 가지며, 블록 M2에서 제 1 전압 저장 디바이스에 제 1 비트 라인 판독 전압을 저장하는 단계를 포함한다. 블록 M3에서, 제 2 판독 전류는 제 2 비트 라인 판독 전압을 형성하기 위해 제 1 저항 상태의 자기 터널 접합 데이터 셀을 통해 인가되며 제 1 판독 전류는 제 2 판독 전류 미만이며, 블록 M4에서는 제 2 전압 저장 디바이스 및 제 3 전압 저장 디바이스에 제 2 비트 라인 판독 전압을 저장한다. 블록 M5에서는 제 1 저항 상태의 자기 터널 접합 데이터 셀이 하이 저항 상태인지 또는 로우 저항 상태인지를 결정하기 위해 제 1 비트 라인 판독 전압과 제 2 비트 라인 판독 전압이 비교된다.
비교 블록 C1은 제 1 비트 라인 판독 전압(
Figure 112011005997905-pct00078
)을 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00079
)과 비교한다. 제 1 비트 라인 판독 전압(
Figure 112011005997905-pct00080
)이 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00081
) 보다 크면, 블록 D1에서 자기 터널 접합 데이터 셀의 제 1 저항 상태는 하이 저항 상태이다. 제 1 비트 라인 판독 전압(
Figure 112011005997905-pct00082
)이 제 2 비트 라인 판독 전압(
Figure 112011005997905-pct00083
) 보다 크지 않으면, 블록 D2에서 자기 터널 접합 데이터 셀의 제 1 저항 상태는 로우 저항 상태이다.
비교 단계는 제 1 비트 라인 판독 전압을 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며 제 1 비트 라인 판독 전압이 제 2 비트 라인 판독 전압보다 크거나 또는 제 2 비트 라인 판독 전압보다 상당히 크면, 제 1 저항 상태는 하이 저항 상태로 결정된다. 따라서, 제 1 비트 라인 판독 전압이 제 2 비트 라인 판독 전압과 실질적으로 동일하거나 또는 제 2 비트 라인 판독 전압 미만이면, 제 1 저항 상태는 로우 저항 상태로 결정된다.
스핀-전달 토크 메모리 셀프-레퍼런스 비-파괴적 판독 방법에 대한 실시예들이 개시되었다. 앞서 개시된 구현예들 및 다른 구현예들은 하기 청구항들의 범주내에 속한다. 당업자들은 본 발명이 개시된 것 이외의 실시예들로 실행될 수 있다는 것을 인식할 것이다. 개시된 실시예들은 제한되지 않는 예시를 목적으로 제시되었으며 본 발명은 하기의 청구항들에 의해서만 제한된다.

Claims (20)

  1. 스핀-전달(spin-transfer) 토크 메모리 유닛에 대한 비-파괴적(non-destructive) 셀프-레퍼런스(self-reference) 판독 방법으로서,
    자기 터널 접합 데이터 셀을 통해 제 1 판독 전류를 인가하는 단계 및 제 1 비트 라인 판독 전압을 형성하는 단계 ―상기 자기 터널 접합 데이터 셀은 제 1 저항 상태를 가짐―;
    상기 제 1 비트 라인 판독 전압을 제 1 전압 저장 디바이스에 저장하는 단계;
    상기 제 1 저항 상태를 갖는 상기 자기 터널 접합 데이터 셀을 통해 제 2 판독 전류를 인가하는 단계 및 제 2 비트 라인 판독 전압을 형성하는 단계 ―상기 제 1 판독 전류는 상기 제 2 판독 전류 미만임―;
    상기 제 2 비트 라인 판독 전압을 제 2 전압 저장 디바이스에 저장하는 단계; 및
    상기 자기 터널 접합 데이터 셀의 상기 제 1 저항 상태가 하이 저항 상태였는지 또는 로우 저항 상태였는지를 결정하기 위해 상기 저장된 제 1 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하고,
    상기 제 1 저항 상태가 하이 저항 상태인 경우의 상기 제1 판독 전류에서 상기 제2 판독 전류로의 하이 상태 저항 값의 변화는, 상기 제1 저항 상태가 로우 저항 상태인 경우의 상기 제1 판독 전류에서 상기 제2 판독 전류로의 로우 상태 저항값의 변화보다 더 큰,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  2. 제 1 항에 있어서,
    상기 저장하는 단계는 상기 제 2 비트 라인 판독 전압을 제 2 전압 저장 디바이스 및 제 3 전압 저장 디바이스에 저장하는 단계를 포함하며, 상기 제 2 전압 저장 디바이스 및 상기 제 3 전압 저장 디바이스는 전기적으로 직렬로 연결되는,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  3. 제 1 항에 있어서,
    상기 비교하는 단계는 상기 저장된 제 1 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며, 상기 저장된 제 1 비트 라인 판독 전압이 상기 저장된 제 2 비트 라인 판독 전압과 동일하거나 또는 상기 저장된 제 2 비트 라인 판독 전압 미만이면, 상기 제 1 저항 상태는 로우(low) 저항 상태인 것으로 결정되는,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  4. 제 1 항에 있어서,
    상기 비교하는 단계는 상기 저장된 제 1 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며, 상기 저장된 제 1 비트 라인 판독 전압이 상기 저장된 제 2 비트 라인 판독 전압보다 크거나 또는 상기 저장된 제 2 비트 라인 판독 전압과 동일하지 않으면, 상기 제 1 저항 상태는 하이(high) 저항 상태인 것으로 결정되는,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  5. 제 1 항에 있어서,
    상기 비교하는 단계는 상기 저장된 제 1 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며, 상기 저장된 제 1 비트 라인 판독 전압이 상기 저장된 제 2 비트 라인 판독 전압의 10% 초과이면, 상기 제 1 저항 상태는 하이 저항 상태인 것으로 결정되는,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  6. 제 1 항에 있어서,
    상기 비교하는 단계는 상기 저장된 제 1 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며, 상기 저장된 제 1 비트 라인 판독 전압이 상기 저장된 제 2 비트 라인 판독 전압의 25% 초과이면, 상기 제 1 저항 상태는 하이 저항 상태인 것으로 결정되는,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  7. 제 1 항에 있어서,
    상기 제 1 판독 전류는 상기 제 2 판독 전류의 40% 내지 60%인,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  8. 제 1 항에 있어서,
    제 2 판독 전류는 상기 자기 터널 접합 데이터 셀의 로우 저항 상태 전압 값과 하이 저항 상태 전압 값의 평균 값인 제 2 비트 라인 판독 전압을 형성하는,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  9. 제 1 항에 있어서,
    상기 제 2 판독 전류는 최대 판독 전류인,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  10. 제 2 항에 있어서,
    상기 제 2 전압 저장 디바이스는 제 2 커패시턴스 값을 가지며 상기 제 3 전압 저장 디바이스는 제 3 커패시턴스 값을 가지며 상기 제 2 커패시턴스 값은 상기 제 3 커패시턴스 값과 동일한,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  11. 제 1 항에 있어서,
    상기 비교하는 단계는 상기 저장된 제 1 비트 라인 판독 전압과 상기 저장된 제 2 비트 라인 판독 전압을 비교하는 단계를 포함하며, 상기 제 2 비트 라인 판독 전압은 상기 제 2 전압 저장 디바이스와 상기 제 3 전압 저장 디바이스 사이에 있는 중간(intermdeiate) 노드에서 전기적으로 감지되는,
    스핀-전달 토크 메모리 유닛에 대한 비-파괴적 셀프-레퍼런스 판독 방법.
  12. 스핀-전달 토크 메모리 유닛에 대한 셀프-레퍼런스 판독 방법으로서,
    자기 터널 접합 데이터 셀을 통해 제 1 판독 전류를 인가하는 단계 및 제 1 비트 라인 판독 전압을 형성하는 단계 ―상기 자기 터널 접합 데이터 셀은 제 1 저항 상태를 가짐―;
    상기 제 1 비트 라인 판독 전압을 제 1 커패시터에 저장하는 단계;
    상기 제 1 저항 상태를 갖는 상기 자기 터널 접합 데이터 셀을 통해 제 2 판독 전류를 인가하는 단계 및 제 2 비트 라인 판독 전압을 형성하는 단계 ―상기 제 1 판독 전류는 상기 제 2 판독 전류 미만임―;
    상기 제 2 비트 라인 판독 전압을 제 2 커패시터 및 제 3 커패시터에 저장하는 단계 ―상기 제 2 커패시터 및 상기 제 3 커패시터는 전기적으로 직렬로 연결됨―; 및
    상기 저장된 제 1 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며,
    상기 제 1 저항 상태가 하이 저항 상태인 경우의 상기 제1 판독 전류에서 상기 제2 판독 전류로의 하이 상태 저항 값의 변화는 상기 제1 저항 상태가 로우 저항 상태인 경우의 상기 제1 판독 전류에서 상기 제2 판독 전류로의 로우 상태 저항값의 변화보다 더 크고,
    상기 제 1 비트 라인 판독 전압이 상기 저장된 제 2 비트 라인 판독 전압과 동일하거나 또는 상기 저장된 제 2 비트 라인 판독 전압 미만인 경우, 상기 제 1 저항 상태는 로우(low) 저항 상태인 것으로 결정되며,
    상기 제 1 비트 라인 판독 전압이 상기 저장된 제 2 비트 라인 판독 전압보다 큰 경우, 상기 제 1 저항 상태는 하이 저항 상태인 것으로 결정되는,
    스핀-전달 토크 메모리 유닛에 대한 셀프-레퍼런스 판독 방법.
  13. 제 12 항에 있어서,
    상기 비교하는 단계는 상기 저장된 제 1 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며, 상기 저장된 제 1 비트 라인 판독 전압이 상기 저장된 제 2 비트 라인 판독 전압의 10% 초과이면, 상기 제 1 저항 상태는 하이 저항 상태인 것으로 결정되는,
    스핀-전달 토크 메모리 유닛에 대한 셀프-레퍼런스 판독 방법.
  14. 제 12 항에 있어서,
    상기 비교하는 단계는 상기 저장된 제 1 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며, 상기 저장된 제 1 비트 라인 판독 전압이 상기 저장된 제 2 비트 라인 판독 전압의 25% 초과이면, 상기 제 1 저항 상태는 하이 저항 상태인 것으로 결정되는,
    스핀-전달 토크 메모리 유닛에 대한 셀프-레퍼런스 판독 방법.
  15. 제 12 항에 있어서,
    상기 제 2 전압 저장 디바이스는 제 2 커패시턴스 값을 가지며 상기 제 3 전압 저장 디바이스는 제 3 커패시턴스 값을 가지며 상기 제 2 커패시턴스 값은 상기 제 3 커패시턴스 값과 동일한,
    스핀-전달 토크 메모리 유닛에 대한 셀프-레퍼런스 판독 방법.
  16. 제 12 항에 있어서,
    상기 비교하는 단계는 상기 저장된 비트 라인 판독 전압을 상기 저장된 제 2 비트 라인 판독 전압과 비교하는 단계를 포함하며, 상기 저장된 제 2 비트 라인 판독 전압은 상기 제 2 전압 저장 디바이스와 상기 제 3 전압 저장 디바이스 사이에 있는 중간 노드에서 전기적으로 감지되는,
    스핀-전달 토크 메모리 유닛에 대한 셀프-레퍼런스 판독 방법.
  17. 제 12 항에 있어서,
    상기 제 2 판독 전류는 최대 판독 전류이며 상기 제 1 판독 전류는 상기 제 2 판독 전류의 40% 내지 60%인,
    스핀-전달 토크 메모리 유닛에 대한 셀프-레퍼런스 판독 방법.
  18. 스핀-전달 토크 메모리 장치로서,
    자기 터널 접합 데이터 셀 ―상기 자기 터널 접합 데이터 셀은 산화물 배리어층에 의해 분리되는 강자성 프리층(free layer) 및 강자성 레퍼런스층을 포함하며, 상기 자기 터널 접합 데이터 셀은 전기적으로 비트 라인과 소스 라인 사이에 있으며, 상기 자기 터널 접합 데이터 셀은 상기 자기 터널 접합 데이터 셀을 통해 분극된 기록 전류를 통과시킴으로써 하이 저항 상태와 로우 저항 상태 사이를 스위칭하도록 구성됨―;
    상기 비트 라인에 전기적으로 연결되는 조절가능한(adjustable) 전류 구동기 ―상기 조절가능한 전류 구동기는 상기 자기 터널 접합 데이터 셀을 통해 제 1 판독 전류 및 제 2 판독 전류를 제공하도록 구성됨―;
    상기 비트 라인에 전기적으로 연결되며 상기 제 1 판독 전류에 의해 형성된 제 1 비트 라인 전압을 저장하도록 구성된 제 1 전압 저장 디바이스;
    상기 비트 라인에 전기적으로 연결되며 상기 제 2 판독 전류에 의해 형성된 제 2 비트 라인 전압을 저장하도록 구성된 제 2 전압 저장 디바이스;
    상기 비트 라인에 전기적으로 연결되며 상기 제 2 판독 전류에 의해 형성된 제 2 비트 라인 전압을 저장하도록 구성된 제 3 전압 저장 디바이스 ―상기 제 2 전압 저장 디바이스 및 상기 제 3 전압 저장 디바이스는 전기적으로 직렬로 연결됨―; 및
    상기 제 1 전압 저장 디바이스에 전기적으로 연결되며 전기적으로 상기 제 2 전압 저장 디바이스와 상기 제 3 전압 저장 디바이스 사이에 있는 중간 노드에 전기적으로 결합되는 차동 감지 증폭기 ―상기 차동 감지 증폭기는 상기 제 1 비트 라인 전압과 상기 제 2 비트 라인 전압을 비교하도록 구성됨―를 포함하고,
    상기 하이 저항 상태인 경우의 상기 제1 판독 전류에서 상기 제2 판독 전류로의 하이 상태 저항 값의 변화는, 상기 로우 저항 상태인 경우의 상기 제1 판독 전류에서 상기 제2 판독 전류로의 로우 상태 저항값의 변화보다 더 큰,
    스핀-전달 토크 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 2 전압 저장 디바이스는 제 2 커패시턴스 값을 가지며 상기 제 3 전압 저장 디바이스는 제 3 커패시턴스 값을 가지며 상기 제 2 커패시턴스 값은 상기 제 3 커패시턴스 값과 동일한,
    스핀-전달 토크 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 1 전압 저장 디바이스는 커패시터이며, 상기 제 2 전압 저장 디바이스는 커패시터이며, 상기 제 3 전압 저장 디바이스는 커패시터인,
    스핀-전달 토크 메모리 장치.
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