JP5705321B2 - 相変化メモリ・セルの状態を判定するための方法および装置 - Google Patents

Description

本発明は、一般に相変化メモリに関し、さらに具体的には相変化メモリ・セルの状態を判定するための方法および装置に関する。

相変化メモリ（ＰＣＭ：ｐｈａｓｅ−ｃｈａｎｇｅ ｍｅｍｏｒｙ）は、特定のカルコゲニド材料の、異なった導電率を持つ少なくとも２つの状態の間での可逆的切り替えを利用した、新規の不揮発性固体メモリ技術である。ＰＣＭは高速で、非常に良好な保持力および持久力特性を有し、将来のリソグラフィ・ノードをスケールすると見られている。これらの理由から、今日の主流のメモリおよびストレージ・アプリケーション中のフラッシュ・メモリを代替もしくは補完する潜在力を有すると考えられている。

市販のＰＣＭデバイスでは、その基本ストレージ・ユニット（セル）は、加熱によって、結晶およびアモルファスの２つの状態のうちの一つに設定することができる。バイナリ０を表すアモルファス状態では、セルの電気抵抗は高い。その結晶化点を上回る温度に加熱しその後冷却すると、該カルコゲニド材料は導電性の結晶状態に変換される。この低抵抗状態は、バイナリ１を表す。その後、セルがこのカルコゲニドの融点を上回る高温に加熱されると、カルコゲニド材料は、急速な冷却によってそのアモルファス状態に戻る。ＰＣＭセルにデータを書き込むため、セルに電圧または電流パルスを印加してカルコゲニド材料を適切な温度に加熱し、冷却後に所望のセル状態に誘導する。セルを読み取るため、メトリックとしてセルの抵抗を用いてセルの状態が判定される。セル抵抗は、セルに特定の定電圧レベルでバイアスをかけ、セルを通って流れる電流を測定することか、あるいは一定の電流を流しセルの両端に発生する電圧を測定することによって測定される。この測定は、セルの電流−対−電圧特性の閾値以下の領域、すなわち、切り替わり閾値電圧（すなわち、カルコゲニドが導電性の「ＯＮ」状態となり、電流がセルを流れ、ジュール熱を介してセルを加熱することが可能となり、これにより相変化を誘導する可能性のある電圧）より下の領域で行われる。この閾値以下のレジームにおいては、セル状態に影響を与えることなく、バイナリ０を表す高抵抗測定値、およびバイナリ１を表す低抵抗測定値をセルから読み取ることができる。

ＰＣＭが主流になるために、ＰＣＭに求められる重要な要求事項は、コスト／ビット（cost/bit）比を、マルチレベル・セル（ＭＬＣ：ｍｕｌｔｉｌｅｖｅｌ−ｃｅｌｌ）フラッシュ・メモリ技術と競争可能なレベルに低減できるＭＬＣ機能である。マルチレベル・メモリ・セルは、ｓ＞２であるｓの異なった抵抗レベルに設定することができ、しかして、セル当たり複数のビットのストレージを可能にする。例えば、ＮＯＲフラッシュ・メモリは、セル当たり４つのレベル、すなわち２ビットを格納できる。４３ｎｍプロセス技術を用い、単一フラッシュ・セル当たり４ビットのデータ（すなわち、１６レベル）を格納できるＭＬＣ ＮＡＮＤフラッシュ・メモリ・チップが現在利用可能である。ＰＣＭセルでは、ＭＬＣオペレーションは、カルコゲニド・セルの部分的アモルファス状態を利用することによって実現されている。カルコゲニド材料内のアモルファス相の実効容積を変えることによって、異なるセル・レベルが設定される。これによりセル抵抗が変化する。市販のＰＣＭチップは、現在、セル当たり１ビットを格納するだけだが、ＰＣＭチップでセル当たり４ビットのストレージが、既に実験的に実証されている。

ＰＣＭデバイスにおける一つの問題は、短期的抵抗ドリフトまたは構造緩和として知られ、多くの場合、単に「ドリフト」と呼ばれる物理現象である。この問題は、ＭＬＣデバイスで特に重要であり、ＰＣＭによる信頼性あるＭＬＣ機能に対する重大な技術上の障害を呈している。構造緩和は、相変化材料のアモルファス相における局部的原子再配列に起因すると考えられ、これら材料の導電性に影響を与える。具体的には、ＭＬＣ ＰＣＭ中のアモルファス状態または部分的アモルファス状態においてプログラムされたＰＣＭセルの抵抗は時間とともに上昇シフトし、また温度にも影響される。このため、異なった時刻において測定されたセル抵抗は変動して観測され、時間の増加と共に増大する傾向をたどる。この抵抗シフトに寄与する事象は、本質上および発生時間上確率的であり、しかして予測し軽減するのが極めて困難である。抵抗のドリフトのため、異なるセル状態（活性容積内のアモルファス／結晶材料相の構成）に対応する異なった抵抗レベルが、ランダムなタイム・インスタンスにおいて相互にオーバーラップし、セル状態の判定にランダム誤差をもたらし得る。

この抵抗ドリフトの問題に取り組むため、いくつかの技法が提案されている。一つの技法は参照セルの使用を含み、これにより、メモリ・セルの集合体の特定の部分が、ドリフト軽減用途のため留保される。これら参照セルの各々は、特定のセル状態にプログラムされ、これらセルの抵抗は、他のセル（すなわち、実際のユーザ・データのストレージに使われるもの）に対する抵抗ドリフトの推量を得るため定期的間隔でモニタされる。次いで、ドリフトの影響のない抵抗レベルを得ることを目的として、ユーザ・セルの測定値から推量されたドリフトが除去される。かかる参照セルベースのドリフトの相殺の実効性は、同様のセルの状態は同様のドリフト特性を示すという前提に大きく依存している。しかしながら、（工程変動（これはセル寸法が小さいほど増大する）に起因する）有意なセル間のばらつき、および（主として材料ばらつきによる）セル内のパラメータの変動の不可避な存在によって、この前提の妥当性には疑問があり、不完全なドリフト相殺が生じることになる。

ドリフトを処理するための別の提案にドリフト加速がある。メモリ・セルのプログラミングの過程（またはその後で）セルは、ある時間の間、特定の（十分低い）温度でアニールされ、これにより、アレニウスの関係によってドリフトの影響を加速する。セル抵抗は、アニーリングの後は大きくドリフトしないものとの想定がされる。このアプローチの効果は、実験によって十分に証明されていない。さらに、相変化の現象は温度的に活性化されるので、セルのアニーリングは、セル状態の望ましくない擾乱をもたらし得る。

また、ドリフトに対処するための符号化技法も提案されている。この技法では、メモリ・セルは、個別にではなく、セルのブロック（符号ワード）としてプログラムされ、読み取られる。これらの符号ワード中に付加された冗長性は、ドリフトに影響されない符号ワードを提供し、復号においてエラーのない情報の取り出しをもたらすことを目的としている。ドリフト符号化は潜在的に有力な技法であり得るが、その効果性は、通常、使用符号の冗長性に対応する。高い冗長性は、実際のユーザ・データのストレージのため利用可能なメモリ容量を阻害する。通常、最小の冗長性だけが許容可能で、このことがドリフトに対処する符号の効果性を低下させ得る。

本発明のある態様の一つの実施形態は、相変化メモリ・セルの状態を判定する方法を提供する。本方法は、
セルの閾値以下の電流−対−電圧特性に従って複数の測定を行うステップと、
その測定値を処理して、前記電流−対−電圧特性の勾配に依存するメトリックを得るステップと、
前記メトリックに基づいてセルの状態を判定するステップと、
を含む。

本発明の諸実施形態において、セルの閾値以下の電流−対−電圧（Ｉ／Ｖ）特性の勾配、すなわち、切り替え閾値電圧より下のＩ／Ｖ特性カーブの勾配に依存するメトリックが用いられる。閾値以下のＩ／Ｖ特性の勾配は、抵抗の微分、すなわち抵抗の導関数に従うが、絶対抵抗値には一切左右されない。前述のように、セルの抵抗は時間とともに大きく変化するが、閾値以下のレジームにおけるＩ／Ｖ特性の勾配は、時間が経過してもほとんど変化しない。これは、閾値以下のＩ／Ｖ勾配が、セル内のアモルファス相の実効容積の関数であることによる。しかして、実効アモルファス容積はセル状態の良好な指標であり、ドリフトがアモルファス相のジオメトリに影響しないことが知られているので（ドリフトは、アモルファス相内の欠陥対消滅に起因し、全体的アモルファス容積には影響しないと推測されている）特にドリフトの影響を受けにくい指標である。

本発明を具現する方法は、実質上ドリフトに不変のセル状態メトリックを得るため、閾値以下のＩ／Ｖ勾配を利用する。具体的には、本発明の諸実施形態において使われるメトリックは、ドリフトによる影響をほとんど受けない。すなわち、不可避のノイズ変動は別として、時間経過に対してほぼ不変である。閾値以下のＩ／Ｖ勾配は、セル内の実効アモルファス容積の関数であり、しかしてセル状態の指標なので、当然、前述のメトリックもセル状態の特性であり、しかしてＭＬＣ ＰＣＭ中の相異なる状態の間の判別をするため使えることになる。この論述の妥当性、およびセル状態の指標としてのこのメトリックの効率は、実際のＰＣＭセルのアレイに対する実験結果で実証されており、これについては後記でさらに説明する。しかして、本発明の諸実施形態は、前述のメトリックの使用を介し、取り出された情報がドリフトに耐性があるような仕方で、ＰＣＭセルの状態を判定する方法を提供する。本発明の諸実施形態による方法は、ドリフト自体の特質に関するいかなる仮定も立てないことが可能で、ユーザ・ストレージ容量の内在ロスをもたらさないようにすることができる。しかして、本発明の諸実施形態は、ＰＣＭアレイに対するセル状態判定の改良を提供することができ、ＰＣＭデバイスの向上されたＭＬＣ機能と効率的な動作とを全般的に推進する。

前述のメトリックは、閾値以下のＩ／Ｖ特性の勾配に、その勾配に応じてさまざまな方法で、直接的または間接的に依存させることができる。ポイントは、本メトリックが何らかの形で閾値以下のＩ／Ｖ勾配に関連付けられており、従って、セルの絶対抵抗値に直接的に依存していないことであって、この後者は、前述したようにドリフトに影響される。言い換えれば、本発明の諸実施形態によれば、セルの絶対抵抗値に左右されないまたはほぼ左右されないメトリックに基づいて、ＰＣＭセル状態を判定することができる。本発明の諸実施形態によれば、このメトリックを導出するために、セル上で少なくとも２つの測定が行われ、これらの測定値は（直接的または間接的に）閾値以下のＩ／Ｖ勾配に依存している。後記でさらに説明するように、平均を可能にして精度を向上させるために、２を上回る測定を行うことができる。次いで、得られた測定値をさまざまな方法で処理し、セル状態を評価するため用いる最終的なメトリックを得ることができる。例えば、いくつかの実施形態では、相異なるセル・バイアス電圧におけるセル電流の複数の測定を行うステップを含み、メトリックが、相異なるバイアス電圧において測定されたセル電流の関数の差に依存するようにすることができる。同様に、相異なる印加セル電流に対する、セルの両端間の電圧を測定し、メトリックが、測定されたセル電圧の関数の差に依存するようにすることもできる。あるいは、例えば、閾値以下のＩ／Ｖカーブ上の異なった点でセル抵抗の複数の測定を行って、メトリックが、前記異なった点において測定されたセル抵抗の関数の差に依存するようにすることもできる。これらの例において、対象となる測定値の特定の関数は、測定値それ自体ともできようし、例えば対数など、当該値のいくらか複雑な関数とすることもできよう。

また、メトリックからセル状態を判定する具体的な方法は、相異なる実施形態によって変わり得る。このステップの詳細は、セルの型（レベルの数）、メトリック自体の精密な形、および、基本的なメトリック導出方法に加えて用いられることのある何らかの技法、例えば読み取り精度をさらに向上させるための何らかの追加的補正技法など、の如何よって決まることになろう。好適な諸実施形態において、セル状態は、導出されたメトリックを（さらなる処理をして、または処理なしに）異なるセル状態を示す一つ以上の参照値と単に比較することによって判定することができる。本発明の諸実施形態は、２レベルのＰＣＭセルに適用することも可能であるが、ＭＬＣデバイスではドリフトの問題がより大きいので、マルチレベル・セルへの適用には特に利点がある。マルチレベル・セル（すなわちｓ＞２であるｓレベルのセル）の状態を判定するのに適用された場合、好適な方法には、導出されたメトリックを、セルのｓレベルを示す複数の参照値と比較することによってセルの状態を判定するステップを含めることができる。かかる参照値は、例えば、異なったリードバック・レベルをマップする測定値範囲に対する境界を定義する所定の閾値に関連させるなど、さまざまな仕方でセルのレベルを定義することができる。

本発明の第二態様のある実施形態は、相変化メモリ・セルの状態を判定するための装置を提供する。本装置は、
セルの閾値以下の電流−対−電圧特性に従って複数の測定を行う測定回路と、
前記測定値を処理して、前記電流−対−電圧特性の勾配に依存するメトリックを得るためのコントローラであって、該コントローラは前記メトリックに基づいてセルの状態を判定するようになっている、コントローラと、
を含む。

本発明のさらなる実施形態によれば、ＰＣＭセル状態は、セルの絶対抵抗値に左右されないまたはほぼ左右されないメトリックに基づいて判定される。

本発明の第三態様のある実施形態は、
複数の相変化メモリ・セルを含むメモリと、
該複数の相変化メモリ・セルからデータを読み取りおよびこれらに書き込むための読み取り／書き込み装置と、
を含む相変化メモリ・デバイスを提供し、
該読み取り／書き込み装置は、本発明の第二態様による、前記メモリ・セルの状態を判定するための装置を包含する。

一般に本明細書では、本発明を具現する方法に関連させて諸機能を説明しているが、対応する機能を本発明を具現する装置またはデバイス中に備えることができ、その逆も可能である。

例として、本発明の好適な諸実施形態を、添付の図面を参照しながら以下に説明する。

本発明を具現する相変化メモリ・デバイスの概略ブロック図である。 ８レベルのＰＣＭセルに対する平均プログラミング・カーブを示す。 異なった印加電圧におけるＰＣＭセルの時間依存性を示す。 図１のデバイスにおいてセル状態メトリックを生成するための差異メトリックの単純な計算回路を示す。 平均値除去処理後の図３の結果を示す。 図６ａは、平均値除去前の、図１のデバイスで使われた差異メトリックの時間依存性を示し、図６ｂは、平均値除去後の、図１のデバイスで使われた差異メトリックの時間依存性を示す。 セル抵抗の時間依存性を別のメトリックの時間依存性と比較した図である。 図８ａは、図１のデバイスの測定回路のデジタル実装の動作を示し、図８ｂは図１のデバイスの測定回路のアナログ実装の動作を示す。 図１のデバイスの未処理抵抗メトリックと差異メトリックと使って、異なるレベルに対するセル状態測定値に対するドリフトの影響を比較した図である。 平均差異メトリックが、格納されたセル・レベルに沿ってどのように変化するかを示す。 セルの実効アモルファス厚さを表したＰＣＭセルの概略図である。

図１は、本発明を具現する相変化メモリ・デバイスの簡易概略図である。デバイス１は、マルチレベルＰＣＭセルの一つ以上の集積アレイにデータを格納するための相変化メモリ２を含む。図では単一ブロックとして示されているが、一般に、メモリ２には、例えば、単一のチップまたはダイから、それぞれがストレージ・チップの複数のパッケージを包含する複数のストレージ・バンクに亘る、ＰＣＭストレージ・ユニットの任意の所望の構成を含めることができる。メモリ２に対するデータの読み取りおよび書き込みは、読み取り／書き込み装置３によって行われる。装置３は、データをＰＣＭセルに書き込み、セルの測定を行ってセル状態を判定しこれにより格納されたデータのリードバックを可能にするための、データ書き込みおよび読み取り測定回路４を含む。回路４は、書き込みおよび読み取りのため、メモリ集合体２のワードおよびビット・ラインのアレイに適切な電圧を印加することによって、個別のＰＣＭセルのアドレスを指定することができる。この処理は、後記で詳述するものを除き、一般に周知の仕方で遂行される。読み取り／書き込みコントローラ５は、装置３のオペレーションを全般的に制御し、後記でさらに詳しく説明するように、読み取り測定値からセル状態メトリックを導出し、このメトリックをセル状態の判定、すなわちレベル検出に用いるための機能を含む。通例、コントローラ５の機能は、ハードウェアもしくはソフトウェアまたはその組み合わせに実装が可能であるが、一般的には、動作速度の点から配線接続されたロジック回路が望ましい。当業者には、本明細書の説明から適切な実装は自明であろう。図中のブロック６によって示されるように、デバイス１に入力されたユーザ・データには、書き込みデータとして読み取り／書き込み装置３に供される前に、通常、エラー修正のための符号化など、何らかの形の書き込み処理がされる。同様に、装置３によって出力されたリードバック・データには、一般に、元の入力ユーザ・データを復元するため、例えば符号ワードの検出およびエラー修正動作の実施など、読み取り処理モジュール７による処理が行われる。モジュール６および７によるかかる処理は、記載のセル状態メトリック・システムとは関係がなく、本明細書で詳しく説明する必要はない。

メモリ２中のマルチレベル・セルの各々は、セルの相異なるアモルファス／結晶状態に対応する、ｓ＞２であるｓの所定抵抗レベルの一つに設定することができる。これら相異なるレベルを区画する抵抗値は、通常、典型的には対数ドメインに位置させるなど、不等に間隔取りされる。ｓ＝８の特定の例においては、各セルは８レベルを格納し、セル当たり３ビットの格納を提供することができる。回路４は、所与のセルにデータを書き込むため、電圧パルスを印加してそのセルを適切な抵抗レベルに対応する状態に設定する。図２は、セル抵抗が、ＰＣＭセルに対する印加電圧によってどのように変化するかを表す。この図は、印加電圧パルスの振幅Ｖｇを増大させて得られた（平均）セル抵抗Ｒの対数として、６０個の８レベルＰＣＭセルに対する平均プログラミング・カーブを示す。８つの所定抵抗レベルＲ０〜Ｒ７が、図中の横線によって示されている。このプログラミング・カーブの左側（Ｖｇ＝１．５ボルトの垂直点線の左）は、プログラムされる抵抗が、０ボルトからの電圧の上昇と共に、初めのうちどのように低下するかを明示している。これは、セルのカルコゲニド材料中の結晶化の増加に起因する。Ｖｇ＝１．５ボルトは、ここが最大の結晶化の状態に対応している。その後は、電圧の増大と共に溶融が増加し、セル内のアモルファス相のより大きな実効容積がもたらされる。これは、図中の垂直点線の右に示された右側のプログラミング・カーブに沿って、プログラムされる抵抗の増大をもたらす。従来式のやり方によれば、データは、図２のカーブの右側のプログラミング勾配上にセルをプログラミングすることによって、図１のセルに書き込まれる。

メモリ・セルを読み取るステップには、セルの状態を判定する、すなわち、セルがＲ０〜Ｒ７の所定レベルのいずれに設定されているかを検出するステップを含む。従来式のデバイスでは、これは、セル抵抗の直接測定を行うことによって実施される。具体的には、所与の印加電圧に対するセル電流の測定が行われ、セル抵抗が計算されてセル状態のメトリックとして用いられ、それが所定のレベルと比較されセル状態が判定される。この測定は、測定がセル状態に影響しないように、セルの電流−対−電圧（Ｉ／Ｖ）特性の閾値以下の領域内で行われる。このＩ／Ｖ特性は、閾値以下の領域では強く非線形で、このため異なったバイアス電圧では異なった抵抗が測定されることになる。これは、図３の時間に対するｌｏｇＲのプロットから明白であり、この図では、ＰＣＭセルの測定抵抗が印加電圧の増大と共に低減するのが示されている。また、この図は、抵抗測定値へのドリフトの影響を明瞭に示している。具体的には、アモルファス相の抵抗は、近似的に、式：Ｒ（ｔ）＝Ｒ_０（ｔ／ｔ_０）^ｖ、よってｌｏｇ Ｒ（ｔ）＝ｌｏｇＲ_０＋ｖｌｏｇ（ｔ／ｔ_０）となり、これに従って時間と共に増加する。式中のｖはドリフト指数であり、これはＰＣＭセルの活性領域中のアモルファス相の容積に比例すると考えられている。このドリフト指数は、温度の上昇と共に増大することが明らかにされている。ドリフトは、非定常のノイズとして取り扱うことが可能な確率的現象であり、従って予測は非常に困難である。

図１のデバイス１は、閾値以下のＩ／Ｖ特性の勾配に依存するメトリックを使う、セル状態の判定の方法を用いる。これは、セルの絶対抵抗値に左右されないメトリックを提供する。セルを読み取るため、読み取り測定回路４は、セルの閾値以下のＩ／Ｖ特性に従って複数の測定を行う。この例示的な実施形態において、ある特定のバイアス電圧Ｖ_１におけるセル抵抗Ｒ_１の対数と異なった電圧Ｖ_２における抵抗Ｒ_２の対数と間の差として、閾値以下のＩ／Ｖ勾配に関する単純なメトリックが得られる。閾値以下のＩ／Ｖ勾配は、時間経過に対しほとんど一定なので、差異メトリックｌｏｇＲ_１−ｌｏｇＲ_２は同じ性質を有することになる。実際に、ｌｏｇＲ_１およびｌｏｇＲ_２は大きく変動し、平均すると時間と共に増加することになるが、これらの変動は、これらの間の減算によってドリフトに起因するこれらに共通の成分が除去されるような仕方で密接に相関する。残余の成分は、ほとんどが無相関でドリフトによらないノイズおよび他の変動に起因するものである。このアプローチは、時間の関数としてのドリフトの特質についてはどのような特定の仮定もしていないことに留意されたい。（時間の関数とみられる）一切の任意のドリフト特性は効果的に除去することができる。

デバイス１の読み取りオペレーションにおいて、測定回路４は、第一（閾値以下の）電圧Ｖ_１の印加に対しセルを通って流れる電流Ｉ_１および、第二（閾値以下の）電圧Ｖ_２の印加に対する電流Ｉ_２を検出する。得られる抵抗測定値Ｒ_１＝Ｖ_１／Ｉ_１およびＲ_２＝Ｖ_２／Ｉ_２はコントローラ５に対し出力される。次いで、コントローラ５が差異メトリックｌｏｇＲ_１−ｌｏｇＲ_２を計算する。これは、図４に表したような簡単な差動増幅器回路を使って、コントローラ５中のデジタルもしくはアナログ・ドメインに実装することができる。得られたメトリックは抵抗の差に依存するので、該メトリックは、Ｉ／Ｖ特性の勾配に依存するが、一切の絶対抵抗（従って、絶対電流または電圧）値には依存しない。閾値以下のＩ／Ｖ勾配は、前述したように、セル内の実効アモルファス容積の関数であり、しかしてセル状態の指標である。従って、当然この差異メトリックもまたセル状態の特性ということになる。しかして、この差異メトリックを使って、上記で説明した理由によってほとんどドリフトの影響を受けることなく、相異なる格納レベルの間を区別することができる。以下の実験結果の説明によってこれを実証する。

まず図３を再び参照すると、異なった電圧におけるｌｏｇ（Ｒ（ｔ））の測定値は、定数分だけが異なるように見えることが観察される。従って、材料の構造緩和（ドリフト）は、少なくとも（アニーリングのない）低電圧においては電圧に左右されないはずである。これらの測定値を説明するために次のモデルが用いられる。
ｒ（ｔ，Ｖ_ｉ）＝Ｒ_ｉ＋ｗ（ｔ）
式中のｗ（ｔ）は時間のゼロ平均関数であり、Ｒ_ｉはＶ_ｉのみに依存し、ｒ（ ）はｌｏｇ（Ｒ（ ））を表すのに用いられる。なおＲ_ｉは上述のセル抵抗Ｒ_１、Ｒ_２などを対数化して与ている。従って、
時間に対して取られた平均Ｅは、
Ｅ［ｒ（ｔ，Ｖ_ｉ）］＝Ｒ_ｉ で与えられ、
これから、すべての（ｉ）に対し、
ｒ（ｔ，Ｖ_ｉ）−Ｅ［ｒ（ｔ，Ｖ_ｉ）］＝ｗ（ｔ）である。
これは、平均値除去後の図３の結果を示した図５によって裏付けられる。
ここで、異なった電圧Ｖ_ｉ、Ｖ_ｋで測定されたｒ（ｔ）のペアの間の差ＤＲ（ｔ，Ｖ_ｉ，_ｋ）を考えれば、
ＤＲ（ｔ，Ｖ_ｉ，_ｋ）＝ｒ（ｔ，Ｖ_ｉ）−ｒ（ｔ，Ｖ_ｋ）＝Ｒ_ｉ−Ｒ_ｋであり、
これは（ｔ）に左右されない、すなわち時間に対し一定である。従って、全てのＤＲ（ｔ，Ｖ_ｉ，_ｋ）波形は、時間に対し一定となるはずである（勾配＝０）。なお、この差異メトリックはドリフト特性に対するいかなる情報も前提としていない（すなわちｗ（ｔ）は任意であり得る）。これらの予測は、図６ａおよび図６ｂによって明瞭に裏付けられている。図６ａは、異なった電圧ペアＶ_ｉ、Ｖ_ｋに対し、ｌｏｇ時間に対し差異メトリックをプロットしたもので、図６ｂは、平均値除去（ＤＲ（ｔ，Ｖ_ｉ，_ｋ）−Ｅ［ＤＲ（ｔ，Ｖ_ｉ，_ｋ）］）後の同じ結果を示している。

図７は、ｌｏｇ時間の関数として、差異メトリックＤと従来式の未処理抵抗測定値（ｌｏｇスケールによる絶対抵抗値）との間の直接的比較を示す。これらの実線は各トレースの結果への直線適合を示す。これは、差異メトリックが未処理メトリックよりも時間依存性が小さいことを最も明瞭に実証している。しかして、差異メトリックは、ほぼドリフト不変の指標であって、ドリフト特性の情報なしに（例えば、ｌｏｇＲ（ｔ）がｌｏｇ（ｔ）に比例するかどうか、あるいは何らかの他のドリフト・モデルによるかどうかにかかわらず）機能する指標を提供することができる。

上記では、単純なモデルを使ってこれら測定値を説明しているが、Ｒ−対−時間のべき乗則挙動（一般的ドリフトモデル）を想定した、相異なる電圧で測定されるＲ（ｔ）のさらに洗練されたモデルを考えることもできる。標準的ドリフト・モデルによれば、
ｌｏｇ［Ｒ（ｔ）］＝α（Ｒ_０）＋ｖｌｏｇｔ：式中、Ｒ_０＝Ｒ（０）であり、ｖはドリフト・べき乗指数であり、一般性を失うことなくｔ_０＝１と仮定している。
洗練されたモデルを使えば、
ｌｏｇ［Ｒ（ｔ，Ｖ_ｉ）］＝α（Ｒ_０，Ｖ_ｉ）＋（ｖ＋ｗ_ｉ）ｌｏｇｔ
式中、平均Ｅ_ｉ｛ｗ_ｉ｝＝０であり、ｖはＲレベルに依存し、ｗ_ｉ＜＜ｖであり、差異メトリックは、
ｌｏｇ［Ｒ（ｔ，Ｖ_ｉ）］−ｌｏｇ［Ｒ（ｔ，Ｖ_ｋ）］＝［α（Ｒ_０，Ｖ_ｉ）−α（Ｒ_０，Ｖ_ｋ）］＋（ｗ_ｉ−ｗ_ｋ）ｌｏｇｔの形を取る。
角括弧内の第一項にはＲ（０）の測定値があり、｜Ｖ_ｉ−Ｖ_ｋ｜と共に増大する値を有する。第二項は時間の弱関数である（ｗ_ｉ＜＜ｖ）。このとき、平均を取ることによって、メトリックの品質（時間不変性、ばらつき）を向上させることができる。
Ｅ｛ｌｏｇ［Ｒ（ｔ，Ｖ_ｉ）］−ｌｏｇ［Ｒ（ｔ，Ｖ_ｋ）］｝＝Ｅ［α（Ｒ_０，Ｖ_ｉ）−α（Ｒ_０，Ｖ_ｋ）］
この値は時間依存性を示さない。この平均値は、多くの異なった電圧ペアＶ_ｉ，Ｖ_ｋから計算することができる。かかる平均処理は、図１のデバイス内に簡単な仕方で実装することができる。セル読み取りオペレーションの過程で、測定回路４は、いくつかの異なる印加ビット・ライン（ＢＬ：ｂｉｔ−ｌｉｎｅ）電圧でセル電流を検出する。これは、デジタル回路実装に対するものが図８ａに、アナログ回路実装に対するものが図８ｂに示されている。各電圧で得られた抵抗測定値（Ｖ／Ｉ）は、コントローラ５に供され、コントローラは、これら抵抗値の諸ペア間の差を計算し、その結果を平均して最終的な平均差異メトリックを得る。

図９は、異なったセル・レベルに対する、平均差異メトリック−対−時間の波形の勾配を、未処理（絶対値）抵抗メトリックに対する同等な波形の勾配と比較したものである。これらの勾配は、ドリフト指数の推定量であり、この結果は、平均差異メトリックの優れたパフォーマンスを明瞭に示している。

この差異メトリックのセル状態の指標としてのドリフト耐性を実証したので、以降にレベル判別の問題を取り上げる。効果的であるために、メトリックは、当然ながらレベル依存性があり、理想的には十分なマージンを持つレベル検出を可能にしなければならない。図１０は、格納された抵抗レベルと共に平均差異メトリックがどのように変化するかを示しており、前述のように平均は電圧の複数のペアに亘って取られる。この図は、この差異メトリックが、セル状態の効果的指標として使うために十分な、格納抵抗レベルの間の判別力を持つことを示している。レベル検出は、デバイス１のコントローラ５において、セルに対して得られた平均差異メトリックを複数の所定参照値と単に比較することによって行われる。これらの参照値は、例えば、異なるセル・レベルを定義する事前計算されたメトリック値に、またはこれらの異なるセル・レベルをマップすると見なされるメトリック値のそれぞれの範囲の間の境界を定義する閾値に、対応させることができる。しかして、コントローラ５における、計算されたメトリックと参照値との単純な比較により、格納されたセル・レベルが導出される。次いで、得られたリードバック・データはコントローラ５によって出力され、前述したように、ユーザ・データを復元するためのさらなる読み取り処理がされる。

前述のセル状態メトリックを利用することによって、上記の実施形態がＰＣＭセル状態の判別に対する新規の技法を実装でき、これにより取り出された情報には実質的にドリフトに対する耐性があることは明らかであろう。この技法は、ドリフト自体の特質に関するいかなる仮定も立てないことが可能で、ユーザ・ストレージ容量のいかなる内在ロスももたらさないようにすることが可能である。しかして、デバイス１は、向上されたパフォーマンスに加えて実装の簡単さを提供する新規のセル状態メトリック技法を利用した、新しいＭＬＣ ＰＣＭデバイスを構成する。

当然のことながら、前述した例示的な実施形態には、多くの変更および修改を加えることが可能なのは明らかである。例えば、ＰＣＭセルの閾値以下のＩ／Ｖ特性に基づくさまざまな他のメトリックを構想することができる。相異なるバイアス電圧Ｖ_ｉ、Ｖ_ｋでのセル電流の対数の間の差として、または同様に、相異なる定電流レベルで測定された電圧の対数の差として別の単純なメトリックを得ることが可能である。本明細書では、検出量の対数を用いているが、これらの量の他の関数、あるいは検出された値それ自体をも、差異メトリックの計算に用いることができよう。さらに、単純な差異メトリックは、Ｉ／Ｖ勾配に対する粗な数値近似（それでも、これはＩ／Ｖ勾配に対する同様の特性（時間不変性、Ｒレベル依存性）を有する）を提供するが、所望される場合、より良好な数値近似を用いることができ、向上された精度を提供することができる。関数の導関数に対する数値近似はよく研究された題目であり、この面でのさまざまな展開は、当業者には自明であろう。閾値以下のＩ／Ｖ勾配に関する他の可能なメトリックは、閾値以下のレジームにおける伝導の解析式に関連して、上記で提案した差異メトリックを勘案することによって容易に分かる。図１１を参照しながら、以下に具体的な例を説明する。

図１１は、ＰＣＭセルの概略図であり、影付きの半球は、セルの、厚さｔ_ｇｓｔの活性容積内のアモルファス相の実効容積を表す。このアモルファス容積は、図中に示されるように実効厚さｕ_ａを有する。アモルファス・カルコゲニド中の伝導は、局部的欠陥状態（トラップ）の間での熱活性化されたキャリヤのホッピングによると考えられている。アモルファス相中のトラップ制限伝導に対する２つの主なモデルは、高欠陥密度に対するプール伝導（Ｉｅｌｍｉｎｉ−Ｚｈａｎｇ）および低欠陥密度に対するプール・フレンケル伝導である。これらのモデルは、温度Ｔ、実効アモルファス厚さｕ_ａ、およびさまざまな他のパラメータに関連しながら、セル電流Ｉの印加電圧Ｖへの依存性を表す。プール伝導モデルに関して、差異メトリックは下式として示すことができる。

式中のｄｚは平均トラップ間距離であり、ｋ_Ｂはボルツマン定数であり、ｑは一電子の電荷である。同様に、ｕ_ａは下式として推量することができる。

このようにして推量された実効アモルファス厚さｕ_ａは、本発明の別の実施形態においてセル状態のメトリックとして使用することが可能であろう。

プール・フレンケル・モデルに対する同様な解析は、差異メトリックが下式であることを示している。

式中のεは実効誘電率である。同様に、√ｕ_ａは下式として推量することができる。

このように推量されたパラメータ√ｕ_ａも、別の実施形態においてセル状態のメトリックとして使用することが可能であろう。

なお、必要に応じて、本発明の諸実施形態で、前述のセル状態メトリック・システムと併せて、パフォーマンス向上のため他の技法を用いることができよう。ドリフトに対処するために、本セル状態メトリック・システムに、符号化などの他の技法をうまく組み合わせることによって、とりわけ向上したパフォーマンスを得ることができる。別の例として、レベル検出に使われる参照値は、例えば、参照セルまたはモデル・ベースの修正技法に基づいて定期的に行うなど、動的ベースで更新することができる。また、測定値中の無相関のノイズは、前述の仕方に沿って結果を平均することによって抑制することが可能である。

本発明の範囲から逸脱することなく、説明した例示的な諸実施形態に多くの別途の変更および修改を加えることが可能である。

Claims (15)

1. 相変化メモリ・セルの状態を判定する方法であって、前記方法は、
   前記相変化メモリ・セルの閾値以下の電流−対−電圧特性の範囲において前記相変化メモリ・セルに印加する電圧または電流を変化させた際の、前記相変化メモリ・セルに流れる電流、前記相変化メモリ・セルの両端の電圧、または、セル抵抗のいずれか１つについて複数の測定を行うステップと、
   前記複数の測定を行うステップにおいて測定された複数の測定値の差を計算することで、前記電流−対−電圧特性の勾配に依存するメトリックを得るステップと、
   前記メトリックに基づいて前記相変化メモリ・セルの前記状態を判定するステップと、 を含む方法。
2. ｓ＞２であるｓのレベル相変化メモリ・セルの前記状態を判定する方法であって、前記方法は、前記メトリックを前記相変化メモリ・セルの前記ｓのレベルを示す複数の参照値と比較することによって、前記相変化メモリ・セルの前記状態を判定するステップを含む、請求項１に記載の方法。
3. 前記複数の測定を行うステップは、相異なるバイアス電圧でセル電流の複数の測定を行うステップを含み、前記メトリックは、前記相異なるバイアス電圧で前記測定されたセル電流の関数の差に依存する、請求項１または請求項２に記載の方法。
4. 前記複数の測定を行うステップは、相異なる印加セル電流に対し前記相変化メモリ・セルの両端の電圧の複数の測定を行うステップを含み、前記メトリックは、前記相異なる印加電流で前記測定されたセル電圧の関数の差に依存する、請求項１または請求項２に記載の方法。
5. 前記複数の測定を行うステップは、前記電流−対−電圧特性上の相異なる点においてセル抵抗の複数の測定を行うステップを含み、前記メトリックは、前記相異なる点で前記測定されたセル抵抗の関数の差に依存する、請求項１または請求項２に記載の方法。
6. 前記測定された値の前記関数はその値の対数を含む、請求項３〜５のいずれか一つに記載の方法。
7. 前記メトリックは、前記相変化メモリ・セル中の実効アモルファス厚さ（ｕ_a）に依存する、請求項１〜６のいずれかに記載の方法。
8. 前記メトリックは、前記相変化メモリ・セル中の前記実効アモルファス厚さ（ｕ_a）の推定量を含む、請求項７に記載の方法。
9. ２より多い前記測定を行うステップを含み、前記処理するステップは複数の測定値の差を計算した結果の平均化処理を含む、請求項１〜８のいずれかに記載の方法。
10. 相変化メモリ・セルの状態を判定するための装置であって、前記装置は、
    前記相変化メモリ・セルの閾値以下の電流−対−電圧特性の範囲において前記相変化メモリ・セルに印加する電圧または電流を変化させた際の、前記相変化メモリ・セルに流れる電流、前記相変化メモリ・セルの両端の電圧、または、セル抵抗のいずれか１つについて複数の測定を行うための測定回路（４）と、
    前記測定回路（４）により測定された測定値の差を計算することで、前記電流−対−電圧特性の勾配に依存するメトリックを得るためのコントローラ（５）であって、前記コントローラ（５）は、前記メトリックに基づいて前記相変化メモリ・セルの前記状態を判定するようになっている、前記コントローラ（５）と、
    を含む装置。
11. ｓ＞２であるｓのレベル相変化メモリ・セルの前記状態を判定するための装置であって、前記コントローラ（５）は、前記メトリックを前記相変化メモリ・セルの前記ｓのレベルを示す複数の参照値と比較することによって、前記相変化メモリ・セルの前記状態を判定するようになっている、請求項１０に記載の装置。
12. 前記測定回路（４）は、相異なるバイアス電圧でセル電流の複数の測定を行うようになっており、前記メトリックは、前記相異なるバイアス電圧で前記測定されたセル電流の関数の差に依存する、請求項１０または請求項１１に記載の装置。
13. 前記測定回路（４）は、相異なる印加セル電流に対し前記相変化メモリ・セルの両端の電圧の複数の測定を行うようになっており、前記メトリックは、前記相異なる印加電流で前記測定されたセル電圧の関数の差に依存する、請求項１０または請求項１１に記載の装置。
14. 前記測定回路（４）は、前記電流−対−電圧特性上の相異なる点においてセル抵抗の複数の測定を行うようになっており、前記メトリックは、前記相異なる点で前記測定されたセル抵抗の関数の差に依存する、請求項１０または請求項１１に記載の装置。
15. 複数の相変化メモリ・セルを包含するメモリ（２）と、前記相変化メモリ・セルに対しデータの読み取りおよび書き込みをするための読み取り／書き込み装置（３）であって、前記読み取り／書き込み装置（３）は、請求項１０〜１４に記載の、前記相変化メモリ・セルの前記状態を判定するための装置を含む、前記読み取り／書き込み装置（３）と、
    を含む、相変化メモリ・デバイス（１）。

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