KR20150111803A - 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치, 그것의 쓰기 방법 및 읽기 방법 - Google Patents

비휘발성 메모리 장치 및 그것을 포함하는 저장 장치, 그것의 쓰기 방법 및 읽기 방법 Download PDF

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Abstract

본 발명에 따른 비휘발성 메모리 장치는 데이터를 저장하는 트루 셀과 상보 데이터를 저장하는 컴플멘터리 셀로부터 읽기 동작을 수행함으로써, 센싱 마진(sensing margin)을 극대화시킬 수 있다. 또한, 비휘발성 메모리 장치는 하나의 워드라인에 복수의 트루 셀들/컴플멘터리 셀들을 연결함으로써, 메모리 셀 어레이의 크기를 대폭적으로 줄일 수 있다.

Description

비휘발성 메모리 장치 및 그것을 포함하는 저장 장치, 그것의 쓰기 방법 및 읽기 방법{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE HAVING THE SAME, AND WRITING METHOD AND READING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치, 그것의 쓰기 방법 및 읽기 방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명의 목적은 센싱 마진을 증대하면서 칩 사이즈를 줄이는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 데이터를 저장하는 제 1 및 제 2 트루 셀들; 상기 데이터의 상보 데이터를 저장하는 제 1 및 제 2 컴플멘터리 셀들; 상기 제 1 및 제 2 트루 셀들 각각의 일단에 연결되는 비트라인들; 상기 제 1 및 제 2 컴플멘터리 셀들 각각의 일단에 연결되는 상보 비트라인들; 상기 제 1 트루 셀들 각각의 타단에 연결되는 제 1 서브 워드라인; 상기 제 2 트루 셀들 각각의 타단에 연결되는 제 2 서브 워드라인; 상기 제 1 컴플멘터리 셀들 각각의 타단에 연결되는 제 1 상보 서브 워드라인; 상기 제 2 컴플멘터리 셀들 각각의 타단에 연결되는 제 2 상보 서브 워드라인; 제 1 워드라인에 인가된 제 1 오픈 전압에 응답하여 상기 제 1 서브 워드라인을 제 1 소스 라인에 연결하는 제 1 트랜지스터; 상기 제 1 오픈 전압에 응답하여 상기 제 1 상보 서브 워드라인을 제 1 상보 소스 라인에 연결하는 제 1 상보 트랜지스터; 제 2 워드라인에 인가된 제 2 오픈 전압에 응답하여 상기 제 2 서브 워드라인을 상기 제 1 소스 라인에 연결하는 제 2 트랜지스터; 및 상기 제 2 오픈 전압에 응답하여 상기 제 2 상보 서브 워드라인을 상기 제 1 상보 소스 라인에 연결하는 제 2 상보 트랜지스터를 포함한다.
실시 예에 있어서, 상기 제 1 및 제 2 트루 셀들 및 상기 제 1 및 제 2 컴플멘터리 셀들 각각은 자기 터널 접합 소자(magnetic tunnel junction, MTJ) 셀이다.
실시 예에 있어서, 상기 제 1 및 제 2 워드라인들의 신장 방향은 상기 제 1 소스 라인 및 상기 제 2 상보 소스 라인들의 신장 방향과 동일하다.
실시 예에 있어서, 컬럼 선택 신호들에 응답하여 상기 비트라인들 중 어느 하나를 데이터 라인에 연결하는 비트라인 선택 트랜지스터들; 및 상기 컬럼 선택 신호들에 응답하여 상기 상보 비트라인들 중 어느 하나를 상보 데이터 라인에 연결하는 상보 비트라인 선택 트랜지스터들을 포함한다.
실시 예에 있어서, 상기 데이터 라인에 상기 데이터에 대응하는 전압을 제공하는 입력 버퍼; 및 상기 상보 데이터 라인에 상기 상보 데이터에 대응하는 전압을 제공하는 상보 입력 버퍼를 더 포함한다.
실시 예에 있어서, 상기 제 1 및 제 2 트루 셀들 중 어느 하나의 쓰기 동작시 상기 비트라인들로 프리차지 전압이 인가된 후, 선택된 비트라인으로 접지 전압이 인가되고, 선택된 워드라인으로 오픈 전압이 인가되고, 상기 제 1 소스 라인으로 쓰기 전압이 인가된다.
실시 예에 있어서, 상기 제 1 및 제 2 컴플멘터리 셀들 중 어느 하나의 쓰기 동작시 상기 상보 비트라인들로 접지 전압이 인가된 후, 선택된 상보 비트라인으로 상기 프리차지 전압이 인가되고, 선택된 워드라인으로 오픈 전압이 인가되고, 상기 제 1 상보 소스 라인으로 접지 전압이 인가된다.
실시 예에 있어서, 상기 데이터 라인 및 상기 상보 데이터 라인에 흐르는 전압 혹은 전류를 감지하는 감지 증폭기를 더 포함한다.
실시 예에 있어서, 상기 제 1 및 제 2 트루 셀들 중 어느 하나의 읽기 동작시 상기 비트라인들로 접지 전압이 인가된 후, 선택된 워드라인으로 오픈 전압이 인가되고, 상기 제 1 소스 라인으로 접지 전압이 인가된다.
실시 예에 있어서, 상기 제 1 및 제 2 컴플멘터리 셀들 중 어느 하나의 읽기 동작시 상기 상보 비트라인들로 접지 전압이 인가된 후, 선택된 워드라인으로 오픈 전압이 인가되고, 상기 제 1 상보 소스 라인으로 접지 전압이 인가된다.
실시 예에 있어서, 소스 라인 제어 신호들에 응답하여 상기 제 1 소스 라인과 상기 제 1 상보 소스 라인을 독립적으로 제어하는 소스 라인 제어 회로를 더 포함한다.
실시 예에 있어서, 데이터, 읽기 활성화 신호, 쓰기 활성화 신호를 입력 받고, 상기 소스 라인 제어 신호들을 발생하는 소스 라인 제어 신호 발생기를 더 포함한다.
실시 예에 있어서, 상기 제 1 및 제 오픈 전압들은 전원 전압이다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 쓰기 동작시 서로 다른 프리차지 전압들로 비트라인들과 상보 비트라인들을 프리차지하고, 선택된 워드라인에 오픈 전압을 인가함으로써 소스 라인을 트루 셀들에 연결하거나, 상기 선택된 워드라인에 상기 오픈 전압을 인가함으로써 상보 소스 라인을 컴플멘터리 셀들에 연결하고, 상기 소스 라인과 상기 상보 소스 라인으로 서로 다른 쓰기 전압들을 인가함으로써 상기 트루 셀들에 데이터를 저장하고, 상기 컴플멘터리 셀들 상보 데이터를 저장하는 메모리 셀 어레이를 포함한다.
실시 예에 있어서, 상기 트루 셀들 및 상기 컴플멘터리 셀들 각각의 일단은 서브 워드라인에 연결되고, 상기 트루 셀들 각각의 타단은 상기 비트라인에 연결되고, 상기 컴플멘터리 셀들 각각의 타단은 상기 상보 비트라인들에 연결되고, 상기 선택된 워드라인에 인가된 상기 오픈 전압에 응답하여 상기 서브 워드라인을 상기 소스 라인 및 상기 상보 소스 라인에 연결하는 트랜지스터를 포함하고, 상기 소스 라인과 상기 상보 소스 라인은 동일하고, 상기 서브 워드라인에 연결된 상기 트루 셀들과 상기 컴플멘터리 셀들이 교대로 배치된다.
실시 예에 있어서, 상기 트루 셀들 및 상기 컴플멘터리 셀들 각각의 일단은 서브 워드라인에 연결되고, 상기 트루 셀들 각각의 타단은 상기 비트라인에 연결되고, 상기 컴플멘터리 셀들 각각의 타단은 상기 상보 비트라인들에 연결되고, 상기 선택된 워드라인에 인가된 상기 오픈 전압에 응답하여 상기 서브 워드라인을 상기 소스 라인 및 상기 상보 소스 라인에 연결하는 트랜지스터를 포함하고, 상기 소스 라인과 상기 상보 소스 라인은 동일하고, 상기 서브 워드라인에 연결된 상기 트루 셀들의 그룹과 상기 트루 셀들의 그룹 이웃하여 상기 컴플멘터리 셀들 그룹이 배치된다.
실시 예에 있어서, 상기 트루 셀들 각각의 일단은 서브 워드라인에 연결되고, 상기 컴플멘터리 셀들 각각의 일단은 상보 서브 워드라인에 연결되고, 상기 트루 셀들 각각의 타단은 상기 비트라인에 연결되고, 상기 컴플멘터리 셀들 각각의 타단은 상기 상보 비트라인들에 연결되고, 상기 선택된 워드라인에 인가된 상기 오픈 전압에 응답하여 상기 서브 워드라인을 상기 소스 라인에 연결하는 트랜지스터; 및 상기 선택된 워드라인에 인가된 상기 오픈 전압에 응답하여 상기 상보 서브 워드라인을 상기 상보 소스 라인에 연결하는 상보 트랜지스터를 포함한다.
실시 예에 있어서, 읽기 동작시 상기 비트라인들과 상기 상보 비트라인들로 접지 전압이 인가되고, 선택된 워드라인으로 상기 오픈 전압을 인가하고, 상기 소스 라인과 상기 상보 소스 라인으로 읽기 전압이 인가되고, 선택된 비트라인 및 선택된 상보 비트라인의 전압 혹은 전류가 감지된다.
본 발명의 실시 예에 따른 하나의 트랜지스터의 일단이 복수의 메모리 셀들 각각의 일단에 연결되고, 상기 복수의 메모리 셀들 각각의 타단이 비트라인들에 연결되고, 상기 복수의 메모리 셀들은 데이터를 저장하는 트루 셀들과 상보 데이터를 저장하는 컴플멘터리 셀들을 포함하는 비휘발성 메모리 장치의 쓰기 방법은: 서로 다른 프리차지 전압들로 비트라인들과 상보 비트라인들을 프리차지 하는 단계; 선택된 워드라인을 오픈하고, 쓰여질 데이터 및 상보 데이터에 대응하는 전압들로 선택된 비트라인 및 상보 비트라인을 설정하는 단계; 및 상기 오픈된 워드라인에 의하여 트루 셀과 연결된 소스 라인 및 상기 오프된 워드라인에 의하여 컴플멘터리 셀과 연결된 상보 소스 라인으로 서로 다른 쓰기 전압들을 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 프리차지하는 단계는 상기 비트라인들로 프리차지 전압이 인가되고 상기 상보 비트라인들로 접지 전압을 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 쓰기 전압들을 인가하는 단계는 상기 소스 라인으로 쓰기 전압이 인가되고 상기 상보 소스 라인으로 상기 접지 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 하나의 트랜지스터의 일단이 복수의 메모리 셀들 각각의 일단에 연결되고, 상기 복수의 메모리 셀들 각각의 타단이 비트라인들에 연결되고, 상기 복수의 메모리 셀들은 데이터를 저장하는 트루 셀들과 상보 데이터를 저장하는 컴플멘터리 셀들을 포함하는 비휘발성 메모리 장치의 읽기 방법은: 비트라인들과 상보 비트라인들을 프리차지 하는 단계; 선택된 워드라인을 오픈하고, 소스 라인과 상보 소스 라인으로 읽기 전압을 인가하는 단계; 및 선택된 비트라인과 선택된 상보 비트라인의 전압 혹은 전류를 감지하는 단계를 포함한다.
실시 예에 있어서, 상기 프리차지 하는 단계는 상기 비트라인들 및 상기 상보 비트라인들로 접지 전압을 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 읽기 전압을 인가하는 단계는 상기 소스 라인과 상기 상보 소스라인으로 접지 전압을 인가하는 단계를 포함한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는 트루 셀들과 컴플멘터리 셀들 각각을 1T-nCell 구조로 구현함으로, 센싱 마진을 극대화 시키면서 동시에 칩 사이즈를 대폭적으로 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 셀 구조에 대한 제 1 실시 예를 보여주는 도면이다.
도 3은 도 1에 도시된 메모리 셀 구조에 대한 제 2 실시 예를 보여주는 도면이다.
도 4는 도 1에 도시된 메모리 셀 구조에 대한 제 3 실시 예를 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 셀을 예시적으로 보여주는 도면이다.
도 6은 도 5에 도시된 메모리 셀(MC)에 저장된 데이터에 따른 가변 저항 소자(VR)의 자화 방향에 대한 제 1 실시 예를 보여주는 도면이다.
도 7은 도 5에 도시된 메모리 셀(MC)에 저장된 데이터에 따른 가변 저항 소자(VR)의 자화 방향에 대한 제 2 실시 예를 보여주는 도면이다.
도 8은 본 발명의 I/O 단위의 쓰기 동작과 읽기 동작을 설명하기 위한 비휘발성 메모리 장치의 일부에 대한 제 1 실시 예를 보여주는 도면이다.
도 9는 본 발명의 I/O 단위의 쓰기 동작과 읽기 동작을 설명하기 위한 비휘발성 메모리 장치의 일부에 대한 제 2 실시 예를 보여주는 도면이다.
도 10은 도 9에 도시된 비휘발성 메모리 장치의 쓰기 동작과 읽기 동작을 좀 더 자세하게 설명하기 위한 블록도이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 트루 셀에 대한 쓰기 동작의 타이밍을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 컴플멘터리 셀에 대한 쓰기 동작의 타이밍을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 쓰기 방법을 예시적으로 보여주는 흐름도이다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 트루 셀에 대한 읽기 동작의 타이밍을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 컴플멘터리 셀에 대한 읽기 동작의 타이밍을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 흐름도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 18 내지 도 21은 본 발명의 응용 예들을 예시적으로 보여주는 도면들이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 데이터를 저장하는 트루 셀들(true cells)과 상보 데이터를 저장하는 컴플멘터리 셀들(complementary cells) 각각을 1T-nCell 구조로 구현함으로써, 센싱 마진을 극대화 시키면서 동시에 칩 사이즈를 대폭적으로 줄일 수 있다. 여기서 1T-nCell 구조는 하나의 트랜지스터의 일단이 복수의 메모리 셀들 각각의 일단에 연결되고, 복수의 메모리 셀들 각각의 타단은 비트라인들에 연결된 구조이다. 여기서 복수의 메모리 셀들 각각은 트루 셀 혹은 컴플멘터리 셀이다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트라인 선택 회로(130), 쓰기 드라이버 회로(140), 감지 증폭 회로(150), 데이터 입출력 회로(160) 및 제어 로직(170)을 포함한다.
메모리 셀 어레이(110)는 데이터를 저장하기 위한 복수의 비휘발성 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 PRAM(Phase Change Random Access Memory)이나 RRAM(Resistance Random Access Memory)과 같은 저항 메모리(Resistive Memory) 셀이나, NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등으로 구성되는 메모리 셀들을 포함할 수 있다. 특히, 메모리 셀 어레이(110)는 STT-MRAM(Spin Transfer Torque Magneto Resistive Random Access Memory) 셀들을 포함할 수 있다. 예를 들어, 메모리 셀들 각각은 자성 물질을 갖는 자기 터널 접합 소자(magnetic tunnel junction, MTJ)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터를 저장하는 트루 셀 어레이(true cell array, 112) 및 상보적인 데이터를 저장하는 컴플멘터리 셀 어레이(complementary cell array, 114)를 포함한다. 실시 예에 있어서, 트루 셀 어레이(112) 및 컴플멘터리 셀 어레이(114) 각각의 메모리 셀들은 STT-MRAM 셀로 구현될 수 있다. 아래에서는 트루 셀 어레이(112)에 포함된 메모리 셀을 트루 셀이라고 부르고, 컴플멘터리 셀 어레이(114)에 포함된 메모리 셀을 컴플멘터리 셀이라고 부르겠다.
실시 예에 있어서, 트루 셀들 및 컴플멘터리 셀들은 1T-nCell 구조로 구현될 것이다. 여기서 1T-nCell 구조는 어느 하나의 워드라인에 대응하는 하나의 트랜지스터에 복수의 메모리 셀들이 연결된 구조이다.
메모리 셀 어레이(110)에 포함되는 트루 셀들/컴플멘터리 셀들은 행 어드레스 및 열 어드레스에 의해서 선택될 수 있다. 행 어드레스에 의해서 워드라인들(WLs) 중 적어도 하나의 워드라인이 선택되고, 열 어드레스에 의해서 복수의 비트라인들(BLs, BLBs) 중 적어도 하나의 비트라인이 선택된다. 도시되지 않았지만, 어느 하나의 워드라인에 복수의 트루 셀들/컴플멘터리 셀들이 연결된다.
어드레스 디코더(120)는 어드레스(ADDR)를 입력받아 행 어드레스 및 열 어드레스로 디코딩한다. 어드레스 디코더(120)는 행 어드레스에 따라 복수의 워드라인 중 하나의 워드라인을 선택한다. 또한, 어드레스 디코더(120)는 열 어드레스를 비트라인 선택 회로(130)에 전달한다.
비트라인 선택 회로(130)는 열 어드레스에 응답하여 데이터 라인(DL)을 선택된 비트라인들/상보 비트라인들에 연결한다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
비트라인 선택 회로(130)는 비트라인들(BLs)/상보 비트라인들(BLBs)을 통해 메모리 셀 어레이(110)에 연결되고, 쓰기 드라이버 회로(140) 및 감지 증폭 회로(150)에 연결된다. 비트라인 선택 회로(130)는 제어 로직(170)의 제어에 응답하여 동작한다. 비트라인 선택 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 비트라인 선택 회로(1230)는 디코딩된 열 어드레스를 이용하여 비트라인들/상보 비트라인들을 선택한다. 예를 들어, 쓰기 동작 시, 비트라인 선택 회로(130)는 선택된 비트라인들/상보 비트라인들을 데이터 라인들(DLs)/상보 데이터 라인들(DLBs)에 연결함으로써 쓰기 드라이버 회로(140)에 연결시킨다. 읽기 동작 시, 비트라인 선택 회로(130)는 선택된 비트라인들/상보 비트라인들을 감지 증폭 회로(150)와 연결한다.
쓰기 드라이버 회로(140)는 제어 로직(170)의 제어에 따라 동작한다. 쓰기 드라이버 회로(140)는 비트라인 선택 회로(130)에 의해 선택된 비트라인들/상보 비트라인들과 어드레스 디코더(120)에 의해 선택된 워드라인에 연결된 메모리 셀들(트루 셀들 및 컴플멘터리 셀들)을 프로그램 하도록 구성된다. 쓰기 드라이버 회로(140)는 데이터 입출력 회로(160)로부터 입력되는 데이터에 따라 전류 혹은 전압을 발생하여 선택된 비트라인들/상보 비트라인들로 출력할 수 있다.
감지 증폭 회로(150)는 제어 로직(170)의 제어에 따라 동작한다. 감지 증폭 회로(150)는 비트라인 선택 회로(130)에 의해 선택된 비트라인들/상보 비트라인들과 어드레스 디코더(120)에 의해 선택된 워드라인에 연결된 트루 셀들/컴플멘터리 셀들을 읽는 복수의 감지 증폭기들(미도시)을 포함한다.
감지 증폭기들은 선택된 비트라인들/상보 비트라인들을 통해 흐르는 전류 혹은 선택된 비트라인들/상보 비트라인들에 인가된 전압을 감지하여, 메모리 셀들을 읽을 수 있다. 감지 증폭 회로(150)는 읽혀진 데이터를 데이터 입출력 회로(160)로 출력할 수 있다.
데이터 입출력 회로(160)는 제어 로직(170)의 제어에 따라 동작한다. 데이터 입출력 회로(160)는 외부로부터 입력되는 데이터를 쓰기 드라이버 회로(140)로 전달하고, 감지 증폭 회로(150)로부터 입력되는 데이터를 외부로 출력할 수 있다.
제어 로직(170)은 비휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 제어 로직(170)은 외부로부터 입력되는 명령 혹은 제어 신호들에 응답하여 동작할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 데이터를 저장하는 트루 셀과 상보 데이터를 저장하는 컴플멘터리 셀로부터 읽기 동작을 수행함으로써, 센싱 마진(sensing margin)을 극대화시킬 수 있다.
또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 하나의 워드라인에 복수의 트루 셀들/컴플멘터리 셀들을 연결함으로써, 종래의 그것과 비교하여 메모리 셀 어레이(110)의 크기를 대폭적으로 줄일 수 있다.
도 2는 도 1에 도시된 1T-nCell 구조에 대한 제 1 실시 예를 보여주는 도면이다. 도 2를 참조하면, 제 1 서브 워드라인(SWL1)에 복수의 트루 셀들(TC1, TC2) 및 복수의 컴플멘터리 셀들(CC1, CC2)이 연결된다. 제 1 서브 워드라인(SWL1)은 제 1 트랜지스터(T1)에 의해 소스 라인(SL1)에 연결된다. 여기서 트랜지스터(T1)의 게이트는 제 1 워드라인(WL1)에 연결된다. 트루 셀들(TC1, TC2) 각각은 서브 워드라인(SWL1)과 비트라인들(BL1, BL2) 사이에 연결된다. 컴플멘터리 셀들(CC1, CC2) 각각은 서브 워드라인(SWL1)과 상보 비트라인들(BLB1, BLB2) 사이에 연결된다.
또한, 유사하게, 제 2 서브 워드라인(SWL2)에 복수의 트루 셀들 및 복수의 컴플멘터리 셀들이 연결된다. 제 2 서브 워드라인(SWL2)은 제 2 트랜지스터(T2)에 의해 소스 라인(SL1)에 연결된다. 여기서 제 2 트랜지스터(T2)의 게이트는 제 2 워드라인(WL2)에 연결된다.
비트라인 선택 트랜지스터들(BST1, BST2)은 컬럼 선택 신호들(C1, C2)에 응답하여 비트라인들(BL1, BL2) 중 어느 하나를 감지 증폭기(SA)의 데이터 라인(DL1)에 연결한다. 상보 비트라인 선택 트랜지스터들(BSTB1, BSTB2)은 컬럼 선택 신호들(C1, C2)에 응답하여 상보 비트라인들(BLB1, BLB2) 중 어느 하나를 감지 증폭기(SA)의 상보 데이터 라인(DLB1)에 연결한다.
한편, 도 2에 도시된 1T-nCell 구조는 하나의 트랜지스터(T1)에 2개의 트루 셀들(TC1, TC2) 및 2개의 컴플멘터리 셀들(CC1, CC2)을 연결하였다. 하지만, 본 발명의 1T-nCell 구조가 여기에 제한되지 않을 것이다. 본 발명은 하나의 트랜지스터에 3 개 이상의 트루 셀들과 3 개 이상의 컴플멘터리 셀들을 연결할 수 도 있다.
한편, 도 2에서는 1T-nCell 구조는 트루 셀과 컴플멘터리 셀들이 교대로 배치되었다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 1T-nCell 구조는 트루 셀 그룹과 컴플멘터리 그룹으로 배치될 수 도 있다.
도 3은 도 1에 도시된 1T-nCell 구조에 대한 제 2 실시 예를 보여주는 도면이다. 도 3을 참조하면, 트루 셀들(TC1, TC2)로 구성된 트루 셀 그룹이 트랜지스터(T1)에서 가까운 곳에 배치되고, 컴플멘터리 셀들(CC1, CC2)로 구성된 컴플멘터리 셀 그룹이 트랜지스터(T1)에서 상대적으로 먼 쪽에 배치된다. 하지만, 이러한 배치가 반드시 본 발명에 제한되지는 않을 것이다. 반대로, 컴플멘터리 셀 그룹이 트랜지스터(T1)에서 가까운 곳에 배치되고, 트루 셀 그룹이 트랜지스터(T1)에서 먼 쪽에 배치될 수도 있다.
도 3에 도시된 트루 셀 그룹과 컴플멘터리 셀 그룹은 서브 워드라인(SWL1, SWL2) 및 소스 라인(SL1)을 공유하였다. 하지만 본 발명의 1T-nCell 구조는 반드시 여기에 제한되지 않을 것이다. 본 발명의 1T-nCell 구조는 트루 셀 그룹과 컴플멘터리 셀 그룹 각각 별도의 서브 워드라인 및 소스 라인을 구비할 수도 있다.
도 4는 도 1에 도시된 1T-nCell 구조에 대한 제 3 실시 예를 보여주는 도면이다. 도 4를 참조하면, 1T-nCell 구조는, 도 3에 도시된 그것과 비교하여 분리된 서브 워드라인들(SWL1, SWL2) 및 분리된 소스 라인들(SL1, SLB1)을 포함한다.
제 1 서브 워드라인(SWL1)에 복수의 제 1 트루 셀들(TC1, TC2)이 연결된다. 제 1 서브 워드라인(SWL1)은 제 1 트랜지스터(T1)에 의해 제 1 소스 라인(SL1)에 연결된다. 여기서 제 1 트랜지스터(T1)의 게이트는 제 1 워드라인(WL1)에 연결된다. 제 1 트루 셀들(TC1, TC2) 각각은 제 1 서브 워드라인(SWL1)과 비트라인들(BL1, BL2) 사이에 연결된다.
제 1 상보 서브 워드라인(SWLB1)에 복수의 제 2 컴플멘터리 셀들(CC1, CC2)이 연결된다. 제 1 상보 서브 워드라인(SWLB1)은 제 1 상보 트랜지스터(TB1)에 의해 제 1 상보 소스 라인(SLB1)에 연결된다. 여기서 제 1 상보 트랜지스터(TB1)의 게이트는 제 1 워드라인(WL1)에 연결된다. 제 1 컴플멘터리 셀들(CC1, CC2) 각각은 제 1 상보 서브 워드라인(SWLB1)과 상보 비트라인들(BLB1, BLB2) 사이에 연결된다.
제 2 서브 워드라인(SWL2)에 복수의 제 2 트루 셀들이 연결된다. 제 2 서브 워드라인(SWL2)은 제 2 트랜지스터(T2)에 의해 제 1 소스 라인(SL1)에 연결된다. 여기서 제 2 트랜지스터(T2)의 게이트는 제 2 워드라인(WL2)에 연결된다. 제 2 트루 셀들 각각은 제 2 서브 워드라인(SWL2)과 비트라인들(BL1, BL2) 사이에 연결된다.
제 2 상보 서브 워드라인(SWLB2)에 복수의 제 2 컴플멘터리 셀들이 연결된다. 제 2 상보 서브 워드라인(SWLB2)은 제 2 상보 트랜지스터(TB2)에 의해 제 1 상보 소스 라인(SLB1)에 연결된다. 여기서 제 2 상보 트랜지스터(TB2)의 게이트는 제 2 워드라인(WL2)에 연결된다. 제 2 컴플멘터리 셀들 각각은 제 2 상보 서브 워드라인(SWLB2)과 상보 비트라인들(BLB1, BLB2) 사이에 연결된다.
도 5는 본 발명의 실시 예에 따른 메모리 셀을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 메모리 셀은 트루 셀 및 컴플멘터리 셀 중 어느 하나일 수 있다. 메모리 셀(MC)은 가변 저항 소자(VR) 및 셀 트랜지스터(CT, 도 2의 경우 T1)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(예를 들어, 제 1 워드라인(WL1))에 연결된다. 셀 트랜지스터(CT)의 일 전극은 가변 저항 소자(VR)를 통해 비트라인(예를 들어, 제 1 비트 라인(BL1))에 연결된다. 또한, 셀 트랜지스터(CT)의 다른 전극은 소스라인(예를 들어, 제 1 소스라인 SL1)에 연결된다.
가변 저항 소자(VR)는 자유층(Free Layer, L1), 고정층(Pinned Layer, L3) 및 이들 사이에 위치되는 터널층(L2)을 포함할 수 있다. 고정층(L3)의 자화 방향은 고정되어 있으며, 자유층(L1)의 자화 방향은 조건에 따라 고정층(L3)의 자화 방향과 같거나 역방향이 될 수 있다. 고정층(L3)의 자화 방향을 고정시켜 주기 위하여, 가변 저항 소자(VR)는 반강자성층(anti-ferromagnetic layer, 미도시)을 더 포함할 수도 있다.
실시 예에 있어서, 자유층(L1)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유 층(L2)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유 층(L1)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(L1)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3,CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
실시 예에 있어서, 터널층(L2)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 층(L2)은 비자성 물질을 포함할 수 있다. 일 예로 터널 층(L2)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
실시 예에 있어서, 고정층(pinned layer, L3)은 반강자성층(미도시)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(L3)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(L3)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
실시 예에 있어서, 반강자성층(pinning layer)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
메모리 셀(MC)에 대한 읽기 동작시, 워드 라인(WL1)에 로직 하이의 전압이 제공된다. 워드 라인(WL1) 전압에 응답하여 셀 트랜지스터(CT)가 턴 온 된다. 또한, 가변 저항 소자(VR)의 저항값을 측정하기 위하여 비트 라인(BL1)으로부터 소스 라인(SL) 방향으로 읽기 전류(read current)가 제공된다. 측정되는 저항값에 따라 가변 저항 소자(VR)에 저장된 데이터가 판별될 수 있다.
실시 예에 있어서, 워드라인(WL1)의 신장 방향과 소스 라인(SL1)의 신장 방향은 동일 할 수 있다.
실시 예에 있어서, 워드라인(WL1)의 신장 방향과 비트라인(BL1)의 신장 반향은 서로 직각일 수 있다.
도 6 및 도 7은 도 5에 도시된 메모리 셀(MC)에 저장된 데이터에 따른 가변 저항 소자(VR)의 자화 방향을 나타내는 도면들이다.
가변 저항 소자(VR)의 저항값은 자유층(L1)의 자화 방향에 따라 달라진다. 가변 저항 소자에 읽기 전류(I)를 제공하면, 가변 저항 소자의 저항값에 따른 데이터 전압이 출력된다. 읽기 전류(I)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 일반적으로 읽기 전류(I)에 의해 자유층(L1)의 자화 방향이 변화되지 않는다.
도 6을 참조하면, 가변 저항 소자(VR)에서 자유층(L1)의 자화 방향과 고정층(L3)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, 가변 저항 소자는 낮은 저항값을 가진다. 이 경우 데이터는, 예를 들어, '0'로 판별 될 수 있다.
도 7을 참조하면, 가변 저항 소자(VR)의 자유층(L1)의 자화 방향은 고정층(L3)의 자화 방향과 반 평행(anti-parallel)으로 배치된다. 따라서, 상기 가변 저항 소자(VR)는 높은 저항값을 가진다. 이 경우 데이터는, 예를 들어, '1'로 판별 될 수 있다.
한편, 도 6 및 도 7에서는, 가변 저항 소자(VR)의 자유층(L1)과 고정층(L3)을 수평 자기 소자로 도시하였으나, 본 발명이 여기에 제한되지 않는다. 다른 실시 예로서, 자유층(L1)과 고정층(L3)은 수직 자기 소자를 이용하여 제공될 수 있다.
도 8은 본 발명의 I/O 단위의 쓰기 동작과 읽기 동작을 설명하기 위한 비휘발성 메모리 장치의 일부에 대한 제 1 실시 예를 보여주는 도면이다. 도 8을 참조하면, 메모리 셀 구조는 도 4에 도시된 1T-nCell 구조가 확장된 구조이다.
쓰기 동작시, 데이터(DIN)는 입력 버퍼(IBF)에 입력되고 및 상보 데이터(DINB)는 상보 입력 버퍼(IBFB)에 입력된다. 컬럼 선택 신호들(C1 ~ C8)에 응답하여 입력된 데이터에 대응하는 비트라인 선택 트랜지스터가 턴온됨으로써 입력 버퍼(IBF)에 저장된 데이터에 대응하는 전압 혹은 전류가 대응하는 선택된 비트라인으로 제공될 것이다.
선택된 워드라인과 선택된 비트라인에 연결된 트루 셀에 입력 버퍼(IBF)에 저장된 데이터가 쓰여질 것이다. 유사하게, 컬럼 선택 신호들(C1 ~ C8)에 응답하여 입력된 상보 데이터에 대응하는 상보 비트라인 선택 트랜지스터가 턴온됨으로써 상보 입력 버퍼(IBFB)에 저장된 상보 데이터에 대응하는 전압 혹은 전류가 대응하는 선택된 상보 비트라인으로 제공될 것이다. 선택된 워드라인과 선택된 상보 비트라인에 연결된 컴플멘터리 셀에 상보 입력 버퍼(IBFB)에 저장된 데이터가 쓰여질 것이다.
읽기 동작시, 선택된 워드라인과 선택된 비트라인에 연결된 트루 셀에 대응하는 전압 혹은 전류와 선택된 워드라인과 선택된 상보 비트라인에 연결된 컴플멘터리 셀에 대응하는 전압 혹은 전류가 감지 증폭기(SA)에 입력된다. 감지 증폭기는 입력된 전압 혹은 전류를 감지하여 트루 셀에 저장된 데이터가 "1" 인지 혹은 "0"인지를 판별하고, 이를 감지된 데이터(DOUT)으로 출력한다.
한편, 도 8에서는 트루 셀 그룹들(112_IO)은 소스 라인(SL1)을 공유하고, 컴플멘터리 셀 그룹들(114_IO)은 소스 라인(SLB1)을 공유한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 셀 어레이는 소스 라인들을 독립적으로 제어할 수 있도록 구현될 수 있다.
도 9는 본 발명의 I/O 단위의 쓰기 동작과 읽기 동작을 설명하기 위한 비휘발성 메모리 장치의 일부에 대한 제 2 실시 예를 보여주는 도면이다. 도 9를 참조하면, 비휘발성 메모리 장치(110a)는 소스 라인 제어 회로들(171, 172, 171B, 172B)을 더 포함한다.
소스 라인 제어 회로들(171, 172, 171B, 172B) 각각은 소스 라인 제어 신호들(SLC1, SLC2)과 소스 라인 제어 신호(SL<1>, SL<2>)을 입력 받아 소스 라인들(SL1, SL2, SLB1, SLB2)을 제어한다. 실시 예에 있어서, 소스 라인 제어 회로들(171, 172, 171B, 172B) 각각은 낸드 게이트 회로로 구성될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(110)는 쓰기/읽기 동작시 분리된 소스 라인(SL1, SL2, SLB1, SLB2)을 독립적으로 제어함으로써, 전력 소모를 최소화시키고, 동작 속도를 향상시킬 수 있다.
도 10은 도 9에 도시된 비휘발성 메모리 장치(100a)의 쓰기 동작과 읽기 동작을 좀 더 자세하게 설명하기 위한 블록도이다. 도 10을 참조하면, 비휘발성 메모리 장치(100b)는 도 9에 도시된 비휘발성 메모리 장치(100a)와 비교하여 컬럼 디코더(122) 및 소스 라인 제어 신호 발생기(175)를 더 포함한다.
컬럼 디코더(122)는 입력 어드레스(ADDR, 도 1 참조) 중에서 컬럼 어드레스를 입력 받고 디코딩하여 컬럼 선택 신호들(C1 ~ C8)을 발생한다.
소스 라인 제어 신호 발생기(175)는 읽기 활성화 신호(REE), 쓰기 활성화 신호(WRE) 및 입력 데이터(DIN)를 입력 받고, 소스 라인 제어 신호들(SL_sub, SLB_sub)을 발생한다.
입력 버퍼(IBF)는 입력 데이터(DIN) 및 쓰기 활성화 신호(WRE)를 입력 받아 선택된 비트라인으로 대응하는 전압/전류를 제공한다. 상보 입력 버퍼(IBFB)는 입력 데이터(DIN)의 인버팅된 값과 쓰기 활성화 신호(WRE)를 입력 받아 선택된 상보 비트라인으로 대응하는 전압/전류를 제공한다.
감지 증폭기(SA)는 선택된 비트라인 및 선택된 상보 비트라인으로부터 감지된 전압 혹은 전류를 근거로 하여 출력 데이터(DOUT)를 출력한다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 트루 셀에 대한 쓰기 동작의 타이밍을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 트루 셀(TC)에 대한 쓰기 동작은 크게 프리차지 구간과 쓰기 구간으로 구분된다.
프리차지 구간에서, 모든 비트라인들(SEL BL, UNSEL BLs)로 프리차지 전압(Vpre)을 인가하도록 비선택 컬럼 선택 라인들(UNSEL CSLs) 및 선택 컬럼 선택 라인(SEL CSL)로 선택 전압(Vsel)이 인가된다. 동시에 비선택 비트라인들(UNSEL BLs) 및 선택 비트라인들(SEL BL)로 프리차지 전압(Vpre)이 인가된다. 워드라인들(SEL WL, UNSEL WLs) 및 소스 라인(SL_sub)로 접지 전압(GND)이 인가된다.
쓰기 구간에서는, 비선택 컬럼 선택 라인들(UNSEL CSLs)로 접지 전압(GND)이 인가되고, 선택 컬럼 선택 라인(SEL CSL)으로 선택 전압(Vsel)이 유지된다. 따라서, 비선택 비트라인들(UNSEL BLs)로 프리차지 구간의 프리 차지 전압(Vpre)을 유지한다. 반면에, 선택된 비트라인(SEL BL)로 입력 버퍼(IBF)에 저장된 데이터에 의해 접지 전압(GND)이 인가된다. 이때, 선택된 워드라인(SEL WL)로 트랜지스터(T1)을 오픈하기 위한 오픈 전압(Vopen)이 인가되고, 비선택 워드라인들(SEL WLs)로 접지 전압(GND)이 유지된다. 실시 예에 있어서, 오픈 전압(Vopen)은 전원전압일 수 있다.
선택 비트라인(SEL BL)에 연결된 트루 셀(TC)에 데이터를 쓰기 위하여 소스 라인(SL_sub)으로 쓰기 전압(Vwrite)이 인가된다. 이때, 선택된 비트라인(SEL BL)에 연결된 트루 셀(TC)과 소스 라인(SL_sub)이 오픈 전압(Vopen)에 의해 전기적으로 연결된다. 즉, 선택된 비트라인(SEL BL)에 연결된 트루 셀(TC)의 일단에는 접지 전압(GND)이 인가되고, 소스 라인(SL_sub)에 연결된 트루 셀(TC)의 타단에는 쓰기 전압(Vwrite)이 인가된다. 이로써, 트루 셀(TC)에 전류가 흐르게 됨으로써, 데이터가 저장된다.
도 12는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 컴플멘터리 셀에 대한 쓰기 동작의 타이밍을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 컴플멘터리 셀(CC)에 대한 쓰기 동작도 크게 프리차지 구간과 쓰기 구간으로 구분된다.
프리차지 구간에서, 모든 비트라인들(SEL BL, UNSEL BLs)로 접지 전압(GND)을 인가하도록 비선택 컬럼 선택 라인들(UNSEL CSLs) 및 선택 컬럼 선택 라인(SEL CSL)는 선택 전압(Vsel)이 인가된다. 동시에 비선택 상보 비트라인들(UNSEL BLBs) 및 선택 상보 비트라인들(SEL BLB)로 접지 전압(GND)이 인간된다. 공유된 워드라인들(SEL WL, UNSEL WLs) 및 상보 소스 라인(SL_sub)은 접지 전압(GND)이 인가된다.
쓰기 구간에서는, 비선택 컬럼 선택 라인들(UNSEL CSLs)로 접지 전압이 인가되고, 선택 컬럼 선택 라인(SEL CSL)으로 선택 전압(Vsel)이 유지된다. 따라서, 비선택 상보 비트라인들(UNSEL BLBs)로 프리차지 구간의 접지 전압(GND)이 유지된다. 반면에, 선택된 상보 비트라인(SEL BLB)으로 입력 버퍼(IBF)에 저장된 데이터의 인버팅한 값, 즉 상보 데이터에 의해 프리차지 전압(Vpre)이 인가된다.
이때, 선택된 워드라인(SEL WL)으로 상보 트랜지스터(TB1)을 오픈하기 위한 오픈 전압(Vopen)이 인가되고, 비선택 워드라인들(SEL WLs)로 접지 전압(GND)이 유지된다. 선택 상보 비트라인(SEL BLB)에 연결된 컴플멘터리 셀(CC)에 상보 데이터를 쓰기 위하여 상보 소스 라인(SLB_sub)으로 접지 전압(GND)이 인가된다.
이때, 선택된 상보 비트라인(SEL BLB)에 연결된 컴플멘터리 셀(CC)과 상보 소스 라인(SLB_sub)이 오픈 전압(Vopen)에 의해 전기적으로 연결된다. 즉, 선택된 상보 비트라인(SEL BLB)에 연결된 컴플멘터리 셀(CC)의 일단에는 프리 차지 전압(Vpre)이 인가되고, 상보 소스 라인(SLB_sub)에 연결된 컴플멘터리 셀(CC)의 타단에는 w접지 전압(GND)이 인가된다. 이로써, 컴플멘터리 셀(CC)에 전류가 흐르게 됨으로써, 상보 데이터가 저장된다. 이때 전류 방향은 도 11에 도시된 그것과 비교하여 반대 방향일 수 있다.
도 13은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 쓰기 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 13을 참조하면, 쓰기 방법은 다음과 같다.
트루 셀들이 연결된 비트라인들(BLs)과 컴플멘터리 셀들이 연결된 상보 비트라인들(BLBs)로 서로 다른 프리차지 전압들로 프리차지 된다. 예를 들어, 도 11 및 도 12에서 설명된 바와 같이, 프리차지 구간에서 트루 셀(TC)의 쓰기 동작을 위해서 비트라인들(BLs)로 프리 차지 전압(Vpre)이 인가되고, 컴플멘터리 셀(CC)의 쓰기 동작을 위해서 상보 비트라인들(BLBs)로 접지 전압(GND)이 인가된다(S110).
트루 셀들에 소스 라인(SL)을 연결하고 컴플멘터리 셀들에 상보 소스 라인(SLB)을 연결하기 위하여 선택된 워드라인(SEL WL)이 오픈된다. 선택된 비트라인은 쓰여질 데이터에 따라 설정되고, 선택된 상보 비트라인은 쓰여질 상보 데이터에 따라 설정된다(S120).
소정의 시간 동안에 소스 라인(SL)과 상보 소스 라인(SLB)으로 서로 다른 쓰기 전압들이 인가된다. 예를 들어, 도 11에 도시된 바와 같이 소스 라인(SL)으로 쓰기 전압(Vwrite)이 인가되고, 도 12에 도시된 바와 같이 상보 소스 라인(SLB)으로 접지 전압(GND)이 인가된다(S130).
본 발명의 실시 예에 따른 쓰기 방법은 트루 셀에 연결된 비트라인과 컴플멘터리 셀에 연결된 상보 비트라인에 서로 다른 전압을 인가하고, 트루 셀에 연결된 소스 라인과 컴플멘터리 셀에 연결된 상보 소스 라인에 서로 다른 전압을 인가할 수 있다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 트루 셀에 대한 읽기 동작의 타이밍을 예시적으로 보여주는 도면이다. 도 1 내지 도 14를 참조하면, 트루 셀(TC)에 대한 읽기 동작은 크게 프리차지 구간과 읽기 구간으로 구분된다.
프리차지 구간에서, 모든 비트라인들(SEL BL, UNSEL BLs)로 접지 전압(GND)을 인가하도록 비선택 컬럼 선택 라인들(UNSEL CSLs) 및 선택 컬럼 선택 라인(SEL CSL)로 선택 전압(Vsel)이 인가된다. 동시에 비선택 비트라인들(UNSEL BLs) 및 선택 비트라인(SEL BL)로 접지 전압(GND)이 인가된다. 워드라인들(SEL WL, UNSEL WLs) 및 소스 라인(SL_sub)로 접지 전압(GND)이 인가된다.
읽기 구간에서는, 비선택 컬럼 선택 라인들(UNSEL CSLs)로 접지 전압(GND)이 인가되고, 선택 컬럼 선택 라인(SEL CSL)으로 선택 전압(Vsel)이 유지된다. 따라서, 비선택 비트라인들(UNSEL BLs)로 프리차지 구간의 프리 차지 전압(Vpre)이 유지된다. 이때, 선택된 워드라인(SEL WL)으로 트랜지스터(T1)을 오픈하기 위한 오픈 전압(Vopen)이 인가되고, 비선택 워드라인들(SEL WLs)로 접지 전압(GND)이 유지되고, 소스 라인(SL_sub)로 접지 전압(GND)이 유지된다. 따라서 선택 비트라인(SEL BL)이 트루 셀(TC)에 저장된 데이터에 대응하는 전압이 될 것이다. 감지 증폭기(SA)는 선택 비트라인(SEL BL)의 전압을 감지함으로써 트루 셀(TC)의 데이터를 판별한다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 컴플멘터리 셀에 대한 읽기 동작의 타이밍을 예시적으로 보여주는 도면이다. 도 1 내지 도 13 및 도 15를 참조하면, 컴플멘터리 셀(CC)에 대한 읽기 동작은 크게 프리차지 구간과 읽기 구간으로 구분된다.
프리차지 구간에서, 모든 상보 비트라인들(SEL BLB, UNSEL BLBs)로 접지 전압(GND)을 인가하도록 비선택 컬럼 선택 라인들(UNSEL CSLs) 및 선택 컬럼 선택 라인(SEL CSL)로 선택 전압(Vsel)이 인가된다. 동시에 비선택 비트라인들(UNSEL BLBs) 및 선택 상보 비트라인(SEL BLB)로 접지 전압(GND)이 인가된다. 워드라인들(SEL WL, UNSEL WLs) 및 상보 소스 라인(SL_sub)로 접지 전압(GND)이 인가된다.
읽기 구간에서는, 비선택 컬럼 선택 라인들(UNSEL CSLs)로 접지 전압(GND)이 인가되고, 선택 컬럼 선택 라인(SEL CSL)으로 선택 전압(Vsel)이 유지된다. 따라서, 비선택 상보 비트라인들(UNSEL BLBs)로 프리차지 구간의 프리 차지 전압(Vpre)이 유지된다. 이때, 선택된 워드라인(SEL WL)으로 상보 트랜지스터(TB1)을 오픈하기 위한 오픈 전압(Vopen)이 인가되고, 비선택 워드라인들(SEL WLs)로 접지 전압(GND)이 유지되고, 상보 소스 라인(SLB_sub)로 접지 전압(GND)이 유지된다. 따라서 선택 상보 비트라인(SEL BLB)이 컴플멘터리 셀(CC)에 저장된 상보 데이터에 대응하는 전압이 될 것이다. 감지 증폭기(SA)는 선택 상보 비트라인(SEL BLB)의 전압을 감지함으로써 컴플멘터리 셀(CC)의 상보 데이터를 판별한다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 16을 참조하면, 읽기 방법은 다음과 같다.
트루 셀들이 연결된 비트라인들(BLs)과 컴플멘터리 셀들이 연결된 상보 비트라인들(BLBs)로 동일한 프리차지 전압이 프리차지 된다. 예를 들어, 도 14 및 도 15에서 설명된 바와 같이, 프리차지 구간에서 트루 셀(TC)의 읽기 동작을 위해서 비트라인들(BLs)로 접지 전압(GND)이 인가되고, 컴플멘터리 셀(CC)의 읽기 동작을 위해서 상보 비트라인들(BLBs)로 접지 전압(GND)이 인가된다(S210).
트루 셀들에 소스 라인(SL)을 연결하고, 컴플멘터리 셀들에 상보 소스 라인(SLB)을 연결하기 위하여 선택된 워드라인(SEL WL)이 오픈된다. 이때, 소스 라인(SL) 및 상보 소스 라인(SLB)으로 읽기 전압(예를 들어, GND)이 인가된다(S220).
선택된 비트라인(SEL BL)과 선택된 상보 비트라인(SEL BLB)이 감지 증폭기(SA)에 연결된다. 감지 증폭기(SA)는 선택된 비트라인(SEL BL) 및 선택된 상보 비트라인(SEL BLB)의 전압 혹은 전류를 감지함으로써 트루 셀에 저장된 데이터를 판별한다(S230).
본 발명의 실시 예에 따른 읽기 방법은 트루 셀에 연결된 비트라인과 컴플멘터리 셀에 연결된 상보 비트라인에 동일한 프리차지 전압(예를 들어, GND)을 인가하고, 트루 셀에 연결된 소스 라인과 컴플멘터리 셀에 연결된 상보 소스 라인에 동일한 읽기 전압(GND)을 인가할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다. 도 17을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(MRAM(s), 100) 및 그것을 제어하는 메모리 제어기(200)를 포함한다.
비휘발성 메모리 장치(100)는 도 1 내지 도 16에서 설명된 바와 같이 동일한 구성 혹은 방법으로 구현될 수 있다. 실시 예에 있어서, 비휘발성 메모리 장치(100)는 DRAM 인터페이스를 통하여 메모리 제어기(200)와 통신할 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는 메모리 모듈에 적용될 수 있다.
아래에서는 본 발명의 비휘발성 메모리 장치에 대한 응용 예들을 설명하겠다.
도 18은 본 발명의 실시 예에 따른 저장 장치(100)를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 저장 장치(1000)는 적어도 하나의 플래시 메모리 장치(1100) 및 그것을 제어하는 메모리 제어기(1200)를 포함한다. 도 18에 도시된 저장 장치(1000)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
플래시 메모리 장치(1100)는 낸드 플래시 메모리 혹은 VNAND로 구현될 수 있다. 또한, 메모리 제어기(1200)는 호스트의 요청에 응답하여 플래시 메모리 장치(1100)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(1200)는 적어도 하나의 중앙처리장치(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 코드 메모리(1240), 호스트 인터페이스(1150) 및 플래시 인터페이스(1160)를 포함한다.
중앙처리장치(1110)는 플래시 메모리 장치(1100)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 버퍼 메모리(1120)는 중앙처리장치(1110)의 제어에 따라 동작하며, 워크메모리(work memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 버퍼 메모리(1120)이 워크 메모리로 사용되는 경우에, 중앙처리장치(1110)에 의해서 처리되는 데이터가 임시 저장된다. 버퍼 메모리(1120)는, 호스트에서 플래시 메모리 장치(1100)로/또는 플래시 메모리 장치(1100)서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. 버퍼 메모리(1120)이 캐시 메모리로 사용되는 경우에는 저속의 플래시 메모리 장치(1100)가 고속으로 동작하도록 한다.
ECC 회로(1130)는 플래시 메모리 장치(1100)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(1130)는 플래시 메모리 장치(1100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 플래시 메모리 장치(1100)에 저장될 수 있다.
또한, ECC 회로(1130)는 플래시 메모리 장치(1100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(1130)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(1130)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
코드 메모리(1240)는 저장 장치(1000)를 구동하기 위해 필요한 운영/코드 데이터를 저장할 수 있다. 코드 메모리(1340)는 도 1 내지 도 17에서 설명된 비휘발성 메모리 장치(100)로 구현될 수 있다.
메모리 제어기(1200)는 호스트 인터페이스(1150)를 통해 호스트와 데이터 등을 주고 받고, 플래시 인터페이스(1160)를 통해 플래시 메모리 장치(1100)와 데이터 등을 주고 받는다. 호스트 인터페이스(1150)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시 예에 있어서, 메모리 제어기(1200)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 저장 장치(1000)는 센싱 마진을 극대화면서 칩 사이즈를 줄이는 코드 메모리(1240)를 구비함으로써, 성능 향상을 꾀할 수 있다.
본 발명은 메모리 카드에도 적용 가능하다. 도 19는 본 발명의 실시 예에 따른 메모리 카드(2000)를 예시적으로 보여주는 블록도이다. 메모리 카드(2000)는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 19를 참조하면, 메모리 카드(2000)는 외부와의 인터페이스를 수행하는 인터페이스부(2100), 버퍼 메모리를 갖고 메모리 카드(2000)의 동작을 제어하는 컨트롤러(2200), 본 발명의 실시예 들에 따른 비휘발성 메모리 장치(2300)를 적어도 하나 포함할 수 있다. 컨트롤러(2200)는 프로세서로서, 비휘발성 메모리 장치(2300)의 쓰기 동작 및 읽기 동작을 제어할 수 있다. 컨트롤러(2200)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(2300) 및 인터페이스부(2100)와 커플링되어 있다.
본 발명의 실시 예에 따른 메모리 카드(2000)는 칩사이즈를 줄임으로써 그에 따른 집적화에 유리하다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 20은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), 적어도 하나의 임베디드 UFS 장치(3200), 착탈형 UFS 카드(3300)를 포함할 수 있다. UFS 호스트(3100) 및 임베디드 UFS 장치(3200) 사이의 통신 및 UFS 호스트(3100) 및 착탈형 UFS 카드(3300) 사이의 통신은 M-PHY 계층을 통하여 수행될 수 있다.
임베디드 UFS 장치(3200), 및 착탈형 UFS 카드(3300) 중 적어도 하나는 도 17에 도시된 저장 장치(10)로 구현 될 수 있다.
한편, 호스트(3100)는 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다. 도 21은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 모바일 장치(4000)는 통합 프로세서(ModAP, 4100), 버퍼 메모리(4200), 디스플레이/터치 모듈(4300) 및 저장 장치(4400)를 포함한다.
통합 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 버퍼 메모리(4200)는 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 통합 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 버퍼 메모리(4200) 및 저장 장치(4400) 중 적어도 하나는 도 1 내지 도 17에서 설명된 비휘발성 메모리 장치(100)를 포함할 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 집적화에 유리한 비휘발성 메모리 장치를 구현된 버퍼 메모리(4200) 혹은 저장 장치(4400)를 구비할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
112: 트루 셀 어레이
114: 컴플멘터리 셀 어레이
120: 어드레스 디코더
130: 비트라인 선택 회로
140: 쓰기 드라이버 회로
150: 감지 증폭 회로
160: 데이터 입출력 회로
170: 제어 회로
TC: 트루 셀
CC: 컴플멘터리 셀
10: 저장 장치
200: 메모리 제어기

Claims (20)

  1. 데이터를 저장하는 제 1 및 제 2 트루 셀들; 상기 데이터의 상보 데이터를 저장하는 제 1 및 제 2 컴플멘터리 셀들;
    상기 제 1 및 제 2 트루 셀들 각각의 일단에 연결되는 비트라인들; 상기 제 1 및 제 2 컴플멘터리 셀들 각각의 일단에 연결되는 상보 비트라인들;
    상기 제 1 트루 셀들 각각의 타단에 연결되는 제 1 서브 워드라인; 상기 제 2 트루 셀들 각각의 타단에 연결되는 제 2 서브 워드라인;
    상기 제 1 컴플멘터리 셀들 각각의 타단에 연결되는 제 1 상보 서브 워드라인; 상기 제 2 컴플멘터리 셀들 각각의 타단에 연결되는 제 2 상보 서브 워드라인;
    제 1 워드라인에 인가된 제 1 오픈 전압에 응답하여 상기 제 1 서브 워드라인을 제 1 소스 라인에 연결하는 제 1 트랜지스터; 상기 제 1 오픈 전압에 응답하여 상기 제 1 상보 서브 워드라인을 제 1 상보 소스 라인에 연결하는 제 1 상보 트랜지스터;
    제 2 워드라인에 인가된 제 2 오픈 전압에 응답하여 상기 제 2 서브 워드라인을 상기 제 1 소스 라인에 연결하는 제 2 트랜지스터; 및 상기 제 2 오픈 전압에 응답하여 상기 제 2 상보 서브 워드라인을 상기 제 1 상보 소스 라인에 연결하는 제 2 상보 트랜지스터를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 트루 셀들 및 상기 제 1 및 제 2 컴플멘터리 셀들 각각은 자기 터널 접합 소자(magnetic tunnel junction, MTJ) 셀인 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 워드라인들의 신장 방향은 상기 제 1 소스 라인 및 상기 제 2 상보 소스 라인들의 신장 방향과 동일한 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    컬럼 선택 신호들에 응답하여 상기 비트라인들 중 어느 하나를 데이터 라인에 연결하는 비트라인 선택 트랜지스터들; 및
    상기 컬럼 선택 신호들에 응답하여 상기 상보 비트라인들 중 어느 하나를 상보 데이터 라인에 연결하는 상보 비트라인 선택 트랜지스터들을 포함하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 데이터 라인에 상기 데이터에 대응하는 전압을 제공하는 입력 버퍼; 및
    상기 상보 데이터 라인에 상기 상보 데이터에 대응하는 전압을 제공하는 상보 입력 버퍼를 더 포함하는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 트루 셀들 중 어느 하나의 쓰기 동작시 상기 비트라인들로 프리차지 전압이 인가된 후, 선택된 비트라인으로 접지 전압이 인가되고, 선택된 워드라인으로 오픈 전압이 인가되고, 상기 제 1 소스 라인으로 쓰기 전압이 인가되는 비휘발성 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 및 제 2 컴플멘터리 셀들 중 어느 하나의 쓰기 동작시 상기 상보 비트라인들로 접지 전압이 인가된 후, 선택된 상보 비트라인으로 상기 프리차지 전압이 인가되고, 선택된 워드라인으로 오픈 전압이 인가되고, 상기 제 1 상보 소스 라인으로 접지 전압이 인가되는 비휘발성 메모리 장치.
  8. 제 4 항에 있어서,
    상기 데이터 라인 및 상기 상보 데이터 라인에 흐르는 전압 혹은 전류를 감지하는 감지 증폭기를 더 포함하는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 트루 셀들 중 어느 하나의 읽기 동작시 상기 비트라인들로 접지 전압이 인가된 후, 선택된 워드라인으로 오픈 전압이 인가되고, 상기 제 1 소스 라인으로 접지 전압이 인가되는 비휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 컴플멘터리 셀들 중 어느 하나의 읽기 동작시 상기 상보 비트라인들로 접지 전압이 인가된 후, 선택된 워드라인으로 오픈 전압이 인가되고, 상기 제 1 상보 소스 라인으로 접지 전압이 인가되는 비휘발성 메모리 장치.
  11. 제 1 항에 있어서,
    소스 라인 제어 신호들에 응답하여 상기 제 1 소스 라인과 상기 제 1 상보 소스 라인을 독립적으로 제어하는 소스 라인 제어 회로를 더 포함하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    데이터, 읽기 활성화 신호, 쓰기 활성화 신호를 입력 받고, 상기 소스 라인 제어 신호들을 발생하는 소스 라인 제어 신호 발생기를 더 포함하는 비휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 1 및 제 오픈 전압들은 전원 전압인 비휘발성 메모리 장치.
  14. 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 장치는,
    쓰기 동작시 서로 다른 프리차지 전압들로 비트라인들과 상보 비트라인들을 프리차지하고, 선택된 워드라인에 오픈 전압을 인가함으로써 소스 라인을 트루 셀들에 연결하거나, 상기 선택된 워드라인에 상기 오픈 전압을 인가함으로써 상보 소스 라인을 컴플멘터리 셀들에 연결하고, 상기 소스 라인과 상기 상보 소스 라인으로 서로 다른 쓰기 전압들을 인가함으로써 상기 트루 셀들에 데이터를 저장하고, 상기 컴플멘터리 셀들 상보 데이터를 저장하는 메모리 셀 어레이를 포함하는 저장 장치.
  15. 제 14 항에 있어서,
    상기 트루 셀들 및 상기 컴플멘터리 셀들 각각의 일단은 서브 워드라인에 연결되고, 상기 트루 셀들 각각의 타단은 상기 비트라인에 연결되고, 상기 컴플멘터리 셀들 각각의 타단은 상기 상보 비트라인들에 연결되고, 상기 선택된 워드라인에 인가된 상기 오픈 전압에 응답하여 상기 서브 워드라인을 상기 소스 라인 및 상기 상보 소스 라인에 연결하는 트랜지스터를 포함하고,
    상기 소스 라인과 상기 상보 소스 라인은 동일하고,
    상기 서브 워드라인에 연결된 상기 트루 셀들과 상기 컴플멘터리 셀들이 교대로 배치되는 저장 장치.
  16. 제 14 항에 있어서,
    상기 트루 셀들 및 상기 컴플멘터리 셀들 각각의 일단은 서브 워드라인에 연결되고, 상기 트루 셀들 각각의 타단은 상기 비트라인에 연결되고, 상기 컴플멘터리 셀들 각각의 타단은 상기 상보 비트라인들에 연결되고, 상기 선택된 워드라인에 인가된 상기 오픈 전압에 응답하여 상기 서브 워드라인을 상기 소스 라인 및 상기 상보 소스 라인에 연결하는 트랜지스터를 포함하고,
    상기 소스 라인과 상기 상보 소스 라인은 동일하고,
    상기 서브 워드라인에 연결된 상기 트루 셀들의 그룹과 상기 트루 셀들의 그룹 이웃하여 상기 컴플멘터리 셀들 그룹이 배치되는 저장 장치.
  17. 제 14 항에 있어서,
    상기 트루 셀들 각각의 일단은 서브 워드라인에 연결되고,
    상기 컴플멘터리 셀들 각각의 일단은 상보 서브 워드라인에 연결되고,
    상기 트루 셀들 각각의 타단은 상기 비트라인에 연결되고,
    상기 컴플멘터리 셀들 각각의 타단은 상기 상보 비트라인들에 연결되고,
    상기 선택된 워드라인에 인가된 상기 오픈 전압에 응답하여 상기 서브 워드라인을 상기 소스 라인에 연결하는 트랜지스터; 및
    상기 선택된 워드라인에 인가된 상기 오픈 전압에 응답하여 상기 상보 서브 워드라인을 상기 상보 소스 라인에 연결하는 상보 트랜지스터를 포함하는 저장 장치.
  18. 제 14 항에 있어서,
    읽기 동작시 상기 비트라인들과 상기 상보 비트라인들로 접지 전압이 인가되고, 선택된 워드라인으로 상기 오픈 전압을 인가하고, 상기 소스 라인과 상기 상보 소스 라인으로 읽기 전압이 인가되고, 선택된 비트라인 및 선택된 상보 비트라인의 전압 혹은 전류가 감지되는 저장 장치.
  19. 하나의 트랜지스터의 일단이 복수의 메모리 셀들 각각의 일단에 연결되고, 상기 복수의 메모리 셀들 각각의 타단이 비트라인들에 연결되고, 상기 복수의 메모리 셀들은 데이터를 저장하는 트루 셀들과 상보 데이터를 저장하는 컴플멘터리 셀들을 포함하는 비휘발성 메모리 장치의 쓰기 방법에 있어서:
    서로 다른 프리차지 전압들로 비트라인들과 상보 비트라인들을 프리차지 하는 단계;
    선택된 워드라인을 오픈하고, 쓰여질 데이터 및 상보 데이터에 대응하는 전압들로 선택된 비트라인 및 상보 비트라인을 설정하는 단계; 및
    상기 오픈된 워드라인에 의하여 트루 셀과 연결된 소스 라인 및 상기 오프된 워드라인에 의하여 컴플멘터리 셀과 연결된 상보 소스 라인으로 서로 다른 쓰기 전압들을 인가하는 단계를 포함하는 쓰기 방법.
  20. 하나의 트랜지스터의 일단이 복수의 메모리 셀들 각각의 일단에 연결되고, 상기 복수의 메모리 셀들 각각의 타단이 비트라인들에 연결되고, 상기 복수의 메모리 셀들은 데이터를 저장하는 트루 셀들과 상보 데이터를 저장하는 컴플멘터리 셀들을 포함하는 비휘발성 메모리 장치의 읽기 방법에 있어서:
    비트라인들과 상보 비트라인들을 프리차지 하는 단계;
    선택된 워드라인을 오픈하고, 소스 라인과 상보 소스 라인으로 읽기 전압을 인가하는 단계; 및
    선택된 비트라인과 선택된 상보 비트라인의 전압 혹은 전류를 감지하는 단계를 포함하는 읽기 방법.
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