JP2015185201A - 不揮発性メモリ装置及びそれを含む格納装置、それの書込み方法及び読出し方法 - Google Patents
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Abstract
【課題】センシングマージンを極大化できる不揮発性メモリ装置を提供する。
【解決手段】本発明の不揮発性メモリ装置は、データを格納する第１及び第２トゥルーセルと、データの相補データを格納する第１及び第２コンプリメンタリセルと、第１及び第２トゥルーセルに連結されるビットラインと、相補ビットラインと、第１トゥルーセルに連結される第１サブワードラインと、第２トゥルーセルに連結される第２サブワードラインと、第１コンプリメンタリセルに連結される第１相補サブワードラインと、第２コンプリメンタリセルに連結される第２相補サブワードラインと、第１サブサブワードラインを第１ソースラインに連結する第１トランジスタと、第１相補サブサブワードラインを第１相補ソースラインに連結する第１相補トランジスタと、第２サブサブワードラインを第１ソースラインに連結する第２トランジスタと、第２相補サブサブワードラインを第１相補ソースラインに連結する第２相補トランジスタとを含む。
【選択図】 図４
【解決手段】本発明の不揮発性メモリ装置は、データを格納する第１及び第２トゥルーセルと、データの相補データを格納する第１及び第２コンプリメンタリセルと、第１及び第２トゥルーセルに連結されるビットラインと、相補ビットラインと、第１トゥルーセルに連結される第１サブワードラインと、第２トゥルーセルに連結される第２サブワードラインと、第１コンプリメンタリセルに連結される第１相補サブワードラインと、第２コンプリメンタリセルに連結される第２相補サブワードラインと、第１サブサブワードラインを第１ソースラインに連結する第１トランジスタと、第１相補サブサブワードラインを第１相補ソースラインに連結する第１相補トランジスタと、第２サブサブワードラインを第１ソースラインに連結する第２トランジスタと、第２相補サブサブワードラインを第１相補ソースラインに連結する第２相補トランジスタとを含む。
【選択図】 図４
Description
本発明は不揮発性メモリ装置及びそれを含む格納装置、それの書込み方法及び読出し方法に関する。
電子機器の高速化及び／又は低消費電力化等によって、電気機器に含まれる半導体記憶素子の高速化及び／又は低い動作電圧等に対する要求が増加している。このような要求を充足させるために、半導体記憶素子として磁気記憶素子が提案されたことがある。磁気記憶素子は高速動作及び／又は不揮発性等の特性を有するので、次世代半導体記憶素子として脚光を浴びている。
一般的に、磁気記憶素子は磁気トンネル接合パターン（Ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ ｐａｔｔｅｒｎ；ＭＴＪ）含む。磁気トンネル接合パターンは２つの磁性体と、その間に介在された絶縁膜とを含む。２つの磁性体の磁化方向に沿って磁気トンネル接合パターンの抵抗値を変えることができる。例えば、２つの磁性体の磁化方向が反平行である場合に磁気トンネル接合パターンは大きな抵抗値を有し、２つの磁性体の磁化方向が平行な場合に磁気トンネル接合パターンは小さい抵抗値を有する。このような抵抗値の差を利用してデータを書き込む／読み出すことができる。
本発明の目的はセンシングマージンを増大しながら、チップサイズを減らす不揮発性メモリ装置を提供することにある。
本発明の実施形態による不揮発性メモリ装置は、データを格納する第１及び第２トゥルーセルと、前記データの相補データを格納する第１及び第２コンプリメンタリセルと、前記第１及び第２トゥルーセルの各々の一端に連結されるビットラインと、前記第１及び第２コンプリメンタリセルの各々の一端に連結される相補ビットラインと、前記第１トゥルーセルの各々の他端に連結される第１サブワードラインと、前記第２トゥルーセルの各々の他端に連結される第２サブワードラインと、前記第１コンプリメンタリセルの各々の他端に連結される第１相補サブワードラインと、前記第２コンプリメンタリセルの各々の他端に連結される第２相補サブワードラインと、第１ワードラインに印加された第１オープン電圧に応答して前記第１サブサブワードラインを第１ソースラインに連結する第１トランジスタと、前記第１オープン電圧に応答して前記第１相補サブサブワードラインを第１相補ソースラインに連結する第１相補トランジスタと、第２ワードラインに印加された第２オープン電圧に応答して前記第２サブサブワードラインを前記第１ソースラインに連結する第２トランジスタと、前記第２オープン電圧に応答して前記第２相補サブサブワードラインを前記第１相補ソースラインに連結する第２相補トランジスタと、を含む。
実施形態において、前記第１及び第２トゥルーセル及び前記第１及び第２コンプリメンタリセルの各々は、磁気トンネル接合素子（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、ＭＴＪ）セルである。
実施形態において、前記第１及び第２ワードラインの伸張方向は、前記第１ソースライン及び前記第２相補ソースラインの伸張方向と同一である。
実施形態において、カラム選択信号に応答して前記ビットラインの中でいずれか１つをデータラインに連結するビットライン選択トランジスタと、
前記カラム選択信号に応答して前記相補ビットラインの中でいずれか１つを相補データラインに連結する相補ビットライン選択トランジスタと、を含む。
実施形態において、前記第１及び第２ワードラインの伸張方向は、前記第１ソースライン及び前記第２相補ソースラインの伸張方向と同一である。
実施形態において、カラム選択信号に応答して前記ビットラインの中でいずれか１つをデータラインに連結するビットライン選択トランジスタと、
前記カラム選択信号に応答して前記相補ビットラインの中でいずれか１つを相補データラインに連結する相補ビットライン選択トランジスタと、を含む。
実施形態において、前記データラインに前記データに対応する電圧を提供する入力バッファと、前記相補データラインに前記相補データに対応する電圧を提供する相補入力バッファと、をさらに含む。
実施形態において、前記第１及び第２トゥルーセルの中でいずれか１つの書込み動作の時、前記ビットラインにプリチャージ電圧が印加された後、選択されたビットラインに接地電圧が印加され、選択されたワードラインにオープン電圧が印加され、前記第１ソースラインに書込み電圧が印加される。
実施形態において、前記第１及び第２トゥルーセルの中でいずれか１つの書込み動作の時、前記ビットラインにプリチャージ電圧が印加された後、選択されたビットラインに接地電圧が印加され、選択されたワードラインにオープン電圧が印加され、前記第１ソースラインに書込み電圧が印加される。
実施形態において、前記第１及び第２コンプリメンタリセルの中でいずれか１つの書込み動作の時、前記相補ビットラインに接地電圧が印加された後、選択された相補ビットラインに前記プリチャージ電圧が印加され、選択されたワードラインにオープン電圧が印加され、前記第１相補ソースラインに接地電圧が印加される。
実施形態において、前記データライン及び前記相補データラインに流れる電圧或いは電流を感知する感知増幅器をさらに含む。
実施形態において、前記第１及び第２トゥルーセルの中でいずれか１つの読出し動作の時、前記ビットラインに接地電圧が印加された後、選択されたワードラインにオープン電圧が印加され、前記第１ソースラインに接地電圧が印加される。
実施形態において、前記データライン及び前記相補データラインに流れる電圧或いは電流を感知する感知増幅器をさらに含む。
実施形態において、前記第１及び第２トゥルーセルの中でいずれか１つの読出し動作の時、前記ビットラインに接地電圧が印加された後、選択されたワードラインにオープン電圧が印加され、前記第１ソースラインに接地電圧が印加される。
実施形態において、前記第１及び第２コンプリメンタリセルの中でいずれか１つの読出し動作の時、前記相補ビットラインに接地電圧が印加された後、選択されたワードラインにオープン電圧が印加され、前記第１相補ソースラインに接地電圧が印加される。
実施形態において、ソースライン制御信号に応答して前記第１ソースラインと前記第１相補ソースラインとを独立的に制御するソースライン制御回路をさらに含む。
実施形態において、データ、読出し活性化信号、書込み活性化信号を受信し、前記ソースライン制御信号を発生するソースライン制御信号発生器をさらに含む。
実施形態において、前記第１及び第２オープン電圧は、電源電圧である。
実施形態において、ソースライン制御信号に応答して前記第１ソースラインと前記第１相補ソースラインとを独立的に制御するソースライン制御回路をさらに含む。
実施形態において、データ、読出し活性化信号、書込み活性化信号を受信し、前記ソースライン制御信号を発生するソースライン制御信号発生器をさらに含む。
実施形態において、前記第１及び第２オープン電圧は、電源電圧である。
本発明の実施形態による格納装置は、少なくとも１つの不揮発性メモリ装置と、前記少なくとも１つの不揮発性メモリ装置を制御するメモリ制御器と、を含み、前記少なくとも１つの不揮発性メモリ装置は、書込み動作の時、互に異なるプリチャージ電圧でビットラインと相補ビットラインとをプリチャージし、選択されたワードラインにオープン電圧を印加することによって、ソースラインをトゥルーセルに連結するか、或いは前記選択されたワードラインに前記オープン電圧を印加することによって、相補ソースラインをコンプリメンタリセルに連結し、前記ソースラインと前記相補ソースラインとに互に異なる書込み電圧を印加することによって、前記トゥルーセルにデータを格納し、前記コンプリメンタリセル相補データを格納するメモリセルアレイを含む。
実施形態において、前記トゥルーセル及び前記コンプリメンタリセルの各々の一端は、サブワードラインに連結され、前記トゥルーセルの各々の他端は、前記ビットラインに連結され、前記コンプリメンタリセルの各々の他端は、前記相補ビットラインに連結され、前記選択されたワードラインに印加された前記オープン電圧に応答して前記サブサブワードラインを前記ソースライン及び前記相補ソースラインに連結するトランジスタを含み、前記ソースラインと前記相補ソースラインとは、同一であり、前記サブワードラインに連結された前記トゥルーセルと前記コンプリメンタリセルとが交互に配置される。
実施形態において、前記トゥルーセル及び前記コンプリメンタリセルの各々の一端は、サブワードラインに連結され、前記トゥルーセルの各々の他端は、前記ビットラインに連結され、前記コンプリメンタリセルの各々の他端は、前記相補ビットラインに連結され、前記選択されたワードラインに印加された前記オープン電圧に応答して前記サブサブワードラインを前記ソースライン及び前記相補ソースラインに連結するトランジスタを含み、前記ソースラインと前記相補ソースラインとは、同一であり、前記サブワードラインに連結された前記トゥルーセルのグループと前記トゥルーセルのグループに隣接して前記コンプリメンタリセルグループとが配置される。
実施形態において、前記トゥルーセルの各々の一端は、サブワードラインに連結され、前記コンプリメンタリセルの各々の一端は、相補サブワードラインに連結され、前記トゥルーセルの各々の他端は、前記ビットラインに連結され、前記コンプリメンタリセルの各々の他端は、前記相補ビットラインに連結され、前記選択されたワードラインに印加された前記オープン電圧に応答して前記サブサブワードラインを前記ソースラインに連結するトランジスタと、前記選択されたワードラインに印加された前記オープン電圧に応答して前記相補サブサブワードラインを前記相補ソースラインに連結する相補トランジスタと、を含む。
実施形態において、読出し動作の時、前記ビットラインと前記相補ビットラインとに接地電圧が印加され、選択されたワードラインに前記オープン電圧を印加し、前記ソースラインと前記相補ソースラインとに読出し電圧が印加され、選択されたビットライン及び選択された相補ビットラインの電圧或いは電流が感知される。
実施形態において、読出し動作の時、前記ビットラインと前記相補ビットラインとに接地電圧が印加され、選択されたワードラインに前記オープン電圧を印加し、前記ソースラインと前記相補ソースラインとに読出し電圧が印加され、選択されたビットライン及び選択された相補ビットラインの電圧或いは電流が感知される。
本発明の実施形態による１つのトランジスタの一端が複数のメモリセルの各々の一端に連結され、前記複数のメモリセルの各々の他端がビットラインに連結され、前記複数のメモリセルは、データを格納するトゥルーセルと相補データを格納するコンプリメンタリセルとを含む不揮発性メモリ装置の書込み方法は、互に異なるプリチャージ電圧でビットラインと相補ビットラインとをプリチャージする段階と、選択されたサブワードラインをオープンし、書き込まれるデータ及び相補データに対応する電圧に選択されたビットライン及び相補ビットラインを設定する段階と、前記オープンされたワードラインによってトゥルーセルと連結されたソースライン及び前記オフされたワードラインによってコンプリメンタリセルと連結された相補ソースラインに互に異なる書込み電圧を印加する段階と、を含む。
実施形態において、前記プリチャージする段階は、前記ビットラインにプリチャージ電圧が印加され、前記相補ビットラインに接地電圧を印加する段階を含む。
実施形態において、前記書込み電圧を印加する段階は、前記ソースラインに書込み電圧が印加され、前記相補ソースラインに前記接地電圧を印加する段階を含む。
実施形態において、前記書込み電圧を印加する段階は、前記ソースラインに書込み電圧が印加され、前記相補ソースラインに前記接地電圧を印加する段階を含む。
本発明の実施形態による１つのトランジスタの一端が複数のメモリセルの各々の一端に連結され、前記複数のメモリセルの各々の他端がビットラインに連結され、前記複数のメモリセルは、データを格納するトゥルーセルと相補データを格納するコンプリメンタリセルとを含む不揮発性メモリ装置の読出し方法は、ビットラインと相補ビットラインとをプリチャージする段階と、選択されたサブワードラインをオープンし、ソースラインと相補ソースラインとに読出し電圧を印加する段階と、選択されたビットラインと選択された相補ビットラインとの電圧或いは電流を感知する段階と、を含む。
実施形態において、前記プリチャージする段階は、前記ビットライン及び前記相補ビットラインに接地電圧を印加する段階を含む。
実施形態において、前記読出し電圧を印加する段階は、前記ソースラインと前記相補ソースラインとに接地電圧を印加する段階を含む。
実施形態において、前記プリチャージする段階は、前記ビットライン及び前記相補ビットラインに接地電圧を印加する段階を含む。
実施形態において、前記読出し電圧を印加する段階は、前記ソースラインと前記相補ソースラインとに接地電圧を印加する段階を含む。
上述したように本発明による不揮発性メモリ装置はトゥルーセルとコンプリメンタリセルとの各々を１Ｔ−ｎＣｅｌｌ構造で具現することによって、センシングマージンを極大化させながら、同時にチップサイズを大幅に減らすることができる。
以下では図面を利用して本発明の技術分野で通常の知識を有する者が容易に実施できる程度に本発明の内容を明確、かつ、詳細に説明する。
本発明の実施形態による不揮発性メモリ装置はデータを格納するトゥルーセル（ｔｒｕｅ ｃｅｌｌｓ）と相補データを格納するコンプリメンタリセル（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｃｅｌｌｓ）との各々を１Ｔ−ｎＣｅｌｌ構造で具現することによって、センシングマージンを極大化させながら、同時にチップサイズを大幅に減らすことができる。ここで、１Ｔ−ｎＣｅｌｌ構造は１つのトランジスタの一端が複数のメモリセルの各々の一端に連結され、複数のメモリセルの各々の他端はビットラインに連結された構造である。ここで、複数のメモリセルの各々はトゥルーセル或いはコンプリメントセルである。
本発明の実施形態による不揮発性メモリ装置はデータを格納するトゥルーセル（ｔｒｕｅ ｃｅｌｌｓ）と相補データを格納するコンプリメンタリセル（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｃｅｌｌｓ）との各々を１Ｔ−ｎＣｅｌｌ構造で具現することによって、センシングマージンを極大化させながら、同時にチップサイズを大幅に減らすことができる。ここで、１Ｔ−ｎＣｅｌｌ構造は１つのトランジスタの一端が複数のメモリセルの各々の一端に連結され、複数のメモリセルの各々の他端はビットラインに連結された構造である。ここで、複数のメモリセルの各々はトゥルーセル或いはコンプリメントセルである。
図１は本発明の実施形態による不揮発性メモリ装置を例示的に示す図である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、ビットライン選択回路１３０、書込みドライバ回路１４０、感知増幅回路１５０、データ入出力回路１６０、及び制御ロジック１７０を含む。
メモリセルアレイ１１０はデータを格納するための複数の不揮発性メモリセルを含む。例えば、メモリセルアレイ１１０はＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような抵抗メモリ（Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ）セルや、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等で構成されるメモリセルを含む。特に、本発明の実施形態でメモリセルアレイ１１０はＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを含む。例えば、メモリセルの各々は磁性物質を有する磁気トンネル接合素子（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、ＭＴＪ）を含むことができる。
メモリセルアレイ１１０はデータを格納するトゥルーセルアレイ（ｔｒｕｅ ｃｅｌｌ ａｒｒａｙ）１１２及び相補的なデータを格納するコンプリメンタリセルアレイ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｃｅｌｌ ａｒｒａｙ）１１４を含む。実施形態において、トゥルーセルアレイ１１２及びコンプリメンタリセルアレイ１１４の各々のメモリセルはＳＴＴ−ＭＲＡＭセルで具現することができる。以下ではトゥルーセルアレイ１１２に含まれたメモリセルをトゥルーセルと称し、コンプリメントセルアレイ１１４に含まれたメモリセルをコンプリメンタリセルと称する。
実施形態において、トゥルーセル及びコンプリメンタリセルは１Ｔ−ｎＣｅｌｌ構造で具現される。ここで、１Ｔ−ｎＣｅｌｌ構造はいずれか１つのワードラインに対応する１つのトランジスタに複数のメモリセルが連結された構造である。
メモリセルアレイ１１０に含まれるトゥルーセル／コンプリメンタリセルは行アドレス及び列アドレスによって選択される。行アドレスによってワードラインＷＬｓの中で少なくとも１つのワードラインが選択され、列アドレスによって複数のビットラインＢＬｓ、ＢＬＢｓの中で少なくとも１つのビットラインが選択される。図示しないが、いずれか１つのワードラインに複数のトゥルーセル／コンプリメンタリセルが連結される。
メモリセルアレイ１１０に含まれるトゥルーセル／コンプリメンタリセルは行アドレス及び列アドレスによって選択される。行アドレスによってワードラインＷＬｓの中で少なくとも１つのワードラインが選択され、列アドレスによって複数のビットラインＢＬｓ、ＢＬＢｓの中で少なくとも１つのビットラインが選択される。図示しないが、いずれか１つのワードラインに複数のトゥルーセル／コンプリメンタリセルが連結される。
アドレスデコーダ１２０はアドレスＡＤＤＲを受信して行アドレス及び列アドレスにデコーディングする。アドレスデコーダ１２０は行アドレスＸｉにしたがって複数のワードラインの中で１つのサブワードラインを選択する。また、アドレスデコーダ１２０は列アドレスをビットライン選択回路１３０に伝達する。
ビットライン選択回路１３０は列アドレスに応答してデータラインＤＬを選択されたビットライン／相補ビットラインに連結する。例示的に、アドレスデコーダ１２０は行デコーダ、列デコーダ、アドレスバッファ等のような構成要素を含むことができる。
ビットライン選択回路１３０は列アドレスに応答してデータラインＤＬを選択されたビットライン／相補ビットラインに連結する。例示的に、アドレスデコーダ１２０は行デコーダ、列デコーダ、アドレスバッファ等のような構成要素を含むことができる。
ビットライン選択回路１３０はビットラインＢＬｓ／相補ビットラインＢＬＢｓを通じてメモリセルアレイ１１０に連結され、書込みドライバ回路１４０及び感知増幅回路１５０に連結される。ビットライン選択回路１３０は制御ロジック１７０の制御に応答して動作する。読出し／書込み回路はアドレスデコーダ１２０からデコーディングされた列アドレスを受信するように構成される。ビットライン選択回路１３０はデコーディングされた列アドレスを利用してビットライン／相補ビットラインを選択する。例えば、書込み動作の時、ビットライン選択回路１３０は選択されたビットライン／相補ビットラインをデータラインＤＬｓ／相補データラインＤＬＢｓに連結することによって書込みドライバ回路１４０に連結させる。読出し動作の時、ビットライン選択回路１３０は選択されたビットライン／相補ビットラインを感知増幅回路１５０と連結する。
書込みドライバ回路１４０は制御ロジック１７０の制御にしたがって動作する。書込みドライバ回路１４０はビットライン選択回路１３０によって選択されたビットライン／相補ビットラインとアドレスデコーダ１２０によって選択されたワードラインに連結されたメモリセル（トゥルーセル及びコンプリメンタリセル）をプログラムするように構成される。書込みドライバ回路１４０はデータ入出力回路１６０から入力されるデータにしたがって電流或いは電圧を発生して選択されたビットライン／相補ビットラインに出力する。
感知増幅回路１５０は制御ロジック１７０の制御にしたがって動作する。感知増幅回路１５０はビットライン選択回路１３０によって選択されたビットライン／相補ビットラインとアドレスデコーダ１２０とによって選択されたワードラインに連結されたトゥルーセル／コンプリメンタリセルを読み出す複数の感知増幅器（図示せず）を含む。
感知増幅器は選択されたビットライン／相補ビットラインを通じて流れる電流或いは選択されたビットライン／相補ビットラインに印加された電圧を感知して、メモリセルを読み出す。感知増幅回路１５０は読み出されたデータをデータ入出力回路１６０に出力する。
感知増幅器は選択されたビットライン／相補ビットラインを通じて流れる電流或いは選択されたビットライン／相補ビットラインに印加された電圧を感知して、メモリセルを読み出す。感知増幅回路１５０は読み出されたデータをデータ入出力回路１６０に出力する。
データ入出力回路１６０は制御ロジック１７０の制御にしたがって動作する。データ入出力回路１６０は外部から入力されるデータを書込みドライバ回路１４０に伝達し、感知増幅回路１５０から入力されるデータを外部へ出力する。
制御ロジック１７０は不揮発性メモリ装置１００の諸般動作を制御する。制御ロジック１７０は外部から入力される命令或いは制御信号に応答して動作する。
制御ロジック１７０は不揮発性メモリ装置１００の諸般動作を制御する。制御ロジック１７０は外部から入力される命令或いは制御信号に応答して動作する。
本発明の実施形態による不揮発性メモリ装置１００はデータを格納するトゥルーセルと相補データを格納するコンプリメンタリセルとから読出し動作を遂行することによって、センシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を極大化させることができる。
また、本発明の実施形態による不揮発性メモリ装置１００は１つのワードラインに複数のトゥルーセル／コンプリメントセルを連結することによって、従来のそれと比較してメモリセルアレイ１１０の大きさを大幅に減らすことができる。
また、本発明の実施形態による不揮発性メモリ装置１００は１つのワードラインに複数のトゥルーセル／コンプリメントセルを連結することによって、従来のそれと比較してメモリセルアレイ１１０の大きさを大幅に減らすことができる。
図２は図１に図示された１Ｔ−ｎＣｅｌｌ構造に対する第１実施形態を示す図である。図２を参照すれば、第１サブワードラインＳＷＬ１に複数のトゥルーセルＴＣ１、ＴＣ２及び複数のコンプリメンタリセルＣＣ１、ＣＣ２が連結される。第１サブワードラインＳＷＬ１は第１トランジスタＴ１によってソースラインＳＬ１に連結される。ここで、トランジスタＴ１のゲートは第１ワードラインＷＬ１に連結される。トゥルーセルＴＣ１、ＴＣ２の各々はサブワードラインＳＷＬ１とビットラインＢＬ１、ＢＬ２との間に連結される。コンプリメンタリセルＣＣ１、ＣＣ２の各々はサブワードラインＳＷＬ１と相補ビットラインＢＬＢ１、ＢＬＢ２との間に連結される。
また、類似に、第２サブワードラインＳＷＬ２に複数のトゥルーセル及び複数のコンプリメンタリセルが連結される。第２サブワードラインＳＷＬ２は第２トランジスタＴ２によってソースラインＳＬ１に連結される。ここで、第２トランジスタＴ２のゲートは第２ワードラインＷＬ２に連結される。
ビットライン選択トランジスタＢＳＴ１、ＢＳＴ２はカラム選択信号Ｃ１、Ｃ２に応答してビットラインＢＬ１、ＢＬ２の中でいずれか１つを感知増幅器ＳＡのデータラインＤＬ１に連結する。相補ビットライン選択トランジスタＢＳＴＢ１、ＢＳＴＢ２はカラム選択信号Ｃ１、Ｃ２に応答して相補ビットラインＢＬＢ１、ＢＬＢ２の中でいずれか１つを感知増幅器ＳＡの相補データラインＤＬＢ１に連結する。
ビットライン選択トランジスタＢＳＴ１、ＢＳＴ２はカラム選択信号Ｃ１、Ｃ２に応答してビットラインＢＬ１、ＢＬ２の中でいずれか１つを感知増幅器ＳＡのデータラインＤＬ１に連結する。相補ビットライン選択トランジスタＢＳＴＢ１、ＢＳＴＢ２はカラム選択信号Ｃ１、Ｃ２に応答して相補ビットラインＢＬＢ１、ＢＬＢ２の中でいずれか１つを感知増幅器ＳＡの相補データラインＤＬＢ１に連結する。
一方、図２に図示された１Ｔ−ｎＣｅｌｌ構造は１つのトランジスタＴ１に２つのトゥルーセルＴＣ１、ＴＣ２及び２つのコンプリメンタリセルＣＣ１、ＣＣ２を連結した。しかし、本発明の１Ｔ−ｎＣｅｌｌ構造がここに制限されない。本発明は１つのトランジスタに３つ以上のトゥルーセルと３つ以上のコンプリメンタリセルを連結することもできる。
一方、図２では１Ｔ−ｎＣｅｌｌ構造はトゥルーセルとコンプリメンタリセルとが交互に配置されている。しかし、本発明がここに制限される必要はない。本発明の１Ｔ−ｎＣｅｌｌ構造はトゥルーセルグループとコンプリメンタリグループとに配置されてもよい。
一方、図２では１Ｔ−ｎＣｅｌｌ構造はトゥルーセルとコンプリメンタリセルとが交互に配置されている。しかし、本発明がここに制限される必要はない。本発明の１Ｔ−ｎＣｅｌｌ構造はトゥルーセルグループとコンプリメンタリグループとに配置されてもよい。
図３は図１に図示された１Ｔ−ｎＣｅｌｌ構造に対する第２実施形態を示す図である。図３を参照すれば、トゥルーセルＴＣ１、ＴＣ２で構成されたトゥルーセルグループがトランジスタＴ１から近いところに配置され、コンプリメンタリセルＣＣ１、ＣＣ２で構成されたコンプリメンタリセルグループがトランジスタＴ１から相対的に遠い方に配置される。しかし、このような配置は必ず本発明に制限されない。反対に、コンプリメンタリセルグループがトランジスタＴ１から近いところに配置され、トゥルーセルグループがトランジスタＴ１から遠い方に配置されてもよい。
図３に図示されたトゥルーセルグループとコンプリメンタリセルグループとはサブワードラインＳＷＬ１、ＳＷＬ２及びソースラインＳＬ１を共有している。しかし、本発明の１Ｔ−ｎＣｅｌｌ構造は必ずこれに制限されない。本発明の１Ｔ−ｎＣｅｌｌ構造はトゥルーセルグループとコンプリメンタリセルグループとの各々が別のサブワードライン及びソースラインを具備してもよい。
図４は図１に図示された１Ｔ−ｎＣｅｌｌ構造に対する第３実施形態を示す図である。図４を参照すれば、１Ｔ−ｎＣｅｌｌ構造は、図３に図示されたそれと比較して分離されたサブワードラインＳＷＬ１、ＳＷＬ２及び分離されたソースラインＳＬ１、ＳＬＢ１を含む。
第１サブワードラインＳＷＬ１に複数の第１トゥルーセルＴＣ１、ＴＣ２が連結される。第１サブワードラインＳＷＬ１は第１トランジスタＴ１によって第１ソースラインＳＬ１に連結される。ここで、第１トランジスタＴ１のゲートは第１ワードラインＷＬ１に連結される。第１トゥルーセルＴＣ１、ＴＣ２の各々は第１サブワードラインＳＷＬ１とビットラインＢＬ１、ＢＬ２との間に連結される。
第１サブワードラインＳＷＬ１に複数の第１トゥルーセルＴＣ１、ＴＣ２が連結される。第１サブワードラインＳＷＬ１は第１トランジスタＴ１によって第１ソースラインＳＬ１に連結される。ここで、第１トランジスタＴ１のゲートは第１ワードラインＷＬ１に連結される。第１トゥルーセルＴＣ１、ＴＣ２の各々は第１サブワードラインＳＷＬ１とビットラインＢＬ１、ＢＬ２との間に連結される。
第１相補サブワードラインＳＷＬＢ１に複数の第２コンプリメンタリセルＣＣ１、ＣＣ２が連結される。第１相補サブワードラインＳＷＬＢ１は第１相補トランジスタＴＢ１によって第１相補ソースラインＳＬＢ１に連結される。ここで、第１相補トランジスタＴＢ１のゲートは第１ワードラインＷＬ１に連結される。第１コンプリメンタリセルＣＣ１、ＣＣ２の各々は第１相補サブワードラインＳＷＬＢ１と相補ビットラインＢＬＢ１、ＢＬＢ２との間に連結される。
第２サブワードラインＳＷＬ２に複数の第２トゥルーセルが連結される。第２サブワードラインＳＷＬ２は第２トランジスタＴ２によって第１ソースラインＳＬ１に連結される。ここで、第２トランジスタＴ２のゲートは第２ワードラインＷＬ２に連結される。第２トゥルーセルの各々は第２サブワードラインＳＷＬ２とビットラインＢＬ１、ＢＬ２との間に連結される。
第２相補サブワードラインＳＷＬＢ２に複数の第２コンプリメンタリセルが連結される。第２相補サブワードラインＳＷＬＢ２は第２相補トランジスタＴＢ２によって第１相補ソースラインＳＬＢ１に連結される。ここで、第２相補トランジスタＴＢ２のゲートは第２ワードラインＷＬ２に連結される。第２コンプリメンタリセルの各々は第２相補サブワードラインＳＷＬＢ２と相補ビットラインＢＬＢ１、ＢＬＢ２との間に連結される。
図５は本発明の実施形態によるメモリセルを例示的に示す図である。図５を参照すれば、メモリセルはトゥルーセル及びコンプリメンタリセルの中でいずれか１つである。メモリセルＭＣは可変抵抗素子ＶＲ及びセルトランジスタＣＴ（図２の場合、Ｔ１）を含む。セルトランジスタＣＴのゲートはワードライン（例えば、第１ワードラインＷＬ１）に連結される。セルトランジスタＣＴの１つの電極は可変抵抗素子ＶＲを通じてビットライン（例えば、第１ビットラインＢＬ１）に連結される。また、セルトランジスタＣＴの他の電極はソースライン（例えば、第１ソースラインＳＬ１）に連結される。
可変抵抗素子ＶＲは自由層（Ｆｒｅｅ Ｌａｙｅｒ）Ｌ１、固定層（Ｐｉｎｎｅｄ Ｌａｙｅｒ）Ｌ３、及びこれらの間に位置されるトンネル層Ｌ２を含む。固定層Ｌ３の磁化方向は固定されており、自由層Ｌ１の磁化方向は条件にしたがって固定層Ｌ３の磁化方向と同一であるか、或いは逆方向になる。固定層Ｌ３の磁化方向を固定させるために、可変抵抗素子ＶＲは反強磁性層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ、図示せず）をさらに含んでもよい。
実施形態において、自由層Ｌ１は変化可能である磁化方向を有する物質を含む。自由層Ｌ１の磁化方向はメモリセルの外部及び／又は内部から提供される電気的／磁気的な要因によって変わる。自由層Ｌ１はコバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）の中で少なくとも１つを含む強磁性物質を含む。例えば、自由層Ｌ１はＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２の中で選択された少なくとも１つを含む。
実施形態において、トンネル層Ｌ２はスピン拡散の長さ（Ｓｐｉｎ Ｄｉｆｆｕｓｉｏｎ Ｄｉｓｔａｎｃｅ）より薄い厚さを有する。トンネル層Ｌ２は非磁性物質を含む。一例としてトンネル層Ｌ２はマグネシウム（Ｍｇ）、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム−亜鉛（ＭｇＺｎ）及びマグネシウム−ホウ素（ＭｇＢ）の酸化物、そしてチタニウム（Ｔｉ）及びバナジウム（Ｖ）の窒化物の中で選択された少なくとも１つを含む。
実施形態において、固定層（ｐｉｎｎｅｄ ｌａｙｅｒ）Ｌ３は反強磁性層（図示せず）によって固定された磁化方向を有する。また、固定層Ｌ３は強磁性物質（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む。例えば、固定層Ｌ３はＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２の中で選択された少なくとも１つを含む。
実施形態において、反強磁性層（ｐｉｎｎｉｎｇ ｌａｙｅｒ）は反強磁性物質（ａｎｔｉ−Ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む。例えば、反強磁性層はＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣｌ２、ＦｅＯ、ＣｏＣｌ２、ＣｏＯ、ＮｉＣｌ２、ＮｉＯ及びＣｒで選択された少なくとも１つを含む。
メモリセルＭＣに対する読出し動作の時、ワードラインＷＬ１にロジックハイの電圧が提供される。ワードラインＷＬ１電圧に応答してセルトランジスタＣＴがターンオンされる。また、可変抵抗素子ＶＲの抵抗値を測定するためにビットラインＢＬ１からソースラインＳＬ方向に読出し電流（ｒｅａｄ ｃｕｒｒｅｎｔ）が提供される。測定される抵抗値によって可変抵抗素子ＶＲに格納されたデータが判別される。
実施形態において、ワードラインＷＬ１の伸張方向とソースラインＳＬ１の伸張方向とは同一である。
実施形態において、ワードラインＷＬ１の伸張方向とビットラインＢＬ１の伸張方向とは互いに直角である。
メモリセルＭＣに対する読出し動作の時、ワードラインＷＬ１にロジックハイの電圧が提供される。ワードラインＷＬ１電圧に応答してセルトランジスタＣＴがターンオンされる。また、可変抵抗素子ＶＲの抵抗値を測定するためにビットラインＢＬ１からソースラインＳＬ方向に読出し電流（ｒｅａｄ ｃｕｒｒｅｎｔ）が提供される。測定される抵抗値によって可変抵抗素子ＶＲに格納されたデータが判別される。
実施形態において、ワードラインＷＬ１の伸張方向とソースラインＳＬ１の伸張方向とは同一である。
実施形態において、ワードラインＷＬ１の伸張方向とビットラインＢＬ１の伸張方向とは互いに直角である。
図６及び図７は図５に図示されたメモリセルＭＣに格納されたデータによる可変抵抗素子ＶＲの磁化方向を示す図である。
可変抵抗素子ＶＲの抵抗値は自由層Ｌ１の磁化方向に沿って変わる。可変抵抗素子に読出し電流Ｉを提供すれば、可変抵抗素子の抵抗値にしたがうデータ電圧が出力される。読出し電流Ｉの強さは書込み電流の強さより非常に小さいので、一般的に読出し電流Ｉによって自由層Ｌ１の磁化方向は変化しない。
図６を参照すれば、可変抵抗素子ＶＲで自由層Ｌ１の磁化方向と固定層Ｌ３の磁化方向とが平行（ｐａｒａｌｌｅｌ）に配置される。したがって、可変抵抗素子は低い抵抗値を有する。この場合、データは、例えば、‘０’として判別される。
可変抵抗素子ＶＲの抵抗値は自由層Ｌ１の磁化方向に沿って変わる。可変抵抗素子に読出し電流Ｉを提供すれば、可変抵抗素子の抵抗値にしたがうデータ電圧が出力される。読出し電流Ｉの強さは書込み電流の強さより非常に小さいので、一般的に読出し電流Ｉによって自由層Ｌ１の磁化方向は変化しない。
図６を参照すれば、可変抵抗素子ＶＲで自由層Ｌ１の磁化方向と固定層Ｌ３の磁化方向とが平行（ｐａｒａｌｌｅｌ）に配置される。したがって、可変抵抗素子は低い抵抗値を有する。この場合、データは、例えば、‘０’として判別される。
図７を参照すれば、可変抵抗素子ＶＲの自由層Ｌ１の磁化方向は固定層Ｌ３の磁化方向と反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）に配置される。したがって、可変抵抗素子ＶＲは高い抵抗値を有する。この場合、データは、例えば、‘１’として判別される。
一方、図６及び図７では、可変抵抗素子ＶＲの自由層Ｌ１と固定層Ｌ３とを水平磁気素子として図示したが、本発明がこれに限定されることではない。他の実施形態として、自由層Ｌ１と固定層Ｌ３とは垂直磁気素子を利用して提供されることもある。
一方、図６及び図７では、可変抵抗素子ＶＲの自由層Ｌ１と固定層Ｌ３とを水平磁気素子として図示したが、本発明がこれに限定されることではない。他の実施形態として、自由層Ｌ１と固定層Ｌ３とは垂直磁気素子を利用して提供されることもある。
図８は本発明のＩ／Ｏ単位の書込み動作と読出し動作とを説明するための不揮発性メモリ装置の一部に対する第１実施形態を示す図である。図８を参照すれば、メモリセル構造は図４に図示された１Ｔ−ｎＣｅｌｌ構造が拡張された構造である。
書込み動作の時、データＤＩＮは入力バッファＩＢＦに入力され及び相補データＤＩＮＢは相補入力バッファＩＢＦＢに入力される。カラム選択信号Ｃ１〜Ｃ８に応答して入力されたデータに対応するビットライン選択トランジスタがターンオンされることによって、入力バッファＩＢＦに格納されたデータに対応する電圧或いは電流が対応する選択されたビットラインに提供される。
書込み動作の時、データＤＩＮは入力バッファＩＢＦに入力され及び相補データＤＩＮＢは相補入力バッファＩＢＦＢに入力される。カラム選択信号Ｃ１〜Ｃ８に応答して入力されたデータに対応するビットライン選択トランジスタがターンオンされることによって、入力バッファＩＢＦに格納されたデータに対応する電圧或いは電流が対応する選択されたビットラインに提供される。
選択されたワードラインと選択されたビットラインとに連結されたトゥルーセルに、入力バッファＩＢＦに格納されたデータが書き込まれる。同様に、カラム選択信号Ｃ１〜Ｃ８に応答して入力された相補データに対応する相補ビットライン選択トランジスタがターンオンされることによって、相補入力バッファＩＢＦＢに格納された相補データに対応する電圧或いは電流が対応する選択された相補ビットラインに提供される。選択されたワードラインと選択された相補ビットラインとに連結されたコンプリメンタリセルに、相補入力バッファＩＢＦＢに格納されたデータが書き込まれる。
読出し動作の時、選択されたワードラインと選択されたビットラインとに連結されたトゥルーセルに対応する電圧或いは電流と、選択されたワードラインと選択された相補ビットラインに連結されたコンプリメンタリセルに対応する電圧或いは電流とが感知増幅器ＳＡに入力される。感知増幅器は入力された電圧或いは電流を感知してトゥルーセルに格納されたデータが“１”であるか、或いは“０”であるかを判別し、これを感知されたデータＤＯＵＴとして出力する。
一方、図８ではトゥルーセルグループ１１２＿ＩＯはソースラインＳＬ１を共有し、コンプリメンタリセルグループ１１４＿ＩＯはソースラインＳＬＢ１を共有する。しかし、本発明がここに制限されない。本発明のメモリセルアレイはソースラインを独立的に制御できるように具現される。
一方、図８ではトゥルーセルグループ１１２＿ＩＯはソースラインＳＬ１を共有し、コンプリメンタリセルグループ１１４＿ＩＯはソースラインＳＬＢ１を共有する。しかし、本発明がここに制限されない。本発明のメモリセルアレイはソースラインを独立的に制御できるように具現される。
図９は本発明のＩ／Ｏ単位の書込み動作と読出し動作を説明するための不揮発性メモリ装置の一部に対する第２実施形態を示す図である。図９を参照すれば、不揮発性メモリ装置１１０ａはソースライン制御回路１７１、１７２、１７１Ｂ、１７２Ｂをさらに含む。
ソースライン制御回路１７１、１７２、１７１Ｂ、１７２Ｂの各々はソースライン制御信号ＳＬＣ１、ＳＬＣ２とソースライン制御信号ＳＬ＜１＞、ＳＬ＜２＞を受信してソースラインＳＬ１、ＳＬ２、ＳＬＢ１、ＳＬＢ２を制御する。実施形態において、ソースライン制御回路１７１、１７２、１７１Ｂ、１７２Ｂの各々はＮＡＮＤゲート回路で構成される。
ソースライン制御回路１７１、１７２、１７１Ｂ、１７２Ｂの各々はソースライン制御信号ＳＬＣ１、ＳＬＣ２とソースライン制御信号ＳＬ＜１＞、ＳＬ＜２＞を受信してソースラインＳＬ１、ＳＬ２、ＳＬＢ１、ＳＬＢ２を制御する。実施形態において、ソースライン制御回路１７１、１７２、１７１Ｂ、１７２Ｂの各々はＮＡＮＤゲート回路で構成される。
本発明の実施形態による不揮発性メモリ装置１１０は書込み／読出し動作の時、分離されたソースラインＳＬ１、ＳＬ２、ＳＬＢ１、ＳＬＢ２を独立的に制御することによって、消費電力を最小化させ、動作速度を向上させることができる。
図１０は図９に図示された不揮発性メモリ装置１００ａの書込み動作と読出し動作とをさらに詳細に説明するためのブロック図である。図１０を参照すれば、不揮発性メモリ装置１００ｂは図９に図示された不揮発性メモリ装置１００ａと比較してカラムデコーダ１２２及びソースライン制御信号発生器１７５をさらに含む。
図１０は図９に図示された不揮発性メモリ装置１００ａの書込み動作と読出し動作とをさらに詳細に説明するためのブロック図である。図１０を参照すれば、不揮発性メモリ装置１００ｂは図９に図示された不揮発性メモリ装置１００ａと比較してカラムデコーダ１２２及びソースライン制御信号発生器１７５をさらに含む。
カラムデコーダ１２２は入力アドレスＡＤＤＲ（図１参照）の中でカラムアドレスを受信し、デコーディングしてカラム選択信号Ｃ１〜Ｃ８を発生する。
ソースライン制御信号発生器１７５は読出し活性化信号ＲＥＥ、書込み活性化信号ＷＲＥ、及び入力データＤＩＮを受信し、ソースライン制御信号ＳＬ＿ｓｕｂ、ＳＬＢ＿ｓｕｂを発生する。
入力バッファＩＢＦは入力データＤＩＮ及び書込み活性化信号ＷＲＥを受信して選択されたビットラインに対応する電圧／電流を提供する。相補入力バッファＩＢＦＢは入力データＤＩＮのインバーティングされた値と書込み活性化信号ＷＲＥとを受信して選択された相補ビットラインに対応する電圧／電流を提供する。
感知増幅器ＳＡは選択されたビットライン及び選択された相補ビットラインから感知された電圧或いは電流を基づいて出力データＤＯＵＴを出力する。
ソースライン制御信号発生器１７５は読出し活性化信号ＲＥＥ、書込み活性化信号ＷＲＥ、及び入力データＤＩＮを受信し、ソースライン制御信号ＳＬ＿ｓｕｂ、ＳＬＢ＿ｓｕｂを発生する。
入力バッファＩＢＦは入力データＤＩＮ及び書込み活性化信号ＷＲＥを受信して選択されたビットラインに対応する電圧／電流を提供する。相補入力バッファＩＢＦＢは入力データＤＩＮのインバーティングされた値と書込み活性化信号ＷＲＥとを受信して選択された相補ビットラインに対応する電圧／電流を提供する。
感知増幅器ＳＡは選択されたビットライン及び選択された相補ビットラインから感知された電圧或いは電流を基づいて出力データＤＯＵＴを出力する。
図１１は本発明の実施形態による不揮発性メモリ装置のトゥルーセルに対する書込み動作のタイミングを例示的に示す図である。図１１を参照すれば、トゥルーセルＴＣに対する書込み動作は大きくプリチャージ区間と書込み区間とに区分される。
プリチャージ区間で、すべてのビットラインＳＥＬ ＢＬ、ＵＮＳＥＬ ＢＬｓにプリチャージ電圧Ｖｐｒｅを印加するように非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓ及び選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが印加される。同時に非選択ビットラインＵＮＳＥＬ ＢＬｓ及び選択ビットラインＳＥＬ ＢＬにプリチャージ電圧Ｖｐｒｅが印加される。ワードラインＳＥＬ ＷＬ、ＵＮＳＥＬ ＷＬｓ及びソースラインＳＬ＿ｓｕｂに接地電圧ＧＮＤが印加される。
プリチャージ区間で、すべてのビットラインＳＥＬ ＢＬ、ＵＮＳＥＬ ＢＬｓにプリチャージ電圧Ｖｐｒｅを印加するように非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓ及び選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが印加される。同時に非選択ビットラインＵＮＳＥＬ ＢＬｓ及び選択ビットラインＳＥＬ ＢＬにプリチャージ電圧Ｖｐｒｅが印加される。ワードラインＳＥＬ ＷＬ、ＵＮＳＥＬ ＷＬｓ及びソースラインＳＬ＿ｓｕｂに接地電圧ＧＮＤが印加される。
書込み区間では、非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓに接地電圧ＧＮＤが印加され、選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが維持される。したがって、非選択ビットラインＵＮＳＥＬ ＢＬｓにプリチャージ区間のプリチャージ電圧Ｖｐｒｅを維持する。一方、選択されたビットラインＳＥＬ ＢＬに入力バッファＩＢＦに格納されたデータによって接地電圧ＧＮＤが印加される。この時、選択されたワードラインＳＥＬ ＷＬにトランジスタＴ１をオープンするためのオープン電圧Ｖｏｐｅｎが印加され、非選択ワードラインＳＥＬ ＷＬｓに接地電圧ＧＮＤが維持される。実施形態において、オープン電圧Ｖｏｐｅｎは電源電圧である。
選択ビットラインＳＥＬ ＢＬに連結されたトゥルーセルＴＣにデータを書き込むためにソースラインＳＬ＿ｓｕｂに書込み電圧Ｖｗｒｉｔｅが印加される。この時、選択されたビットラインＳＥＬ ＢＬに連結されたトゥルーセルＴＣとソースラインＳＬ＿ｓｕｂとがオープン電圧Ｖｏｐｅｎによって電気的に連結される。即ち、選択されたビットラインＳＥＬ ＢＬに連結されたトゥルーセルＴＣの一端には接地電圧ＧＮＤが印加され、ソースラインＳＬ＿ｓｕｂに連結されたトゥルーセルＴＣの他端には書込み電圧Ｖｗｒｉｔｅが印加される。したがって、トゥルーセルＴＣに電流が流れることによって、データが格納される。
図１２は本発明の実施形態による不揮発性メモリ装置のコンプリメンタリセルに対する書込み動作のタイミングを例示的に示す図である。図１２を参照すれば、コンプリメンタリセルＣＣに対する書込みの動作も大きくプリチャージ区間と書込み区間とに区分される。
プリチャージ区間で、すべてのビットラインＳＥＬ ＢＬ、ＵＮＳＥＬ ＢＬｓに接地電圧ＧＮＤを印加するように非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓ及び選択カラム選択ラインＳＥＬ ＣＳＬは選択電圧Ｖｓｅｌが印加される。同時に非選択相補ビットラインＵＮＳＥＬ ＢＬＢｓ及び選択相補ビットラインＳＥＬ ＢＬＢに接地電圧ＧＮＤが印加される。共有されたワードラインＳＥＬ ＷＬ、ＵＮＳＥＬ ＷＬｓ及び相補ソースラインＳＬ＿ｓｕｂは接地電圧ＧＮＤが印加される。
プリチャージ区間で、すべてのビットラインＳＥＬ ＢＬ、ＵＮＳＥＬ ＢＬｓに接地電圧ＧＮＤを印加するように非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓ及び選択カラム選択ラインＳＥＬ ＣＳＬは選択電圧Ｖｓｅｌが印加される。同時に非選択相補ビットラインＵＮＳＥＬ ＢＬＢｓ及び選択相補ビットラインＳＥＬ ＢＬＢに接地電圧ＧＮＤが印加される。共有されたワードラインＳＥＬ ＷＬ、ＵＮＳＥＬ ＷＬｓ及び相補ソースラインＳＬ＿ｓｕｂは接地電圧ＧＮＤが印加される。
書込み区間では、非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓに接地電圧が印加され、選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが維持される。したがって、非選択相補ビットラインＵＮＳＥＬ ＢＬＢｓにプリチャージ区間の接地電圧ＧＮＤが維持される。一方、選択された相補ビットラインＳＥＬ ＢＬＢに入力バッファＩＢＦに格納されたデータのインバーティングされた値、即ち相補データによってプリチャージ電圧Ｖｐｒｅが印加される。
この時、選択されたワードラインＳＥＬ ＷＬに相補トランジスタＴＢ１をオープンするためのオープン電圧Ｖｏｐｅｎが印加され、非選択ワードラインＳＥＬ ＷＬｓに接地電圧ＧＮＤが維持される。選択相補ビットラインＳＥＬ ＢＬＢに連結されたコンプリメンタリセルＣＣに相補データを書き込むために相補ソースラインＳＬＢ＿ｓｕｂに接地電圧ＧＮＤが印加される。
この時、選択された相補ビットラインＳＥＬ ＢＬＢに連結されたコンプリメンタリセルＣＣと相補ソースラインＳＬＢ＿ｓｕｂとがオープン電圧Ｖｏｐｅｎによって電気的に連結される。即ち、選択された相補ビットラインＳＥＬ ＢＬＢに連結されたコンプリメンタリセルＣＣの一端にはプリチャージ電圧Ｖｐｒｅが印加され、相補ソースラインＳＬＢ＿ｓｕｂに連結されたコンプリメンタリセルＣＣの他端にはｗ接地電圧ＧＮＤが印加される。したがって、コンプリメンタリセルＣＣに電流が流れることによって、相補データが格納される。この時、電流方向は図１１に図示されたそれと比較して反対方向である。
図１３は本発明の実施形態による不揮発性メモリ装置の書込み方法を例示的に示すフローチャートである。図１乃至図１３を参照すれば、書込み方法は次の通りである。
トゥルーセルが連結されたビットラインＢＬｓとコンプリメンタリセルが連結された相補ビットラインＢＬＢｓとに互に異なるプリチャージ電圧によってプリチャージされる。例えば、図１１及び図１２で説明されたように、プリチャージ区間でトゥルーセルＴＣの書込み動作のためにビットラインＢＬｓにプリチャージ電圧Ｖｐｒｅが印加され、コンプリメンタリセルＣＣの書込み動作のために相補ビットラインＢＬＢｓに接地電圧ＧＮＤが印加される（Ｓ１１０）。
トゥルーセルが連結されたビットラインＢＬｓとコンプリメンタリセルが連結された相補ビットラインＢＬＢｓとに互に異なるプリチャージ電圧によってプリチャージされる。例えば、図１１及び図１２で説明されたように、プリチャージ区間でトゥルーセルＴＣの書込み動作のためにビットラインＢＬｓにプリチャージ電圧Ｖｐｒｅが印加され、コンプリメンタリセルＣＣの書込み動作のために相補ビットラインＢＬＢｓに接地電圧ＧＮＤが印加される（Ｓ１１０）。
トゥルーセルにソースラインＳＬを連結し、コンプリメントセルに相補ソースラインＳＬＢを連結するために選択されたワードラインＳＥＬ ＷＬがオープンされる。選択されたビットラインは書き込まれるデータにしたがって設定され、選択された相補ビットラインは書き込まれる相補データにしたがって設定される（Ｓ１２０）。
所定の時間の間にソースラインＳＬと相補ソースラインＳＬＢとに互に異なる書込み電圧が印加される。例えば、図１１に示されたようにソースラインＳＬに書込み電圧Ｖｗｒｉｔｅが印加され、図１２に示したようにこの相補ソースラインＳＬＢに接地電圧ＧＮＤが印加される（Ｓ１３０）。
所定の時間の間にソースラインＳＬと相補ソースラインＳＬＢとに互に異なる書込み電圧が印加される。例えば、図１１に示されたようにソースラインＳＬに書込み電圧Ｖｗｒｉｔｅが印加され、図１２に示したようにこの相補ソースラインＳＬＢに接地電圧ＧＮＤが印加される（Ｓ１３０）。
本発明の実施形態による書込み方法はトゥルーセルに連結されたビットラインとコンプリメンタリセルに連結された相補ビットラインとに互に異なる電圧を印加し、トゥルーセルに連結されたソースラインとコンプリメンタリセルに連結された相補ソースラインとに互に異なる電圧を印加することができる。
図１４は本発明の実施形態による不揮発性メモリ装置のトゥルーセルに対する読出し動作のタイミングを例示的に示す図である。図１乃至図１４を参照すれば、トゥルーセルＴＣに対する読出し動作は大きくプリチャージ区間と読出し区間とに区分される。
プリチャージ区間で、すべてのビットラインＳＥＬ ＢＬ、ＵＮＳＥＬ ＢＬｓに接地電圧ＧＮＤを印加するように非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓ及び選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが印加される。同時に非選択ビットラインＵＮＳＥＬ ＢＬｓ及び選択ビットラインＳＥＬ ＢＬに接地電圧ＧＮＤが印加される。ワードラインＳＥＬ ＷＬ、ＵＮＳＥＬ ＷＬｓ及びソースラインＳＬ＿ｓｕｂに接地電圧ＧＮＤが印加される。
プリチャージ区間で、すべてのビットラインＳＥＬ ＢＬ、ＵＮＳＥＬ ＢＬｓに接地電圧ＧＮＤを印加するように非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓ及び選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが印加される。同時に非選択ビットラインＵＮＳＥＬ ＢＬｓ及び選択ビットラインＳＥＬ ＢＬに接地電圧ＧＮＤが印加される。ワードラインＳＥＬ ＷＬ、ＵＮＳＥＬ ＷＬｓ及びソースラインＳＬ＿ｓｕｂに接地電圧ＧＮＤが印加される。
読出し区間では、非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓに接地電圧ＧＮＤが印加され、選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが維持される。したがって、非選択ビットラインＵＮＳＥＬ ＢＬｓにプリチャージ区間のプリチャージ電圧Ｖｐｒｅが維持される。この時、選択されたワードラインＳＥＬ ＷＬにトランジスタＴ１をオープンするためのオープン電圧Ｖｏｐｅｎが印加され、非選択ワードラインＳＥＬ ＷＬｓに接地電圧ＧＮＤが維持され、ソースラインＳＬ＿ｓｕｂに接地電圧ＧＮＤが維持される。したがって、選択ビットラインＳＥＬ ＢＬがトゥルーセルＴＣに格納されたデータに対応する電圧になる。感知増幅器ＳＡは選択ビットラインＳＥＬ ＢＬの電圧を感知することによって、トゥルーセルＴＣのデータを判別する。
図１５は本発明の実施形態による不揮発性メモリ装置のコンプリメンタリセルに対する読出し動作のタイミングを例示的に示す図である。図１乃至図１３及び図１５を参照すれば、コンプリメンタリセルＣＣに対する読出し動作は大きくプリチャージ区間と読出し区間とに区分される。
プリチャージ区間で、すべての相補ビットラインＳＥＬ ＢＬＢ、ＵＮＳＥＬ ＢＬＢｓに接地電圧ＧＮＤを印加するように非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓ及び選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが印加される。同時に非選択ビットラインＵＮＳＥＬ ＢＬＢｓ及び選択相補ビットラインＳＥＬ ＢＬＢに接地電圧ＧＮＤが印加される。ワードラインＳＥＬ ＷＬ、ＵＮＳＥＬ ＷＬｓ及び相補ソースラインＳＬ＿ｓｕｂに接地電圧ＧＮＤが印加される。
プリチャージ区間で、すべての相補ビットラインＳＥＬ ＢＬＢ、ＵＮＳＥＬ ＢＬＢｓに接地電圧ＧＮＤを印加するように非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓ及び選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが印加される。同時に非選択ビットラインＵＮＳＥＬ ＢＬＢｓ及び選択相補ビットラインＳＥＬ ＢＬＢに接地電圧ＧＮＤが印加される。ワードラインＳＥＬ ＷＬ、ＵＮＳＥＬ ＷＬｓ及び相補ソースラインＳＬ＿ｓｕｂに接地電圧ＧＮＤが印加される。
読出し区間では、非選択カラム選択ラインＵＮＳＥＬ ＣＳＬｓに接地電圧ＧＮＤが印加され、選択カラム選択ラインＳＥＬ ＣＳＬに選択電圧Ｖｓｅｌが維持される。したがって、非選択相補ビットラインＵＮＳＥＬ ＢＬＢｓにプリチャージ区間のプリチャージ電圧Ｖｐｒｅが維持される。この時、選択されたワードラインＳＥＬ ＷＬに相補トランジスタＴＢ１をオープンするためのオープン電圧Ｖｏｐｅｎが印加され、非選択ワードラインＳＥＬ ＷＬｓに接地電圧ＧＮＤが維持され、相補ソースラインＳＬＢ＿ｓｕｂに接地電圧ＧＮＤが維持される。したがって、選択相補ビットラインＳＥＬ ＢＬＢがコンプリメンタリセルＣＣに格納された相補データに対応する電圧になる。感知増幅器ＳＡは選択相補ビットラインＳＥＬ ＢＬＢの電圧を感知することによって、コンプリメンタリセルＣＣの相補データを判別する。
図１６は本発明の実施形態による不揮発性メモリ装置の読出し方法を例示的に示すフローチャートである。図１乃至図１６を参照すれば、読出し方法は次の通りである。
トゥルーセルが連結されたビットラインＢＬｓとコンプリメンタリセルが連結された相補ビットラインＢＬＢｓとに同一のプリチャージ電圧がプリチャージされる。例えば、図１４及び図１５で説明したように、プリチャージ区間でトゥルーセルＴＣの読出し動作のためにビットラインＢＬｓに接地電圧ＧＮＤが印加され、コンプリメンタリセルＣＣの読出し動作のために相補ビットラインＢＬＢｓに接地電圧ＧＮＤが印加される（Ｓ２１０）。
トゥルーセルが連結されたビットラインＢＬｓとコンプリメンタリセルが連結された相補ビットラインＢＬＢｓとに同一のプリチャージ電圧がプリチャージされる。例えば、図１４及び図１５で説明したように、プリチャージ区間でトゥルーセルＴＣの読出し動作のためにビットラインＢＬｓに接地電圧ＧＮＤが印加され、コンプリメンタリセルＣＣの読出し動作のために相補ビットラインＢＬＢｓに接地電圧ＧＮＤが印加される（Ｓ２１０）。
トゥルーセルにソースラインＳＬを連結し、コンプリメンタリセルに相補ソースラインＳＬＢを連結するために選択されたワードラインＳＥＬ ＷＬがオープンされる。この時、ソースラインＳＬ及び相補ソースラインＳＬＢに読出し電圧（例えば、ＧＮＤ）が印加される（Ｓ２２０）。
選択されたビットラインＳＥＬ ＢＬと選択された相補ビットラインＳＥＬ ＢＬＢとが感知増幅器ＳＡに連結される。感知増幅器ＳＡは選択されたビットラインＳＥＬ ＢＬ及び選択された相補ビットラインＳＥＬ ＢＬＢの電圧或いは電流を感知することによってトゥルーセルに格納されたデータを判別する（Ｓ２３０）。
選択されたビットラインＳＥＬ ＢＬと選択された相補ビットラインＳＥＬ ＢＬＢとが感知増幅器ＳＡに連結される。感知増幅器ＳＡは選択されたビットラインＳＥＬ ＢＬ及び選択された相補ビットラインＳＥＬ ＢＬＢの電圧或いは電流を感知することによってトゥルーセルに格納されたデータを判別する（Ｓ２３０）。
本発明の実施形態による読出し方法はトゥルーセルに連結されたビットラインとコンプリメンタリセルに連結された相補ビットラインとに同一のプリチャージ電圧（例えば、ＧＮＤ）を印加し、トゥルーセルに連結されたソースラインとコンプリメンタリセルに連結された相補ソースラインとに同一の読出し電圧ＧＮＤを印加することができる。
図１７は本発明の実施形態による格納装置を例示的に示す図である。図１７を参照すれば、格納装置１０は少なくとも１つの不揮発性メモリ装置（ＭＲＡＭ（ｓ））１００及びそれを制御するメモリ制御器２００を含む。
不揮発性メモリ装置１００は図１乃至図１６で説明したように同一の構成或いは方法で具現される。実施形態において、不揮発性メモリ装置１００はＤＲＡＭインターフェイスを通じてメモリ制御器２００と通信する。
本発明の実施形態による格納装置１０はメモリモジュールに適用される。
以下では本発明の不揮発性メモリ装置に対する応用例を説明する。
不揮発性メモリ装置１００は図１乃至図１６で説明したように同一の構成或いは方法で具現される。実施形態において、不揮発性メモリ装置１００はＤＲＡＭインターフェイスを通じてメモリ制御器２００と通信する。
本発明の実施形態による格納装置１０はメモリモジュールに適用される。
以下では本発明の不揮発性メモリ装置に対する応用例を説明する。
図１８は本発明の実施形態による格納装置１００を例示的に示すブロック図である。図１８を参照すれば、格納装置１０００は少なくとも１つのフラッシュメモリ装置１１００及びそれを制御するメモリ制御器１２００を含む。図１８に図示された格納装置１０００はメモリカード（ＣＦ、ＳＤ、ｍｉｃｒｏＳＤ、等）、ＵＳＢ格納装置等のような格納媒体である。
フラッシュメモリ装置１１００はＮＡＮＤフラッシュメモリ或いはＶＮＡＮＤで具現される。また、メモリ制御器１２００はホストの要請に応答してフラッシュメモリ装置１１００に対する読出し、書込み、消去動作等を制御する。メモリ制御器１２００は少なくとも１つの中央処理装置１２１０、バッファメモリ１２２０、エラー訂正回路１２３０、ＲＯＭ１２４０、ホストインターフェイス１２５０、及びメモリインターフェイス１２６０を含む。
中央処理装置１１１０はフラッシュメモリ装置１１００に対する全般的な動作（例えば、読出し、書込み、ファイルシステム管理、バッドページ管理等）を制御する。バッファメモリ１１２０は中央処理装置１１１０の制御にしたがって動作し、ワークメモリ（ｗｏｒｋ ｍｅｍｏｒｙ）、キャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）等が使用される。バッファメモリ１１２０がワークメモリとして使用される場合に、中央処理装置１１１０によって処理されるデータが臨時格納される。バッファメモリ１１２０は、ホストからフラッシュメモリ装置１１００に／又はフラッシュメモリ装置１１００からホストに伝送されるデータをバッファリングするのに、使用される。ＲＡＭ１２４０がキャッシュメモリとして使用される場合には低速のフラッシュメモリ１１００が高速に動作するようにする。
ＥＣＣ回路１２３０はフラッシュメモリ装置１１００から受信されたデータのフェイルビット（ｆａｉｌ ｂｉｔ）又はエラービット（ｅｒｒｏｒ ｂｉｔ）を訂正するためのエラー訂正コード（ＥＣＣ；Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を生成する。ＥＣＣ回路１２３０はフラッシュメモリ装置１１００に提供されるデータのエラー訂正エンコーディングを遂行して、パリティ（ｐａｒｉｔｙ）ビットが付加されたデータを形成する。パリティビットはフラッシュメモリ装置１１００に格納される。
また、ＥＣＣ回路１１３０はフラッシュメモリ装置１１００から出力されたデータに対してエラー訂正デコーディングを遂行する。ＥＣＣ回路１２３０はパリティ（ｐａｒｉｔｙ）を使用してエラーを訂正することができる。ＥＣＣ回路１２３０はＬＤＰＣ（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ） ｃｏｄｅ、ＢＣＨ ｃｏｄｅ、ｔｕｒｂｏ ｃｏｄｅ、リードソロモンコード（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ ｃｏｄｅ）、ｃｏｎｖｏｌｕｔｉｏｎ ｃｏｄｅ、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）、ＴＣＭ（ｔｒｅｌｌｉｓ−ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）等の符号化変調（ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）を使用してエラーを訂正することができる。
コードメモリ１２４０は格納装置１０００を駆動するために必要とする運営／コードデータを格納する。コードメモリ１３４０は図１乃至図１７で説明された不揮発性メモリ装置１００で具現される。
メモリ制御器１２００はホストインターフェイス１１５０を通じてホストとデータ等を送受信し、フラッシュインターフェイス１１６０を通じてフラッシュメモリ装置１１００とデータ等を送受信する。ホストインターフェイス１１５０はＰＡＴＡバス（ｐａｒａｌｌｅｌ ＡＴ ａｔｔａｃｈｍｅｎｔ ｂｕｓ）、ＳＡＴＡバス（ｓｅｒｉａｌ ＡＴ ａｔｔａｃｈｍｅｎｔ ｂｕｓ）、ＳＣＳＩ、ＵＳＢ、ＰＣＩｅ、ＳＤ、ＳＡＳ、ＵＦＳ、ＮＡＮＤインターフェイス等を通じてホストと連結される。
実施形態において、メモリ制御器１２００は無線通信機能（例えば、ＷｉＦｉ）を搭載することができる。
メモリ制御器１２００はホストインターフェイス１１５０を通じてホストとデータ等を送受信し、フラッシュインターフェイス１１６０を通じてフラッシュメモリ装置１１００とデータ等を送受信する。ホストインターフェイス１１５０はＰＡＴＡバス（ｐａｒａｌｌｅｌ ＡＴ ａｔｔａｃｈｍｅｎｔ ｂｕｓ）、ＳＡＴＡバス（ｓｅｒｉａｌ ＡＴ ａｔｔａｃｈｍｅｎｔ ｂｕｓ）、ＳＣＳＩ、ＵＳＢ、ＰＣＩｅ、ＳＤ、ＳＡＳ、ＵＦＳ、ＮＡＮＤインターフェイス等を通じてホストと連結される。
実施形態において、メモリ制御器１２００は無線通信機能（例えば、ＷｉＦｉ）を搭載することができる。
本発明の実施形態による格納装置１０００はセンシングマージンを極大化しながら、チップサイズを減らすコードメモリ１２４０を具備することによって、性能の向上を図る。
本発明はメモリカードにも適用できる。図１９は本発明の実施形態によるメモリカード２０００を例示的に示すブロック図である。メモリカードは、例えばＭＭＣカード、ＳＤカード、マルチユーズ（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマトカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカード等である。
本発明はメモリカードにも適用できる。図１９は本発明の実施形態によるメモリカード２０００を例示的に示すブロック図である。メモリカードは、例えばＭＭＣカード、ＳＤカード、マルチユーズ（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマトカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカード等である。
図１９を参照すれば、メモリカード２０００は外部とのインターフェイスを遂行するインターフェイス部２１００、バッファメモリを有し、メモリカード２０００の動作を制御するコントローラ２２００、本発明の実施形態による不揮発性メモリ装置２３００を少なくとも１つを含む。コントローラ２２００はプロセッサとして、不揮発性メモリ装置２３００の書込み動作及び読出し動作を制御する。コントローラ２２００はデータバスＤＡＴＡとアドレスバスＡＤＤＲＥＳＳとを通じて不揮発性メモリ装置２３００及びインターフェイス部２１００とカップリングされている。
本発明の実施形態によるメモリカード２０００はチップサイズを減らすことによって，それにしたがう集積化に有利である。
本発明はＵＦＳ（ｕｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）にも適用できる。図２０は本発明の実施形態によるＵＦＳシステムを例示的に示すブロック図である。図２０を参照すれば、ＵＦＳシステム３０００はＵＦＳホスト３１００、少なくとも１つの埋め込み型ＵＦＳ装置３２００、着脱型ＵＦＳカード３３００を含む。ＵＦＳホスト３１００及び埋め込み型ＵＦＳ装置３２００の間の通信及びＵＦＳホスト３１００及び着脱型ＵＦＳカード３３００の間の通信はＭ−ＰＨＹ階層を通じて遂行することができる。
本発明はＵＦＳ（ｕｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）にも適用できる。図２０は本発明の実施形態によるＵＦＳシステムを例示的に示すブロック図である。図２０を参照すれば、ＵＦＳシステム３０００はＵＦＳホスト３１００、少なくとも１つの埋め込み型ＵＦＳ装置３２００、着脱型ＵＦＳカード３３００を含む。ＵＦＳホスト３１００及び埋め込み型ＵＦＳ装置３２００の間の通信及びＵＦＳホスト３１００及び着脱型ＵＦＳカード３３００の間の通信はＭ−ＰＨＹ階層を通じて遂行することができる。
埋め込み型ＵＦＳ装置３２００、及び着脱型ＵＦＳカード３３００の中で少なくとも１つは図１７に図示された格納装置１０で具現される。
一方、ホスト３１００は着脱型ＵＦＳカード３４００はＵＦＳプロトコルではない他のプロトコルによって通信するようにブリッジ（ｂｒｉｄｇｅ）を具備してもよい。ＵＦＳホスト３１００と着脱型ＵＦＳカード３４００とは多様なカードプロトコル（例えば、ＵＦＤｓ、ＭＭＣ、ｅＭＭＣ ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）、ｍｉｎｉ ＳＤ、Ｍｉｃｒｏ ＳＤ等）によって通信できる。
一方、ホスト３１００は着脱型ＵＦＳカード３４００はＵＦＳプロトコルではない他のプロトコルによって通信するようにブリッジ（ｂｒｉｄｇｅ）を具備してもよい。ＵＦＳホスト３１００と着脱型ＵＦＳカード３４００とは多様なカードプロトコル（例えば、ＵＦＤｓ、ＭＭＣ、ｅＭＭＣ ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）、ｍｉｎｉ ＳＤ、Ｍｉｃｒｏ ＳＤ等）によって通信できる。
本発明はモバイル装置にも適用できる。図２１は本発明の実施形態によるモバイル装置４０００を例示的に示す図である。図２１を参照すれば、モバイル装置４０００は統合プロセッサ（ＭｏｄＡＰ）４１００、バッファメモリ４２００、ディスプレイ／タッチモジュール４３００、及び格納装置４４００を含む。
統合プロセッサ４１００はモバイル装置４０００の全般的な動作及び外部との有線／無線通信を制御するように具現される。バッファメモリ４２００はモバイル装置４０００の処理動作の時、必要であるデータを臨時的に格納するように具現される。ディスプレイ／タッチモジュール４３００は統合プロセッサ４１００で処理されたデータをディスプレイするか、或いはタッチパネルからデータを入力されるように具現される。格納装置４４００は使用者のデータを格納するように具現される。格納装置４４００はｅＭＭＣ、ＳＳＤ、ＵＦＳ装置であってもよい。バッファメモリ４２００及び格納装置４４００の中で少なくとも１つは図１乃至図１７で説明された不揮発性メモリ装置１００を含んでもよい。
本発明の実施形態によるモバイル装置４０００は集積化に有利な不揮発性メモリ装置を具現されたバッファメモリ４２００或いは格納装置４４００を具備することができる。
本発明の実施形態によるメモリシステム或いは格納装置は多様な形態のパッケージを利用して実装される。 実施形態において，本発明の実施形態によるメモリシステム或いは格納装置はＰｏＰＰａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して実装されることができる。
一方、上述された本発明の内容は発明を実施するための具体的な実施形態に過ぎない。本発明は具体的であり実際に利用できる手段だけでなく、将来の技術で活用できる抽象的であり、概念的なアイディアである技術的思想を含む。
１００ 不揮発性メモリ装置
１１０ メモリアレイ
１１２ トゥルーセルアレイ
１１４ コンプリメンタリセルアレイ
１２０ アドレスデコーダ
１３０ ビットライン選択回路
１４０ 書込みドライバ回路
１５０ 感知増幅回路
１６０ データ入出力回路
１７０ 制御回路
ＴＣ トゥルーセル
ＣＣ コンプリメンタリセル
１０ 格納装置
２００ メモリ制御器
１１０ メモリアレイ
１１２ トゥルーセルアレイ
１１４ コンプリメンタリセルアレイ
１２０ アドレスデコーダ
１３０ ビットライン選択回路
１４０ 書込みドライバ回路
１５０ 感知増幅回路
１６０ データ入出力回路
１７０ 制御回路
ＴＣ トゥルーセル
ＣＣ コンプリメンタリセル
１０ 格納装置
２００ メモリ制御器
Claims (24)
- データを格納する第１及び第２トゥルーセルと、
前記データの相補データを格納する第１及び第２コンプリメンタリセルと、
前記第１及び第２トゥルーセルの各々の一端に連結されるビットラインと、
前記第１及び第２コンプリメンタリセルの各々の一端に連結される相補ビットラインと、
前記第１トゥルーセルの各々の他端に連結される第１サブワードラインと、
前記第２トゥルーセルの各々の他端に連結される第２サブワードラインと、
前記第１コンプリメンタリセルの各々の他端に連結される第１相補サブワードラインと、
前記第２コンプリメンタリセルの各々の他端に連結される第２相補サブワードラインと、
第１ワードラインに印加された第１オープン電圧に応答して前記第１サブサブワードラインを第１ソースラインに連結する第１トランジスタと、
前記第１オープン電圧に応答して前記第１相補サブサブワードラインを第１相補ソースラインに連結する第１相補トランジスタと、
第２ワードラインに印加された第２オープン電圧に応答して前記第２サブサブワードラインを前記第１ソースラインに連結する第２トランジスタと、
前記第２オープン電圧に応答して前記第２相補サブサブワードラインを前記第１相補ソースラインに連結する第２相補トランジスタと、を含む不揮発性メモリ装置。 - 前記第１及び第２トゥルーセル及び前記第１及び第２コンプリメンタリセルの各々は、磁気トンネル接合素子（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、ＭＴＪ）セルである請求項１に記載の不揮発性メモリ装置。
- 前記第１及び第２ワードラインの伸張方向は、前記第１ソースライン及び前記第２相補ソースラインの伸張方向と同一である請求項２に記載の不揮発性メモリ装置。
- カラム選択信号に応答して前記ビットラインの中でいずれか１つをデータラインに連結するビットライン選択トランジスタと、
前記カラム選択信号に応答して前記相補ビットラインの中でいずれか１つを相補データラインに連結する相補ビットライン選択トランジスタと、を含む請求項１に記載の不揮発性メモリ装置。 - 前記データラインに前記データに対応する電圧を提供する入力バッファと、
前記相補データラインに前記相補データに対応する電圧を提供する相補入力バッファと、をさらに含む請求項１に記載の不揮発性メモリ装置。 - 前記第１及び第２トゥルーセルの中でいずれか１つの書込み動作の時、前記ビットラインにプリチャージ電圧が印加された後、選択されたビットラインに接地電圧が印加され、選択されたワードラインにオープン電圧が印加され、前記第１ソースラインに書込み電圧が印加される請求項５に記載の不揮発性メモリ装置。
- 前記第１及び第２コンプリメンタリセルの中でいずれか１つの書込み動作の時、前記相補ビットラインに接地電圧が印加された後、選択された相補ビットラインに前記プリチャージ電圧が印加され、選択されたワードラインにオープン電圧が印加され、前記第１相補ソースラインに接地電圧が印加される請求項５に記載の不揮発性メモリ装置。
- 前記データライン及び前記相補データラインに流れる電圧或いは電流を感知する感知増幅器をさらに含む請求項４に記載の不揮発性メモリ装置。
- 前記第１及び第２トゥルーセルの中でいずれか１つの読出し動作の時、前記ビットラインに接地電圧が印加された後、選択されたワードラインにオープン電圧が印加され、前記第１ソースラインに接地電圧が印加される請求項８に記載の不揮発性メモリ装置。
- 前記第１及び第２コンプリメンタリセルの中でいずれか１つの読出し動作の時、前記相補ビットラインに接地電圧が印加された後、選択されたワードラインにオープン電圧が印加され、前記第１相補ソースラインに接地電圧が印加される請求項８に記載の不揮発性メモリ装置。
- ソースライン制御信号に応答して前記第１ソースラインと前記第１相補ソースラインとを独立的に制御するソースライン制御回路をさらに含む請求項１に記載の不揮発性メモリ装置。
- データ、読出し活性化信号、書込み活性化信号を受信し、前記ソースライン制御信号を発生するソースライン制御信号発生器をさらに含む請求項１１に記載の不揮発性メモリ装置。
- 前記第１及び第２オープン電圧は、電源電圧である請求項１に記載の不揮発性メモリ装置。
- 少なくとも１つの不揮発性メモリ装置と、
前記少なくとも１つの不揮発性メモリ装置を制御するメモリ制御器と、を含み、
前記少なくとも１つの不揮発性メモリ装置は、
書込み動作の時、互に異なるプリチャージ電圧でビットラインと相補ビットラインとをプリチャージし、選択されたワードラインにオープン電圧を印加することによって、ソースラインをトゥルーセルに連結するか、或いは前記選択されたワードラインに前記オープン電圧を印加することによって、相補ソースラインをコンプリメンタリセルに連結し、前記ソースラインと前記相補ソースラインとに互に異なる書込み電圧を印加することによって、前記トゥルーセルにデータを格納し、前記コンプリメンタリセル相補データを格納するメモリセルアレイを含む格納装置。 - 前記トゥルーセル及び前記コンプリメンタリセルの各々の一端は、サブワードラインに連結され、前記トゥルーセルの各々の他端は、前記ビットラインに連結され、前記コンプリメンタリセルの各々の他端は、前記相補ビットラインに連結され、前記選択されたワードラインに印加された前記オープン電圧に応答して前記サブサブワードラインを前記ソースライン及び前記相補ソースラインに連結するトランジスタを含み、
前記ソースラインと前記相補ソースラインとは、同一であり、
サブワードラインに連結された前記トゥルーセルと前記コンプリメンタリセルとが交互に配置される請求項１４に記載の格納装置。 - 前記トゥルーセル及び前記コンプリメンタリセルの各々の一端は、サブワードラインに連結され、前記トゥルーセルの各々の他端は、前記ビットラインに連結され、前記コンプリメンタリセルの各々の他端は、前記相補ビットラインに連結され、前記選択されたワードラインに印加された前記オープン電圧に応答して前記サブサブワードラインを前記ソースライン及び前記相補ソースラインに連結するトランジスタを含み、
前記ソースラインと前記相補ソースラインとは、同一であり、
前記サブワードラインに連結された前記トゥルーセルのグループと前記トゥルーセルのグループに隣接して前記コンプリメンタリセルグループとが配置される請求項１４に記載の格納装置。 - 前記トゥルーセルの各々の一端は、サブワードラインに連結され、
前記コンプリメンタリセルの各々の一端は、相補サブワードラインに連結され、
前記トゥルーセルの各々の他端は、前記ビットラインに連結され、
前記コンプリメンタリセルの各々の他端は、前記相補ビットラインに連結され、
前記選択されたワードラインに印加された前記オープン電圧に応答して前記サブサブワードラインを前記ソースラインに連結するトランジスタと、
前記選択されたワードラインに印加された前記オープン電圧に応答して前記相補サブサブワードラインを前記相補ソースラインに連結する相補トランジスタと、を含む請求項１４に記載の格納装置。 - 読出し動作の時、前記ビットラインと前記相補ビットラインとに接地電圧が印加され、選択されたワードラインに前記オープン電圧を印加し、前記ソースラインと前記相補ソースラインとに読出し電圧が印加され、選択されたビットライン及び選択された相補ビットラインの電圧或いは電流が感知される請求項１４に記載の格納装置。
- １つのトランジスタの一端が複数のメモリセルの各々の一端に連結され、前記複数のメモリセルの各々の他端がビットラインに連結され、前記複数のメモリセルは、データを格納するトゥルーセルと相補データを格納するコンプリメンタリセルとを含む不揮発性メモリ装置の書込み方法において、
互に異なるプリチャージ電圧でビットラインと相補ビットラインとをプリチャージする段階と、
選択されたサブワードラインをオープンし、書き込まれるデータ及び相補データに対応する電圧に選択されたビットライン及び相補ビットラインを設定する段階と、
前記オープンされたワードラインによってトゥルーセルと連結されたソースライン及び前記オフされたワードラインによってコンプリメンタリセルと連結された相補ソースラインに互に異なる書込み電圧を印加する段階と、を含む書込み方法。 - 前記プリチャージする段階は、前記ビットラインにプリチャージ電圧が印加され、前記相補ビットラインに接地電圧を印加する段階を含む請求項１９に記載の書込み方法。
- 前記書込み電圧を印加する段階は、前記ソースラインに書込み電圧が印加され、前記相補ソースラインに前記接地電圧を印加する段階を含む請求項１９に記載の書込み方法。
- １つのトランジスタの一端が複数のメモリセルの各々の一端に連結され、前記複数のメモリセルの各々の他端がビットラインに連結され、前記複数のメモリセルは、データを格納するトゥルーセルと相補データを格納するコンプリメンタリセルとを含む不揮発性メモリ装置の読出し方法において、
ビットラインと相補ビットラインとをプリチャージする段階と、
選択されたサブワードラインをオープンし、ソースラインと相補ソースラインとに読出し電圧を印加する段階と、
選択されたビットラインと選択された相補ビットラインとの電圧或いは電流を感知する段階と、を含む読出し方法。 - 前記プリチャージする段階は、前記ビットライン及び前記相補ビットラインに接地電圧を印加する段階を含む請求項２２に記載の読出し方法。
- 前記読出し電圧を印加する段階は、前記ソースラインと前記相補ソースラインとに接地電圧を印加する段階を含む請求項２２に記載の読出し方法。
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