TWI647697B

TWI647697B - 非依電性記憶體裝置及具有此記憶體裝置之儲存裝置

Info

Publication number: TWI647697B
Application number: TW104102123A
Authority: TW
Inventors: 表錫洙; 鄭鉉澤
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2014-03-25
Filing date: 2015-01-22
Publication date: 2019-01-11
Also published as: JP2015185201A; KR20150111803A; JP6557488B2; TW201543477A; KR102235211B1

Abstract

發明概念的非依電性記憶體裝置從一儲存資料的真胞元與儲存互補資料的互補胞元執行一讀取運作，藉此增加或者使感測邊界最大化。而且，該非依電性記憶體裝置把數個真胞元/互補胞元連接到一字線，藉此明顯地縮減一記憶體胞元陣列的尺寸。

Description

非依電性記憶體裝置及具有此記憶體裝置之儲存裝置

相關申請案對照

本申請案主張2014年3月25日提出申請的美國臨時申請案第61/969,911號案，和2014年5月29日提出申請的韓國專利申請案第10-2014-0065176號案的利益，該等申請案中之每一者的整個內容是藉此被併合於此中作為參考。

發明領域

於此中所述之發明概念係有關於一種非依電性記憶體裝置、一種包括該非依電性記憶體裝置的儲存裝置、及/或其之讀取與寫入方法。

發明背景

因為高速及/或低功率電子裝置，對於以高速和低運作電壓運作的半導體記憶體裝置是有持續增加的需求。作為該半導體記憶體裝置，一種磁性記憶體裝置業已被發展來滿足如此的需求。由於其之高速運作及/或非依電性特性，該磁性記憶體裝置成為作為下一代半導體記憶體裝置的聚光燈。

通常，磁性記憶體裝置會包含一磁穿隧接面 (MTJ)圖案。該MTJ圖案是由兩磁性材料與一介於它們之間的絕緣層形成。該MTJ圖案的電阻會隨著該兩磁性材料的磁化方向變化。例如，當該兩磁性材料的磁化方向是彼此反平行時該MTJ圖案具有最大的電阻，而當該兩磁性材料的磁化方向是彼此平行時其具有最小的電阻。資料可利用在電阻值之間的差異來被寫入/讀取。

發明概要

發明概念之一些範例實施例的一特徵是指向於提供一種非依電性記憶體裝置，包含儲存資料的第一和第二真胞元(true cell)；儲存該資料之互補資料的第一和第二互補胞元；分別連接到該第一和第二真胞元之第一端的位元線；分別連接到該第一和第二互補胞元之第一端的互補位元線；一連接到該等第一真胞元之第二端的第一副字線；一連接到該等第二真胞元之第二端的第二副字線；一連接至該等第一互補胞元之第二端的第一互補副字線；一連接到該等第二互補胞元之第二端的第二互補副字線；及一被組配來響應於一被施加到一第一字線之第一開啟電壓來把該第一副字線連接至一第一源線的第一電晶體；一被組配來響應於該第一開啟電壓來把該第一互補副字線連接至一第一互補源線的第一互補電晶體；一被組配來響應於一被施加到一第二字線之第二開啟電壓來把該第二副字線連接到該第一源線的第二電晶體；及一被組配來響應於該第二開啟電壓來把該第二互補副字線連接到該第一互補源線的第二互補電晶體。

在一些範例實施例中，該等第一和第二真胞元與該等第一和第二互補胞元中之每一者是為一磁穿隧接面(MTJ)胞元。

在一些範例實施例中，該等第一和第二字線是在一個與該第一源線和該第二互補源線之方向相同的方向上延伸。

在一些範例實施例中，該非依電性記憶體裝置更包含被組配來響應於列選擇訊號來選擇地把該等位元線中之一者連接至一第一資料線的位元線選擇電晶體；及被組配來響應於該等列選擇訊號來選擇地把該等互補位元線中之一者連接至一第二資料線的互補位元線選擇電晶體。

在一些範例實施例中，該非依電性記憶體裝置更包含一供應該第一資料線一對應於該資料之電壓的輸入緩衝器；及一供應該互補資料線一對應於該互補資料之電壓的第二輸入緩衝器。

在一些範例實施例中，在一預充電壓於一關於該等第一與第二真胞元中之一者的寫入運作中被施加到該等位元線之後，一地電壓是被施加到一被選擇位元線，一開啟電壓是被施加到一被選擇字線，而一寫入電壓是被施加到該第一源線。

在一些範例實施例中，在一地電壓於一關於該等第一與第二互補胞元中之一者的寫入運作中被施加到該等互補位元線之後，該預充電壓是被施加到一被選擇互補位元線，一開啟電壓是被施加到一被選擇字線，而一地電壓是被施加到該第一互補源線。

在一些範例實施例中，該非依電性記憶體裝置更包含一被組配來感測在該第一資料線與該第二資料線之電壓或電流的感測放大器。

在一些範例實施例中，在一地電壓於一關於該等第一與第二真胞元中之一者的讀取運作中被施加到該等位元線之後，一開啟電壓是被施加到一被選擇字線，而一地電壓是被施加到該第一源線。

在一些範例實施例中，在一地電壓於一關於該等第一與第二互補胞元中之一者的讀取運作中被施加到該等互補位元線之後，一開啟電壓是被施加到一被選擇位元線，而一地電壓是被施加到該第一互補源線。

在一些範例實施例中，該非依電性記憶體裝置更包含一被組配來響應於源線控制訊號來獨立地控制一被施加到該第一源線與該第一互補源線之電壓的源線控制電路。

在一些範例實施例中，該非依電性記憶體裝置更包含一被組配來響應於資料、讀取致能訊號、與寫入致能訊號來產生該等源線控制訊號的源線控制訊號產生器。

在一些範例實施例中，該開啟電壓是為一電源供應電壓。

發明概念之一些實施例的另一特徵是指向於提供一種儲存裝置，包含至少一個非依電性記憶體裝置；及一被組配來控制該至少一個非依電性記憶體裝置的記憶體控制器，其中，該至少一個非依電性記憶體裝置包含一記憶體胞元陣列，其被組配，在一寫入運作中，以不同的預充電壓預充電位元線與互補位元線，藉由施加一開啟電壓到一被選擇字線來把一源線連接到真胞元或者藉由施加該開啟電壓到該被選擇字線來把一互補源線連接至互補胞元，藉由施加不同的寫入電壓到該源線與該互補源線來儲存資料在該等真胞元中，及儲存互補資料在該等互補胞元中。

在一些範例實施例中，該等真胞元與該互補胞元的第一端是連接到一副字線，該等真胞元的第二端是連接到該等位元線，而該等互補胞元的第二端是連接到該等互補位元線。該至少一個非依電性記憶體裝置更包含一被組配來響應於被施加到該被選擇字線之開啟電壓來把該副字線連接到該源線與該互補源線的電晶體。該源線與該互補源線是由一單一訊號線形成。連接到該副字線的該等真胞元與該等互補胞元是交替地設置。

在一些範例實施例中，該等真與互補胞元的第一端是連接到一副字線，該等真胞元的第二端是連接到該等位元線，而該等互補胞元的第二端是連接到該等互補位元線。該至少一個非依電性記憶體裝置更包含一被組配來響應於該被施加到該被選擇字線之開啟電壓來把該副真線連接至該源線與該互補源線的電晶體。該源線與該互補源線是由一單一訊號線形成。連接至該副字線的一組真胞元與連接至該副字線的一組互補胞元是被設置成彼此相鄰。

在一些範例實施例中，該等真胞元的第一端是連接到一副字線，該等互補胞元的第一端是連接到一互補副字線，該等真胞元的第二端是連接到該位元線，而該等互補胞元的第二端是連接到該等互補位元線。該至少一個非依電性記憶體裝置更包含一被組配來響應於被施加到該被選擇字線之開啟電壓來把該副字線連接至該源線的電晶體；及一被組配來響應於被施加到該被選擇字線之開啟電壓來把該副字線連接到該互補源線的互補電晶體。

在一些範例實施例中，於一讀取運作，一地電壓被施加到該等位元線和該等互補位元線，該開啟電壓被施加到一被選擇字線，一讀取電壓被施加到該源線與該互補源線，而在一被選擇位元線或一被選擇互補位元線的電壓或電流被感測。

在一實施例中，該非依電性記憶體裝置，包括一源線結構、數個連接在第一對應位元線與一副字線結構之間的真記憶體胞元、數個連接在對應之互補位元線與副字線結構之間的互補記憶體胞元、一被組配來選擇地電氣連接該源線結構至該副字線結構的選擇結構、及一控制電路，該控制電路被組配來在一讀取運作與一寫入運作中之至少一者期間根據一開啟電壓至單一字線、連接至該數個真記憶體胞元之第一副字線、與連接至該數個互補記憶體胞元之第二副字線的施加來控制該選擇結構，以致於在該副字線結構中的一第一副字線是連接到在該源線結構中的一第一源線而在該副字線結構中的一第二副字線是連接至在該源線結構中的一第二源線。

在一實施例中，該第一副字線與該第二副字線是為一相同副字線與不同副字線中之一者，而該第一源線與該第二源線是為一相同源線與不同源線中之一者。

10‧‧‧非依電性記憶體裝置

100‧‧‧非佞電性記憶體裝置

100a‧‧‧非依電性記憶體裝置

100b‧‧‧非依電性記憶體裝置

110‧‧‧記憶體胞元陣列

110a‧‧‧非依電性記憶體裝置

112‧‧‧真胞元陣列

114‧‧‧互補胞元陣列

120‧‧‧位址解碼器

122‧‧‧列解碼器

130‧‧‧位元線選擇電路

140‧‧‧寫入驅動器電路

150‧‧‧感測放大器電路

160‧‧‧資料輸入/輸出電路

170‧‧‧控制邏輯

171‧‧‧源線控制電路

172‧‧‧源線控制電路

171B‧‧‧源線控制電路

172B‧‧‧源線控制電路

175‧‧‧源線控制訊號產生器

200‧‧‧記憶體控制器

1000‧‧‧儲存裝置

1100‧‧‧快閃記憶體裝置

1200‧‧‧記憶體控制器

1210‧‧‧中央處理單元

1220‧‧‧緩衝器記憶體

1230‧‧‧ECC塊

1240‧‧‧碼記憶體

1250‧‧‧主機界面

1260‧‧‧怏閃界面

2000‧‧‧記憶卡

2100‧‧‧界面部份

2200‧‧‧控制器

2300‧‧‧非依電性記憶體裝置

3000‧‧‧UFS系統

3100‧‧‧UFS主機

3200‧‧‧UFS裝置

3300‧‧‧UFS卡

4000‧‧‧行動裝置

4100‧‧‧統一處理器

4200‧‧‧緩衝器記憶體

4300‧‧‧顯示器/觸控模組

4400‧‧‧儲存裝置

ADDR‧‧‧輸入位址

ADDRESS‧‧‧位址匯流排

BL‧‧‧位元線

BLB‧‧‧互補位元線

BLB1‧‧‧互補位元線

BLB2‧‧‧互補位元線

BST1‧‧‧位元線選擇電晶體

BST2‧‧‧位元線選擇電晶體

BSTB1‧‧‧互補位元線選擇電晶體

BSTB2‧‧‧互補位元線選擇電晶體

CC1‧‧‧互補胞元

CC2‧‧‧互補胞元

CT‧‧‧胞元電晶體

C1至C8‧‧‧列選擇訊號

DATA‧‧‧資料匯流排

DIN‧‧‧資料

DINB‧‧‧互補資料

DL‧‧‧資料線

DL1‧‧‧資料線

DLB‧‧‧互補資料線

DLB1‧‧‧資料線

DL1‧‧‧資料線

DOUT‧‧‧資料

ECC‧‧‧錯誤校正碼

GND‧‧‧地電壓

IBF‧‧‧輸入緩衝器

IBFB‧‧‧互補輸入緩衝器

MC‧‧‧記憶體胞元

REE‧‧‧讀取致能訊號

SA‧‧‧感測放大器

SL1‧‧‧源線

SL2‧‧‧源線

SLB1‧‧‧第一互補源線

SLB2‧‧‧源線

SLC1‧‧‧源線控制訊號

SLC2‧‧‧源線控制訊號

SL_sub‧‧‧源線控制訊號

SLB_sub‧‧‧源線控制訊號

SWL1‧‧‧第一副字線

SWL2‧‧‧第二副字線

SWLB1‧‧‧第一互補副字線

SWLB2‧‧‧第一互補副字線

SEL CSL‧‧‧被選擇列選擇線

SEL BL‧‧‧位元線

S110‧‧‧步驟

S120‧‧‧步驟

S130‧‧‧步驟

S210‧‧‧步驟

S220‧‧‧步驟

S230‧‧‧步驟

T‧‧‧胞元電晶體

TC1‧‧‧真胞元

TC2‧‧‧真胞元

T1‧‧‧第一電晶體

T2‧‧‧第二電晶體

TB1‧‧‧第一互補電晶體

UNSEL CSL‧‧‧未被選擇列選擇線

UNSEL BL‧‧‧位元線

Von‧‧‧開啟電壓

Vpre‧‧‧預充電壓

VR‧‧‧可變電阻元件

Vsel‧‧‧選擇電壓

Vwrite‧‧‧寫入電壓

WL1‧‧‧第一字線

WL2‧‧‧第二字線

WRE‧‧‧寫入致能訊號

以上及其他目的和特徵將會由於後面配合後面之圖式的描述而變得清楚明白，其中，除非特別說明，相同的標號在各個圖式標示相同的部件，且其中圖1是為一示意地描繪發明概念之範例實施例之非依電性記憶體裝置的方塊圖；圖2是為一示意地描繪發明概念之實施例之在圖1中所示之1T-nCell結構的圖示；圖3是為一示意地描繪發明概念之另一實施例之在圖1中所示之1T-nCell結構的圖示；圖4是為一示意地描繪發明概念之又另一實施例之在圖1中所示之1T-nCell結構的圖示；圖5是為發明概念之實施例之記憶體胞元的立體圖；圖6和7是為示意地描繪一電阻可變元件依據儲存於在圖5中所示之記憶體胞元中之資料之磁化方向的圖示；圖8是為一示意地描繪發明概念之實施例之非依電性記憶體裝置之一部份來描述由一I/O單元所執行之一寫入與一讀取運作的圖示；圖9是為一示意地描繪發明概念之另一實施例之非依電性記憶體裝置之一部份來描述由一I/O單元所執行之一寫入與一讀取運作的圖示；圖10是為一示意地描繪用於描述在圖9中所示之非依電性記憶體裝置100a之寫入運作與讀取運作的方塊圖；圖11是為一用於描繪關於發明概念之實施例之非依電性記憶體裝置之真胞元之寫入運作的時序圖；圖12是為一用於描繪關於發明概念之實施例之非依電性記憶體裝置之互補胞元之寫入運作的時序圖；圖13是為一示意地描繪發明概念之實施例之非依電性記憶體裝置之寫入方法的流程圖；圖14是為一用於描繪關於發明概念之實施例之非依電性記憶體裝置之真胞元之讀取運作的時序圖；圖15是為一用於描繪關於發明概念之實施例之非依電性記憶體裝置之互補胞元之讀取運作的時序圖；圖16是為一示意地描繪發明概念之實施例之非依電性記憶體裝置之讀取方法的流程圖；圖17是為一示意地描繪發明概念之實施例之儲存裝置的方塊圖；圖18是為一示意地描繪發明概念之實施例之儲存裝置的方塊圖；圖19是為一示意地描繪發明概念之實施例之記憶卡的方塊圖；圖20是為一示意地描繪發明概念之實施例之UFS系統的方塊圖；及圖21是為一示意地描繪發明概念之實施例之行動裝置的方塊圖。

較佳實施例之詳細說明

實施例將會配合該等附圖詳細地作描述。然而，發明概念能夠以各種不同形式實施，而不應被限定僅為所描繪的實施例。更確切地說，這些實施例是被提供作為範例因此這揭示將會是透徹和完整，而且將會完全傳達發明概念的概念給那些熟知此項技術的人仕。據此，眾所周知的製程、元件、與技術在發明概念的一些實施例中不被描述。除非特別說明，在該等附圖與描述中相同的標號標示相同的元件，而因此描述將不會被重覆。在該等圖式中，為了清晰起見，層與區域的尺寸和相對尺寸會被誇大。

會了解的是，雖然該等名詞"第一"、"第二"、"第三"等等會在此中被使用來描述各種元件、組件、區域、層及/或區段，這些元件、組件、區域、層及/或區段不應被這些名詞限定。這些名詞僅是用來把一個元件、組件、區域、層或區段從另一區域、層或區段作區別。因此，在沒有離開發明概念的教示之下，在下面作討論的一第一元件、組件、區域、層或區段能夠被稱為一第二元件、組件、區域、層或區段。

空間相對名詞，為了易於描述，諸如"在底下"、 "在下方"、"較下面"、"在下面"、"在上面"、"較上面"等等於此中可以被使用來描述如在圖式中所示之一個元件或特徵與另一元件或特徵的關係。將會了解的是，除了在圖式中所描繪的方位之外，該等空間相對名詞傾向於涵蓋在使用或運作時裝置的不同方位。例如，如果在圖式中該裝置被翻倒過來，被描述為"在其他元件或特徵下方"或者"在其他元件或特徵底下"或者"在其他元件或特徵下面"的元件然後會位"在其他元件或特徵上面"。因此，該等範例名詞"在下方"與"在下面"能夠涵蓋在上面和在下方的方位。該裝置可被另外定位(旋轉90度或在其他方位)而於此中的空間相對描述符號據此被解釋。此外，也將被了解的是當一個層被稱為"在兩個層之間"時，其可能是僅該層在該兩個層之間，或者一個或多個中介層也可以是存在。

於此中所使用的專門用語是僅為了說明特定實施例而已而不傾向於為發明概念的限制。如於此中所使用，單數形態的"一(a)"、"一個(an)"和"該(the)"是傾向於也包括複數形態，除非文章清楚地表示並非如此。更要了解的是該等名詞"包含"及/或"包含"，當被使用於這說明書時，明確說明所述特徵、事物、步驟、運作、元件、及/或組件的存在，但不排除一個或多個其他特徵、事物、步驟、運作、元件、組件、及/或其之群組的存在或加入。如於此中所使用，該名詞"及/或"包括相關表列項目中之一者或多者中之任干及全部組合。而且，該名詞"範例"是傾向於指出一個範例或描繪。

將會了解的是當一元件或層是被指出"在另一元件或層上"、"連接至另一元件或層"、"耦合至另一元件或層"、或"相鄰於另一元件或層"，其可能是直接在另一元件或層上、連接至另一元件或層、耦合至另一元件或層、或者相鄰於另一元件或層，或者中介元件或層是可以存在。相對地，當一元件被指出是"直接在另一元件或層上"、"直接連接至另一元件或層"、"直接耦合至另一元件或層"、或者"緊相鄰於另一元件或層"，無中介元件或者層是存在。

除非特別說明，於此中所使用的所有名詞(包括技術與科學名詞)具有普遍地由熟知屬於發明概念之技術之人仕所了解之相同的意義。將更了解的是名詞，諸如在常用字典中所界定的那些般，應被解釋為具有與它們在相關技術及/或本說明書之上下文中的意義一致的意義而將不會被解釋成理想化或者過於正式的意義，除非於此中明確定義。

在發明概念之實施例的非依電性記憶體裝置中，用於儲存資料的真胞元與用於儲存互補資料的互補胞元可以被實施為具有一"1T-nCell"結構，藉此增加或者最大化感測邊界和明顯地縮減晶片尺寸。於此中，該"1T-nCell"結構可以是一種結構，其中，一電晶體的一端是連接至每一記憶體胞元之末端中之一者而該等記憶體胞元的另一末端是分別連接至位元線。於此中，該等記憶體胞元中每一者可以是真胞元或者互補胞元。

圖1是為一示意地描繪發明概念之範例實施例之非依電性記憶體裝置的方塊圖。請參閱圖1所示，一非依電性記憶體裝置100包含一記憶體胞元陣列110、一位址解碼器120、一位元線選擇電路130、一寫入驅動電路140、一感測放大器電路150、及一資料輸入/輸出電路160、與控制邏輯170。

該記憶體胞元陣列110包括數個用於儲存資料的非依電性記憶體胞元。例如，該記憶體胞元陣列110可以包括電阻記憶體胞元，諸如PRMM(相變RAM)胞元或RRAM(電阻式RAM)胞元般或記憶體胞元，諸如NFGM(奈米懸浮閘記憶體)胞元、PoRAM(聚合物隨機存取記憶體)胞元、MRAM(磁性隨機存取記憶體)胞元、或FRAM(鐵電隨機存取記憶體)胞元。特別地，該記憶體胞元陣列110可以包含STT-MRAM(自旋傳遞轉矩磁阻式隨機存取記憶體)胞元。例如，該等記憶體胞元中之每一者可以是以磁材料形成的磁穿隧接面(MTJ)。

該記憶體胞元陣列110包含一用於儲存資料的真胞元陣列112和一用於儲存互補資料的互補胞元陣列114。在一些範例實施例中，該真胞元陣列112與該互補胞元陣列114中之每一者會包括STT-MRAM胞元。在下面，被包括在該真胞元陣列112內的一記憶體胞元是被稱為一真胞元，而被包括在該互補胞元陣列114內的一記憶體胞元是被稱為一互補胞元。

在一些範例實施例中，真胞元與互補胞元能夠以一1T-nCell結構來實施。在該1T-nCell結構中，數個記憶體胞元可以被連接到一個對應於任一字線的電晶體。

被包括在該記憶體胞元陣列110內的真胞元/互補胞元可以利用一行位址與一列位址來被選擇。例如，該等字線中之至少一者能夠以該行位址來被選擇，而該等位元線中之至少一者能夠以該列位址來被選擇。雖然未在圖1中顯示，數個真胞元/互補胞元可以連接到一條字線。

該位址解碼器120把一輸入位址ADDR解碼成一行位址與一列位址。該位址解碼器120根據該行位址來選擇該等字線中之一者。該位址解碼器120也把該列位址供應到該位元線選擇電路130。

該位元線選擇電路130響應於該列位址把資料線連接到被選擇位元線/互補位元。例如，該位址解碼器120可以包含諸如行解碼器、列解碼器、位址緩衝器等等的構成要素。

該位元線選擇電路130是經由位元線/互補位元線BLs/BLBs來連接至該記憶體胞元陣列110以及至該寫入驅動器電路140和該感測放大器電路150。該位元線選擇電路130響應於該邏輯170的控制來運作。該位元線選擇電路130被組配來從該位址解碼器120接收一被解碼列位址。該位元線選擇電路130利用該被解碼列位址選擇位元線/互補位元線。例如，在一寫入運作中，該位元線選擇電路130把被選擇位元線/互補位元線連接至資料線/互補資料線DLs/DLBs。即，該位元線選擇電路130是經由該等資料線/互補資料線DLs/DLBs來連接至該寫入驅動器電路140。在一讀取運作期間，該位元線選擇電路130把被選擇位元線/互補位元線連接至該感測放大器電路150。

該寫入驅動器電路140根據該控制邏輯170的控制來運作。該寫入驅動器電路140被組配來程式規劃連接至由位元線選擇電路130所選擇之位元線/互補位元線以及至一由位址解碼器120所選擇之字線的記憶體胞元(真胞元與互補胞元)。該寫入驅動器電路140根據來自該資料輸入/輸出電路160的資料來產生一電流或一電壓並且把它輸出至被選擇位元線/互補位元線。

該感測放大器電路150依據控制邏輯170的控制來運作。該感測放大器電路150可以包含數個讀取連接至由位元線選擇電路130所選擇之位元線/互補位元線與連接至一由位址解碼器120所選擇之字線之真胞元/互補胞元的感測放大器(圖中未示)。

為了讀取記憶體胞元，該等感測放大器感測流過被選擇位元線/互補位元線的電流或者在該等被選擇位元線/互補位元線的電壓。該感測放大器電路150把該讀取資料輸出至該資料輸入/輸出電路160。

該資料輸入/輸出電路160根據該控制邏輯170的控制來運作。該資料輸入/輸出電路160把從一外部裝置接收的資料發送至該寫入驅動器電路140。該資料輸入/輸出電路160把從該感測放大器電路150接收的資料發送至該外部裝置。

該控制邏輯170控制該非依電性記憶體裝置100 的全部運作。該控制邏輯170會響應於從該外部裝置接收的命令或控制訊號來運作。

發明概念之實施例的非依電性記憶體裝置100是被組配來讀取一儲存資料的真胞元以及一儲存互補資料的互補胞元，藉此最大化感測邊界。

而且，在發明概念之實施例的非依電性記憶體裝置100中，一字線是與數個真胞元/互補胞元連接，藉此明顯地縮減記憶體胞元陣列110的尺寸。

圖2是為一示意地描繪發明概念之實施例之在圖1中所示之1T-nCell結構的圖示。請參閱圖2所示，一第一副字線SWL1是連接至數個真胞元TC1和TC2與數個互補胞元CC1和CC2。該第一副字線SWL1是經由一第一電晶體T1來連接至一源線SL1。該電晶體T1的閘極是連接至一第一字線Wl1。該等真胞元TC1和TC2是連接在該副字線SWL1與位元線BL1和B2之間。該等互補胞元CC1和CC2是連接在該副字線SWL1與互補位元線BLB1和BLB2之間。

一第二副字線SWL2是連接至數個真胞元TC1和TC2與數個互補胞元CC1和CC2。該第二副字線SWL2是經由一第二電晶體T2來連接至該源線SL1。該第二電晶體T2的閘極是連接至一第二字線WL2。

位元線選擇電晶體BST1和BST2響應於列選擇訊號C1和C2來把對應的位元線BL1和BL2連接至一感測放大器SA的資料線DL1。互補位元線選擇電晶體BSTB1和BSTB2響應於列選擇訊號C1和C2來把對應的互補位元線 BLB1和BLB2連接至感測放大器SA的資料線DLB1。

在圖2中，一1T-nCell結構是被顯示為連接至一電晶體T1的兩真胞TC1和TC2及兩互補胞元CC1和CC2。然而，發明概念不受限定為那樣。例如，三個或更多個真胞元與三個或更多個互補胞元是可以連接至一電晶體。

在圖2中，一1T-nCell結構是被顯示為依序配置的真胞元與互補胞元。然而，發明概念不受限定為那樣。該1T-nCell結構可以被改變以致於一真胞元群組與一互補胞元群組是依序配置。

圖3是為一示意地描繪發明概念之另一實施例之在圖1中所示之1T-nCell結構的圖示。請參閱圖3所示，一個由真胞元TC1與TC2形成的真胞元群組是被設置相當靠近一電晶體T1，而一由互補胞元CC1與CC2形成的互補胞元群組是被設置相當遠離該電晶體T1。然而，發明概念不受限定為那樣。例如，該互補胞元群組可以被設置相當靠近該電晶體T1，而該真胞元群組可以被設置相當遠離該電晶體T1。

在圖3中，發明概念的實施例是被顯示為一真胞元群組與一互補胞元群組共享副字線SWL1和SWL2與一源線SL1。然而，發明概念不受限定為那樣。發明概念的1T-nCell結構可以被改變或者變更以致於該真胞元群組與該互補胞元群組是彼此獨立地連接至副字線與源線。

圖4是為一示意地描繪發明概念之又另一實施例之在圖1中所示之1T-nCell結構的圖示。請參閱圖4中所示，一1T-nCell結構包含獨立的副字線SWL1和SWL2與獨立的源線SL1和SLB1。

該第一副字線SWL1是連接至數個真胞元TC1和TC2。該第一副字線SWL1是經由一第一電晶體T1來連接至該第一源線SL1。該第一電晶體T1的閘極是連接至一第一字線WL1。該等第一真胞元TC1和TC2是連接在該第一副字線SWL1與位元線BL1和BL2之間。

該第一互補副字線SWLB1是連接至數個第二互補胞元CC1和CC2。該第一互補副字線SWLB1是經由一第一互補電晶體TB1來連接至該第一互補源線SLB1。該第一互補電晶體TB1的閘極是連接至該第一字線WL1。該等第一互補胞元CC1和CC2是連接在該第一互補副字線SWLB1與互補位元線BLB1和BLB2之間。

數個第二真胞元是連接至該第二副字線SWL2。該第二副字線SWL2是經由一第二電晶體T2來連接至該第一源線SL1。該第二電晶體T2的閘極是連接至一第二字線WL2。該等第二真胞元是連接在該第二副字線SWL2與該等位元線BL1和BL2之間。

該第二互補副字線SWLB2是連接至數個第二互補胞元。該第二互補副字線SWLB2是經由一第二互補電晶體TB2來連接至該第一互補源線SLB1。該第二互補電晶體TB2的閘極是連接至該第二字線WL2。該等第二互補胞元是連接在該第二互補副字線SWLB2與該等互補位元線BLB1和BLB2之間。

圖5是為發明概念之實施例之記憶體胞元的立體圖。請參閱圖5所示，一記憶體胞元MC可以是一真胞元或一互補胞元。該記憶體胞元MC包括一可變電阻元件VR和一胞元電晶體T(T1，在圖2的情況中)。該胞元電晶體T的閘極是連接至一字線WL1，其之一端是經由該可變電阻元件VR來連接至一位元線BL1，而其之另一端是連接至一源線SL1。

該可變電阻元件VR包括一固定層(pinned layer)L3、一自由層(free layer)L1、和一置於該固定層L3與該自由層L1之間的隧道層(tunnel layer)L2。該固定層L3的磁化方向可以被固定。該自由層L1的磁化方向根據條件可以具有與該固定層L3相同的方向或者與該固定層L3相反的方向。一反鐵磁層(圖中未示)可以進一步被提供俾固定該固定層L3的磁化方向。

在一些範例實施例中，該自由層L1可以包含一具有可變磁化方向的材料。該自由層L1的磁化方向由於一外部或內部電氣/磁因素而會被改變。該自由層L1可以包含一包括Co、Fe、或Ni中之至少一者的鐵電材料。例如，該自由層L1可以包含從FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO、及Y3Fe5O12之群組選擇出來之至少一者。

在一些範例實施例中，該隧道層L2的厚度可以是比一自旋擴散距離小。該隧道層L2可以包含一非磁性材料。例如，該隧道層L2可以包含從Mg氧化物、Ti氧化物、Al氧化物、Mg-Zn氧化物、Mg-B氧化物、Ti氮化物、及V氮化物的群組中選擇出來之至少一者。

在一些範例實施例中，該固定層L3可以有一個由一固定層(圖中未示)所固定的磁化方向。該固定層L3也可以包含一鐵磁材料。例如，該固定層L3可以包含從CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO、與Y3Fe5O12之群組中選擇出來之至少一者。

在一些範例實施例中，該固定層可以包含一反鐵磁材料。例如，該固定層可以包含從PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO、與Cr之群組中選擇出來之至少一者。

在記憶體胞元的讀取運作期間，一邏輯高電壓可被施加到該字線WL1來打開該胞元電晶體CT。一讀取電流可在一方向上從該位元線BL1供應到該源線SL俾測量該可變電阻VR的電阻值。儲存於該可變電阻VR內的資料可根據如此測量之電阻來被讀取。

在一些範例實施例中，字線WL1延伸的方向會是與源線SL1延伸的方向相同。

在一些範例實施例中，字線WL1延伸的方向與源線SL1延伸的方向會是成直角。

圖6和7是為示意地描繪一可變電阻元件之依據被儲存在圖5中所示之記憶體胞元內之資料之磁化方向的圖示。

一可變電阻元件的電阻值能夠與一自由層L1的磁化方向一起改變。如果一讀取電流I(A)被施加到該可變電阻元件的話，根據該可變電阻元件的電阻值會輸出一資料電壓。由於該讀取電流I(A)的密度是比寫入電流的密度小，通常，該自由層L1的磁化方向不會被該讀取電流I(A)改變。

請參閱圖6所示，可變電阻元件之自由與固定層L1與L3的磁化方向會是平行。因此，該可變電阻元件會具有小電阻值。在這情況中，資料”0”會被讀取，例如。

請參閱圖7所示，可變電阻元件之自由與固定層L1與L3的磁化方向會是反平行。因此，該可變電阻元件會具有大電阻值。在這情況中，資料”1”會被讀取，例如。

在圖6和7圖中，該可變電阻元件的自由與固定層L1與L3會被描繪為一水平磁性元件。然而，發明概念不受限定為那樣。例如，該可變電阻元件的自由與固定層L1與L3能夠以一垂直磁性元件實現。

圖8是為一示意地描繪發明概念之實施例之非依電性記憶體裝置之一部份俾描述由一I/O單元所執行之寫入與讀取運作的圖示。請參閱圖8所示，一記憶體胞元結構會以一1T-nCell結構為基礎。

在一寫入運作中，資料DIN被供應至一輸入緩衝器IBF，而互補資料DINB被供應至一互補輸入緩衝器IBFB。當一對應於該輸入資料的位元線選擇電晶體響應於列選擇訊號C1至C8來被打開時，對應於儲存在該輸入緩衝器IBF內之資料的一電壓或一電流會被供應到一由該如此被打開之位元線選擇電晶體所選擇的位元線。儲存於該輸入緩衝器IBF內的資料是被寫入在一連接至一被選擇字線與該被選擇位元線的真胞元。

當一對應於該輸入互補資料的位元線選擇電晶體響應於列選擇訊號C1至C8來被打開時，對應於儲存在該互補輸入緩衝器IBFB內之資料的一電壓或一電流會被供應到一由該如此被打開之位元線選擇電晶體所選擇的互補位元線。儲存於該互補輸入緩衝器IBFB內的資料是被寫入在一連接至一被選擇字線與該被選擇互補位元線的互補胞元。

在一讀取運作期間，對應於一連接至一被選擇字線與一被選擇位元線之真胞元的一電壓或一電流與對應於一連接至該被選擇字線與一被選擇互補位元線之互補胞元的一電壓或一電流是被供應到一感測放大器SA。該感測放大器依據該等輸入電壓或電流來決定儲存於該真胞元內的資料是”1”或是”0”。該感測放大器會輸出該決定結果作為資料DOUT。

在圖8中，真胞元群組112_IO共享一源線SL1，而互補胞元群組114_IO共享一源線SIB1。然而，發明概念不受限定為那樣。例如，發明概念的記憶體胞元陣列可以被實現以致於源線是彼此獨立地受控制。

圖9是為一示意地描繪發明概念之另一實施例之非依電性記憶體裝置之一部份俾描述由一I/O單元所執行之寫入與讀取運作的圖示。請參閱圖9所示，一非依電性記憶體裝置110a更包含源線控制電路171,172,171B和172B。

該等源線控制電路171,172,171B,和172B響應於源線控制訊號SL1,SLC1,SL2,和SLC2來控制源線SL1,SL2,SLB1,和SLB2。在範例實施例中，該等源線控制電路171,172,171B,和172B可以是由NAND閘電路形成。

發明概念之實施例的非依電性記憶體裝置110a在讀取/寫入運作獨立地控制個別的源線SL1,SLB1,SL2,和SLB2，藉此改進運作速度與縮減或者最小化電力消耗。

圖10是為一用於描述寫入運作與讀取運作之示意地描繪在圖9中所示之非依電性記憶體裝置100a的方塊圖。請參閱圖10所示，一非依電性記憶體裝置100b可以是實質上與在圖9中所示的非依電性記憶體裝置100a相同，除了該非依電性記憶體裝置100b更包含一列解碼器122與一源線控制訊號產生器175。

該列解碼器122把一輸入位址ADDR(請參閱圖1所示)的列位址解碼來產生列選擇訊號C1至C8。

該源線控制訊號產生器175響應於一讀取致能訊號REE、一寫入致能訊號WRE、與輸入資料DIN來產生源線控制訊號SL_sub和SLB_sub。

一輸入緩衝器IBF響應於該輸入資料DIN和該寫入致能訊號WRE來供應一被選擇位元線一對應的電壓/電流。一互補輸入緩衝器IBFB響應於該輸入資料DIN的相反值和該寫入致能訊號WRE來供應一被選擇互補位元線一對應的電壓/電流。

該感測放大器SA依據從一被選擇位元線與一被選擇互補位元線感測的電壓或電流來輸出資料DOUT。

圖11是為一用於描述關於發明概念之實施例之非依電性記憶體裝置之真胞元之寫入運作的時序圖。請參閱圖11所示，一真胞元TC的寫入運作是被分成一預充電周期與一寫入周期。

在該預充電周期期間，一選擇電壓Vsel被施加至未被選擇列選擇線UNSEL CSLs和一被選擇列選擇線SELCSL以致於一預充電壓Vpre被施加至所有位元線SEL BL和UNSEL BLs；同時地，該預充電壓Vpre被施加到未被選擇位元線UNSEL BLs和被選擇位元線SEL BL。一地電壓GND被施加至字線SEL WL和UNSEL WLs和一源線SL_sub。

在一寫入周期期間，一地電壓GND被施加至該等未被選擇列選擇線UNSEL CSLs，而該被選擇列選擇線SEL CSL被維持具有該選擇電壓Vsel。因此，該等未被選擇位元線UNSEL BLs維持該預充電周期的預充電壓Vpre；另一方面，一地電壓GND是由儲存於輸入緩衝器IBF內的資料來施加到該被選擇位元線SEL BL。這時，一開啟電壓Von被施加至該被選擇字線SEL WL俾打開一電晶體T1，而該等未被選擇字線UNSEL WLs被維持有一地電壓GND。在一些範例實施例中，該開啟電壓Von會是一電源供應電壓。

一寫入電壓Vwrite被施加至一源線SL_sub俾把資料寫入在一連接至被選擇位元線SEL BL的真胞元TC。這時，連接至該被選擇位元線SEL BL的真胞元TC與該源線SL_sub是由接收該開啟電壓Von的電晶體T1電氣地連接。即，一地電壓GND是施加到連接至該被選擇位元線SEL BL之真胞元TC的一端，而該寫入電壓Vwrite被施加到連接至該源線SL_sub之真胞元TC的另一端。藉著以上所述的偏壓條件，由於電流流入該真胞元TC，資料被儲存。

圖12是為一用於描述關於發明概念之實施例之非依電性記憶體裝置之互補胞元之寫入運作的時序圖。請參閱圖12所示，關於一互補胞元CC的一寫入運作是被分成一預充電周期與一寫入周期。

在該預充電周期期間，一選擇電壓Vsel被施加至未被選擇列選擇線UNSEL CSLs和一被選擇列選擇線SEL CSL以致於一地電壓GND被施加至所有位元線SEL BL和UNSEL BLs；同時，該地電壓GND被施加至未被選擇互補位元線UNSEL BLBs和被選擇互補位元線SEL BLB。一地電壓GND被施加至被共享字線SEL WL和UNSEL WLs與一互補源線SLB_sub。

在一寫入周期期間，一地電壓GND被施加至該等未被選擇列選擇線UNSEL CSLs，而該被選擇列選擇線SEL CSL被維持有該選擇電壓Vsel。因此，該等未被選擇位元線UNSEL BLs維持該預充電周期的地電壓GND；另一方面，一預充電壓Vpre是由被儲存於該輸入緩衝器IBF內之資料的相反值，即，互補資料，來被施加至該被選擇互補位元線SEL BLB。

這時，一開啟電壓Von被施加至該被選擇字線SEL WL來打開一互補電晶體TB1，而該等未被選擇字線UNSEL WLs被維持有一地電壓GND。一地電壓GND被施加至一互補源線SLB_sub俾把互補資料寫入在一連接至該被選擇互補位元線SEL BLB的互補胞元CC。

這時，連接至該未被選擇互補位元線SEL BLB的互補胞元CC與該互補源線SLB_sub是由接收該開啟電壓Von的互補電晶體TB1電氣地連接。即，該預充電壓Vpre被施加至連接至該被選擇互補位元線SEL BLB之互補胞元CC的一端，而該地電壓GND被施加至連接至該互補源線SLB_sub之互補胞元CC的另一端。藉著以上所述的偏壓條件，由於電流流至該互補胞元CC內，資料被儲存。這時，電流方向會是與配合圖11所述的電流方向相反。

圖13是為一示意地描繪發明概念之實施例之非依電性記憶體裝置之寫入方法的流程圖。在下面，一寫入方法將會配合圖1至13來被更完整地描述。

連接至真胞元的位元線BLs與連接至互補胞元的互補位元線BLBs是以不同的預充電壓來預充電。例如，在步驟S110中，於一預充電周期期間，就一真胞元TC的寫入運作而言一預充電壓Vpre被施加至該等位元線BLs，而就一互補胞元CC的寫入運作而言一地電壓GND被施加至該等互補位元線BLBs，如配合圖11和12所述。

一被選擇字線SEL WL施加一開啟電壓至該(等)選擇電晶體(例如，T1,T2,TB1,TB2,等等)俾把真胞元連接至一源線SL以及把互補胞元連接至一互補源線SLB。在步驟S120中，一被選擇位元線可以依據要被寫入的資料來被設定，而一被選擇互補位元線可以依據要被寫入的互補資料來被設定。

在一時間周期期間(例如，一希望的時間周期或者，一預定時間周期)，不同的寫入電壓被施加至該源線SL和該互補源線SLB。例如，在步驟S130中，如配合圖11所述一寫入電壓Vwrite被施加至該源線SL，而如配合圖12所述一地電壓GND被施加至該互補源線SLB。

藉由發明概念的寫入方法，不同的電壓會被施加至一連接至一真胞元的位元線和一連接至一互補胞元的互補位元線，而不同的電壓會被施加至一連接至該真胞元的源線和一連接至該互補胞元的互補源線。

圖14是為一用於描述發明概念之實施例之非依電性記憶體裝置之真胞元之讀取運作的時序圖。請參閱圖14所示，關於一真胞元TC的讀取運作是被分成一預充電周期與一讀取周期。

在該預充電周期期間，一選擇電壓Vsel被施加至未被選擇列選擇線UNSEL CSLs和一被選擇列選擇線SEL CSL以致於一地電壓GND被施加至所有位元線SEL BL和UNSEL BLs；同時，該地電壓GND被施加至未被選擇互補位元線UNSEL BLBs和被選擇互補位元線SEL BLB。一地電壓GND被施加至字線SEL WL和UNSEL WLs與一源線SL_sub。

在該讀取周期期間，一地電壓GND被施加至該等未被選擇列選擇線UNSEL CSLs，而該被選擇列選擇線SEL CSL被維持有該選擇電壓Vsel。因此，該等未被選擇位元線UNSEL BLs維持該預充電周期的預充電壓Vpre。

這時，一開啟電壓Von被施加至該被選擇字線SEL WL來打開一電晶體T1，該等未被選擇字線UNSEL WLs被維持有一地電壓GND，而一源線SL_sub被維持有一地電壓GND。因此，該被選擇位元線SEL BL會具有一對應於儲存在該真胞元TC內之資料的電壓。一感測放大器SA藉由感測在該被選擇位元線SEL BL的電壓來判斷該真胞元TC的資料。

圖15是為一用於描述發明概念之實施例之非依電性記憶體裝置之互補胞元之讀取運作的時序圖。請參閱圖15所示，關於一互補胞元CC的讀取運作是被分成一預充電周期和一讀取周期。

在該預充電周期期間，一選擇電壓Vsel被施加至未被選擇列選擇線UNSEL CSLs和一被選擇列選擇線SEL CSL以致於一地電壓GND被施加至所有互補位元線SEL BLB和UNSEL BLBs；同時，該地電壓GND被施加至未被選擇互補位元線UNSEL BLBs和被選擇互補位元線SEL BLB。一地電壓GND被施加至字線SEL WL和UNSEL WLs與一源線SL_sub。

在該讀取周期期間，一地電壓GND被施加至該等未被選擇列選擇線UNSEL CSLs，而該被選擇列選擇線SEL CSL被維持有該選擇電壓Vsel。因此，該等未被選擇位元線UNSEL BLs維持該預充電周期的預充電壓Vpre。這時，一開啟電壓Von被施加至該被選擇字線SEL WL來打開一互補電晶體TB1，該等未被選擇字線UNSEL WLs被維持有一地電壓GND，而一互補源線SL_sub被維持有一地電壓GND。因此，該被選擇互補位元線SEL BLB會具有一對應於儲存在該互補胞元CC內之資料的電壓。一感測放大器SA藉由感測在該被選擇互補位元線SEL BL的電壓來判斷該互補胞元CC的資料。

圖16是為一示意地描繪發明概念之實施例之非依電性記憶體裝置之讀取方法的流程圖。在下面，一讀取方法將會配合圖1至16來被更完整地描述。

連接至真胞元的位元線BLs與連接至互補胞元的互補位元線BLBs是以相同的預充電壓來預充電。例如，在步驟S210中，於一預充電周期期間，就一真胞元TC的讀取運作而言一地電壓GND被施加至該等位元線BLs，而就一互補胞元CC的讀取運作而言一地電壓GND被施加至該等互補位元線BLBs，如配合圖14和15所述。

一被選擇字線SEL WL施加一開啟電壓至該(等)選擇電晶體(例如，T1,T2,TB1,TB2,等等)俾把真胞元連接至一源線SL以及把互補胞元連接至一互補源線SLB。在步驟S220中，一讀取電壓(例如，GND)被施加至該源線SL與該互補源線SLB。

該被選擇位元線SEL BL與該被選擇互補位元線SEL BLB是連接至一感測放大器SA。在步驟S230中，該感測放大器SA感測在該被選擇位元線SEL BL與該被選擇互補位元線SEL BLB的電壓或電流來判斷儲存於一真胞元內的資料。

藉由發明概念的讀取方法，相同的預充電壓(例如，GND)會被施加至一連接至一真胞元的位元線和一連接至一互補胞元的互補位元線，而相同的讀取電壓GND會被施加至一連接至該真胞元的源線和一連接至該互補胞元的互補源線。

圖17是為一示意地描繪發明概念之實施例之儲存裝置的方塊圖。請參閱圖17所示，一儲存裝置包含至少一個非依電性記憶體裝置100與一控制該非依電性記憶體裝置100的記憶體控制器200。

該非依電性記憶體裝置100可以被實施來具有與配合圖1至16所述之相同的結構或方法。在範例實施例中，該非依電性記憶體裝置100是經由一DRAM界面來與該記憶體控制器200連通。

發明概念之實施例的儲存裝置10可應用到一記憶體模組。

現在發明概念之非依電性記憶體裝置的應用將會被描述。

圖18是為一示意地描繪發明概念之實施例之儲存裝置1000的方塊圖。請參閱圖18所示，一儲存裝置1000包含至少一個快閃記憶體裝置1100和一個控制該快閃記憶體裝置1100的記憶體控制器1200。在圖18中所示的儲存裝置1000可以是被使用為，但不受限定為，一記憶體卡(例如，CF、SD、微型SD等等)的儲存媒介物或者一USD儲存裝置。

該快閃記憶體裝置1100能夠以NAND怏閃記憶體或VNAND實現。該記憶體控制器1200響應於一主機要求來控制該怏閃記憶體裝置1100的讀取、寫入、與抹除運作。該記憶體控制器1200包含至少一個中央處理單元1210、一緩衝器記憶體1220、一ECC塊1230、一碼記憶體1240、一主機界面1250、和一怏閃界面1260。

該中央處理單元1210控制該快閃記憶體裝置1100的全部運作，包括一檔案系統的寫入、讀取、管理、損壞頁(bad pages)的管理等等。該緩衝器記憶體1220響應於該中央處理單元1210的控制來運作而且是被使用作為一工作記憶體、一緩衝器記憶體、與一快取記憶體。如果該緩衝器記憶體1220是被使用作為一工作記憶體的話，由該中央處理單元1210所處理的資料是被暫時儲存於其內。該緩衝器記憶體1220被使用來緩衝從主機轉移至快閃記憶體裝置1100或者從怏閃記憶體裝置1100轉移至主機的資料。如果該緩衝器記憶體1220被使用作為怏取記憶體的話，它可以致使一低速怏閃記憶體裝置1100以高速運作。

該ECC塊1230產生一用於校正從怏閃記憶體裝置1100接收之資料的故障位元或者錯誤位元的誤差校正碼 ECC。該ECC塊1230對要被供應至該怏閃記憶體裝置1100的資料執行錯誤校正編碼，所以一同位檢查位元(parity bit)被加入至它那裡。該同位檢查位元可以被儲存在該怏閃記憶體裝置1100內。

該ECC塊1230對從該怏閃記憶體裝置1100輸出的資料執行錯誤校正編碼。該ECC塊1230利用該同位檢查來校正一錯誤。該ECC塊1230利用LDPC(Low Density Parity Check)碼、BCH碼、渦輪碼(turbo code)、RS(Reed-Solomon)碼、迴旋碼(convolution code)、RSC(Recursive Systematic Code)、TCM(Trellis-Coded Modulation)、BCM(Block Coded Modulation)、等等。

該碼記憶體1240儲存運作系統/碼資料俾驅動該儲存裝置1000。該碼記憶體1240能夠以如配合圖1至17所述的非依電性記憶體裝置100來實施。

該記憶體控制器1200透過該主機界面1250來與該主機以及透過該怏閃界面1260來與該怏閃記憶體裝置1100交換資料。該主機界面1250可以經由PATA(Parallel AT Attachment bus)、SATA(Serial AT Attachment bus)、SCSI、USB、PCle、NAND界面等等來與一主機連接。

在至少一個範例實施例中，該記憶體控制器1200可以包括一RF通信功能(例如，WiFi)。

發明概念之實施例的儲存裝置1000包括該能夠增加或最大化感測邊界並且縮減晶片尺寸的碼記憶體1240。因此，要改進該儲存裝置1000的性能是有可能的。

發明概念可應用到一記憶卡。

圖19是為一示意地描繪發明概念之實施例之記憶卡2000的方塊圖。一記憶卡2000可以是，例如，一MMC、一SD卡、一多用途卡、一微型-SD卡、一記憶棒、一小型SD卡、一ID卡、一PCMCIA卡、一SSD卡、一晶片卡、一智慧卡、一USB卡等等。

請參閱圖19所示，該記憶體卡2000包含一界面部份2100俾可與一外部裝置界接、一包括一緩衝器記憶體且控制該記憶卡2000之運作的控制器2200、及至少一個發明概念之一個或多個實施例的非依電性記憶體裝置2300。該控制器2200是為一處理器並且控制該非依電性記憶體裝置2300的寫入與讀取運作。該控制器2200是透過一資料匯流排DATA和一位址匯流排ADDRESS來與該非依電性記憶體裝置2300和該界面部份2100耦合。

發明概念之實施例的記憶卡2000藉由縮減晶片尺寸而會是有利於集積度。

發明概念是可應用到通用怏閃儲存(UFS)。

圖20是為一示意地描繪發明概念之實施例之通用怏閃儲存(UFS)的方塊圖。請參閱圖20所示，一UFS系統3000包括一UFS主機3100、至少一個埋藏UFS裝置3200、與一可移除UFS卡3300。在該UFS主機3100與該埋藏UFS卡裝置3200之間的通信以及在該UFS主機3100與該可移除UFS卡3300之間的通信是可以經由M-PHY層來達成。

該等組件3200與3300中之至少一者能夠以在圖 17中所描繪的儲存裝置10實現。

另一方面，該主機3100可以包括一根據一與該UFS協定不同之協定來支援通信的橋。該UFS主機3100與該可移除UFS卡3400能夠透過不同的卡協定：UFDs、MMC、eMMC SD、迷你SD、微型SD等等，來彼此通信。

發明概念可應用到行動裝置。

圖21是為一示意地描繪發明概念之實施例之行動裝置4000的方塊圖。請參閱圖21所示，一行動裝置4000包括一統一處理器4100、一緩衝器記憶體4200、一顯示器/觸控模組4300、及一儲存裝置4400。

該統一處理器4100被組配來控制該行動裝置4000的全部運作並且與一外部裝置有線/無線通信。該緩衝器記憶體4200被組配來暫時地儲存供該行動裝置4000之處理運作用的資料。該顯示器/觸控模組4300被組配來顯示由該統一處理器4100所處理的資料或者從一觸控板接收資料。該儲存裝置4400被組配來儲存使用者資料。該儲存裝置4400可以是一eMMC、SSD、或UFS裝置。該緩衝器記憶體4200與該儲存裝置4400中之至少一者可包含一配合圖1至17所述的非依電性記憶體裝置100。

發明概念之實施例的行動裝置4000可以包括該緩衝器記憶體4200或者該以一有利於集積度之非依電性記憶體裝置來實施的儲存裝置4400。

發明概念之一記憶體系統及/或一儲存裝置能夠依據各種不同封裝技術中之任一者來被封裝。如此之封裝技術的範例可以包括PoP(Package on Package)、球柵狀陣列(BGAs)、晶片尺寸封裝(CSPs)、塑膠引線晶片承載封裝(PLCC)、塑膠雙列直插式封裝(PDIP)、晶粒蜂窩狀封裝(Die in Waffle Pack)、晶圓形式的晶粒(Die in Wafer Form)、板載晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、小輪廓積體電路(SOIC)、縮小小輪廓封裝(SSOP)、薄型小輪廓封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理堆疊封裝(WSP)等等

雖然發明概念已經參考實施例予以說明，但是任何在本發明所屬技術領域中具有通常知識者將明瞭在不脫離本發明之精神和範圍內當可作各種變化及修改。因此，需知上述實施例僅用以解說，而非用以限定本發明。

Claims

一種非依電性記憶體裝置，包含：儲存資料的第一與第二真胞元；儲存該資料之互補資料的第一與第二互補胞元；各自連接到該等第一與第二真胞元之第一端的多條位元線；各自連接到該等第一與第二互補胞元之第一端的多條互補位元線；一第一副字線，其連接到該等第一真胞元之第二端；一第二副字線，其連接到該等第二真胞元之第二端；一第一互補副字線，其連接到該等第一互補胞元之第二端；一第二互補副字線，其連接到該等第二互補胞元之第二端；及一第一電晶體，其被組配以響應於被施加到一第一字線之一第一開啟電壓來把該第一副字線連接至一第一源線；一第一互補電晶體，其被組配以響應於該第一開啟電壓來把該第一互補副字線連接至一第一互補源線；一第二電晶體，其被組配以響應於被施加到一第二字線之一第二開啟電壓來把該第二副字線連接至該第一源線；及一第二互補電晶體，其被組配以響應於該第二開啟電壓來把該第二互補副字線連接至該第一互補源線。
如請求項1之非依電性記憶體裝置，其中，該等第一與第二真胞元和該等第一與第二互補胞元中之每一者為一磁穿隧接面(MTJ)胞元。
如請求項2之非依電性記憶體裝置，其中，該等第一與第二字線是在與該第一源線和該第二互補源線之方向相同的一方向上延伸。
如請求項1之非依電性記憶體裝置，更包含：被組配以響應於列選擇訊號來選擇地把該等位元線中之一者連接至一第一資料線的位元線選擇電晶體；及被組配以響應於該等列選擇訊號來選擇地把該等互補位元線中之一者連接至一第二資料線的互補位元線選擇電晶體。
如請求項4之非依電性記憶體裝置，更包含：供應對應於該資料之一電壓給該第一資料線的一輸入緩衝器；及供應對應於該互補資料之一電壓給該第二資料線的一互補輸入緩衝器。
如請求項5之非依電性記憶體裝置，其中，一預充電壓在關於該等第一與第二真胞元中之一者的一寫入運作中被施加到該等位元線之後，一地電壓被施加到一被選擇位元線，一開啟電壓被施加到一被選擇字線，且一寫入電壓被施加到該第一源線。
如請求項5之非依電性記憶體裝置，其中，一地電壓在關於該等第一與第二互補胞元中之一者的一寫入運作中被施加到該等互補位元線之後，該預充電壓被施加到一被選擇互補位元線，一開啟電壓被施加到一被選擇字線，且一地電壓被施加到該第一互補源線。
如請求項4之非依電性記憶體裝置，更包含：被組配來感測在該第一資料線與該第二資料線之電壓或電流的一感測放大器。
如請求項8之非依電性記憶體裝置，其中，一地電壓在關於該等第一與第二真胞元中之一者的一讀取運作中被施加到該等位元線之後，一開啟電壓被施加到一被選擇位元線，且一地電壓被施加到該第一源線。
如請求項8之非依電性記憶體裝置，其中，一地電壓在關於該等第一與第二互補胞元中之一者的一讀取運作中被施加到該等互補位元線之後，一開啟電壓被施加到一被選擇位元線，且一地電壓被施加到該第一互補源線。
如請求項1之非依電性記憶體裝置，更包含：被組配以響應於源線控制訊號來獨立地控制被施加到該第一源線與該第一互補源線之一電壓的一源線控制電路。
如請求項11之非依電性記憶體裝置，更包含：被組配以響應於資料、一讀取致能訊號、與一寫入致能訊號來產生該等源線控制訊號的一源線控制訊號產生器。
如請求項1之非依電性記憶體裝置，其中，該開啟電壓為一電源供應電壓。
一種非依電性記憶體裝置，包含：一源線結構；連接在第一對應位元線與一副字線結構之間的複數個真記憶體胞元；連接在對應互補位元線與該副字線結構之間的複數個互補記憶體胞元；被組配來選擇地把該源線結構電氣連接至該副字線結構的一選擇結構；一控制電路，其被組配以在一讀取運作與一寫入運作中之至少一者期間，根據應用於單一字線之一開啟電壓、連接至該等複數個真記憶體胞元之一第一副字線、與連接至該等複數個互補記憶體胞元之一第二副字線，來控制該選擇結構，以致於在該副字線結構中的該第一副字線是連接至在該源線結構中的一第一源線，而在該副字線結構中的該第二副字線是連接至該源線結構中的一第二源線。
如請求項14之非依電性記憶體裝置，其中，該第一副字線與該第二副字線是為一相同副字線與不同副字線中之一者，而且該第一源線與該第二源線是為一相同源線與不同源線中之一者。