CN107086048A - 电子装置 - Google Patents

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Abstract

一种电子装置。半导体存储器包括：多个字线；以及多个列，包括与所述多个字线相对应的多个阻变储存单元，所述多个列被分成多个页，每个页具有一个或多个列；存储电路，耦接到半导体存储器，以感测储存在阻变储存单元的数据；以及存储控制电路，耦接到半导体存储器和存储电路以控制存储电路对储存的数据的感测，方式为，在读取操作中，通过在所述多个页之中的选中的页被激活的时段中连续地激活‑预充电所述多个字线之中的一个或多个字线，来感测选中的页中所包括的阻变储存单元的数据。

Description

电子装置
相关申请的交叉引用
本申请要求于2016年2月15日提交给韩国知识产权局的韩国专利申请No.10-2016-0017012的优先权，其全部内容通过引用整体合并于此。
技术领域
本公开涉及存储电路或器件及其在电子装置或系统中的应用。
背景技术
近来，随着电子装置朝着微型化、低功耗、高性能、多功能等方向发展，本领域需要能在诸如计算机、便携式通信装置等各种电子装置中储存信息的半导体器件，且已经对这样的半导体器件开展了研发。这种半导体器件包括能利用根据施加的电压或电流在不同的电阻状态之间切换的特性来储存数据的半导体器件，例如，RRAM(阻变随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁随机存取存储器)、电子熔丝等。
发明内容
在本公开中公开的技术包括一种电子装置，该电子装置通过扩展页的范围来保证高速页操作的效率。
所公开的技术包括一种电子装置，该电子装置通过减少读出放大器的预充电操作以及通过减少伴随着读出放大器的预充电操作的噪声，可以进行高速操作。
在一个实施例中，一种电子装置可以包括：半导体存储器，所述半导体存储器可以包括多个字线以及多个列，所述多个列包括与所述多个字线相对应的多个阻变储存单元，所述多个列被分成多个页，每个页具有一个或多个列；存储电路，所述存储电路耦接到所述半导体存储器，以感测储存在所述多个阻变储存单元中的数据；以及存储控制电路，所述存储控制电路耦接到所述半导体存储器和所述存储电路，以控制所述存储电路对储存的数据的感测，方式为，在读取操作中，通过在所述多个页之中的选中的页被激活的时段中连续地激活-预充电所述多个字线之中的一个或多个字线，来感测在被选中的页中所包括的阻变储存单元的数据。
所述电子装置还可以包括多个读出放大器，所述多个读出放大器对应于所述多个页之中的一个页，且感测所述多个列之中的相对应的一个或多个列中所包括的阻变储存单元的数据。
所述被选中的页被激活的时段是所述多个读出放大器之中的与被选中的页相对应的一个或多个读出放大器被激活的时段。
在所述被激活时段，所述读出放大器可以感测与所述相对应的一个或多个列之中的被选中的列和在所述多个字线之中的被激活的字线相对应的阻变储存单元的数据。
当两个或两个以上个读取操作持续地执行且在所述两个或两个以上个读取操作中可以选中相同的页时，从所述两个或两个以上个读取操作中的第一个读取操作开始直到所述两个或两个以上个读取操作中的最后一个读取操作结束，被选中的页可以保持为激活状态。
当之前的读取操作中的选中的页与当前的读取操作中的选中的页可以不同时，之前的读取操作中的选中的页可以被去激活，且当前的读取操作中的选中的页可以被激活。
所述多个读出放大器可以通过将流入阻变储存单元的电流与参考电流进行比较，来感测所述阻变储存单元的数据。
所述阻变储存单元可以包括：选择元件，所述选择元件耦接到相对应的字线；以及可变电阻元件，所述可变电阻元件的电阻值根据储存在所述多个阻变储存单元中的数据来确定。
所述可变电阻元件可以包含任何一种金属氧化物材料且可以包括具有在两个磁性层之间插入隧道势垒的结构。
所述电子装置还可以包括微处理器。所述微处理器可以包括：控制单元，所述控制单元用于从所述微处理器的外部接收具有命令的信号，提取或解码该命令或者执行所述微处理器的信号的输入/输出控制；操作单元，所述操作单元用于根据在所述控制单元中的命令的解码结果来执行操作；以及储存单元，所述储存单元用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址。所述半导体存储器可以是所述微处理器中的所述储存单元的一部分。
所述电子装置还可以包括处理器。所述处理器可以包括：核心单元，所述核心单元用于利用根据从所述处理器的外部输入的命令的数据来执行与所述命令相对应的操作；高速缓存存储器单元，所述高速缓存存储器单元被配置成储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址；以及总线接口，所述总线接口耦接在所述核心单元与所述高速缓存存储器单元之间，且在所述核心单元与所述高速缓存存储器单元之间传递数据。所述半导体存储器可以是所述处理器中的高速缓存存储器单元的一部分。
所述电子装置还可以包括处理系统。所述处理系统可以包括：处理器，用于将接收的命令译码并且根据命令的译码结果来控制信息的操作；辅助存储器件，用于储存所述信息和用于将命令译码的程序；主存储器件，用于导入和储存来自所述辅助存储器件的所述程序和所述信息，使得所述处理器可以在执行所述程序时利用所述程序和所述信息来执行所述操作；以及接口器件，用于执行所述处理器、所述辅助存储器件和所述主存储器件中的一个或多个与外部之间的通信。所述半导体存储器可以是所述处理系统中的所述辅助存储器件或所述主存储器件的一部分。
所述电子装置还可以包括数据储存系统。所述数据储存系统可以包括：储存器件，所述储存器件用于储存数据且不论电力供应是否存在也能保持所储存的数据；控制器，所述控制器用于根据从外部输入的命令来控制所述储存器件的数据输入/输出；临时储存器件，所述临时储存器件用于临时储存在所述储存器件与外部之间交换的数据；以及接口，所述接口用于执行在所述储存器件、所述控制器和所述临时储存器件中的一个或多个与外部之间的通信。所述半导体存储器可以是所述数据储存系统中的储存器件或临时储存器件的一部分。
所述电子装置还可以包括存储系统。所述存储系统可以包括：存储器，所述存储器用于储存数据且不论电力供应是否存在也能保持所储存的数据；存储控制器，所述存储控制器用于根据从外部输入的命令来控制所述存储器的数据输入/输出；缓冲存储器，所述缓冲存储器用于缓冲在所述存储器与外部之间交换的数据；以及接口，所述接口用于执行在所述存储器、所述存储控制器和所述缓冲存储器中的一个或多个与外部之间的通信。所述半导体存储器可以是所述存储系统中的所述存储器或所述缓冲存储器的一部分。
在另一个实施例中，一种电子装置可以包括半导体存储器。所述半导体存储器可以包括：多个字线；多个局域线对，与所述多个字线之中的一个字线相对应的多个阻变储存单元耦接到所述多个局域线对，所述多个局域线对中的每个局域线对包括局域位线和局域源极线；多个全局线对，与所述多个局域线对相对应，所述多个全局线对中的每个全局线对包括全局位线和全局源极线；以及多个读出放大器，所述多个读出放大器耦接到在所述多个全局线对之中的对应全局线对且用于感测被选中的阻变储存单元的数据，其中，所述半导体存储器划分为多个页，所述多个页具有在所述多个全局线对之中的一个或多个全局线对，且在读取操作中，所述半导体存储器在所述多个页之中的该被选中的页被激活的时段中，持续地激活-预充电所述多个字线之中的一个或多个字线，并感测被选中的页中所包括的阻变储存单元的数据。
所述多个页中的每个可以对应于所述多个读出放大器中的一个或多个读出放大器。
该被选中的页可被激活的时段是在所述多个读出放大器之中的与该被选中的页相对应的一个或多个读出放大器可被激活的时段。
在该被激活的时段，该读出放大器可以感测与所述多个局域线对之中的和所耦接的全局线对相对应的被选中的局域线对相耦接且和在所述多个字线之中的被激活的字线相耦接的阻变储存单元的数据。
当两个或两个以上个读取操作可以持续地执行且在所述两个或两个以上个读取操作中可以选中相同的页时，从所述两个或两个以上个读取操作中的第一个读取操作开始直到所述两个或两个以上个读取操作中的最后一个读取操作可结束，该被选中的页可以保持为激活状态。
所述阻变储存单元可以包括：选择元件，所述选择元件耦接到相对应的字线；以及可变电阻元件，可变电阻元件的电阻值根据储存在所述阻变储存单元中的数据来确定，且其中所述选择元件和所述可变电阻元件耦接在所述多个局域线对之中的相对应的局域线对之间。
所述可变电阻元件可以包括任何一种金属氧化物材料且包括具有在两个磁性层之间插入隧道势垒的结构。
所述电子装置还可以包括微处理器。所述微处理器可以包括：控制单元，用于从所述微处理器的外部接收具有命令的信号，提取或解码所述命令或者执行所述微处理器的信号的输入/输出控制；操作单元，用于根据在所述控制单元中的该命令的解码结果来执行操作；以及储存单元，用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址。所述半导体存储器可以是所述微处理器中的储存单元的一部分。
所述电子装置还可以包括处理器。所述处理器可以包括：核心单元，用于利用根据从所述处理器的外部输入的命令的数据来执行与该命令相对应的操作；高速缓存存储器单元，用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址；以及总线接口，所述总线接口耦接在所述核心单元与所述高速缓存存储器单元之间，且在所述核心单元与所述高速缓存存储器单元之间传送数据。所述半导体存储器可以是所述处理器中的高速缓存存储器单元的一部分。
所述电子装置还可以包括处理系统。所述处理系统可以包括：处理器，用于将接收的命令译码并且根据该命令的译码结果来控制信息的操作；辅助存储器件，用于储存所述信息和用于将所述命令译码的程序；主存储器件，用于导入和储存来自所述辅助存储器件的所述程序和所述信息，使得所述处理器可以在执行所述程序时利用所述程序和所述信息来执行所述操作；以及接口器件，用于执行在所述处理器、所述辅助存储器件和所述主存储器件中的一个或多个与外部之间的通信。所述半导体存储器可以是所述处理系统中的所述辅助存储器件或所述主存储器件的一部分。
所述电子装置还可以包括数据储存系统。所述数据储存系统可以包括：储存器件，用于储存数据且不论电力供应是否存在都能保持所储存的数据；控制器，用于根据从外部输入的命令来控制所述储存器件的数据输入/输出；临时储存器件，用于临时储存在所述储存器件与外部之间交换的数据；以及接口，用于执行在所述储存器件、所述控制器和所述临时储存器件中的一个或多个与外部之间的通信。所述半导体存储器可以是所述数据储存系统中的所述储存器件或临时储存器件中的一部分。
所述电子装置还可以包括存储系统。所述存储系统可以包括：存储器，用于储存数据且不论电力供应是否存在都能保持所储存的数据；存储控制器，用于根据从外部输入的命令来控制所述存储器的数据输入/输出；缓冲存储器，用于缓冲在所述存储器与外部之间交换的数据；以及接口，用于执行在所述存储器、所述存储控制器和所述缓冲存储器中的一个或多个与外部之间的通信。所述半导体存储器可以是在所述存储系统中的所述存储器或缓冲存储器的一部分。
在又一个实施例中，一种电子装置可以包括半导体存储器。所述半导体存储器可以包括：单元阵列，所述单元阵列具有成行和成列布置的多个阻变储存单元，所述单元阵列基于所述多个阻变储存单元而划分成多个页，每个页包括所述多个阻变储存单元的一部分；以及多个读出放大器，所述多个读出放大器对应于所述多个页之中的一个页，并感测在相对应的页中所包括的阻变储存单元的数据，其中，在读取操作中，所述半导体存储器在所述多个页中的被选中的页被激活的时段中，以行为单位持续地感测被选中的页中的多个阻变储存单元中的一部分或全部。
被选中的页被激活的时段可以是所述多个读出放大器之中与被选中的页相对应的一个或多个读出放大器被激活的时段。
当两个或两个以上个读取操作可以持续地执行且在所述两个或两个以上个读取操作中可以选中相同的页时，从所述两个或两个以上个读取操作中的第一个读取操作开始直到所述两个或两个以上个读取操作中的最后一个读取操作可结束，该被选中的页可以保持为激活状态。
附图说明
图1是说明根据一个实施例的磁隧道结的例子的图，该磁隧道结是在两个磁性层之间插入隧道势垒层的任何一种结构。
图2A和图2B示出根据一个实施例的用于将数据储存在可变电阻元件中的示例性操作。
图3是说明根据一个实施例的包括可变电阻元件的存储电路(器件)的例子的配置图。
图4A和图4B是说明图3中的存储电路(器件)的读取操作的例子的波形图。
图5是说明根据一个实施例的存储电路(器件)的例子的配置图，该存储电路(器件)不同于图3中的存储电路(器件)，以页为单位执行读取。
图6是说明图5中的存储电路(器件)的读取操作的例子的波形图。
图7A和图7B是说明根据一个实施例的包括可变电阻元件的存储电路(器件)的例子的电路配置图。
图8是根据一个实施例的用存储器件实现的微处理器的例子的配置图。
图9是根据一个实施例的用存储器件实现的处理器的例子的配置图。
图10是根据一个实施例的用存储器件实现的系统的例子的配置图。
图11是根据一个实施例的用存储器件实现的数据储存系统的例子的配置图。
图12是根据一个实施例的用存储器件实现的存储系统的例子的配置图。
具体实施方式
本公开中公开的技术可以用下文参照附图更加详细描述的各个实施例来实施。公开的实施例仅仅是示例，且可以是不同的形式，因而公开的技术不应理解为限于本文所列的实施例。
在一个实施例中，一种半导体器件可以包括可变电阻元件，且在下文，该可变电阻元件可以表现出可变电阻特性并且包括单层结构或多层结构。例如，该可变电阻元件可以包括用在阻变随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等中的基于硫族化物的化合物、过渡金属化合物、铁电体、铁磁体等。然而，本公开的技术的实施方式不限于这些例子，该可变电阻元件可以包括具有希望的可变电阻特性的另一种合适的材料，且能响应于施加在可变电阻元件两端的电流或电压来在不同的电阻状态之间切换。
在一些实施方式中，该可变电阻元件可以包括例如金属氧化物。该金属氧化物可以是过渡金属氧化物，诸如，镍(Ni)氧化物、钛(Ti)氧化物、铪(Hf)氧化物、锆(Zr)氧化物、钨(W)氧化物、钴(Co)氧化物、或基于钙钛矿的材料诸如STO(SrTiO)或PCMO(PSCaMnO)。与因空位的行为导致的电流丝的产生/消失相关联地，这种可变电阻元件可以展现出不同的电阻状态且可以在不同的电阻状态之间切换。
在另一个实施方式中，该可变电阻元件可以包括相变材料。该相变材料可以是基于硫族化物的材料，诸如GST(Ge-Sb-Te)等。与经由加热或冷却而稳定到晶体状态和非晶状态中的一种相关联地，这种可变电阻元件可以在不同的电阻状态之间切换。
在又一个实施例中，该可变电阻元件可以包括在两个磁性层之间插入隧道势垒层的结构。该磁性层可以由铁磁材料或多种铁磁材料(例如，NiFeCo、CoFe)形成，且该隧道势垒层可以由合适的势垒材料诸如Al2O3形成。这种可变电阻元件可以根据这两个磁性层的相对磁化方向而在不同的电阻状态之间切换。例如，在一个实施方式中，当两个磁性层的磁化方向彼此平行时，可变电阻元件可以在低电阻状态，当两个磁性层的磁化方向彼此反向平行时，可变电阻元件可以在高电阻状态。
图1是说明根据一个实施例的磁隧道结的一个例子的图，该磁隧道结是在两个磁性层之间插入有隧道势垒层的各种可能结构中的一种。
如图1所示，磁隧道结100可以包括作为上电极的第一电极层110、作为下电极的第二电极层120、作为一对磁性层的第一磁性层112和第二磁性层122以及插入在所述一对磁性层112和122之间的隧道势垒层130。
第一磁性层112可以是或者可以包括自由铁磁层，该自由铁磁层的磁化方向根据施加给磁隧道结100的电流方向而改变，且第二磁性层122可以是或者可以包括磁化方向被钉扎的钉扎铁磁层。
这样的磁隧道结100可以基于第一磁性层112和第二磁性层122的不同相对磁化方向而表现出不同的电阻状态或值，且因而在写入操作中可以通过基于施加的电流的方向和大小改变电阻值，来记录数据“0”或“1”。
图2A和图2B是说明根据一个实施例的用于将数据储存在可变电阻元件210中的操作的图。可变电阻元件210可以是，例如，图1中的磁隧道结100。
图2A是说明在可变电阻元件210中记录具有逻辑值“低”的数据的操作的图。为了选择用于储存数据的可变电阻元件210，当耦接到可变电阻元件210的字线230被激活时，晶体管220导通。当施加电流以从一端251流到另一端252(如箭头方向所指示的)，即从作为图1中的磁隧道结100的上电极的第一电极层110到作为图1中的磁隧道结100的下电极的第二电极层120时，第一磁性层112(为自由铁磁层)和第二磁性层122(为钉扎铁磁层)的磁化方向平行。在此条件下，可变电阻元件210可以处于低电阻状态。当可变电阻元件210可处在低电阻状态时，可以定义为“低”数据储存在可变电阻元件210中。
另一方面，图2B是说明在可变电阻元件210中记录具有逻辑值“高”的数据的操作的图。当耦接到可变电阻元件210的字线230被激活时，晶体管220导通。当施加电流以从一端252流动到另一端251(如箭头方向指示的)即从第二电极层120到第一电极层110时，第一磁性层112和第二磁性层122的磁化方向彼此反向平行即彼此相反。在此条件下，可变电阻元件210可以在高电阻状态。当可变电阻元件210可以在高电阻状态时，可以定义为“高”数据储存在可变电阻元件210中。
储存在可变电阻元件210中的数据的逻辑值可以通过改变可变电阻元件210的电阻值来改变。当高电阻状态下的可变电阻元件210的电阻值与低电阻状态下的可变电阻元件210的电阻值之间的差异大时，可以容易地确定储存在可变电阻元件中的数据是高电阻状态还是低电阻状态，至少部分是因为两个电阻值之间的这种大差异允许两个电阻状态能很好地分隔开和区分开。然而，当高电阻状态下的可变电阻元件210的电阻值与低电阻状态下的可变电阻元件210的电阻值之间的差异较小时，就会比较难以确定储存在可变电阻元件中的数据是高电阻状态还是低电阻状态，至少部分是因为两个电阻值的这种较小的差异有可能增加数据确定时读取错误的几率。因此，希望提供一种电路机制，即使在高电阻状态下的可变电阻元件210的电阻值与低电阻状态下的可变电阻元件210的电阻值之间的差异小时，也能降低数据确定时的这种读取错误的几率。
图3和图7是说明根据一个实施例的包括上述可变电阻元件的存储电路(器件)的例子的配置图，以提供一种电路机制，能降低数据确定时的这种读取错误的几率。
图3是说明包括可变电阻元件(作为这种存储单元的存储阵列310的存储单元的一部分)的存储电路(器件)的配置图。
参见图3，存储电路(器件)可以包括单元阵列310、多个读出放大器320_0至320_m、行控制单元330以及列控制单元340。图3的以下描述集中于存储电路(器件)的读取操作而省略存储电路(器件)的写入操作。
单元阵列310可以包括多个字线WL0至WLn(n是自然数)、多个位线BL0至BLm(m是自然数)、多个源极线SL0至SLm以及多个阻变储存单元SC。多个阻变储存单元SC中的每个阻变储存单元SC可以耦接在多个位线BL0至BLm和多个源极线SL0至SLm之中的相对应位线与相对应源极线之间，且耦接到多个字线WL0至WLn之中的相对应字线。一个位线、一个源极线和耦接在该位线与该源极线之间的一个阻变储存单元可以构成列，且单元阵列310可以包括多个列COL0至COLm。字线WL0至WLn中的每个可以构成行。
每个阻变储存单元SC可以包括可变电阻元件R和串联耦接到可变电阻元件R的选择元件S。当储存“低”数据时，可变电阻元件R可以在低电阻状态，且当储存“高”数据时，可变电阻元件R可以在高电阻状态。当储存“高”数据时，可变电阻元件R可以在低电阻状态，且当储存“低”数据时，可变电阻元件R可以在高电阻状态。下面将描述存储电路的读取操作作为例子。
多个读出放大器320_0至320_s(s是小于或等于整数m的整数)可以对应于一个或多个列，且感测激活状态下的相对应列之中的选中的列的选中的阻变储存单元的数据。多个读出放大器320_0至320_s可以响应于多个使能信号SAEN<0:p>(p是等于或小于s的自然数)之中的相对应使能信号SAEN<0:p>而被激活。选中的阻变储存单元SC可以表示与多个字线WL0至WLn之中的激活的字线耦接的阻变储存单元SC。
图3中示出一个读出放大器对应于两个列的例子。每个列可以经由开关SW耦接到相对应的读出放大器。开关SW可以在相对应的列选择信号CS<0:1>被激活时导通。
多个读出放大器320_0至320_s可以允许读取电流在选中的列的选中的阻变储存单元SC中流动，且根据读取电流的电流量来感测阻变储存单元SC的数据。当阻变储存单元SC中所包括的可变电阻元件为低电阻状态时的阻变储存单元SC中流动的读取电流的电流量可以比当阻变储存单元SC中所包括的可变电阻元件为高电阻状态时的阻变储存单元SC中流动的读取电流的电流量要大。
在读取信号RD被激活时，行控制单元330可以将与行地址RADD相对应的字线WL0至WLn激活-预充电。激活-预充电可以表示将字线激活且然后在预定的时间之后将激活的字线预充电的操作。读取信号RD可以是在读取命令施加时被激活用于执行读取操作的信号。
当激活信号ACT被激活时，列控制单元340可以将使能信号SAEN<0:p>和列选择信号CS<0:1>之中的与列地址CADD相对应的使能信号和列选择信号激活。可以在多个页PG0至PGp中选中相对应的使能信号被激活的页，且可以选中与选中的页中所包括的读出放大器相对应的列中的与激活的列选择信号对应的列。当预充电信号PRE被激活时，列控制单元340可以将激活的使能信号去激活。激活信号ACT可以是在施加激活命令给存储电路(器件)时被激活用于执行激活操作的信号，且预充电信号PRE可以是在施加预充电命令时被激活用于执行预充电操作的信号。
页可以是包括与一个或多个读出放大器相对应的列的单位。一般而言，页可以指，在单元阵列中，在读取操作或写入操作中，可经由较短的访问时间来访问的一组阻变储存单元。图3中示出在存储器件(电路)中一个页包括与两个读出放大器相对应的四个列。在本公开的后续部分将提供对页的更加详细的描述。
下面描述存储电路(器件)的读取操作。
在读取操作中，当激活信号ACT被激活时，多个页PG0至PGp中的要被访问的页(例如，PG0)可以被列地址CADD选中，且与选中的页PG0相对应的使能信号(例如，SAEN<0>)可以被激活。此外，选中的页中的要被访问的列可以被选中，且与选中的列(例如，COL0和COL2)相对应的列选择信号(例如，CS<0>)可以被激活。图3中示出每个页(p＝m/4)包括四个列。在使能信号SAEN<0>被激活之后，当读取信号RD被激活时，与行地址RADD相对应的字线WL0可以被激活-预充电。
在选中页之后，在读取页的所有数据的操作(在下文，页读取操作)中，多个字线WL0至WLn可以顺序地被激活-预充电。当多个字线WL0至WLn被顺序地激活-预充电时，使能信号SAEN<0>可以保持为激活状态。此外，即使在一般的读取操作中，当两个或两个以上个连续的读取操作全部在选中的页中执行时，当两个或两个以上个字线中的每个被激活-预充电时使能信号(例如，SAEN<0>)可以保持为激活状态。
当与选中的页相对应的使能信号被激活时，相对应的页被选中且被激活。与选中的列相对应的列选择信号可以以与选中的页相对应的使能信号同等的方式被控制。
在字线被激活的区域中被激活的读出放大器320_0和320_1可以感测选中的阻变储存单元SC的数据，且将感测的数据传送到数据线DL<0:1>。此时，数据线DL<0:1>的数量可以与一个页中的一个字线被激活-预充电时被感测的数据的数量(例如，2)相同。在读取操作中，数据线DL<0:1>可以从读出放大器接收被选中的页中的感测到的数据，且将接收的数据传送到数据输出路径(图3中未示出)。当完成选中的页PG0的读取操作时，激活的使能信号SAEN<0>可以被去激活。
图3中示出一个页包括四个列。在实施方式中，页可以基于存储器件所需的具体设计而具有各种数量的列(例如，少于或多于四个)。例如，在基于本公开的技术的一些电路中，一个页可以包括八个或十六个列，或者在基于本公开的技术的其它电路中，页可以包括多于十六个的列，
图4A和图4B是说明图3中的存储电路(器件)的读取操作的波形图的例子。图4A是说明页读取操作的波形图，而图4B是说明在一个页被选中的状态下的读取两个或两个以上个字线的操作的波形图。
参见图4A，当页被选中时，与选中的页PG0相对应的使能信号SAEN<0>和与选中的列COL0和COL2相对应的列选择信号CS<0>可以被激活(A1)。接着，多个字线WL0至WLn可以被顺序地激活-预充电(B1至Bn+1)。执行页读取操作的使能信号SAEN<0>和列选择信号CS<0>可以保持激活状态，且当页读取操作完成时，使能信号SAEN<0>和列选择信号CS<0>可以被去激活(A2)，且其它页(例如，PG1)可以被选中(A3)。
在图4B中所示的读取操作序列的例子中，与选中的页PG0相对应的使能信号SAEN<0>和与选中的列COL0和COL2相对应的列选择信号CS<0>可以首先被激活(A1)。接着，当读取信号RD被激活时，两个或两个以上个行地址RADD可以输入到行控制单元330，且多个字线WL0至WLn之中的与行地址RADD相对应的两个或两个以上个字线(例如，WL0、WL1和WL3)可以被顺序地激活-预充电(B1、B2和B3)。当在选中的页中执行读取操作时，使能信号SAEN<0>可以保持为激活状态。当在选中的页中完成读取操作时，使能信号SAEN<0>和列选择信号CS<0>可以被去激活(A2)，且其它页(例如，PG1)可以被选中(A3)。
图4B中示出这样的例子，在页被选中的状态下，选中的列COL0和COL2不改变。然而，在页被选中的状态下，可以通过仅改变列来执行读取操作。
图5是说明根据一个实施例的存储电路(器件)的例子的配置图，该存储电路(器件)不同于图3中的存储电路(器件)，以页为单位执行读取。
参见图5，存储电路(器件)可以包括单元阵列510、多个读出放大器520_0至520_m、行控制单元530以及列控制单元540。
多个读出放大器520_0至520_m可以对应于一个列，且感测并输出选中的阻变储存单元SC的数据。多个读出放大器520_0至520_m可以响应于使能信号SAEN被激活。使能信号SAEN可以采用与字线的激活和预充电相似的时间来被激活和被去激活。
行控制单元530可以在激活信号ACT被激活时将与行地址RADD相对应的字线WL0至WLn激活并且将使能信号SAEN激活。此外，行控制单元530可以在预充电信号PRE被激活时将激活的字线预充电以及将使能信号SAEN去激活。
列控制单元540可以在读取信号RD被激活时将列选择信号CS<0:m>之中的与列地址CADD相对应的列选择信号激活。与激活的列选择信号CS<0>相对应的读出放大器可以输出感测的数据到数据线DL。
图5中的存储电路(器件)的页可以是包括与一个字线耦接的储存单元SC的单元。
图6是说明图5中的存储电路(器件)的读取操作的例子的波形图。
参见图6，当选中字线(页)时，选中的字线(例如，WL0)被激活，且使能信号SAEN可以被激活(A1)。在这种状态下，当列地址CADD与读取信号RD一起输入时，与列地址CADD相对应的列选择信号(例如，CS<0>和CS<1>)可以被激活，且因而选中的储存单元SC的数据可以输出(B1和B2)。当选中的字线WL0的读取操作完成时，字线WL0可以被预充电，且使能信号SAEN可以被去激活(A2)。然后，其它的字线(页)(例如，WL1)可以被选中(A3)。
在图3中，页可以是包括阻变储存单元SC的阵列，阻变储存单元SC被包括在四个列中，而在图5中，页可以是包括与一个字线耦接的阻变储存单元SC的阵列。大尺寸的页对于高速操作是有利的，因为当访问每个其它页时，操作因为使能信号的激活操作而延迟。
在图5中的存储电路(器件)中，一个页由耦接到一个字线的阻变储存单元配置而成。因此，为了扩展页就要增加耦接到字线的阻变储存单元SC的数量，且因而增加读出放大器的数量。即，难以扩展页。此外，甚至在访问任何页时，因为所有的读出放大器被激活，所以会导致大的电流消耗和噪声。
另一方面，在图3的存储电路(器件)中，因为一个页包括与多个列耦接的阻变储存单元SC，所以可以通过增加现存的列来扩展页。即，页扩展容易，且因而可以比图5中的存储电路(器件)构建更大的页。此外，当访问一个页时，由于仅仅是与页相对应的读出放大器被激活，因此电流消耗和噪声小。
图7A和图7B是说明根据一个实施例的包括可变电阻元件的存储电路(器件)的例子的配置图。
参见图7A，存储电路(器件)可以包括单元阵列710、多个读出放大器720_0至720_m、行控制单元730以及列控制单元740。在图7中将省略用于描述存储电路(器件)的写入操作的配置图。
参见图7B，单元阵列710可以包括第0至第m全局线对GBL0/GSL0至GBLm/GSLm、多个第0至第m局域线对BL0_0/SL0_0至BL0_y/SL0_y、…、BLm_0/SLm_0至BLm_y/SLm_y(y是自然数)、多个字线WL0至WLx(x是自然数)以及耦接到局域线对和字线的多个阻变储存单元SC。第0至第m全局线对GBL0/GSL0至GBLm/GSLm可以包括第0至第m全局位线GBL0至GBLm以及第0至第m全局源极线GSL0至GSLm。多个第0至第m局域线对BL0_0/SL0_0至BL0_y/SL0_y、…、BLm_0/SLm_0至BLm_y/SLm_y可以包括多个第0至第m位线BL0_0至BL0_y、…、BLm_0/BLm_y以及多个第0至第m源极线SL0_0至SL0_y、…、SLm_0/SLm_y。
第0至第m读出放大器720_0至720_m可以对应于第0至第m全局线对GBL0/GSL0至GBLm/GSLm，且通过允许读取电流流动到激活状态下的相对应全局线对来感测选中的阻变储存单元的数据。
多个第0至第m局域线对BL0_0/SL0_0至BL0_y/SL0_y、…、BLm_0/SLm_0至BLm_y/SLm_y(y是自然数)可以对应于第0至第m全局线对GBL0/GSL0至GBLm/GSLm，且可以经由开关SW耦接到相对应的全局线对。当多个列选择信号CS<0:y>之中的相对应列选择信号被激活时，耦接每个局域线对和每个全局线对的开关SW可以将相对应的局域线对与相对应的全局线对电耦接。
由于读取电流可以流入与全局线对电耦接的局域线对的阻变储存单元SC之中的与激活的字线相对应的选中的阻变储存单元中，因此读出放大器可以感测激活状态下的选中的阻变储存单元SC的数据。第0至第m读出放大器720_0至720_m可以响应于与多个使能信号SAEN<0:p>之中的相对应的使能信号SAEN<0:p>而被激活。
当读取信号RD被激活时，行控制单元730可以将与行地址RADD相对应的字线WL0至WLn激活-预充电。激活-预充电可以表示激活字线且然后在预定的时间之后将激活的字线预充电的操作。读取信号RD可以是被激活用于在读取命令施加时执行读取操作的信号。
当激活信号ACT被激活时，列控制单元740可以将在使能信号SAEN<0:p>和列选择信号CS<0:y>之中的与列地址CADD相对应的使能信号和列选择信号激活。多个页PG0至PGp之中的对应的使能信号被激活的页可以被选中，且在与选中的页中所包括的读出放大器相对应的列之中，与激活的列选择信号相对应的列可以被选中。当预充电信号PRE被激活时，列控制单元740可以将激活的使能信号去激活。
页可以是单位，且包括与一个或多个读出放大器相对应的全局线对。在图7中示出一个页包括与两个读出放大器相对应的两个全局线对。
下面描述存储电路(器件)的读取操作。
当激活信号ACT被激活时，可以由列地址CADD来选中多个页PG0至PGp之中的要被访问的页(例如，PG0)，且可以激活与选中的页PG0相对应的使能信号(例如，SAEN<0>)。此外，选中的页中要访问的局域线对可以被选中，且与选中的局域线对(例如，BL0_0/SL0_0以及BL1_0/SL1_0)相对应的列选择信号(例如，CS<0>)可以被激活。在使能信号SAEN<0>被激活之后，当读取信号RD被激活时，与行地址RADD相对应的字线(例如，WL0)可以被激活-预充电。
在读取页的所有数据的操作(在下文，页读取操作)中，在页被选中之后，多个字线WL0至WLn可以被顺序地激活-预充电。当多个字线WL0至WLn被顺序地激活-预充电时，使能信号SAEN<0>可以保持为激活状态。此外，即使在一般的读取操作中，当两个或两个以上个连续的读取操作都在选中的页中执行时，使能信号(例如SAEN<0>)可以在两个或两个以上个字线中的每一个被激活-预充电时保持为激活状态。
在字线被激活的区域中被激活的读出放大器720_0和720_s可以感测选中的阻变储存单元SC的数据，且传送感测的数据到数据线DL<0:1>。此时，当一个页中的一个字线被激活-预充电时，数据线DL<0:1>的数量可以与感测的数据的数量相同(例如，2)。在读取操作中，数据线DL<0:1>可以从读出放大器接收感测到的选中的页中的数据，且传送接收的数据到数据输出路径(图3中未示出)。当选中的页PG0的读取操作完成时，激活的使能信号SAEN<0>可以被去激活。
图7中示出一个页包括2y个局域线对。然而，根据设计，页可以包括多于或少于2y个的局域线对。
上述的存储电路或半导体器件可以使用在各种设备或系统中。图8至图12示出可以用上述存储电路或半导体器件实现的一些设备或系统。
图8是说明根据一个实施例的用存储器件实现的微处理器的例子的配置图。
参见图8，微处理器1000可以对从各种外部设备接收数据、处理数据且然后发送结果到外部设备的一系列过程进行控制和调节。微处理器1000可以包括储存单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理器件，诸如中央处理单元(CPU)、图像处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
储存单元1010可以是处理器寄存器、寄存器等，且可以是微处理器1000中的用于储存数据的部分。储存单元1010可以包括数据寄存器、地址寄存器、浮点寄存器、其它各种寄存器等。储存单元1010可以用来临时地储存操作单元1020中的用于执行操作的数据、临时地储存操作单元1020中的操作结果数据以及临时地将储存有要执行的数据的地址储存起来。
储存单元1010可以包括上述半导体器件的实施例中的一个或多个。例如，储存单元1010可以包括：多个字线；以及多个列，所述多个列具有与所述多个字线相对应的多个阻变储存单元，其中，所述多个列分成多个页，每个页具有一个或多个列。在读取操作中，所述半导体存储器可以通过在所述多个页之中的选中的页被激活的时段中连续地激活-预充电所述多个字线之中的一个或多个字线，来感测选中的页中所包括的阻变储存单元的数据，且因而可以提高储存单元1010的读取操作速度。结果，微处理器1000的性能可以改善。
操作单元1020可以根据控制单元1030将命令解码的结果，来执行多种算术操作和逻辑操作。操作单元1020可以包括一个或多个算术和逻辑单元(ALU)等。
控制单元1030可以从储存单元1010、操作单元1020和微处理器1000的外部设备等接收信号，且执行命令的提取或解码以及控制微处理器1000的信号输入/输出、以及执行程序所表示的处理。
根据本实施方式的微处理器1000还可以包括高速缓存存储器单元1040，高速缓存存储器单元1040能临时储存要从除了储存单元1010之外的外部设备输入的数据或输出到外部设备的数据。高速缓存存储器单元1040可以经由总线接口1050与储存单元1010、操作单元1020和控制单元1030交换数据。
图9是说明用根据一个实施例的存储器件实现的处理器的例子的配置图。
参见图9，处理器1100可以通过包括除了微处理器的功能(控制和调节从各种外部设备接收数据、处理数据且然后输出结果到外部设备的一系列过程)之外的各种功能来改善性能和实现多功能。处理器1100可以包括：核心单元1110，用作微处理器；高速缓存存储器单元1120，用来临时地储存数据；以及总线接口1130，用于在内部设备与外部设备之间传输数据。处理器1100可以包括诸如多核处理器、图像处理单元(GPU)和应用处理器(AP)等的各种片上系统(SoC)。
核心单元1110可以是对从外部设备输入的数据进行算术和逻辑操作的部分，且可以包括储存单元1111、操作单元1112和控制单元1113。
储存单元1111可以是在处理器1100中用于储存数据的部分，作为处理器寄存器、寄存器等。储存单元1111可以包括数据寄存器、地址寄存器、浮点寄存器、其它寄存器等。储存单元1111可以用来临时储存操作单元1112中用于执行操作的数据、操作结果数据、以及储存有要执行的数据的地址。操作单元1112是在处理器1100内执行操作的部分，且操作单元1112可以根据控制单元1113解码命令的结果执行多种算术操作和逻辑操作。操作单元1112可以包括一个或多个算术和逻辑单元(ALU)等。控制单元1113可以从储存单元1111、操作单元1112和处理器1100的外部设备接收信号，执行命令的提取或解码以及处理器1100的信号输入/输出控制以及执行程序所表示的处理。
高速缓存存储器单元1120是临时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间的数据处理速度差异的部分。高速缓存存储器单元1120可以包括初级储存单元1121、二级储存单元1122和三级储存单元1123。一般而言，高速缓存存储器单元1120包括初级储存单元1121和二级储存单元1122，且当需要高容量时，高速缓存存储器单元1120可以包括三级储存单元1123。应情况需要，高速缓存存储器单元1120可以包括更多的储存单元。即，高速缓存存储器中所包括的储存单元的数量可以取决于设计。初级储存单元1121、二级储存单元1122和三级储存单元1123储存和辨别数据的速度可以彼此相同或彼此不同。当储存单元的处理速度不同时，初级储存单元的速度可以最快。高速缓存存储器单元1120的初级储存单元1121、二级储存单元1122和三级储存单元1123之中的一个或多个储存单元可以包括上述半导体器件的实施例中的一个或多个。例如，高速缓存存储器单元1120可以包括：多个字线；以及多个列，所述多个列具有与所述多个字线相对应的多个阻变储存单元，其中，所述多个列分成多个页，每个页具有一个或多个列。在读取操作中，半导体存储器可以通过在所述多个页之中的选中的页被激活的时段中连续地激活-预充电所述多个字线之中的一个或多个字线，来感测选中的页中所包括的阻变储存单元的数据，且因而可以提高高速缓存存储器单元1120的读取操作速度。结果，处理器1100的性能可以改善。
图9是示出初级储存单元1121、二级储存单元1122和三级储存单元1123都配置在高速缓存存储器单元1120之内的配置图。然而，高速缓存存储器单元1120的初级储存单元1121、二级储存单元1122和三级储存单元1123可以配置在核心单元1110的外部，且核心单元1110与外部设备之间的数据处理速度的差异可以得到补偿。此外，高速缓存存储器单元1120的初级储存单元1121可以设置在核心单元1110内部，且二级储存单元1122和三级储存单元1123可以配置在核心单元1110外部，且处理速度差异的补偿功能可以增强。此外，初级储存单元1121和二级储存单元1122可以配置在核心单元1110内部，且三级储存单元1123可以配置在核心单元1110的外部。
总线接口1130是通过将核心单元1110、高速缓存存储器单元1120和外部设备耦接来允许数据有效传输的部分。
处理器1100可以包括多个核心单元1110，且该多个核心单元1110可以共享高速缓存存储器单元1120。多个核心单元1110和高速缓存存储器单元1120可以直接耦接或经由总线接口1130耦接。多个核心单元1110全部可以具有与上述核心单元相同的配置。当处理器1100包括多个核心单元1110时，高速缓存存储器单元1120的初级储存单元1121可以对应于多个核心单元1110的数量，初级储存单元1121可以配置在每个核心单元1110中，且二级储存单元1122和三级储存单元1123可以配置在多个核心单元1110的外部，以经由总线接口1130被共享。这里，初级储存单元1121的处理速度可以比二级储存单元1122和三级储存单元1123的处理速度快。在另一个实施方式中，初级储存单元1121和二级储存单元1122可以对应于多个核心单元1110的数量，且可以配置在每个核心单元1110中，三级储存单元1123可以配置在多个核心单元1110的外部以经由总线接口1130被共享。
处理器1100还可以包括：用于储存数据的嵌入式存储器单元1140；通信模块单元1150，用于以无线或有线方式与外部装置发送和接收数据；存储控制单元1160，用于驱动外部存储装置；媒体处理单元1170，用于处理在处理器1100中处理的数据或从外部输入装置输入的数据，并且输出处理的数据到外部接口装置等，且处理器1100还可以包括多个模块和装置。加入的多个模块可以经由总线接口1130与核心单元1110和高速缓存存储器单元1120交换数据。
嵌入式存储器单元1140可以包括易失性存储器以及非易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)以及执行上述存储器相似功能的存储器等，而非易失性存储器可以包括只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)以及执行相似功能的存储器。
通信模块单元1150可以包括可与有线网络耦接的模块、可与无线网络耦接的模块以及这些模块全部。可与有线网络耦接的模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)诸如经由传输线发送和接收数据的各种装置等。可与无线网络耦接的模块可以包括红外数据协会(IrDA)、码分多址联接(CDMA)、时分多址联接(TDMA)、频分多址联接(FDMA)、无线LAN、无线个域网(Zigbee)、无处不在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、不用传输线发送和接收数据的各种设备诸如超宽带(UWB)等。
存储控制单元1160可处理和管理在处理器1100与根据来自处理器1100的不同通信标准操作的外部储存器件之间传输的数据，且存储控制单元1160可以包括用于控制存储控制器的各种控制器,诸如，集成电子装置(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态硬盘(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
媒体处理单元1170可以处理在处理器1100中处理的数据或者来自外部输入设备的以图像、声音和其它形式输入的数据，并且输出数据到外部接口器件。媒体处理单元1170可以包括图像处理单元(GPU)、数字信号处理器(DSP)、高分辨率视频设备(HD Audio)、高分辨率多媒体接口(HDMI)控制器等。
图10是用根据一个实施例的存储器件实现的系统的例子的配置图。
参见图10，系统1200是用于处理数据的设备，且可以对用于执行一系列操作的数据执行输入、处理、输出、通信、储存等。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。系统1200可以是利用处理器操作的各种电子系统，诸如计算机、服务器、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以控制处理，诸如输入的命令的解码以及储存在系统1200中的数据的操作、比较等。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图像处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220可以是这样的存储器件：在执行程序时输入来自辅助存储器件1230的程序码或数据，且储存和执行程序码或数据。在电力中断时，储存在主储存器件1220中的内容可以保留。主存储器件1220可以包括上述半导体器件的实施例的一个或多个。例如，主存储器件1220可以包括：多个字线；以及多个列，所述多个列具有与所述多个字线相对应的多个阻变储存单元，其中，所述多个列分成多个页，每个页具有一个或多个列。在读取操作中，半导体存储器可以通过在所述多个页之中的选中的页被激活的时段中连续地激活-预充电所述多个字线之中的一个或多个字线，来感测选中的页中所包括的阻变储存单元的数据，且因而可以提高主存储器件1220的读取操作速度。结果，系统1200的性能可以改善。
主存储器件1220还可以包括在电力中断时内容被全部擦除的易失性存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。另一方面，主存储器件1220可以不包括上述的存储器件的实施例，但是可以包括在电力中断时内容被全部擦除的易失性存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230可以是用于储存数据和程序码的存储器件。辅助存储器件1230的速度比主存储器件1220的速度慢，但是辅助存储器件1230可以储存很多数据。辅助存储器件1230可以包括上述半导体器件的实施例的一个或多个。例如，辅助存储器件1230可以包括：多个字线；以及多个列，所述多个列具有与所述多个字线相对应的多个阻变储存单元，其中，所述多个列分成多个页，每个页具有一个或多个列。在读取操作中，半导体存储器可以通过在所述多个页之中的选中的页被激活的时段中连续地激活-预充电所述多个字线之中的一个或多个字线，来感测选中的页中所包括的阻变储存单元的数据，因而可以提高辅助存储器件1230的读取操作速度。结果，系统1200的性能可以改善。
辅助存储器件1230还可以包括数据储存系统诸如利用磁学的磁带、磁盘、利用光学的激光光盘、利用磁学和光学的磁光硬盘、固态硬盘(SSD)、通用串行总线存储器(USBM)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。另一方面，辅助存储器件1230可以不包括上述半导体器件的实施例，但可以包括数据储存系统诸如利用磁学的磁带、磁盘、利用光学的光盘、利用磁学和光学的磁光硬盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)(USBM)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口器件1240可以在系统1200与外部设备之间交换命令、数据等，且接口器件1240可以是小型键盘、键盘、鼠标、扬声器、麦克风、显示器、人机交互设备(HID)、通信设备等。通信设备可以包括可与有线网络耦接的模块、可与无线网络耦接的模块以及两者都包括。可与有线网络耦接的模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)诸如经由传输线发送和接收数据的各种设备等。可与无线网络耦接的模块可以包括红外数据协会(IrDA)、码分多址联接(CDMA)、时分多址联接(TDMA)、频分多址联接(FDMA)、无线LAN、无线个域网(Zigbee)、无处不在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)诸如不用传输线发送和接收数据的各种设备等。
图11是用根据一个实施例的存储器件实现的数据储存系统的例子的配置图。
参见图11，数据储存系统1300可以包括：储存器件1310，用于储存数据且具有非易失性特性；控制器1320，用于控制储存器件；接口1330，用于与外部设备耦接；以及临时储存器件1340，用于临时储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用磁盘(DVD)、以及固态硬盘(SSD)等硬盘类型；诸如通用串行总线存储器(USBM)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等卡类型。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据的交换。控制器1320可以包括用于执行处理经由接口1330从数据储存系统1300外部输入的命令的操作等的处理器1321。
接口1330可以在数据储存系统1300与外部设备之间交换命令、数据等。在数据储存系统1300可以是卡型的情况下，接口1330可以与用在以下装置中的接口兼容，诸如：通用串行总线存储器(USBM)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1330可以与用在与上述装置相似的装置中的接口兼容。当数据储存系统1300可以是硬盘型的时，接口1330可以与以下接口兼容，诸如：集成电子装置(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)等，或者接口1330可以与用在与上述装置相似的装置中的接口兼容。接口1330可以与彼此具有不同类型的一个或多个接口兼容。
临时储存器件1340可以临时地储存数据，以根据外部设备、控制器和系统的接口的多样化和高性能，来有效地在接口1330与储存器件1310之间传送数据。临时储存器件1340可以包括上述半导体器件的实施例中的一个或多个。例如，临时储存器件1340可以包括：多个字线；以及多个列，所述多个列具有与所述多个字线相对应的多个阻变储存单元，其中，所述多个列分成多个页，每个页具有一个或多个列。在读取操作中，半导体存储器可以通过在所述多个页之中的选中的页被激活的时段中连续地激活-预充电所述多个字线之中的一个或多个字线，来感测选中的页中所包括的阻变储存单元的数据，且因而可以提高临时储存器件1340的读取操作速度。结果，数据储存系统1300的性能可以改善。
图12是说明用根据一个实施例的存储器件实现的存储系统的例子的配置图。
参见图12，存储系统1400可以包括用于储存数据且具有非易失性特性的存储器1410、用于控制存储器的存储控制器1420、用于与外部设备耦接的接口1430等。存储系统1400可以是诸如固态硬盘(SSD)、通用串行总线存储器(USBM)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等卡型。
存储器1410可以包括上述半导体器件的实施例中的一个或多个。例如，存储器1410可以包括：多个字线；以及多个列，所述多个列具有与所述多个字线相对应的多个阻变储存单元，其中，所述多个列分成多个页，每个页具有一个或多个列。在读取操作中，半导体存储器可以通过在所述多个页之中的选中的页被激活的时段中连续地激活-预充电所述多个字线之中的一个或多个字线，来感测选中的页中所包括的阻变储存单元的数据，且因而可以提高存储器1410的读取操作速度。结果，存储系统1400的性能可以改善。
存储器1410可以包括具有非易失性特性的只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。
存储控制器1420可以控制存储器1410与接口1430之间的数据的交换。为此，存储控制器1420可以包括处理器1421，处理器1421执行用于处理经由接口1430从存储系统1400的外部输入的命令的操作等。
接口1430可以在存储系统1400与外部设备之间交换命令、数据等。接口1430可以与用在以下装置中的接口兼容，诸如：通用串行总线存储器(USBM)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1430可以与用在与上述装置相似的装置中的接口兼容。接口1430可以与具有不同类型的一个或多个接口兼容。
存储系统1400还可以包括缓冲存储器1440，以根据外部设备、存储控制器和存储系统的接口的多样化和高性能，来有效地在接口1430与存储器1410之间传送数据的输入和输出。临时储存数据的缓冲存储器1440可以包括上述半导体器件的实施例中的一个或多个。例如，缓冲存储器1440可以包括：多个字线；以及多个列，所述多个列具有与所述多个字线相对应的多个阻变储存单元，其中，所述多个列分成多个页，每个页具有一个或多个列。在读取操作中，半导体存储器可以通过在所述多个页之中的选中的页被激活的时段中连续地激活-预充电所述多个字线之中的一个或多个字线，来感测选中的页中所包括的阻变储存单元的数据，且因而可以提高临时储存器件1340的读取操作速度。结果，数据储存系统1300的性能可以改善。缓冲存储器1440的读取操作速度可以提高，且结果，存储系统1400的性能可以改善。
缓冲存储器1440可以包括具有易失性特性的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)，以及可以包括具有非易失性特性的只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。另一方面，缓冲存储器1440可以不包括上述半导体器件的实施例，但是可以包括具有易失性特性的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，以及可以包括具有非易失性特性的只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。
图8至图12中的电子装置或系统的特性可以利用各种器件、系统或应用实现，例如，移动电话或其它便携式通信设备、平板电脑、笔记本电脑或便携式电脑、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有有线通信功能和无线通信功能的数码相机、具有无线通信功能的手表或其它可穿戴的设备。
尽管已经出于说明的目的描述了各个实施例，但是对于本领域技术人员而言，将明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下可以进行各种变化和修改。

Claims (20)

1.一种电子装置，包括：
半导体存储器，所述半导体存储器包括多个字线以及多个列，所述多个列包括与所述多个字线相对应的多个阻变储存单元，所述多个列分成多个页，每个页具有一个或多个列；
存储电路，所述存储电路耦接到所述半导体存储器，以感测储存在所述多个阻变储存单元中的数据；以及
存储控制电路，所述存储控制电路耦接到所述半导体存储器和所述存储电路，以控制所述存储电路对所储存的数据的感测，方式为，在读取操作中，通过在所述多个页中的被选中的页被激活的时段中对在所述多个字线中的一个或多个字线连续地激活-预充电，来感测在所述被选中的页中所包括的多个阻变储存单元的数据。
2.根据权利要求1所述的电子装置，还包括多个读出放大器，所述多个读出放大器对应于所述多个页之中的一个页，并感测在所述多个列之中的对应的一个或多个列中所包括的阻变储存单元的数据。
3.根据权利要求2所述的电子装置，其中，所述被选中的页被激活的时段是所述多个读出放大器之中的与所述被选中的页相对应的一个或多个读出放大器被激活的时段。
4.根据权利要求3所述的电子装置，其中，在所述被激活的时段，所述读出放大器感测在与所述对应的一个或多个列之中的选中的列和在所述多个字线之中的被激活的字线相对应的阻变储存单元的数据。
5.根据权利要求1所述的电子装置，其中，当两个或两个以上个读取操作持续地执行且在所述两个或两个以上个读取操作中选中相同的页时，从所述两个或两个以上个读取操作中的第一个读取操作开始直到所述两个或两个以上个读取操作中的最后一个读取操作结束，被选中的页被保持为激活状态。
6.根据权利要求1所述的电子装置，其中，当之前的读取操作中的被选中的页与当前的读取操作中的被选中的页不同时，之前的读取操作中的选中的页被去激活，且当前的读取操作中的被选中的页被激活。
7.根据权利要求2所述的电子装置，其中，所述多个读出放大器通过将流入所述阻变储存单元的电流与参考电流进行比较，来感测所述阻变储存单元的数据。
8.根据权利要求1所述的电子装置，其中，所述阻变储存单元包括：
选择元件，所述选择元件耦接到相对应的字线；以及
可变电阻元件，所述可变电阻元件的电阻值根据储存在所述阻变储存单元中的数据来确定。
9.根据权利要求8所述的电子装置，其中，所述可变电阻元件包括任何一种金属氧化物材料且包括具有在两个磁性层之间插入隧道势垒的结构。
10.根据权利要求1所述的电子装置，还包括处理器，
其中，所述处理器包括：
核心单元，所述核心单元适用于利用根据从所述处理器的外部输入的命令的数据来执行与所述命令相对应的操作；
高速缓存存储器单元，所述高速缓存存储器单元适用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址；以及
总线接口，所述总线接口耦接在所述核心单元与所述高速缓存存储器单元之间，并在所述核心单元与所述高速缓存存储器单元之间传递数据，
其中所述半导体存储器是所述处理器中的所述高速缓存存储器单元的一部分。
11.根据权利要求1所述的电子装置，还包括数据储存系统，
其中，所述数据储存系统包括：
储存器件，所述储存器件适用于储存数据且不论电力供应是否存在也能保持所储存的数据；
控制器，所述控制器适用于根据从外部输入的命令来控制所述储存器件的数据输入/输出；
临时储存器件，所述临时储存器件适用于临时地储存在所述储存器件与外部之间交换的数据；以及
接口，所述接口适用于执行在所述储存器件、所述控制器和所述临时储存器件中的一个或多个与外部之间的通信，且
其中，所述半导体存储器是在所述数据储存系统中的所述储存器件或所述临时储存器件的一部分。
12.一种电子装置，包括：
半导体存储器，
其中，所述半导体存储器包括：
多个字线；
多个局域线对，与所述多个字线之中的一个字线相对应的多个阻变储存单元耦接到所述多个局域线对，所述多个局域线对中的每一个局域线对包括局域位线和局域源极线；
全局线对，所述全局线对与所述多个局域线对相对应，所述全局线对中的每一个包括全局位线和全局源极线；以及
读出放大器，所述读出放大器耦接到所述全局线对之中的相对应全局线对且用于感测被选中的阻变储存单元的数据，
其中，所述半导体存储器被划分为多个页，所述多个页具有在所述全局线对之中的一个或多个全局线对，且在读取操作中，所述半导体存储器在所述多个页之中的被选中的页被激活的时段中，持续地激活-预充电所述多个字线之中的一个或多个字线，并感测被选中的页中所包括的阻变储存单元的数据。
13.根据权利要求12所述的电子装置，其中，所述多个页中的每一页对应于所述读出放大器中的一个或多个读出放大器。
14.根据权利要求13所述的电子装置，其中，所述被选中的页被激活的时段是在所述读出放大器之中的与被选中的页相对应的一个或多个读出放大器被激活的时段。
15.根据权利要求14所述的电子装置，其中，在所述被激活时段，所述读出放大器感测与所述多个局域线对之中的与所耦接的全局线对相对应的选中的局域线对耦接且与在所述多个字线之中的被激活的字线耦接的阻变储存单元的数据。
16.根据权利要求12所述的电子装置，其中，当两个或两个以上个读取操作持续地执行且在所述两个或两个以上个读取操作中选中相同的页时，从所述两个或两个以上个读取操作中的第一个读取操作开始直到所述两个或两个以上个读取操作中的最后一个读取操作结束，所述被选中的页保持为激活状态。
17.根据权利要求12所述的电子装置，其中，所述阻变储存单元包括：
选择元件，所述选择元件耦接到相对应的字线；以及
可变电阻元件，所述可变电阻元件的电阻值根据储存在所述阻变储存单元中的数据来确定，且
其中，所述选择元件和所述可变电阻元件耦接在所述多个局域线对之中的相对应的局域线对之间。
18.根据权利要求17所述的电子装置，其中，所述可变电阻元件包含任何一种金属氧化物材料且包括具有在两个磁性层之间插入隧道势垒的结构。
19.根据权利要求12所述的电子装置，还包括处理器，
其中，所述处理器包括：
核心单元，所述核心单元适用于利用根据从处理器的外部输入的命令的数据来执行与所述命令相对应的操作；
高速缓存存储器单元，所述高速缓存存储器单元适用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址；以及
总线接口，所述总线接口耦接在所述核心单元与所述高速缓存存储器单元之间，并在所述核心单元与所述高速缓存存储器单元之间传递数据，
其中，所述半导体存储器是所述处理器中的所述高速缓存存储器单元的一部分。
20.根据权利要求12所述的电子装置，还包括数据储存系统，
其中，所述数据储存系统包括：
储存器件，所述储存器件适用于储存数据且不论电力供应是否存在也能保持所储存的数据；
控制器，所述控制器适用于根据从外部输入的命令来控制所述储存器件的数据输入/输出；
临时储存器件，所述临时储存器件适用于临时储存在所述储存器件与外部之间交换的数据；以及
接口，所述接口适用于在所述储存器件、所述控制器和所述临时储存器件中的一个或多个与外部之间执行通信，且
其中，所述半导体存储器是所述数据储存系统中的所述储存器件或所述临时储存器件的一部分。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566040B2 (en) 2016-07-29 2020-02-18 Micron Technology, Inc. Variable page size architecture
KR20180063514A (ko) * 2016-12-02 2018-06-12 에스케이하이닉스 주식회사 전자 장치
US11200945B2 (en) * 2017-01-31 2021-12-14 Zentel Japan Corporation Semiconductor memory device
KR102504836B1 (ko) * 2018-06-15 2023-02-28 삼성전자 주식회사 보상 회로를 구비하는 저항성 메모리 장치
JP2021047962A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 記憶装置
CN111124290A (zh) * 2019-12-06 2020-05-08 合肥沛睿微电子股份有限公司 应用于闪存存储装置的冗余方法及闪存存储装置
JP6968941B1 (ja) * 2020-07-08 2021-11-24 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型クロスバーアレイ装置
US11521663B2 (en) * 2020-07-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
US11423960B2 (en) 2020-10-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
US11854616B2 (en) * 2021-08-28 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory including metal rails with balanced loading

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW465075B (en) * 1999-04-09 2001-11-21 Toshiba Corp Dynamic semiconductor memory, and semiconductor integrated circuit device
JP3239873B2 (ja) * 1998-01-20 2001-12-17 日本電気株式会社 半導体メモリ装置
US20110305067A1 (en) * 2010-06-10 2011-12-15 Kabushiki Kaisha Toshiba Semiconductor memory device in which resistance state of memory cell is controllable
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US20130322154A1 (en) * 2012-06-04 2013-12-05 YongSik Youn Sense amplifier circuitry for resistive type memory
US20140244930A1 (en) * 2013-02-28 2014-08-28 SK Hynix Inc. Electronic devices having semiconductor magnetic memory units
US8830741B1 (en) * 2013-04-25 2014-09-09 Being Advanced Memory Corporation Phase change memory with flexible time-based cell decoding
US20150023108A1 (en) * 2013-07-19 2015-01-22 Samsung Electronics Co., Ltd. Nonvolatile memory device and related programming method
CN105070735A (zh) * 2015-07-10 2015-11-18 清华大学 三维阻变存储器件及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5161981B2 (ja) * 2008-12-11 2013-03-13 株式会社日立製作所 半導体装置
US8547720B2 (en) * 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
US8559243B2 (en) * 2010-11-22 2013-10-15 Infineon Technologies Ag Self timed current integrating scheme employing level and slope detection
US8482955B2 (en) * 2011-02-25 2013-07-09 Micron Technology, Inc. Resistive memory sensing methods and devices
KR20130019644A (ko) * 2011-08-17 2013-02-27 삼성전자주식회사 반도체 메모리 장치
US8954672B2 (en) 2012-03-12 2015-02-10 Advanced Micro Devices, Inc. System and method for cache organization in row-based memories
KR20140065319A (ko) * 2012-11-21 2014-05-29 삼성전자주식회사 선택 센싱 동작을 갖는 저항성 메모리 장치 및 그에 따른 억세스 동작 제어방법
KR20140078849A (ko) 2012-12-18 2014-06-26 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 시스템 및 데이터 리드 방법
CN106233392B (zh) * 2014-03-07 2019-03-29 东芝存储器株式会社 存储器设备
KR20150117494A (ko) * 2014-04-10 2015-10-20 에스케이하이닉스 주식회사 전자 장치
KR20160011021A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 메모리 장치
KR20160024503A (ko) * 2014-08-26 2016-03-07 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102242561B1 (ko) * 2014-10-02 2021-04-20 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3239873B2 (ja) * 1998-01-20 2001-12-17 日本電気株式会社 半導体メモリ装置
TW465075B (en) * 1999-04-09 2001-11-21 Toshiba Corp Dynamic semiconductor memory, and semiconductor integrated circuit device
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US20110305067A1 (en) * 2010-06-10 2011-12-15 Kabushiki Kaisha Toshiba Semiconductor memory device in which resistance state of memory cell is controllable
US20130322154A1 (en) * 2012-06-04 2013-12-05 YongSik Youn Sense amplifier circuitry for resistive type memory
CN103456341A (zh) * 2012-06-04 2013-12-18 三星电子株式会社 用于电阻型存储器的感测放大器电路
US20140244930A1 (en) * 2013-02-28 2014-08-28 SK Hynix Inc. Electronic devices having semiconductor magnetic memory units
US8830741B1 (en) * 2013-04-25 2014-09-09 Being Advanced Memory Corporation Phase change memory with flexible time-based cell decoding
US20150023108A1 (en) * 2013-07-19 2015-01-22 Samsung Electronics Co., Ltd. Nonvolatile memory device and related programming method
CN105070735A (zh) * 2015-07-10 2015-11-18 清华大学 三维阻变存储器件及其操作方法

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