CN105070735A - 三维阻变存储器件及其操作方法 - Google Patents

Abstract

本发明提供一种三维阻变存储器件及其操作方法，三维阻变存储器件包括：半导体衬底；位于半导体衬底上的外围电路结构，外围电路结构包括电流型灵敏放大器电路；以及位于外围电路结构上的三维阻变存储器阵列，三维阻变存储器阵列划分为多个区块，每个区块包括多个垂直存储串。电流型灵敏放大器电路用于感应三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差并放大为相应的高电平和低电平信号输出，以保证存储信息读取的正确性。根据本发明实施例的三维阻变存储器件及其操作方法，可以实现抗串扰、无误读的高效存储，并达到三维高密度存储的目的。

Description

三维阻变存储器件及其操作方法

技术领域

本发明涉及半导体存储器设计及制造技术领域，特别涉及一种三维阻变存储器及其操作方法。

背景技术

阻变存储器(RRAM，ResistiveRandomAccessMemory)作为一种新型的不挥发存储技术，由于其存储密度高、功耗低、读写速度快、数据保持时间长、多值存储能力强、单元面积小、与CMOS工艺兼容等优越性能而备受关注。其中，可实现三维集成的阻变存储器成为高密度存储器的研究焦点。但三维存储器的多层堆叠结构，导致存储单元之间、层与层之间出现读取串扰、泄漏电流以及工艺制造困难等问题。

1T1R(一晶体管一电阻，OneTransistorOneResistor)结构和1D1R(一二极管一电阻，OneDiodeOneResistor)结构是目前三维阻变存储器的主流单元结构。1T1R结构即一个MOS晶体管与一个可变电阻串联，晶体管起选择和隔离的作用。但是晶体管属于有源器件，需在前端工艺完成，且最小存储单元面积受晶体管制约，不利于存储器的高密度三维堆叠。1D1R结构即一个二极管与一个可变电阻串联，由二极管的整流特性实现对电阻的有效选择。二极管的高正向电流密度、高开关电流比和工艺兼容性是重要的选择标准。基于单晶Si材料的二极管电流密度和整流比较高，但工艺温度较高，且不易在金属电极上制造；基于氧化物的二极管虽然工艺兼容性好，但正向电流密度并不理想。此外，基于1T1R和1D1R单元的三维阻变存储器主要应用于交叉点阵(crossbar)结构的存储阵列中。图1为典型的基于交叉点阵结构的三维阻变存储器阵列。如图1所示，将由存储元件和开关元件构成的平面存储单元逐层三维堆叠，从而直接通过堆叠的层数实现数据密度的提升。但随之而来的是工艺流程的复杂度大大提升，因为每增加一层存储平面，都需要增加若干道薄膜淀积、光刻刻蚀等工序，也就是说存储密度的提升是通过制造成本的增加来实现的，这并不是经济可行的最优技术方案。因此，近年来一种新的环状三维阻变存储器阵列结构被提出并得到了关注。

图2所示是一种垂直环状阻变存储单元。该存储单元包括：中心电极、存储介质和环电极。其中，中心电极等效为平面存储器件中的上电极，是垂直于衬底的柱体；存储介质环绕在中心电极外侧壁上；环电极包裹在存储介质的外侧壁上，等效为平面存储器件的下电极。图2中的右图是该存储单元的剖面结构。这种环形器件的尺寸缩小受工艺极限，特别是受光刻刻蚀工艺的限制大大降低；每个存储单元的尺寸由环电极的厚度D0决定，而环电极的厚度D0取决于电极材料的薄膜沉积工艺，现在的CMOS工艺已经可以轻松实现厚度10nm以下的高质量薄膜生长，因此单个环形RRAM单元的尺寸可以达到10nm甚至更小。如此再在垂直方向上堆叠多层环电极，并在水平方向扩展环电极使其形成一个平面电极，再相应的形成多“串”垂直存储单元，就可以实现一种新型的三维高密度存储器。而且随着平面电极层数的增加，实现每比特数据存储的光刻成本会大大下降，因为阵列中的所有器件只需要一次关键的光刻工序。但显而易见的，要在这种环状存储器件中引入晶体管或者二极管等选择开关器件是十分困难的，进而如何克服串扰和误读问题成为实际应用的最大难点。

因此，需要一种新的基于环状存储单元的三维阻变存储器结构和操作方法，实现抗串扰、无误读的存储功能，并达到三维高密度存储等目的。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的目的在于提出一种基于环状存储单元的三维阻变存储器件及其操作方法，实现抗串扰、无误读的高效存储，并达到三维高密度存储的目的。

根据本发明实施例的三维阻变存储器件，包括：半导体衬底；位于所述半导体衬底上的外围电路结构，所述外围电路结构包括电流型灵敏放大器电路；以及位于所述外围电路结构上的三维阻变存储器阵列。所述三维阻变存储器阵列划分为多个区块，每个所述区块包括多个垂直存储串，所述多个垂直存储串在位线方向和字线方向上构成2×N阵列，每个所述垂直存储串包括垂直方向上设置的一个或多个存储单元，每个所述存储单元包括：中心电极，所述中心电极为垂直于所述半导体衬底的柱体；环绕在所述中心电极的外侧壁上的存储介质层；以及环绕在所述存储介质层的外侧壁上的环电极，同一垂直存储串的一个或多个存储单元共享中心电极和存储介质层，同一垂直存储串的一个或多个存储单元的环电极相互绝缘，在所述位线方向上相邻的2个垂直存储串的存储单元的环电极相互绝缘，在所述字线方向上相邻的N个垂直存储串的存储单元的环电极相互连接形成一个面电极，在所述位线方向上相邻的2个所述垂直存储串的中心电极通过一条局部位线相连，每个所述面电极与一条局部字线相连，每条所述局部位线通过所述外围电路结构中的晶体管与一条全局位线相连，每条所述局部字线通过所述外围电路结构中的晶体管与一条全局字线相连。其中，所述电流型灵敏放大器电路用于感应所述三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差并放大为相应的高电平和低电平信号输出，以保证存储信息读取的正确性。

根据本发明实施例的三维阻变存储器件，具有以下优点：

(1)不需要在每个存储单元中串联选择开关器件，从而绕开现有技术中需在环状存储器件中引入选择开关器件的技术难题，简化工艺，降低成本；

(2)通过巧妙的阵列结构设计，将整个存储阵列划分为多个单独的区块独立操作，不仅降低功耗，而且更加方便高效；

(3)结合电流型灵敏放大器电路，对三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差进行感应并放大，实现存储信息的准确读取，避免串扰现象发生。

另外，根据本发明上述实施例的三维阻变存储器件，还可以具有如下附加的技术特征：

在本发明实施例中，所述电流型灵敏放大器电路包括：

GBLL信号输入端，所述GBLL信号输入端与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之一所在的全局位线相连，用于输入所述选中存储单元和所述参考单元之一的读取电流；

GBLR信号输入端，所述GBLR信号输入端与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之另一所在的全局位线相连，用于输入所述选中存储单元和所述参考单元之另一的读取电流；

SA信号输出端和SAB信号输出端，分别与外围读取电路的输入端相连，用于输出放大后的高电平和低电平信号；

PRECH控制端、PRECH_INV控制端、ISAEN控制端和VSAEN控制端，分别与外围控制信号产生电路的输出端相连，其中所述PRECH控制端和PRECH_INV控制端输入两个相反的控制信号PRECH和PRECH_INV，所述控制信号PRECH在高电平有效，所述控制信号PRECH_INV在低电平有效，所述控制信号PRECH和PRECH_INV用于在进行电流感应之前，对所述SA信号输出端和所述SAB信号输出端预充且均衡至相同的电平，所述控制端ISAEN输入在高电平有效的电流感应控制信号ISAEN，所述电流感应控制信号ISAEN用于基于所述GBLL信号输入端和所述GBLR信号输入端输入的两个不同大小的所述读取电流，在所述电流型灵敏放大器电路的两支路感应出不同大小的电流，以使所述SA信号输出端和所述SAB信号输出端之间产生电压差，所述控制端VSAEN输出在高电平有效的电压感应控制信号VSAEN，所述电压感应控制信号VSAEN用于将所述电压差进行放大得到所述放大后的高电平和低电平信号；

第一至第五PMOS管以及第一至第九NMOS管，所述第一至第五PMOS管的衬底均与电源电压相连，所述第一至第九NMOS管的衬底均与接地电压相连，所述电源电压产生所述高电平，所述接地电压产生所述低电平，其中

所述第一PMOS管的源极与所述电源电压相连，所述第一PMOS管的栅极与所述接地电压相连，所述第一PMOS管的漏极与所述第三PMOS管的源极以及所述信号输入端GBLL相连，

所述第二PMOS管的源极与所述电源电压相连，所述第二PMOS管的栅极与所述接地电压相连，所述第二PMOS管的漏极与所述第四PMOS管的源极以及所述信号输入端GBLR相连，

所述第三PMOS管的栅极与所述第四PMOS管的漏极、所述第五PMOS管的源极、所述第二NMOS管的源极、所述第三NMOS管的栅极、所述第四NMOS管的源极、所述第七NMOS管的漏极以及所述信号输出端SAB相连，

所述第四PMOS管的栅极与所述第三PMOS管的漏极、所述第五PMOS管的漏极、所述第一NMOS管的源极、所述第三NMOS管的源极、所述第四NMOS管的栅极、所述第六NMOS管的漏极以及所述信号输出端SA相连，

所述第五PMOS管的栅极与所述控制端PRECH_INV相连，

所述第一NMOS管与所述第二NMOS管的栅极分别与所述控制端PRECH相连，所述第一NMOS管与所述第二NMOS管的漏极分别与所述电源电压相连，

所述第五NMOS管的源极与所述接地电压相连，所述第五NMOS管的栅极与所述控制端VSAEN相连，所述第五NMOS管的漏极与所述第三NMOS管以及所述第四NMOS管的漏极相连，

所述第六NMOS管的源极与所述第八NMOS管的漏极相连，所述第七NMOS管的源极与所述第九NMOS管的漏极相连，所述第六NMOS管与所述第七NMOS管的栅极分别与所述电源电压相连，

所述第八NMOS管与所述第九NMOS管的源极分别与所述接地电压相连，所述第八NMOS管与所述第九NMOS管的栅极分别与所述控制端ISAEN相连。

在本发明实施例中，所述中心电极的材料为以下材料中的一种：TiN、TaN、Pt、Al、重掺杂的多晶Si；所述存储介质层的材料为以下材料中的一种：HfO_x、AlO_x、TaO_x、TiO_x；所述环电极的材料为以下材料中的一种：TiN、TaN、Pt、Al、重掺杂的多晶Si。

在本发明实施例中，所述GBLL信号输入端通过晶体管与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之一所在的全局位线相连；所述GBLR信号输入端通过晶体管与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之另一所在的全局位线相连。

本发明实施例进一步提出上述三维阻变存储器件的操作方法，包括开启所述选中存储单元所在区块，关闭所述三维阻变存储器阵列中的其它区块，对所述选中存储单元所在区块进行以下操作：初始化操作，包括：对所有所述局部字线施加第一低电平，对所有所述局部位线施加第一高电平，使所述选中存储单元所在区块内的所有存储单元切换为低阻态；擦除操作，包括：对所有所述局部位线施加所述第一低电平，对所有所述局部字线施加所述第一高电平，使所述选中存储单元所在区块内的所有存储单元切换为高阻态；编程操作，包括：对所述选中存储单元所在的局部位线和局部字线分别施加第二高电平和第二低电平，对其余所有所述局部位线和所述局部字线分别施加电压，以使施加在任一未选中存储单元的局部字线和局部位线上的电压差不超过所述第二高电平和所述第二低电平之差，使所述选中存储单元被编程到低阻态，而所述选中存储单元所在区块内的其余所有存储单元不发生阻态切换；以及读取操作，包括：对所述选中存储单元所在的局部字线施加第三低电平，对其余所有所述局部字线施加第三高电平，对所有所述局部位线施加所述第三高电平，读取所述选中存储单元所在的局部位线上的电流I_read，以及读取所述参考单元所在的局部位线上的电流I_ref，将所述电流I_read与I_ref输入至所述电流型灵敏放大器电路中进行比较并放大得到相应的高电平和低电平信号输出，以保证存储信息读取的正确性。

根据本发明实施例的三维阻变存储器件的操作方法，在实际操作中，将整个存储阵列划分为多个单独的区块独立操作，不仅降低功耗，而且更加方便高效。另外，通过结合电流型灵敏放大器电路设计巧妙的读取方法，可以实现存储信息的准确读取，避免串扰现象发生。

另外，根据本发明上述实施例的三维阻变存储器件的操作方法，还可以具有如下附加的技术特征：

在本发明实施例中，通过所述电流型灵敏放大器电路得到放大后的高电平和低电平信号，包括：通过两个相反的控制信号PRECH和PRECH_INV对所述电流型灵敏放大器电路的SA信号输出端和SAB信号输出端预充且均衡至相同的电平；通过电流感应控制信号ISAEN，基于输入的所述电流I_read与I_ref感应出不同大小的两支电流，以使所述SA信号输出端和所述SAB信号输出端之间产生电压差；通过电压感应控制信号VSAEN将所述电压差进行放大得到所述放大后的高电平和低电平信号。

在本发明实施例中，所述第三高电平低于所述第一高电平和所述第二高电平。

在本发明实施例中，在所述读取操作中，实际施加在所有所述局部位线上的电压为所述第三高电平-δ，δ为由于互连线和晶体管导致的压降，δ为第三高电平的1/30。

在本发明实施例中，所述控制信号PRECH在高电平有效，所述控制信号PRECH_INV在低电平有效，所述电流感应控制信号ISAEN在高电平有效，所述电压感应控制信号VSAEN在高电平有效。

在本发明实施例中，所述操作方法进一步包括：一次性读取同一区块内同一条局部字线上的多个所述存储单元的读取电流，并经由每个所述存储单元的所述局部位线同时输入至所述电流型灵敏放大器电路中进行比较。从而可以实现多比特的并行读取，高效准确。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有的交叉点阵结构的三维阻变存储器阵列的示意图；

图2为现有的垂直环状阻变存储器单元的结构示意图；

图3为根据本发明实施例的三维阻变存储器阵列的一个区块的阵列结构的立体示意图；

图4为根据本发明实施例的三维阻变存储器阵列的一个区块的阵列结构的剖面示意图；

图5为根据本发明实施例的三维阻变存储器阵列的一个区块的等效电路图；

图6为根据本发明实施例的电流型灵敏放大器的电路结构图；

图7为对根据本发明实施例的三维阻变存储器阵列的一个区块进行初始化操作时各引线所施加的电压示意图；

图8为对根据本发明实施例的三维阻变存储器阵列的一个区块进行擦除化操作时各引线所施加的电压示意图；

图9为对根据本发明实施例的三维阻变存储器阵列的一个选中存储单元进行编程操作时各引线所施加的电压示意图；

图10为对根据本发明实施例的三维阻变存储器的一个选中存储单元进行读取操作时各引线所施加的电压示意图；

图11为对根据本发明实施例的三维阻变存储器阵列进行读取操作的模拟验证结果。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

本发明实施例一方面提供一种三维阻变存储器件。该三维阻变存储器件包括：半导体衬底，位于半导体衬底上的外围电路结构，以及位于外围电路结构上的三维阻变存储器阵列。

在本发明实施例中，半导体衬底的材料包括但不限于为Si、Ge、GaAs等半导体材料。在半导体衬底上具有CMOS电路层，即三维阻变存储器件的外围电路结构，包括但不限于晶体管、二极管、电阻、电容、连线、形成放大器、译码器、开关电路等存储器操作所需的电路系统结构。

三维阻变存储器阵列位于外围电路结构上，根据本发明实施例的三维阻变存储器阵列被划分为多个区块，在操作时，开启选中存储单元所在的区块，同时将其他区块关闭，从而不仅降低功耗，而且更加方便高效。图3为根据本发明实施例的三维阻变存储器阵列的一个区块的阵列结构的立体示意图。参考图3，一个区块包括多个垂直存储串，多个垂直存储串在位线方向和字线方向上构成2×N阵列，每个垂直存储串包括垂直方向上设置的一个或多个存储单元。图3中示出8个垂直存储串构成2×4阵列，每个垂直存储串包括垂直方向上设置的4个存储单元。每个存储单元的结构如图2所示，包括：中心电极，中心电极为垂直于半导体衬底的柱体；环绕在中心电极的外侧壁上的存储介质层；以及环绕在存储介质层的外侧壁上的环电极。如图3所示，同一垂直存储串的4个存储单元共享中心电极和存储介质层；同一垂直存储串的4个存储单元的环电极相互绝缘；在位线方向上相邻的2个垂直存储串的存储单元的环电极相互绝缘；而在字线方向上相邻的4个垂直存储串的存储单元的环电极相互连接形成一个面电极；在位线方向上相邻的2个垂直存储串的中心电极通过一条局部位线LBL(localbitline)相连，图3中示出四条局部位线LBL0～LBL3；每个面电极与一条局部字线LWL(localwordtline)相连，图3中的8个面电极分别连接到8条局部字线LWL0～LWL7(图3中省略了左侧的四条局部字线LWL4～LWL7)；每条局部位线LBL通过外围电路结构中的晶体管与一条全局位线GBL(globalbitline)相连，每条局部字线LWL通过外围电路结构中的晶体管与一条全局字线GWL(globalwordline)相连，如图4所示。图4为根据本发明实施例的三维阻变存储器阵列的一个区块的阵列结构的剖面示意图。图4中虚线以上部分是存储器阵列，虚线以下部分是CMOS电路层，即存储器件的外围电路结构。虚线圈内即单个存储单元，图4中完整地示出2串8个存储单元的连接方式，图4中还示出全局位线GBL0与局部位线LBL0通过底层的晶体管连接。

从图3和图4中可以看出，存储器阵列中只包括存储单元和连接导线的拓扑结构，并无选择开关器件(如晶体管、二极管等)。因此根据本发明实施例的三维阻变存储器件，绕开现有技术中需在环状存储器件中引入选择开关器件的技术难题，简化工艺，降低成本。

在本发明的实施例中，存储单元的中心电极的材料可以为TiN、TaN、Pt、Al、重掺杂的多晶Si等导电材料。存储单元的存储介质层的材料可以为HfO_x、AlO_x、TaO_x、TiO_x等具有稳定阻变存储功能的材料。存储单元的环电极的材料可以为TiN、TaN、Pt、Al、重掺杂的多晶Si等导电材料。字线(包括局部字线LWL和全局字线GWL)和位线(包括局部位线LBL和全局位线GBL)的材料为CMOS工艺常用的Al、Pt、TiN、重掺杂的多晶Si等导电材料。

图5为根据本发明实施例的三维阻变存储器阵列的一个区块的等效电路图，其中，一个电阻代表一个存储单元。虽然存储器的阵列结构是三维的，但是由于每一条局部位线LBL连接两个垂直存储串，故可以在电路图中等效成一列，如图LBL0一列(图中省略了第3～第6的四个存储单元)，对应于图3中的LBL0连接的两个垂直存储串。这样三维阻变存储器阵列可以等效成如图5所示的二维电路图。阵列外围的全局字线GWL、全局位线GBL在图5中相应进行标注。图5中的晶体管皆为位于存储器阵列之下的外围CMOS电路层中的选通晶体管。

三维阻变存储器的正常工作，除了存储单元正确实现电阻切换的功能，还需要外围电路结构能够准确高效的操作选中单元。特别地，在本发明实施例中，每个存储单元并没有串联二极管或者三极管等选择开关器件，理论上存在漏电、误读等潜在问题，本发明实施例通过在外围电路结构中设计电流型灵敏放大器(sensitiveamplifier，SA)电路，用于感应三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差并放大为相应的高电平和低电平信号输出，以保证存储信息读取的正确性，避免串扰现象发生。

图6为根据本发明实施例的电流型灵敏放大器的电路结构图。该电流型SA电路包括：GBLL信号输入端、GBLR信号输入端、SA信号输出端、SAB信号输出端、PRECH控制端、PRECH_INV控制端、ISAEN控制端、VSAEN控制端、第一至第五PMOS管P1至P5以及第一至第九NMOS管N1至N9。

需指出的是，以下对图6的说明中，高电平为V_DD，是电路的电源电压；低电平为V_SS，是电路的接地电压。

其中，GBLL信号输入端与三维阻变存储器阵列中的选中存储单元和参考单元之一所在的全局位线相连，用于输入选中存储单元和参考单元之一的读取电流；而GBLR信号输入端与三维阻变存储器阵列中的选中存储单元和参考单元之另一所在的全局位线相连，用于输入选中存储单元和参考单元之另一的读取电流。例如，GBLL信号输入端输入选中存储单元的读取电流，GBLR信号输入端输入参考单元的读取电流，反之亦可。

SA信号输出端和SAB信号输出端分别与外围读取电路的输入端相连，用于输出放大后的高电平和低电平信号。

PRECH控制端、PRECH_INV控制端、ISAEN控制端和VSAEN控制端，分别与外围控制信号产生电路的输出端相连。

PRECH控制端和PRECH_INV控制端输入两个相反的控制信号PRECH和PRECH_INV。在本发明实施例中，控制信号PRECH在高电平有效，控制信号PRECH_INV在低电平有效。在控制信号PRECH和PRECH_INV同时有效期间，且在SA电路进行电流感应之前，控制信号PRECH和PRECH_INV对SA信号输出端和SAB信号输出端预充且均衡至相同的电平(V_DD-V_TN)，其中V_DD为电源电压，V_TN为NMOS晶体管的阈值电压。

控制端ISAEN输入电流感应控制信号ISAEN。在本发明实施例中，电流感应控制信号ISAEN在高电平有效。电流感应控制信号ISAEN用于在其有效期间，基于GBLL信号输入端和GBLR信号输入端输入的两个不同大小的读取电流，在电流型SA电路的两支路感应出不同大小的电流，以使SA信号输出端和SAB信号输出端之间产生较小的电压差。电流型SA电路的两支路指的是电流型灵敏放大器中由晶体管P3、N6、N8组成的支路和晶体管P4、N7、N9组成的支路。

控制端VSAEN输出电压感应控制信号VSAEN。在本发明实施例中，电压感应控制信号VSAEN在高电平有效。电压感应控制信号VSAEN用于在有效期期间，将SA信号输出端和SAB信号输出端之间较小的电压差进行放大得到放大后的高电平信号和低电平信号，并分别从SA信号输出端和SAB信号输出端输出。

其中，该SA电路中各个晶体管的连接情况如下：

第一至第五PMOS管P1至P5的衬底均与电源电压V_DD相连，第一至第九NMOS管N1至N9的衬底均与接地电压V_SS相连；

第一PMOS管P1的源极与电源电压V_DD相连，第一PMOS管P1的栅极与接地电压V_SS相连，第一PMOS管P1的漏极与第三PMOS管P3的源极以及信号输入端GBLL相连；

第二PMOS管P2的源极与电源电压V_DD相连，第二PMOS管P2的栅极与接地电压相连，第二PMOS管P2的漏极与第四PMOS管P4的源极以及信号输入端GBLR相连；

第三PMOS管P3的栅极与第四PMOS管P4的漏极、第五PMOS管P5的源极、第二NMOS管N2的源极、第三NMOS管N3的栅极、第四NMOS管N4的源极、第七NMOS管N7的漏极以及信号输出端SAB相连；

第四PMOS管P4的栅极与第三PMOS管P3的漏极、第五PMOS管P5的漏极、第一NMOS管N1的源极、第三NMOS管N3的源极、第四NMOS管N4的栅极、第六NMOS管N6的漏极以及信号输出端SA相连；

第五PMOS管P5的栅极与控制端PRECH_INV相连；

第一NMOS管N1与第二NMOS管N2的栅极分别与控制端PRECH相连，第一NMOS管N1与第二NMOS管N2的漏极分别与电源电压V_DD相连；

第五NMOS管N5的源极与接地电压V_SS相连，第五NMOS管N5的栅极与控制端VSAEN相连，第五NMOS管N5的漏极与第三NMOS管N3以及第四NMOS管N4的漏极相连；

第六NMOS管N6的源极与第八NMOS管N8的漏极相连，第七NMOS管N7的源极与第九NMOS管N9的漏极相连，第六NMOS管N6与第七NMOS管N7的栅极分别与电源电压V_DD相连；

第八NMOS管N8与第九NMOS管N9的源极分别与接地电压V_SS相连，第八NMOS管N8与第九NMOS管N9的栅极分别与控制端ISAEN相连。

本发明实施例另一方面提供一种上述三维阻变存储器件的操作方法。在根据本发明实施例第一方面三维阻变存储器件中，每个存储单元并没有串联二极管或者三极管等选择开关器件，理论上存在漏电、误读等潜在问题，本发明实施例通过巧妙的设计操作方案，实现整个存储器系统的功能。该操作方法包括开启选中存储单元所在区块，关闭三维阻变存储器阵列中的其它区块，对选中存储单元所在区块进行操作。

需指出的是，在以下各实施例中，均以4×8的区块(即区块的等效电路图为4×8阵列)为例进行描述；并且为了简易说明，电压值用“1”和“0”的两个数字态来表示：所有的“0”代表低电平，通常为接地V_SS、零电位或其他合适的较低电压；所有的“1”代表高电平，通常为电源电压V_DD、操作电压或其他合适的较高电压。

图7为对根据本发明实施例的三维阻变存储器阵列的一个区块进行初始化操作时各引线所施加的电压示意图。初始化操作是块操作，即选中存储单元所在区块内的所有单元同时选中进行初始化操作。初始化操作包括：对所有局部字线LWL施加第一低电平(即0)，对所有局部位线LBL施加第一高电平(即1)，使选中存储单元所在区块内的所有存储单元同时流过初始化电流，完成初始化，切换为低阻态。

图8为对根据本发明实施例的三维阻变存储器阵列的一个区块进行擦除化操作时各引线所施加的电压示意图。擦除操作也是块操作，即选中存储单元所在区块内的所有单元同时选中进行擦除操作。擦除操作与初始化操作相反，包括：对所有局部字线LWL施加第一高电平(即1)，对所有局部位线LBL施加第一低电平(即0)，电流由每一个存储单元的环电极流入中心电极(如图7所示)，从而将选中存储单元所在区块内的所有存储单元擦除至高阻态。

图9为对根据本发明实施例的三维阻变存储器阵列的一个选中存储单元进行编程操作时各引线所施加的电压示意图。编程操作是点操作，即对选中存储单元进行操作。如图9所示，当对选中存储单元1进行编程操作时，对存储单元1所在的局部位线LBL2和局部字线LWL1分别施加第二高电平(即1)和第二低电平(即0)，同时对其余所有局部位线和局部字线分别施加电压，以使施加在任一未选中存储单元的局部字线和局部位线上的电压差不超过第二高电平和第二低电平之差，从而保证未选中存储单元上存储的信息不丢失。例如，对其余所有局部位线和局部字线施加1/2(第二高电平-第二低电平)。通过这种方式，施加在选中存储单元1上的电压差大于器件的编程电压，于是存储单元1被编程到低阻，完成编程工作；同时除选中存储单元1以外的其余所有存储单元上施加的电压差为0、1/2V_DD或-1/2V_DD，都不足以使该存储单元的阻态发生切换，而且功耗也得到一定程度的控制。

图10为对根据本发明实施例的三维阻变存储器的一个选中存储单元进行读取操作时各引线所施加的电压示意图。如图10所示，当对选中存储单元1进行读取操作时，对存储单元1所在的局部字线LWL1施加第三低电平(即0)，对其余所有局部字线施加第三高电平(即1)，对所有局部位线LBL施加第三高电平(即1)，然后读取选中存储单元1所在的局部位线LBL2上的电流I_read，以及读取参考单元所在的局部位线上的电流I_ref，并将电流I_read与I_ref输入至根据本发明实施例第一方面所述的电流型SA电路中进行比较并放大，得到相应的高电平和低电平信号输出，以保证存储信息读取的正确性。需指出的是，由于互连线的电阻和选通晶体管开启后的压降，实际施加所有局部位线LBL上的电压通常都被分压减小到1-δ，δ是一个小量。

在本发明优选的实施例中，读取操作中施加的第三高电平低于编程操作和擦除操作中施加的第一高电平和第二高电平，目的是为了防止读取过程中对存储单元误操作导致数据丢失。

在本发明实施例中，选中存储单元1上的读取电流I_read为：

I_read＝|I₀-3×I_s|(1)

I₀为即选中存储单元1的实际电流，也就是希望在读取操作中读到的准确电流；I_s是该存储单元潜在的漏电流。在其他支路上，由于压差设置，并不会有电流流入选中的LBL2支路。因此只要能够保证在最坏情况下I_read的准确性就可以实现正常的读取功能。而最坏情况就是：选中存储单元1是高阻态HRS，支路上其它非选中单元都是低阻态LRS，此时读到的电流为

$I_{read,worst}=|I_H-3\×I_L|=|\frac{(1-\mathrm{\δ})V_{DD}}{R_H}-3\×\frac{{\mathrm{\δV}}_{DD}}{R_L}|---\left(2\right)$

若假设HRS电阻是LRS电阻的x倍，即R_H＝xR_L＝xR₀，可得到

$I_{read,worst}=|\frac{(1-\mathrm{\δ})V_{DD}}{{\mathrm{xR}}_0}-3\×\frac{{\mathrm{\δV}}_{DD}}{R_0}|=\frac{\[(3x+1)\mathrm{\δ}-1\]V_{DD}}{{\mathrm{xR}}_0}---\left(3\right)$

在阻变存储器中，因为高低阻电流的差别通常是10倍甚至几个数量级以上，因此将I_ref设置为低阻电流的十分之一，即

$I_{ref}=\frac{V_{DD}}{10R_L}=\frac{V_{DD}}{10R_0}---\left(4\right)$

当读取电流大于I_ref时，认为选中存储单元1为低阻态；读取电流小于I_ref时，存储单元1的状态为高阻态。最坏情况时读取到的电流要保证仍然能准确读出为高阻的电流，即I_read,worst<I_ref，则δ必须满足：

$\frac{\&lsqb;(3x+1)\mathrm{\&delta;}-1\&rsqb;V_{DD}}{{\mathrm{xR}}_0}<\frac{V_{DD}}{10R_0}---\left(5\right)$

$\mathrm{\&delta;}<\frac{\frac{x}{10}+1}{3x+1}---\left(6\right)$

若对x取极限值，可以得到δ<1/30，即δ不超过读取操作中施加的第三高电平的1/30。假设电源电压V_DD＝3.3V，则δ控制不超过110mV时，采取本发明的读取方案，在位线的关键路径上仍可以读出准确的电阻状态信息。而此处的电流型灵敏放大器电路可以有效的控制读取位线的高电平状态。

在本发明实施例中，在读取操作中，通过电流型灵敏放大器电路对电流I_read与I_ref进行比较和放大，得到放大后的高电平和低电平信号，具体包括以下步骤：

第一拍：通过两个相反的控制信号PRECH和PRECH_INV对电流型灵敏放大器电路的SA信号输出端和SAB信号输出端预充且均衡至相同的电平；

第二拍：通过电流感应控制信号ISAEN，基于输入的电流I_read与I_ref感应出不同大小的两支电流，以使SA信号输出端和SAB信号输出端之间产生较小的电压差；

第三拍：通过电压感应控制信号VSAEN将该较小的电压差进行放大，得到放大后的高电平和低电平信号。

本实施例的灵敏放大器电路能够有效地根据输入电流的不同，输出与GBLL信号输入端与GBLR信号输入端输入电流相对应的信号高电平和低电平信号。所以，只要存储单元的读取电流与参考单元的读取电流差能够由该电流型灵敏放大器电路正确感应，就能够读出正确的存储信息。

需指出的是，关于本实施例中的各个信号，如控制信号PRECH、控制信号PRECH_INV、电流感应控制信号ISAEN和电压感应控制信号VSAEN等，可以参考在本发明第一方面的实施例中的具体描述，在此不再赘述。

由于根据本发明实施例的读取方案是按位线每条支路进行读取的，故在本发明优选的实施例中，可以一次性读取同一区块内同一条局部字线上的多个存储单元的读取电流，并经由每个存储单元的局部位线同时输入至电流型SA电路中进行比较，从而可以实现多比特的并行读取，高效准确。例如，在如图10所示的区块中，同一局部字线LWL1上的8个存储单元可以一次性读出，每个存储单元的电流都由相应的局部位线LBL送到SA电路进行比较。换言之，针对图10中的4×8的阵列，可以实现一个字节(8比特)的并行读出。

图11是根据本发明实施例的操作方法中的读取方案，采取Cadence仿真工具对一个4×8的存储阵列区块进行读取操作模拟验证的结果。读取操作共分四拍：第一拍是对阵列中的所有局部字线进行高电平预充；第二拍是对SA电路进行高电平预充；第三拍是对各局部字线、局部位线施加读取所需的不同电压，同时SA电路对选中存储单元的局部位线读取到的电流与参考电流进行比较；第四拍是SA电路将电流的比较结果放大成完整的高电平或者低电平信号。由图11可以看到，对高、低阻单元的读取都能在第四拍时分别获得相应的“1”和“0”的信号，准确无误。图11中的最下方的图表反映读取操作时选中存储单元的局部位线读取电流与参考电流的比较，其显示出参考电流值位于高、低阻读取电流之间。

仿真的结果从理论上证明，虽然根据本发明实施例提出的三维环状阻存储器件中没有选择开关器件，但结合电流型的SA电路结构，将存储阵列化整为零，划分为多个单独的区块独立操作，不仅降低功耗，而且更加方便高效。另外，通过结合电流型灵敏放大器电路设计巧妙的读取方法，可以实现存储信息的准确读取，避免串扰现象发生。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种三维阻变存储器件，其特征在于，包括：

半导体衬底；

位于所述半导体衬底上的外围电路结构，所述外围电路结构包括电流型灵敏放大器电路；以及

位于所述外围电路结构上的三维阻变存储器阵列，所述三维阻变存储器阵列划分为多个区块，每个所述区块包括多个垂直存储串，所述多个垂直存储串在位线方向和字线方向上构成2×N阵列，每个所述垂直存储串包括垂直方向上设置的一个或多个存储单元，每个所述存储单元包括：中心电极，所述中心电极为垂直于所述半导体衬底的柱体；环绕在所述中心电极的外侧壁上的存储介质层；以及环绕在所述存储介质层的外侧壁上的环电极，同一垂直存储串的一个或多个存储单元共享中心电极和存储介质层，同一垂直存储串的一个或多个存储单元的环电极相互绝缘，在所述位线方向上相邻的2个垂直存储串的存储单元的环电极相互绝缘，在所述字线方向上相邻的N个垂直存储串的存储单元的环电极相互连接形成一个面电极，在所述位线方向上相邻的2个所述垂直存储串的中心电极通过一条局部位线相连，每个所述面电极与一条局部字线相连，每条所述局部位线通过所述外围电路结构中的晶体管与一条全局位线相连，每条所述局部字线通过所述外围电路结构中的晶体管与一条全局字线相连，

其中，所述电流型灵敏放大器电路用于感应所述三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差并放大为相应的高电平和低电平信号输出，以保证存储信息读取的正确性。

2.根据权利要求1所述的三维阻变存储器件，其中，所述电流型灵敏放大器电路包括：

GBLL信号输入端，所述GBLL信号输入端与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之一所在的全局位线相连，用于输入所述选中存储单元和所述参考单元之一的读取电流；

GBLR信号输入端，所述GBLR信号输入端与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之另一所在的全局位线相连，用于输入所述选中存储单元和所述参考单元之另一的读取电流；

SA信号输出端和SAB信号输出端，分别与外围读取电路的输入端相连，用于输出放大后的高电平和低电平信号；

PRECH控制端、PRECH_INV控制端、ISAEN控制端和VSAEN控制端，分别与外围控制信号产生电路的输出端相连，其中所述PRECH控制端和PRECH_INV控制端输入两个相反的控制信号PRECH和PRECH_INV，所述控制信号PRECH在高电平有效，所述控制信号PRECH_INV在低电平有效，所述控制信号PRECH和PRECH_INV用于在进行电流感应之前，对所述SA信号输出端和所述SAB信号输出端预充且均衡至相同的电平，所述控制端ISAEN输入在高电平有效的电流感应控制信号ISAEN，所述电流感应控制信号ISAEN用于基于所述GBLL信号输入端和所述GBLR信号输入端输入的两个不同大小的所述读取电流，在所述电流型灵敏放大器电路的两支路感应出不同大小的电流，以使所述SA信号输出端和所述SAB信号输出端之间产生电压差，所述控制端VSAEN输出在高电平有效的电压感应控制信号VSAEN，所述电压感应控制信号VSAEN用于将所述电压差进行放大得到所述放大后的高电平和低电平信号；

第一至第五PMOS管以及第一至第九NMOS管，所述第一至第五PMOS管的衬底均与电源电压相连，所述第一至第九NMOS管的衬底均与接地电压相连，所述电源电压产生所述高电平，所述接地电压产生所述低电平，其中

所述第一PMOS管的源极与所述电源电压相连，所述第一PMOS管的栅极与所述接地电压相连，所述第一PMOS管的漏极与所述第三PMOS管的源极以及所述信号输入端GBLL相连，

所述第二PMOS管的源极与所述电源电压相连，所述第二PMOS管的栅极与所述接地电压相连，所述第二PMOS管的漏极与所述第四PMOS管的源极以及所述信号输入端GBLR相连，

所述第三PMOS管的栅极与所述第四PMOS管的漏极、所述第五PMOS管的源极、所述第二NMOS管的源极、所述第三NMOS管的栅极、所述第四NMOS管的源极、所述第七NMOS管的漏极以及所述信号输出端SAB相连，

所述第四PMOS管的栅极与所述第三PMOS管的漏极、所述第五PMOS管的漏极、所述第一NMOS管的源极、所述第三NMOS管的源极、所述第四NMOS管的栅极、所述第六NMOS管的漏极以及所述信号输出端SA相连，

所述第五PMOS管的栅极与所述控制端PRECH_INV相连，

所述第一NMOS管与所述第二NMOS管的栅极分别与所述控制端PRECH相连，所述第一NMOS管与所述第二NMOS管的漏极分别与所述电源电压相连，

所述第五NMOS管的源极与所述接地电压相连，所述第五NMOS管的栅极与所述控制端VSAEN相连，所述第五NMOS管的漏极与所述第三NMOS管以及所述第四NMOS管的漏极相连，

所述第六NMOS管的源极与所述第八NMOS管的漏极相连，所述第七NMOS管的源极与所述第九NMOS管的漏极相连，所述第六NMOS管与所述第七NMOS管的栅极分别与所述电源电压相连，

所述第八NMOS管与所述第九NMOS管的源极分别与所述接地电压相连，所述第八NMOS管与所述第九NMOS管的栅极分别与所述控制端ISAEN相连。

3.根据权利要求1或2所述的三维阻变存储器件，其中，

所述中心电极的材料为以下材料中的一种：TiN、TaN、Pt、Al、重掺杂的多晶Si；

所述存储介质层的材料为以下材料中的一种：HfO_x、AlO_x、TaO_x、TiO_x；

所述环电极的材料为以下材料中的一种：TiN、TaN、Pt、Al、重掺杂的多晶Si。

4.根据权利要求1或2所述的三维阻变存储器件，其中，

所述GBLL信号输入端通过晶体管与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之一所在的全局位线相连；

所述GBLR信号输入端通过晶体管与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之另一所在的全局位线相连。

5.一种根据权利要求1或2所述的三维阻变存储器件的操作方法，其特征在于，包括开启所述选中存储单元所在区块，关闭所述三维阻变存储器阵列中的其它区块，对所述选中存储单元所在区块进行以下操作：

初始化操作，包括：对所有所述局部字线施加第一低电平，对所有所述局部位线施加第一高电平，使所述选中存储单元所在区块内的所有存储单元切换为低阻态；

擦除操作，包括：对所有所述局部位线施加所述第一低电平，对所有所述局部字线施加所述第一高电平，使所述选中存储单元所在区块内的所有存储单元切换为高阻态；

编程操作，包括：对所述选中存储单元所在的局部位线和局部字线分别施加第二高电平和第二低电平，对其余所有所述局部位线和所述局部字线分别施加电压，以使施加在任一未选中存储单元的局部字线和局部位线上的电压差不超过所述第二高电平和所述第二低电平之差，从而使所述选中存储单元被编程到低阻态，而所述选中存储单元所在区块内的其余所有存储单元不发生阻态切换；以及

读取操作，包括：对所述选中存储单元所在的局部字线施加第三低电平，对其余所有所述局部字线施加第三高电平，对所有所述局部位线施加所述第三高电平，读取所述选中存储单元所在的局部位线上的电流I_read，以及读取所述参考单元所在的局部位线上的电流I_ref，将所述电流I_read与I_ref输入至所述电流型灵敏放大器电路中进行比较并放大得到相应的高电平和低电平信号输出，以保证存储信息读取的正确性。

6.根据权利要求5所述的操作方法，其中，通过所述电流型灵敏放大器电路得到放大后的高电平和低电平信号，包括：

通过两个相反的控制信号PRECH和PRECH_INV对所述电流型灵敏放大器电路的SA信号输出端和SAB信号输出端预充且均衡至相同的电平；

通过电流感应控制信号ISAEN，基于输入的电流I_read与I_ref感应出不同大小的两支电流，以使SA信号输出端和SAB信号输出端之间产生电压差；

通过电压感应控制信号VSAEN将电压差进行放大得到放大后的高电平信号和低电平信号。

7.根据权利要求5或6所述的操作方法，其中，所述第三高电平低于所述第一高电平和所述第二高电平。

8.根据权利要求7所述的操作方法，其中，在所述读取操作中，实际施加在所有所述局部位线上的电压为所述第三高电平-δ，δ为由于互连线和晶体管导致的压降，δ不超过第三高电平的1/30。

9.根据权利要求6所述的操作方法，其中，所述控制信号PRECH在高电平有效，所述控制信号PRECH_INV在低电平有效，所述电流感应控制信号ISAEN在高电平有效，所述电压感应控制信号VSAEN在高电平有效。

10.根据权利要求5或6所述的操作方法，进一步包括：一次性读取同一区块内同一条局部字线上的多个所述存储单元的读取电流，并经由每个所述存储单元的所述局部位线同时输入至所述电流型灵敏放大器电路中进行比较。