CN111755051A

CN111755051A - 基于忆阻器的2-9线三值译码器电路

Info

Publication number: CN111755051A
Application number: CN202010566323.2A
Authority: CN
Inventors: 王晓媛; 吴志茹; 周鹏飞
Original assignee: Hangzhou Dianzi University
Current assignee: Hangzhou Dianzi University
Priority date: 2020-06-19
Filing date: 2020-06-19
Publication date: 2020-10-09
Anticipated expiration: 2040-06-19
Also published as: CN111755051B

Abstract

本发明公开了一种基于忆阻器的2‑9线三值译码器电路。本发明由两个1‑3线三值译码器和九个三值与门组成，并利用忆阻器的开关特性和记忆特性实现译码。1‑3三值译码器包括一个正极性三值反相器PTI、两个负极性三值反相器NTI和一个三值或非门TNOR，实现的功能是输入一个一位的三值电平信号，通过一个1‑3三值译码器得到的三个与输入信号一一对应的高、低电平信号。三值与门由两个忆阻器构成，实现的功能是求两输入的最小值。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。

Description

基于忆阻器的2-9线三值译码器电路

技术领域

本发明属于电路设计技术领域，涉及一种三值数字逻辑门电路，具体涉及一种物理可实现的基于忆阻器的2-9线三值译码器电路设计与实现。

背景技术

1971年，华裔科学家蔡少堂教授首次提出忆阻器的概念，2008年，惠普实验室研究团队成功做出纳米忆阻器件，证实了蔡少堂教授的推断，并且进一步研究发现，忆阻器的非易失型和纳米级尺寸有助于摩尔定律的延续，使得忆阻器能够同时计算和存储。

忆阻器的独特特性使其在模拟电路设计、非易失性存储、神经网络、数字逻辑等中具有良好的应用前景，由于晶体管达到物理极限，忆阻器的开关行为的微小尺寸被推广为基于晶体管的存储器的替代器件。

传统的数字系统是基于二进制数构建的，其中只考虑逻辑0和1。最近，多值逻辑的概念成为一个共同的研究课题，1840年，英国的Thomas Fowler就以平衡三进制的设计，使用木材建造了一台早期的计算机。1958年，苏联莫斯科国立大学由Nikolay Brusentsov建造第一台数字电子三进制计算机Setun，它比二进制计算机在未来发展上更有优势。

三元数的主要优点是它比二进制数在相同的位数下所能携带更多的信息量，这降低了互连和芯片面积的复杂性。随着元器件制造工艺技术的进步，为三进制逻辑电路的实现提供了可能性。在20世纪80年代，基于使用增强和耗尽型晶体管的CMOS引入了第一个三值逻辑门的实现，三进制逻辑电路不仅比二进制逻辑电路速度更快、可靠性更高，还减少了面积和互连的复杂性，且需要的设备功耗也更少。

忆阻器是实现三元系统的良好候选者，因为它可以处理两个以上的状态而无需使用额外的硬件，可以进一步将其分为不同的量化级别到多级元素。实用的忆阻器与标准CMOS技术兼容，这些忆阻器的尺寸在2-10nm范围内相对较小，使用忆阻器实现三元逻辑运算为增强新颖的功能开辟了新的机会。

发明内容

针对现有技术的不足，本发明提出了一种新的基于忆阻器的2-9线三值译码器电路。

本发明解决技术问题所采取的技术方案如下：

基于忆阻器的2-9线三值译码器电路具体包括两个1-3线三值译码器和九个三值与门(TAND)。

其中，1-3三值译码器包括一个正极性三值反相器PTI、两个负极性三值反相器NTI和一个三值或非门TNOR，实现的功能是输入一个一位的三值电平信号，通过一个1-3三值译码器得到的三个与输入信号一一对应的高、低电平信号。

如输入X为逻辑0，对应输出X0为高电平，即逻辑2，输出X1和X0为低电平，即逻辑0。如输入X为逻辑1，对应输出X1为高电平，即逻辑2，输出X2和X0为低电平，即逻辑0。如输入X为逻辑2，对应输出X2为高电平，即逻辑2，输出X1和X0为低电平，即逻辑0。

三值与门由两个忆阻器构成，实现的功能是求两输入的最小值。

本发明设计了一种具有新型的基于忆阻器的2-9线三值译码器电路模型，结构清晰简单、易于实现。该电路模型可用于多值数字逻辑运算等诸多领域中的应用研究具有重要意义。

附图说明

图1是本发明的基于忆阻器的2-9线三值译码器电路框图。

图2是本发明的基于忆阻器的2-9线三值译码器电路原理图。

具体实施方式

下面结合附图对本发明优选实施例作详细说明。

本发明设计的基于忆阻器的2-9线三值译码器电路模型，其电路框图如图1所示，由两个1-3线三值译码器和九个三值与门TAND组成，并利用忆阻器的开关特性和记忆特性实现。

2-9线三值译码器电路中的逻辑状态是电压值，其中，定义电压V_CC为2V，对应逻辑2，电压V_CC/2，为1V对应逻辑1，GND为0V，对应逻辑0。对于2-9线三值译码器电路，其对应的真值表如下表所示：

根据2-9线三值译码器的真值表，可知输入端的每一种逻辑组合可使得对应的一个输出端为高电平，即逻辑2，其余8个输出端为低电平，即逻辑0。

当输入A₁A₀＝00时，对应着图1中的两个1-3编码器的输出的A_{1_0}和A_{0_0}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₀＝2。

当输入A₁A₀＝01时，对应着图1中的两个1-3编码器的输出的A_{1_0}和A_{0_1}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₁＝2。

当输入A₁A₀＝02时，对应着图1中的两个1-3编码器的输出的A_{1_0}和A_{0_2}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₂＝2。

当输入A₁A₀＝10时，对应着图1中的两个1-3编码器的输出的A_{1_1}和A_{0_0}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₃＝2。

当输入A₁A₀＝11时，对应着图1中的两个1-3编码器的输出的A_{1_1}和A_{0_1}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₄＝2。

当输入A₁A₀＝12时，对应着图1中的两个1-3编码器的输出的A_{1_1}和A_{0_2}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₅＝2。

当输入A₁A₀＝20时，对应着图1中的两个1-3编码器的输出的A_{1_2}和A_{0_0}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₆＝2。

当输入A₁A₀＝21时，对应着图1中的两个1-3编码器的输出的A_{1_2}和A_{0_1}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₇＝2。

当输入A₁A₀＝22时，对应着图1中的两个1-3编码器的输出的A_{1_2}和A_{0_2}位为高电平，即逻辑2，故可通过一个三值与门得到输出Y₈＝2。

根据上述真值表的输入和输出的关系，可以构建如图1所示的2-9线三值译码器电路框图，详细的电路结构，如图2所示。

对于2-9线三值译码器电路，高位输入端A1与第一NMOS管N1的栅极(G1)和第二NMOS管N2的栅极(G2)相连接。第一NMOS管N1的漏极(D1)与第一忆阻M1的正极、第三NMOS管N3的栅极(G3)相连接。第一忆阻M1的负极与电源V_CC相连接，第一NMOS管N1的源极(S1)接地。第二NMOS管N2的漏极(D2)与第二忆阻M2的正极相连接、第四忆阻M4的正极相连接。第二忆阻M2的负极与电源V_CC相连接，第二NMOS管N2的源极(S2)接地。第三NMOS管N3的漏极(D3)与第三忆阻M3的正极、第五忆阻M5的正极相连接。第三忆阻M3的负极与电源V_CC相连接，第三NMOS管N3的源极(S3)接地。第四忆阻M4的负极、第五忆阻M5的负极、第四NMOS管N4的栅极(G4)、第五NMOS管N5的栅极(G5)相连接。第七忆阻M7的负极与电源V_CC相连接，第七忆阻M7的正极与第四NMOS管N4的漏极(D4)相连接。第四NMOS管N4的源极(S4)与第六忆阻M6的负极、第五NMOS管N5的漏极(D5)相连接。第六忆阻M6的正极和第五NMOS管N5的源极(S5)与接地端相连接，其中第一NMOS管N1和第一忆阻M1构成正极性三值反相器PTI，第一NMOS管N1的阈值导通电压为1.5V；第二NMOS管N2和第二忆阻M2构成一个负极性三值反相器NTI，第三NMOS管N3和第三忆阻M3构成另一个负极性三值反相器NTI，第二NMOS管N2和第三NMOS管N3阈值导通电压均为0.5V，第四忆阻M4和第五忆阻M5成了一个三值或非门中的或门TOR，第六忆阻M6、第七忆阻M7、第四NMOS管N4、第五NMOS管N5构成了一个三值或非门中的非门TI。

低位输入端A0与第六NMOS管N6的栅极(G6)和第七NMOS管N7的栅极(G7)相连接。第六NMOS管N6的漏极(D6)与第八忆阻M8的正极、第八NMOS管N8的栅极(G8)相连接。第八忆阻M8的负极与电源V_CC相连接，第六NMOS管N6的源极(S6)接地。第七NMOS管N7的漏极(D7)与第九忆阻M9的正极相连接、第十一忆阻M11的正极相连接。第九忆阻M9的负极与电源V_CC相连接，第七NMOS管N7的源极(S7)接地。第八NMOS管N8的漏极(D8)与第十忆阻M10的正极、第十二忆阻M12的正极相连接。第十忆阻M10的负极与电源V_CC相连接，第八NMOS管N8的源极(S8)接地。第十一忆阻M11的负极、第十二忆阻M12的负极、第九NMOS管N9的栅极(G9)、第十NMOS管N10的栅极(G10)相连接。第十四忆阻M14的负极与电源V_CC相连接，第十四忆阻M14的正极与第九NMOS管N9的漏极(D9)相连接。第九NMOS管N9的源极(S9)与第十三忆阻M13的负极、第十NMOS管N10的漏极(D10)相连接。第十三忆阻M13的正极和第十NMOS管N10的源极(S10)与接地端相连接。

其中，通过两个1-3三值译码器，分别可得到三个输出，即对于高位输入A1对应着输出A_{1_2}、A_{1_1}和A_{1_0},低位输入A0对应着输出A_{0_2}、A_{0_1}和A_{0_0}。

A_{1_2}对应于第四忆阻M4正极的电压，A_{1_1}对应于第七忆阻M7正极的电压，A_{1_0}对应于第五忆阻M5正极的电压。

A_{0_2}对应于第十一忆阻M11正极的电压，A_{0_1}对应于第十四忆阻M14正极的电压，A_{0_0}对应于第十二忆阻M12正极的电压。

第十五忆阻M15的负极与第四忆阻M4的正极相连接，第十六忆阻M16的负极与第十一忆阻M11的正极相连接。第十五忆阻M15的正极与第十六忆阻M16的正极相连接，得到输出Y₈。

第十七忆阻M17的负极与第四忆阻M4的正极相连接，第十八忆阻M18的负极与第十四忆阻M14的正极相连接。第十七忆阻M17的正极与第十八忆阻M18的正极相连接，得到输出Y₇。

第十九忆阻M19的负极与第四忆阻M4的正极相连接，第二十忆阻M20的负极与第十二忆阻M12的正极相连接。第十九忆阻M19的正极与第二十忆阻M20的正极相连接，得到输出Y₆。

第二十一忆阻M21的负极与第七忆阻M7的正极相连接，第二十二忆阻M22的负极与第十一忆阻M11的正极相连接。第二十一忆阻M21的正极与第二十二忆阻M22的正极相连接，得到输出Y₅。

第二十三忆阻M23的负极与第四忆阻M4的正极相连接，第二十四忆阻M24的负极与第十四忆阻M14的正极相连接。第二十三忆阻M23的正极与第二十四忆阻M24的正极相连接，得到输出Y₄。

第二十五忆阻M25的负极与第四忆阻M4的正极相连接，第二十六忆阻M26的负极与第十二忆阻M12的正极相连接。第二十五忆阻M25的正极与第二十六忆阻M26的正极相连接，得到输出Y₃。

第二十七忆阻M27的负极与第七忆阻M7的正极相连接，第二十八忆阻M28的负极与第十一忆阻M11的正极相连接。第二十七忆阻M27的正极与第二十八忆阻M28的正极相连接，得到输出Y₂。

第二十九忆阻M29的负极与第四忆阻M4的正极相连接，第三十忆阻M30的负极与第十四忆阻M14的正极相连接。第二十九忆阻M29的正极与第三十忆阻M30的正极相连接，得到输出Y₁。

第三十一忆阻M31的负极与第四忆阻M4的正极相连接，第三十二忆阻M32的负极与第十二忆阻M12的正极相连接。第三十一忆阻M31的正极与第三十二忆阻M32的正极相连接，得到输出Y₀。

本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。

Claims

1.基于忆阻器的2-9线三值译码器电路，由两个1-3线三值译码器和九个三值与门组成，并利用忆阻器的开关特性和记忆特性实现译码，其特征在于：

第一个1-3线三值译码器结构为：高位输入端A1与第一NMOS管N1的栅极和第二NMOS管N2的栅极相连接；第一NMOS管N1的漏极与第一忆阻M1的正极、第三NMOS管N3的栅极相连接；第一忆阻M1的负极与电源V_CC相连接，第一NMOS管N1的源极接地；第二NMOS管N2的漏极与第二忆阻M2的正极相连接、第四忆阻M4 的正极相连接；第二忆阻M2的负极与电源V_CC相连接，第二NMOS管N2的源极接地；第三NMOS管N3的漏极与第三忆阻M3的正极、第五忆阻M5的正极相连接；第三忆阻M3的负极与电源V_CC相连接，第三NMOS管N3的源极接地；第四忆阻M4的负极、第五忆阻M5的负极、第四NMOS管N4的栅极、第五NMOS管N5的栅极相连接；第七忆阻M7的负极与电源V_CC相连接，第七忆阻M7的正极与第四NMOS管N4的漏极相连接；第四NMOS管N4的源极与第六忆阻M6的负极、第五NMOS管N5的漏极相连接；第六忆阻M6的正极和第五NMOS管N5的源极与接地端相连接；

第二个1-3线三值译码器结构为：低位输入端A0与第六NMOS管N6的栅极和第七NMOS管N7的栅极相连接；第六NMOS管N6的漏极与第八忆阻M8的正极、第八NMOS管N8的栅极相连接；第八忆阻M8的负极与电源V_CC相连接，第六NMOS管N6的源极接地；第七NMOS管N7的漏极与第九忆阻M9的正极相连接、第十一忆阻M11 的正极相连接；第九忆阻M9的负极与电源V_CC相连接，第七NMOS管N7的源极接地；第八NMOS管N8的漏极与第十忆阻M10的正极、第十二忆阻M12的正极相连接；第十忆阻M10的负极与电源V_CC相连接，第八NMOS管N8的源极接地；第十一忆阻M11的负极、第十二忆阻M12的负极、第九NMOS管N9的栅极、第十NMOS管N10的栅极相连接；第十四忆阻M14的负极与电源V_CC相连接，第十四忆阻M14的正极与第九NMOS管N9的漏极相连接；第九NMOS管N9的源极与第十三忆阻M13的负极、第十NMOS管N10的漏极相连接；第十三忆阻M13的正极和第十NMOS管N10的源极与接地端相连接；

其中，通过两个1-3三值译码器，分别可得到三个输出，即对于高位输入A1对应着输出A_{1_2}、A_{1_1}和A_{1_0}, 低位输入A0对应着输出A_{0_2}、A_{0_1}和A_{0_0}；

A_{1_2}对应于第四忆阻M4正极的电压，A_{1_1}对应于第七忆阻M7正极的电压，A_{1_0}对应于第五忆阻M5正极的电压；

A_{0_2}对应于第十一忆阻M11正极的电压，A_{0_1}对应于第十四忆阻M14正极的电压，A_{0_0}对应于第十二忆阻M12正极的电压；

第一个三值与门结构为：第十五忆阻M15的负极与第四忆阻M4的正极相连接，第十六忆阻M16的负极与第十一忆阻M11的正极相连接；第十五忆阻M15的正极与第十六忆阻M16的正极相连接，得到输出Y₈；

第二个三值与门结构为：第十七忆阻M17的负极与第四忆阻M4的正极相连接，第十八忆阻M18的负极与第十四忆阻M14的正极相连接；第十七忆阻M17的正极与第十八忆阻M18的正极相连接，得到输出Y₇；

第三个三值与门结构为：第十九忆阻M19的负极与第四忆阻M4的正极相连接，第二十忆阻M20的负极与第十二忆阻M12的正极相连接；第十九忆阻M19的正极与第二十忆阻M20的正极相连接，得到输出Y₆；

第四个三值与门结构为：第二十一忆阻M21的负极与第七忆阻M7的正极相连接，第二十二忆阻M22的负极与第十一忆阻M11的正极相连接；第二十一忆阻M21的正极与第二十二忆阻M22的正极相连接，得到输出Y₅；

第五个三值与门结构为：第二十三忆阻M23的负极与第四忆阻M4的正极相连接，第二十四忆阻M24的负极与第十四忆阻M14的正极相连接；第二十三忆阻M23的正极与第二十四忆阻M24的正极相连接，得到输出Y₄；

第六个三值与门结构为：第二十五忆阻M25的负极与第四忆阻M4的正极相连接，第二十六忆阻M26的负极与第十二忆阻M12的正极相连接；第二十五忆阻M25的正极与第二十六忆阻M26的正极相连接，得到输出Y₃；

第七个三值与门结构为：第二十七忆阻M27的负极与第七忆阻M7的正极相连接，第二十八忆阻M28的负极与第十一忆阻M11的正极相连接；第二十七忆阻M27的正极与第二十八忆阻M28的正极相连接，得到输出Y₂；

第八个三值与门结构为：第二十九忆阻M29的负极与第四忆阻M4的正极相连接，第三十忆阻M30的负极与第十四忆阻M14的正极相连接；第二十九忆阻M29的正极与第三十忆阻M30的正极相连接，得到输出Y₁；

第九个三值与门结构为：第三十一忆阻M31的负极与第四忆阻M4的正极相连接，第三十二忆阻M32的负极与第十二忆阻M12的正极相连接；第三十一忆阻M31的正极与第三十二忆阻M32的正极相连接，得到输出Y₀。