CN113590082A - 一种基于文字运算的三值忆阻全加器电路 - Google Patents

一种基于文字运算的三值忆阻全加器电路 Download PDF

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Abstract

本发明公开了一种基于文字运算的三值忆阻全加器电路，包括加数A输入模块、加数B输入模块、进位Cin输入模块、文字运算模块、SUM输出模块和进位Cout输出模块；其中，所述加数A输入模块与进位Cin输入模块相连，用于产生文字运算模块的输入X；所述SUM输出模块与加数B输入模块、文字运算模块相连，用于实现和的输出；所述进位Cout输出模块与文字运算模块、SUM输出模块相连，用于实现进位Cout的输出。

Description

一种基于文字运算的三值忆阻全加器电路
技术领域
本发明属于电路设计技术领域，具体涉及一种基于文字运算的三值忆阻全加器电路。
背景技术
忆阻器是继电阻、电容和电感之后的第四种基本电路元件，其具有非易失性和纳米尺度结构，可以减小电路面积，实现断电保持。忆阻器在数字逻辑电路、混沌电路、神经网络等方面都有应用。目前在数字电路中的研究主要集中在二值逻辑，而多值逻辑在减小网络复杂性和电路面积、增加数据处理速度等方面比二值逻辑更具优势，因此，本发明在多值逻辑理论基础上，设计实现了一个三值忆阻全加器电路。
现有的三值忆阻全加器，采用的不是真正的三值，其核心还是二值电路，是先将三值信号转化为二值信号进行加法运算后，再将二值信号转化为三值信号输出结果，其转化过程即为编码译码的过程，增加了电路的复杂性。
发明内容
针对现在技术和研究成本上存在的问题，本发明以文字运算为核心，采用阈值型忆阻器，设计发明了三值忆阻全加器，为忆阻器逻辑电路提供了新的应用领域和设计思路。
为解决上述技术问题，本发明采用如下的技术方案：
一种基于文字运算的三值忆阻全加器电路，包括加数A输入模块、加数B输入模块、进位Cin输入模块、文字运算模块、SUM输出模块和进位Cout输出模块；其中，所述加数A输入模块与进位Cin输入模块相连，用于产生文字运算模块的输入X；所述SUM输出模块与加数B输入模块、文字运算模块相连，用于实现和的输出；所述进位Cout输出模块与文字运算模块、SUM输出模块相连，用于实现进位Cout的输出。
优选地，所述加数A输入模块包括第一PMOS晶体管M1、第二PMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4，第一电阻R1、第二电阻R2、第三电阻R3和直流电压源VDD1；其中，第一PMOS晶体管M1、第二PMOS晶体管M2、第三NMOS晶体管M3和第四NMOS晶体管M4的栅极均连接信号输入端A；第一电阻R1和第二电阻R2的一端连接直流电压源VDD1；第一电阻R1的另一端与第一PMOS晶体管M1的源极相连；第二电阻R2的另一端与第三NMOS晶体管M3的漏极相连；第一PMOS晶体管M1的漏极连接第二PMOS晶体管M2的源极；第二PMOS晶体管M2的漏极连接第三电阻R3的一端；第三NMOS晶体管M3的源极连接第四NMOS晶体管M4的漏极；第四NMOS晶体管M4的源极连接第三电阻R3的另一端并接地；输出端A1为第一PMOS晶体管M1与第二PMOS晶体管M2的连接点，还为第三NMOS晶体管M3与第四NMOS晶体管M4的连接点。
优选地，所述加数B输入模块包括第五PMOS晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7、第八NMOS晶体管M8、第九NMOS晶体管M9、第十NMOS晶体管M10、第十一NMOS晶体管M11、第十二PMOS晶体管M12、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7和直流电压源VDD2；其中，第五PMOS晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7、第八NMOS晶体管M8和第九NMOS晶体管M9的栅极均连接信号输入端B；第五PMOS晶体管M5和第十二PMOS晶体管M12的源极、第四电阻R4和第六电阻R6的一端均连接直流电压源VDD2；第五PMOS晶体管M5的漏极连接第六NMOS晶体管M6的漏极；第六NMOS晶体管M6的源极连接第七PMOS晶体管M7的源极；第四电阻R4的另一端与第八NMOS晶体管M8的漏极相连；第八NMOS晶体管M8的源极连接第九NMOS晶体管M9的漏极；第九NMOS晶体管M9的源极连接第五电阻R5的一端；第六电阻R6的另一端与第十NMOS晶体管M10的漏极相连；第十NMOS晶体管M10的源极连接第十一NMOS晶体管M11的漏极；第十一NMOS晶体管M11的源极连接第七电阻R7的一端；第七PMOS晶体管M7的漏极、第五电阻R5和第七电阻R7的另一端接地；输出端B2为第五PMOS晶体管M5与第六NMOS晶体管M6的连接点、第八NMOS晶体管M8与第九NMOS晶体管M9的连接点；第十二PMOS晶体管M12的栅极连接输出端B2；输出端B1为第十NMOS晶体管M10与第十一NMOS晶体管M11的连接点，且与第十二PMOS晶体管M12的漏极连接。
优选地，所述进位Cin输入模块包括第十三PMOS晶体管M13、第十四NMOS晶体管M14、第十五PMOS晶体管M15、第十六NMOS晶体管M16、第十七PMOS晶体管M17、第十八NMOS晶体管M18，第八电阻R8、第九电阻R9和直流电压源VDD3、VDD4、VDD5。；其中，第十三PMOS晶体管M13的栅极和第十四NMOS晶体管M14的栅极均连接信号输入端Cin；第十三PMOS晶体管M13的源极连接信号输入端A；第十三PMOS晶体管M13的漏极连接第十四NMOS晶体管M14的漏极；第十四NMOS晶体管M14的源极连接加数A输入模块的输出端A1；第十五PMOS晶体管M15的栅极和第十六NMOS晶体管M16的栅极均连接第十三PMOS晶体管M13与第十四NMOS晶体管M14的连接点；第十五PMOS晶体管M15的源极和第十七PMOS晶体管M17的源极连接直流电压源VDD3；第十五PMOS晶体管M15的漏极连接第十六NMOS晶体管M16的漏极；第十七PMOS晶体管M17的源极连接第十八NMOS晶体管M18的漏极；第十六NMOS晶体管M16的源极和第十八NMOS晶体管M18的源极接地；第十七PMOS晶体管M17的栅极、第十八NMOS晶体管M18的栅极和第八电阻R8的一端均连接第十五PMOS晶体管M15与第十六NMOS晶体管M16的连接点；第八电阻R8的另一端连接直流电压源VDD4；第九电阻R9的一端连接第十七PMOS晶体管M17与第十八NMOS晶体管M18的连接点；第九电阻R9的另一端连接直流电压源VDD5；输出端X为第十七PMOS晶体管M17与第十八NMOS晶体管M18的连接点。
优选地，所述文字运算模块包括第一阈值型忆阻器MR1、第二阈值型忆阻器MR2、第三阈值型忆阻器MR3、第四阈值型忆阻器MR4、第五阈值型忆阻器MR5、第十九PMOS晶体管M19、第二十NMOS晶体管M20、第二十一NMOS晶体管M21、第二十二NMOS晶体管M22、第二十三PMOS晶体管M23、第二十四NMOS晶体管M24、第二十五NMOS晶体管M25、第二十六NMOS晶体管M26、第二十七NMOS晶体管M27和直流电压源VDD6；其中，第十九PMOS晶体管M19的栅极、第二十NMOS晶体管M20的栅极和第一阈值型忆阻器MR1的正端均连接使能信号输入端CP；第十九PMOS晶体管M19的漏极、第二十三PMOS晶体管M23的漏极、第三阈值型忆阻器MR3的正端、第四阈值型忆阻器MR4的正端和第五阈值型忆阻器MR5的正端均连接直流电压源VDD6；第十九PMOS晶体管M19的源极连接第二十NMOS晶体管M20的源极；第二十NMOS晶体管M20的漏极接地；第二十一NMOS晶体管M21的栅极连接第十九PMOS晶体管M19与第二十NMOS晶体管M20的连接点；第二十一NMOS晶体管M21的源极连接进位Cin输入模块的输出端X；第二十一NMOS晶体管M21的漏极、第二十二NMOS晶体管M22的栅极和第二十六NMOS晶体管M26的栅极均连接第一阈值型忆阻器MR1与第二阈值型忆阻器MR2的负端；第二阈值型忆阻器MR2的正端接地；第二十二NMOS晶体管M22的源极连接第三阈值型忆阻器MR3的负端；第二十三PMOS晶体管M23的栅极和第二十四NMOS晶体管M24的栅极均连接第二十二NMOS晶体管M22与第三阈值型忆阻器MR3的连接点；第二十三PMOS晶体管M23的源极连接第二十四NMOS晶体管M24的漏极；第二十五NMOS晶体管M25的栅极连接第二十三PMOS晶体管M23与第二十四NMOS晶体管M24的连接点；第二十五NMOS晶体管M25的漏极连接第四阈值型忆阻器MR4的负端；第二十二NMOS晶体管M22的源极、第二十四NMOS晶体管M24的源极和第二十五NMOS晶体管M25的源极接地；第二十六NMOS晶体管M26的漏极连接第五阈值型忆阻器MR5的负端；第二十七NMOS晶体管M27的栅极连接第二十六NMOS晶体管M26与第五阈值型忆阻器MR5的连接点；第二十六NMOS晶体管M26的源极和第二十七NMOS晶体管M27的源极接地；输出端0X0为第二十六NMOS晶体管M26与第五阈值型忆阻器MR5的连接点，输出端1X1为第二十五NMOS晶体管M25与第四阈值型忆阻器MR4的连接点，输出端2X2为第二十三PMOS晶体管M23与第二十四NMOS晶体管M24的连接点。
优选地，所述SUM输出模块包括第二十八NMOS晶体管M28、第二十九NMOS晶体管M29、第三十NMOS晶体管M30，第十电阻R10、第十一电阻R11和第十二电阻R12；其中，第十电阻R10的一端连接信号输入端B；第十电阻R10的另一端连接第二十八NMOS晶体管M28的漏极；第二十八NMOS晶体管M28的栅极连接文字运算模块的输出端0X0；第十一电阻R11的一端连接加数B输入模块的输出端B1；第十一电阻R11的另一端连接第二十九NMOS晶体管M29的漏极；第二十九NMOS晶体管M29的栅极连接文字运算模块的输出端1X1；第十二电阻R12的一端连接加数B输入模块的输出端B2；第十二电阻R12的另一端连接第三十NMOS晶体管M30的漏极；第三十NMOS晶体管M30的栅极连接文字运算模块的输出端2X2；输出端SUM为第二十八NMOS晶体管M28的源极、第二十九NMOS晶体管M29的源极和第三十NMOS晶体管M30的源极。
优选地，所述进位输出Cout模块包括第三十一PMOS晶体管M31、第三十二NMOS晶体管M32、第三十三PMOS晶体管M33、第三十四NMOS晶体管M34、第三十五NMOS晶体管M35、第三十六NMOS晶体管M36、第三十七NMOS晶体管M37、第三十八NMOS晶体管M38、第三十九PMOS晶体管M39、第四十PMOS晶体管M40，第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18和直流电压源VDD7、VDD8、VDD9；其中，第三十一PMOS晶体管M31的栅极、第三十二NMOS晶体管M32的栅极、第三十三PMOS晶体管M33的栅极和第三十四NMOS晶体管M34的栅极均连接SUM输出模块的输出端SUM；第十三电阻R13的一端、第十五电阻R15的一端和第三十七NMOS晶体管M37的漏极分别连接直流电压源VDD7、VDD8、VDD9；第十三电阻R13的另一端连接第三十一PMOS晶体管M31的源极；第三十一PMOS晶体管M31的漏极连接第三十二NMOS晶体管M32的漏极；第十四电阻R14的一端与第十七电阻R17的一端均连接第三十一PMOS晶体管M31与第三十二NMOS晶体管M32的连接点；第十四电阻R14的另一端和第三十二NMOS晶体管M32的源极接地；第十五电阻R15的另一端连接第三十三PMOS晶体管M33的源极；第三十三PMOS晶体管M33的漏极连接第三十四NMOS晶体管M34的漏极；第三十四NMOS晶体管M34的源极连接第十六电阻R16的一端；第十六电阻R16的另一端接地；第十八电阻R18的一端连接第三十三PMOS晶体管M33与第三十四NMOS晶体管M34的连接点；第十七电阻R17的另一端连接第三十五NMOS晶体管M35的漏极；第三十五NMOS晶体管M35的栅极连接文字运算模块的输出端1X1；第十八电阻R18的另一端连接第三十六NMOS晶体管M36的漏极；第三十六NMOS晶体管M36的栅极连接文字运算模块的输出端2X2；第三十八NMOS晶体管M38的栅极和第四十PMOS晶体管M40的栅极连接信号输入端A；第三十七NMOS晶体管M37的栅极和第三十九PMOS晶体管M39的栅极连接信号输入端Cin；第三十七NMOS晶体管M37的源极连接第三十八NMOS晶体管M38的漏极；第四十PMOS晶体管M40的源极接地；第四十PMOS晶体管M40的漏极连接第三十九PMOS晶体管M39的源极；输出端Cout为第三十五NMOS晶体管M35的源极、第三十六NMOS晶体管M36的源极和第三十八NMOS晶体管M38的源极和第三十九PMOS晶体管M39的漏极。
采用本发明具有如下的有益效果：本发明以三值文字运算为核心，设计发明了一个三值忆阻全加器，通过文字运算对三值信号的辨别，控制信号的输出，可以简单的实现真正三值全加的功能，对忆阻器电路和多值逻辑的研究和应用具有重要意义。
与现有技术相比，本发明提出的基于文字运算的三值忆阻全加器等效电路，能简单的运用忆阻器和MOS实现三值全加器，器件数目、线的互连数、电路面积都大大减小。
附图说明
图1为本发明实施例的基于文字运算的三值忆阻全加器电路的忆阻器符号及伏安特性曲线图；
图2为本发明实施例的基于文字运算的三值忆阻全加器电路的原理框图；
图3为本发明实施例的基于文字运算的三值忆阻全加器电路的电路原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明中忆阻器电路符号及伏安特性曲线如图1所示，采用阈值型忆阻器模型，阈值型忆阻器具有高阻值和低阻值两个状态，当给忆阻器施加电压时，随着电压的变化，忆阻器在低阻态RON和高阻态ROFF之间变化。设定不带黑实线的一端为正端。
图2为基于文字运算的三值忆阻全加器的原理框图，由其可以看出每个模块的连接关系。
图3为基于文字运算的三值忆阻全加器电路图。电路图中的直流电压源VDD4、VDD5、VDD8和VDD9为1V，其余的直流电压源均为2V。第四、第八、第十、第十六、第十八、第二十二与第三十四NMOS晶体管M4、M8、M10、M16、M18、M22与M34的开启电压VTH>1V，第三、第九、第十一、第十四、第二十六、第三十二与第三十七NMOS晶体管M3、M9、M11、M14、M26、M32与M37的开启电压VTH<1V。
参见图2和图3，所示为本发明实施例的基于文字运算的三值忆阻全加器电路包括加数A输入模块10、加数B输入模块20、进位Cin输入模块30、文字运算模块40、SUM输出模块50和进位Cout输出模块60；其中，所述加数A输入模块10与进位Cin输入模块30相连，用于产生文字运算模块40的输入X；所述SUM输出模块50与加数B输入模块20、文字运算模块40相连，用于实现和的输出；所述进位Cout输出模块60与文字运算模块40、SUM输出模块50相连，用于实现进位Cout的输出。
加数A输入模块10包括第一PMOS晶体管M1、第二PMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4，第一电阻R1、第二电阻R2、第三电阻R3和直流电压源VDD1；其中，第一PMOS晶体管M1、第二PMOS晶体管M2、第三NMOS晶体管M3和第四NMOS晶体管M4的栅极均连接信号输入端A；第一电阻R1和第二电阻R2的一端连接直流电压源VDD1；第一电阻R1的另一端与第一PMOS晶体管M1的源极相连；第二电阻R2的另一端与第三NMOS晶体管M3的漏极相连；第一PMOS晶体管M1的漏极连接第二PMOS晶体管M2的源极；第二PMOS晶体管M2的漏极连接第三电阻R3的一端；第三NMOS晶体管M3的源极连接第四NMOS晶体管M4的漏极；第四NMOS晶体管M4的源极连接第三电阻R3的另一端并接地；输出端A1为第一PMOS晶体管M1与第二PMOS晶体管M2的连接点，还为第三NMOS晶体管M3与第四NMOS晶体管M4的连接点。
加数B输入模块20包括第五PMOS晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7、第八NMOS晶体管M8、第九NMOS晶体管M9、第十NMOS晶体管M10、第十一NMOS晶体管M11、第十二PMOS晶体管M12、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7和直流电压源VDD2；其中，第五PMOS晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7、第八NMOS晶体管M8和第九NMOS晶体管M9的栅极均连接信号输入端B；第五PMOS晶体管M5和第十二PMOS晶体管M12的源极、第四电阻R4和第六电阻R6的一端均连接直流电压源VDD2；第五PMOS晶体管M5的漏极连接第六NMOS晶体管M6的漏极；第六NMOS晶体管M6的源极连接第七PMOS晶体管M7的源极；第四电阻R4的另一端与第八NMOS晶体管M8的漏极相连；第八NMOS晶体管M8的源极连接第九NMOS晶体管M9的漏极；第九NMOS晶体管M9的源极连接第五电阻R5的一端；第六电阻R6的另一端与第十NMOS晶体管M10的漏极相连；第十NMOS晶体管M10的源极连接第十一NMOS晶体管M11的漏极；第十一NMOS晶体管M11的源极连接第七电阻R7的一端；第七PMOS晶体管M7的漏极、第五电阻R5和第七电阻R7的另一端接地；输出端B2为第五PMOS晶体管M5与第六NMOS晶体管M6的连接点、第八NMOS晶体管M8与第九NMOS晶体管M9的连接点；第十二PMOS晶体管M12的栅极连接输出端B2；输出端B1为第十NMOS晶体管M10与第十一NMOS晶体管M11的连接点，且与第十二PMOS晶体管M12的漏极连接。
进位Cin输入模块30包括第十三PMOS晶体管M13、第十四NMOS晶体管M14、第十五PMOS晶体管M15、第十六NMOS晶体管M16、第十七PMOS晶体管M17、第十八NMOS晶体管M18，第八电阻R8、第九电阻R9和直流电压源VDD3、VDD4、VDD5。；其中，第十三PMOS晶体管M13的栅极和第十四NMOS晶体管M14的栅极均连接信号输入端Cin；第十三PMOS晶体管M13的源极连接信号输入端A；第十三PMOS晶体管M13的漏极连接第十四NMOS晶体管M14的漏极；第十四NMOS晶体管M14的源极连接加数A输入模块10的输出端A1；第十五PMOS晶体管M15的栅极和第十六NMOS晶体管M16的栅极均连接第十三PMOS晶体管M13与第十四NMOS晶体管M14的连接点；第十五PMOS晶体管M15的源极和第十七PMOS晶体管M17的源极连接直流电压源VDD3；第十五PMOS晶体管M15的漏极连接第十六NMOS晶体管M16的漏极；第十七PMOS晶体管M17的源极连接第十八NMOS晶体管M18的漏极；第十六NMOS晶体管M16的源极和第十八NMOS晶体管M18的源极接地；第十七PMOS晶体管M17的栅极、第十八NMOS晶体管M18的栅极和第八电阻R8的一端均连接第十五PMOS晶体管M15与第十六NMOS晶体管M16的连接点；第八电阻R8的另一端连接直流电压源VDD4；第九电阻R9的一端连接第十七PMOS晶体管M17与第十八NMOS晶体管M18的连接点；第九电阻R9的另一端连接直流电压源VDD5；输出端X为第十七PMOS晶体管M17与第十八NMOS晶体管M18的连接点。
文字运算模块40包括第一阈值型忆阻器MR1、第二阈值型忆阻器MR2、第三阈值型忆阻器MR3、第四阈值型忆阻器MR4、第五阈值型忆阻器MR5、第十九PMOS晶体管M19、第二十NMOS晶体管M20、第二十一NMOS晶体管M21、第二十二NMOS晶体管M22、第二十三PMOS晶体管M23、第二十四NMOS晶体管M24、第二十五NMOS晶体管M25、第二十六NMOS晶体管M26、第二十七NMOS晶体管M27和直流电压源VDD6；其中，第十九PMOS晶体管M19的栅极、第二十NMOS晶体管M20的栅极和第一阈值型忆阻器MR1的正端均连接使能信号输入端CP；第十九PMOS晶体管M19的漏极、第二十三PMOS晶体管M23的漏极、第三阈值型忆阻器MR3的正端、第四阈值型忆阻器MR4的正端和第五阈值型忆阻器MR5的正端均连接直流电压源VDD6；第十九PMOS晶体管M19的源极连接第二十NMOS晶体管M20的源极；第二十NMOS晶体管M20的漏极接地；第二十一NMOS晶体管M21的栅极连接第十九PMOS晶体管M19与第二十NMOS晶体管M20的连接点；第二十一NMOS晶体管M21的源极连接进位Cin输入模块30的输出端X；第二十一NMOS晶体管M21的漏极、第二十二NMOS晶体管M22的栅极和第二十六NMOS晶体管M26的栅极均连接第一阈值型忆阻器MR1与第二阈值型忆阻器MR2的负端；第二阈值型忆阻器MR2的正端接地；第二十二NMOS晶体管M22的源极连接第三阈值型忆阻器MR3的负端；第二十三PMOS晶体管M23的栅极和第二十四NMOS晶体管M24的栅极均连接第二十二NMOS晶体管M22与第三阈值型忆阻器MR3的连接点；第二十三PMOS晶体管M23的源极连接第二十四NMOS晶体管M24的漏极；第二十五NMOS晶体管M25的栅极连接第二十三PMOS晶体管M23与第二十四NMOS晶体管M24的连接点；第二十五NMOS晶体管M25的漏极连接第四阈值型忆阻器MR4的负端；第二十二NMOS晶体管M22的源极、第二十四NMOS晶体管M24的源极和第二十五NMOS晶体管M25的源极接地；第二十六NMOS晶体管M26的漏极连接第五阈值型忆阻器MR5的负端；第二十七NMOS晶体管M27的栅极连接第二十六NMOS晶体管M26与第五阈值型忆阻器MR5的连接点；第二十六NMOS晶体管M26的源极和第二十七NMOS晶体管M27的源极接地；输出端0X0为第二十六NMOS晶体管M26与第五阈值型忆阻器MR5的连接点，输出端1X1为第二十五NMOS晶体管M25与第四阈值型忆阻器MR4的连接点，输出端2X2为第二十三PMOS晶体管M23与第二十四NMOS晶体管M24的连接点。
SUM输出模块50包括第二十八NMOS晶体管M28、第二十九NMOS晶体管M29、第三十NMOS晶体管M30，第十电阻R10、第十一电阻R11和第十二电阻R12；其中，第十电阻R10的一端连接信号输入端B；第十电阻R10的另一端连接第二十八NMOS晶体管M28的漏极；第二十八NMOS晶体管M28的栅极连接文字运算模块40的输出端0X0；第十一电阻R11的一端连接加数B输入模块20的输出端B1；第十一电阻R11的另一端连接第二十九NMOS晶体管M29的漏极；第二十九NMOS晶体管M29的栅极连接文字运算模块40的输出端1X1；第十二电阻R12的一端连接加数B输入模块20的输出端B2；第十二电阻R12的另一端连接第三十NMOS晶体管M30的漏极；第三十NMOS晶体管M30的栅极连接文字运算模块40的输出端2X2；输出端SUM为第二十八NMOS晶体管M28的源极、第二十九NMOS晶体管M29的源极和第三十NMOS晶体管M30的源极。
进位输出Cout模块包括第三十一PMOS晶体管M31、第三十二NMOS晶体管M32、第三十三PMOS晶体管M33、第三十四NMOS晶体管M34、第三十五NMOS晶体管M35、第三十六NMOS晶体管M36、第三十七NMOS晶体管M37、第三十八NMOS晶体管M38、第三十九PMOS晶体管M39、第四十PMOS晶体管M40，第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18和直流电压源VDD7、VDD8、VDD9；其中，第三十一PMOS晶体管M31的栅极、第三十二NMOS晶体管M32的栅极、第三十三PMOS晶体管M33的栅极和第三十四NMOS晶体管M34的栅极均连接SUM输出模块50的输出端SUM；第十三电阻R13的一端、第十五电阻R15的一端和第三十七NMOS晶体管M37的漏极分别连接直流电压源VDD7、VDD8、VDD9；第十三电阻R13的另一端连接第三十一PMOS晶体管M31的源极；第三十一PMOS晶体管M31的漏极连接第三十二NMOS晶体管M32的漏极；第十四电阻R14的一端与第十七电阻R17的一端均连接第三十一PMOS晶体管M31与第三十二NMOS晶体管M32的连接点；第十四电阻R14的另一端和第三十二NMOS晶体管M32的源极接地；第十五电阻R15的另一端连接第三十三PMOS晶体管M33的源极；第三十三PMOS晶体管M33的漏极连接第三十四NMOS晶体管M34的漏极；第三十四NMOS晶体管M34的源极连接第十六电阻R16的一端；第十六电阻R16的另一端接地；第十八电阻R18的一端连接第三十三PMOS晶体管M33与第三十四NMOS晶体管M34的连接点；第十七电阻R17的另一端连接第三十五NMOS晶体管M35的漏极；第三十五NMOS晶体管M35的栅极连接文字运算模块40的输出端1X1；第十八电阻R18的另一端连接第三十六NMOS晶体管M36的漏极；第三十六NMOS晶体管M36的栅极连接文字运算模块40的输出端2X2；第三十八NMOS晶体管M38的栅极和第四十PMOS晶体管M40的栅极连接信号输入端A；第三十七NMOS晶体管M37的栅极和第三十九PMOS晶体管M39的栅极连接信号输入端Cin；第三十七NMOS晶体管M37的源极连接第三十八NMOS晶体管M38的漏极；第四十PMOS晶体管M40的源极接地；第四十PMOS晶体管M40的漏极连接第三十九PMOS晶体管M39的源极；输出端Cout为第三十五NMOS晶体管M35的源极、第三十六NMOS晶体管M36的源极和第三十八NMOS晶体管M38的源极和第三十九PMOS晶体管M39的漏极。
本发明采用了模3加运算和文字运算两种运算方法。
模3加运算定义如下：
Figure BDA0003137092840000121
为了简单起见，本发明将模3加运算表示为xk。
文字运算和三值与运算、三值或运算构成了完备集，定义如下：
Figure BDA0003137092840000122
以下是文字运算的真值表：
表一 文字运算真值表
Figure BDA0003137092840000131
可以根据三值全加器的真值表如下，对其进行变换。
表二 三值全加器真值表
Figure BDA0003137092840000132
得到采用模3加运算和文字运算的结果如下：
和：SUM＝0Cin 0(0A0·B0+1A1·B1+2A2·B2)+1Cin 1(0A0·B1+1A1·B2+2A2·B0) (3)
进位：Cout＝0Cin 0[1A1·SUM1+2A2·SUM2]+1Cin 1[0A0·SUM1+1A1·SUM2]+1Cin 1·2A2(4)
式(3)中Bk的含义：输入B分别与0、1、2进行模3加运算，如下式：
Figure BDA0003137092840000141
表三 模3加运算真值表
Figure BDA0003137092840000142
而0Cin 0代表当进位输入Cin为0时，0A0.B0代表当A为0时，SUM则为B0，以此类推。为了简化电路并实现三值全加器功能，将B0、B1、B2前面的部分作为文字运算的输入，仅用一个简单的文字运算模块40就可以实现，如下式。
令
Figure BDA0003137092840000143
进而得到：
和：SUM＝0x0·B0+1x1·B1+2x2·B2 (7)
进位：Cout＝1x1·SUM1+2x2·SUM2+1Cin 1·2A2 (8)
电路按照式(7)、(8)设计。
本发明每个模块的工作过程如下：
1、加数A输入模块10
加数A输入模块10实现的是将输入信号A和1进行模3加的功能。第一PMOS晶体管M1与第二PMOS晶体管M2的型号、开启电压均相同，第一电阻R1与第三电阻R3阻值相同。
(1)当输入A为低电平时，第一PMOS晶体管M1与第二PMOS晶体管M2导通，第三NMOS晶体管M3与第四NMOS晶体管M4截止，直流电压源VDD1通过第一电阻R1、第一PMOS晶体管M1与第三电阻R3、第二PMOS晶体管M2分压，输出中间电平；
(2)当输入A为中间电平时，第一PMOS晶体管M1与第二PMOS晶体管M2截止，第三NMOS晶体管M3导通，第四NMOS晶体管M4截止，直流电源VDD1通过第三NMOS晶体管M3输出高电平；
(3)当输入A为高电平时，第一PMOS晶体管M1与第二PMOS晶体管M2截止，第三NMOS晶体管M3与第四NMOS晶体管M4导通，因为第四NMOS晶体管M4接地，所以输出低电平。
综上，加数A输入模块10实现了输入信号A和1的模3加运算，表示为A1，该结果将作为进位Cin输入模块30的部分输入信号。
2、加数B输入模块20
加数B输入模块20实现的是将输入信号B分别与1和2进行模3加运算的功能。第四电阻R4、第五电阻R5、第六电阻R6和第七电阻R7阻值相同，第八NMOS晶体管M8与第九NMOS晶体管M9的型号、开启电压均相同，第十NMOS晶体管M10与第十一NMOS晶体管M11的型号、开启电压均相同。
(1)当输入B为低电平时，第五PMOS晶体管M5导通，第六NMOS晶体管M6、第八NMOS晶体管M8、第九NMOS晶体管M9均截止，直流电压源VDD2通过第五PMOS晶体管M5输出为高电平，此时第十NMOS晶体管M10与第十一NMOS晶体管M11导通，第十二PMOS晶体管M12截止，直流电源VDD2通过第六电阻R6、第十NMOS晶体管M10与第七电阻R7、第十一NMOS晶体管M11分压，输出中间电平；
(2)当输入B为中间电平时，第五PMOS晶体管M5截止，第六NMOS晶体管M6导通，第七PMOS晶体管M7截止，第八NMOS晶体管M8截止，第九NMOS晶体管M9导通，因为第九NMOS晶体管M9接地，所以输出低电平。此时第十NMOS晶体管M10与第十一NMOS晶体管M11截止，第十二PMOS晶体管M12导通，直流电源VDD2通过第十二PMOS晶体管M12输出高电平。
(3)当输入B为高电平时，第五PMOS晶体管M5截止，第六NMOS晶体管M6导通，第七PMOS晶体管M7截止，第八NMOS晶体管M8、第九NMOS晶体管M9均导通，直流电源VDD2通过第四电阻R4、第八NMOS晶体管M8与第五电阻R5、第九NMOS晶体管M9分压，输出中间电平。此时第十NMOS晶体管M10截止，第十一NMOS晶体管M11导通，第十二PMOS晶体管M12截止，因为第十一NMOS晶体管M11通过第七电阻R7接地，所以输出低电平。
综上，加数B输入模块20实现了输入信号B分别与1和2进行的模3加运算，表示为B1，B2。将输入信号B转换为两种不同的信号输出，即根据三值全加器定义，B，B1，B2将作为SUM输出模块50的三个输入。
3、进位Cin输入模块30
此模块与加数A输入模块10相连，输入是信号A、A1和进位输入信号Cin。在三值全加器中，进位输入信号Cin只有低电平和中间电平两种状态。
(1)当输入Cin为低电平时，第十三NMOS晶体管M13导通，第十四NMOS晶体管M14截止，输入信号A通过第十三NMOS晶体管M13流经两级三值反相器后，输出端X便为加数A；
(2)当输入Cin为中间电平时，第十三NMOS晶体管M13截止，第十四NMOS晶体管M14导通，加数A输入模块10的输出端A1通过第十四NMOS晶体管M14流经两级三值反相器后，输出端X便为加数A与1的模3加信号A1。
综上，输入信号Cin的高低分别控制信号A与A1的输出，其功能相当于传输门，输出端X将作为文字运算模块40的输入。
4、基于忆阻器的文字运算模块40
基于忆阻器的文字运算模块40如图3所示，由5个阈值型忆阻器和9个MOS管构成，输出为0X0，1X1，2X2，用来控制SUM输出模块50中SUM的输出。
其中，第一阈值型忆阻器MR1与第二阈值型忆阻器MR2为或门单元，当输入信号CP为高电平时，第一阈值型忆阻器MR1置为低阻态，第二阈值型忆阻器MR2的正端接地，第二阈值型忆阻器MR2置为高阻态，Y为高电平，第十九PMOS晶体管M19与第二十NMOS晶体管M20为反相器，则N为低电平，第二十一NMOS晶体管M21截止，Y仅为高电平；当输入信号CP为低电平时，N为高电平，第二十一NMOS晶体管M21导通，Y为输入信号X；即CP为使能信号，低电平有效。输入信号CP为低电平时，文字电路模块工作过程如下：
(1)当输入X为低电平时，第二十二NMOS晶体管M22截止，第三阈值型忆阻器MR3呈现低阻态RON，直流电源VDD6通过第三阈值型忆阻器MR3输出高电平，第二十三PMOS晶体管M23截止，第二十四NMOS晶体管M24导通，因为第二十四NMOS晶体管M24接地，所以输出低电平；第二十六NMOS晶体管M26截止，第五阈值型忆阻器MR5呈现低阻态RON，直流电源VDD6通过第五阈值型忆阻器MR5输出高电平；第二十七NMOS晶体管M27导通，因为第二十七NMOS晶体管M27接地，所以输出低电平；
(2)当输入X为中间电平时，第二十二NMOS晶体管M22截止，第三阈值型忆阻器MR3呈现低阻态RON，直流电源VDD6通过第三阈值型忆阻器MR3输出高电平，第二十三PMOS晶体管M23截止，第二十四NMOS晶体管M24导通，因为第二十四NMOS晶体管M24接地，所以输出低电平；第二十六NMOS晶体管M26导通，因为第二十六NMOS晶体管M26接地，所以输出低电平；第二十五NMOS晶体管M25截止，第四阈值型忆阻器MR4呈现低阻态RON，第二十七NMOS晶体管M27截止，直流电源VDD6通过第四阈值型忆阻器MR4输出高电平；
(3)当输入X为高电平时，第二十二NMOS晶体管M22导通，因为第二十二NMOS晶体管M22接地，所以输出低电平；第二十三PMOS晶体管M23导通，第二十四NMOS晶体管M24截止，直流电源VDD6通过第二十三PMOS晶体管M23输出高电平；第二十六NMOS晶体管M26导通，因为第二十六NMOS晶体管M26接地，所以输出低电平；第二十五NMOS晶体管M25导通，第二十七NMOS晶体管M27截止，因为第二十五NMOS晶体管M25接地，所以输出低电平。
综上，输入X为低电平时，0X0为高电平、1X1为低电平、2X2为低电平；输入X为中间电平时，0X0为低电平、1X1为高电平、2X2为低电平；输入X为高电平时，0X0为低电平、1X1为低电平、2X2为高电平；实现了文字运算的功能。
5、SUM输出模块50
当文字运算模块40的输出0X0为高电平时，第二十八NMOS晶体管M28导通，信号B通过第二十八NMOS晶体管M28输出；当文字运算模块40的输出1X1为高电平时，第二十九NMOS晶体管M29导通，信号B1通过第二十九NMOS晶体管M29输出；当文字运算模块40的输出2X2为高电平时，第三十NMOS晶体管M30导通，信号B2通过第三十NMOS晶体管M30输出。
综上，SUM输出模块50实现了和信号的选择输出，根据文字运算模块40的输出0X0、1X1、2X2电平的高低分别输出信号B、B1、B2。
6、进位Cout输出模块60
此模块中第十三电阻R13和第十四电阻R14阻值相同。
当SUM为低电平时，第三十一PMOS晶体管M31导通，第三十二NMOS晶体管M32截止，直流电源VDD7通过第十三电阻R13与第十四电阻R14分压，输出中间电平；第三十三PMOS晶体管M33导通，第三十四NMOS晶体管M34截止，直流电源VDD8通过第三十三PMOS晶体管M33输出中间电平；当SUM为中间电平时，第三十一PMOS晶体管M31截止，第三十二NMOS晶体管M32导通，因为第三十二NMOS晶体管M32接地，所以输出低电平；第三十三PMOS晶体管M33导通(阈值电压为-0.5V)，第三十四NMOS晶体管M34截止，直流电源VDD8通过第三十三PMOS晶体管M33输出中间电平；当SUM为高电平时，第三十一PMOS晶体管M31截止，第三十二NMOS晶体管M32导通，因为第三十二NMOS晶体管M32接地，所以输出低电平；第三十三PMOS晶体管M33导截止，第三十四NMOS晶体管M34导通，因为第三十四NMOS晶体管M34接地，所以输出低电平；
当文字运算模块40的输出1X1为高电平时，第三十五NMOS晶体管M35导通，信号SUM1通过第三十五NMOS晶体管M35输出；当文字运算模块40的输出2X2为高电平时，第三十六NMOS晶体管M36导通，信号SUM2通过第三十六NMOS晶体管M36输出；当加数A和进位输入Cin都为低电平时，输出Cout为低电平；当加数A为高电平，进位输入Cin为中间电平时，输出Cout为中间电平。
进位Cout输出模块60，当信号1X1为高电平时，Cout＝SUM1；当信号2X2为高电平时，Cout＝SUM2；当输入信号A和Cin均为低电平时，Cout＝0；当输入信号A为高电平，输入信号Cin为中间电平时，Cout＝1。
本发明由三值全加器定义，通过加数B输入模块20，直接产生原本与输入信号A、B、Cin有关的和信号，再通过加数A输入模块10、进位Cin输入模块30以及文字运算模块40的结合，产生控制每种和信号输出的开关信号，即0X0、1X1、2X2，由SUM输出模块50将已产生的和信号选择并传输出来，并产生一部分进位输出Cout信号；而进位Cout输出模块60亦相当于传输门，根据控制信号1X1、2X2的值，来选择Cout输出为何种信号，至此实现了三值全加器的功能。本发明设计的基于文字运算的三值忆阻全加器采用了一种新的电路设计思路，丰富了忆阻数字电路设计的方法。
应当理解，本文所述的示例性实施例是说明性的而非限制性的。尽管结合附图描述了本发明的一个或多个实施例，本领域普通技术人员应当理解，在不脱离通过所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种形式和细节的改变。

Claims (7)

1.一种基于文字运算的三值忆阻全加器电路，其特征在于，包括加数A输入模块、加数B输入模块、进位Cin输入模块、文字运算模块、SUM输出模块和进位Cout输出模块；其中，所述加数A输入模块与进位Cin输入模块相连，用于产生文字运算模块的输入X；所述SUM输出模块与加数B输入模块、文字运算模块相连，用于实现和的输出；所述进位Cout输出模块与文字运算模块、SUM输出模块相连，用于实现进位Cout的输出。
2.如权利要求1所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述加数A输入模块包括第一PMOS晶体管M1、第二PMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4，第一电阻R1、第二电阻R2、第三电阻R3和直流电压源VDD1；其中，第一PMOS晶体管M1、第二PMOS晶体管M2、第三NMOS晶体管M3和第四NMOS晶体管M4的栅极均连接信号输入端A；第一电阻R1和第二电阻R2的一端连接直流电压源VDD1；第一电阻R1的另一端与第一PMOS晶体管M1的源极相连；第二电阻R2的另一端与第三NMOS晶体管M3的漏极相连；第一PMOS晶体管M1的漏极连接第二PMOS晶体管M2的源极；第二PMOS晶体管M2的漏极连接第三电阻R3的一端；第三NMOS晶体管M3的源极连接第四NMOS晶体管M4的漏极；第四NMOS晶体管M4的源极连接第三电阻R3的另一端并接地；输出端A1为第一PMOS晶体管M1与第二PMOS晶体管M2的连接点，还为第三NMOS晶体管M3与第四NMOS晶体管M4的连接点。
3.如权利要求2所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述加数B输入模块包括第五PMOS晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7、第八NMOS晶体管M8、第九NMOS晶体管M9、第十NMOS晶体管M10、第十一NMOS晶体管M11、第十二PMOS晶体管M12、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7和直流电压源VDD2；其中，第五PMOS晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7、第八NMOS晶体管M8和第九NMOS晶体管M9的栅极均连接信号输入端B；第五PMOS晶体管M5和第十二PMOS晶体管M12的源极、第四电阻R4和第六电阻R6的一端均连接直流电压源VDD2；第五PMOS晶体管M5的漏极连接第六NMOS晶体管M6的漏极；第六NMOS晶体管M6的源极连接第七PMOS晶体管M7的源极；第四电阻R4的另一端与第八NMOS晶体管M8的漏极相连；第八NMOS晶体管M8的源极连接第九NMOS晶体管M9的漏极；第九NMOS晶体管M9的源极连接第五电阻R5的一端；第六电阻R6的另一端与第十NMOS晶体管M10的漏极相连；第十NMOS晶体管M10的源极连接第十一NMOS晶体管M11的漏极；第十一NMOS晶体管M11的源极连接第七电阻R7的一端；第七PMOS晶体管M7的漏极、第五电阻R5和第七电阻R7的另一端接地；输出端B2为第五PMOS晶体管M5与第六NMOS晶体管M6的连接点、第八NMOS晶体管M8与第九NMOS晶体管M9的连接点；第十二PMOS晶体管M12的栅极连接输出端B2；输出端B1为第十NMOS晶体管M10与第十一NMOS晶体管M11的连接点，且与第十二PMOS晶体管M12的漏极连接。
4.如权利要求3所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述进位Cin输入模块包括第十三PMOS晶体管M13、第十四NMOS晶体管M14、第十五PMOS晶体管M15、第十六NMOS晶体管M16、第十七PMOS晶体管M17、第十八NMOS晶体管M18，第八电阻R8、第九电阻R9和直流电压源VDD3、VDD4、VDD5；其中，第十三PMOS晶体管M13的栅极和第十四NMOS晶体管M14的栅极均连接信号输入端Cin；第十三PMOS晶体管M13的源极连接信号输入端A；第十三PMOS晶体管M13的漏极连接第十四NMOS晶体管M14的漏极；第十四NMOS晶体管M14的源极连接加数A输入模块的输出端A1；第十五PMOS晶体管M15的栅极和第十六NMOS晶体管M16的栅极均连接第十三PMOS晶体管M13与第十四NMOS晶体管M14的连接点；第十五PMOS晶体管M15的源极和第十七PMOS晶体管M17的源极连接直流电压源VDD3；第十五PMOS晶体管M15的漏极连接第十六NMOS晶体管M16的漏极；第十七PMOS晶体管M17的源极连接第十八NMOS晶体管M18的漏极；第十六NMOS晶体管M16的源极和第十八NMOS晶体管M18的源极接地；第十七PMOS晶体管M17的栅极、第十八NMOS晶体管M18的栅极和第八电阻R8的一端均连接第十五PMOS晶体管M15与第十六NMOS晶体管M16的连接点；第八电阻R8的另一端连接直流电压源VDD4；第九电阻R9的一端连接第十七PMOS晶体管M17与第十八NMOS晶体管M18的连接点；第九电阻R9的另一端连接直流电压源VDD5；输出端X为第十七PMOS晶体管M17与第十八NMOS晶体管M18的连接点。
5.如权利要求4所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述文字运算模块包括第一阈值型忆阻器MR1、第二阈值型忆阻器MR2、第三阈值型忆阻器MR3、第四阈值型忆阻器MR4、第五阈值型忆阻器MR5、第十九PMOS晶体管M19、第二十NMOS晶体管M20、第二十一NMOS晶体管M21、第二十二NMOS晶体管M22、第二十三PMOS晶体管M23、第二十四NMOS晶体管M24、第二十五NMOS晶体管M25、第二十六NMOS晶体管M26、第二十七NMOS晶体管M27和直流电压源VDD6；其中，第十九PMOS晶体管M19的栅极、第二十NMOS晶体管M20的栅极和第一阈值型忆阻器MR1的正端均连接使能信号输入端CP；第十九PMOS晶体管M19的漏极、第二十三PMOS晶体管M23的漏极、第三阈值型忆阻器MR3的正端、第四阈值型忆阻器MR4的正端和第五阈值型忆阻器MR5的正端均连接直流电压源VDD6；第十九PMOS晶体管M19的源极连接第二十NMOS晶体管M20的源极；第二十NMOS晶体管M20的漏极接地；第二十一NMOS晶体管M21的栅极连接第十九PMOS晶体管M19与第二十NMOS晶体管M20的连接点；第二十一NMOS晶体管M21的源极连接进位Cin输入模块的输出端X；第二十一NMOS晶体管M21的漏极、第二十二NMOS晶体管M22的栅极和第二十六NMOS晶体管M26的栅极均连接第一阈值型忆阻器MR1与第二阈值型忆阻器MR2的负端；第二阈值型忆阻器MR2的正端接地；第二十二NMOS晶体管M22的源极连接第三阈值型忆阻器MR3的负端；第二十三PMOS晶体管M23的栅极和第二十四NMOS晶体管M24的栅极均连接第二十二NMOS晶体管M22与第三阈值型忆阻器MR3的连接点；第二十三PMOS晶体管M23的源极连接第二十四NMOS晶体管M24的漏极；第二十五NMOS晶体管M25的栅极连接第二十三PMOS晶体管M23与第二十四NMOS晶体管M24的连接点；第二十五NMOS晶体管M25的漏极连接第四阈值型忆阻器MR4的负端；第二十二NMOS晶体管M22的源极、第二十四NMOS晶体管M24的源极和第二十五NMOS晶体管M25的源极接地；第二十六NMOS晶体管M26的漏极连接第五阈值型忆阻器MR5的负端；第二十七NMOS晶体管M27的栅极连接第二十六NMOS晶体管M26与第五阈值型忆阻器MR5的连接点；第二十六NMOS晶体管M26的源极和第二十七NMOS晶体管M27的源极接地；输出端0X0为第二十六NMOS晶体管M26与第五阈值型忆阻器MR5的连接点，输出端1X1为第二十五NMOS晶体管M25与第四阈值型忆阻器MR4的连接点，输出端2X2为第二十三PMOS晶体管M23与第二十四NMOS晶体管M24的连接点。
6.如权利要求5所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述SUM输出模块包括第二十八NMOS晶体管M28、第二十九NMOS晶体管M29、第三十NMOS晶体管M30，第十电阻R10、第十一电阻R11和第十二电阻R12；其中，第十电阻R10的一端连接信号输入端B；第十电阻R10的另一端连接第二十八NMOS晶体管M28的漏极；第二十八NMOS晶体管M28的栅极连接文字运算模块的输出端0X0；第十一电阻R11的一端连接加数B输入模块的输出端B1；第十一电阻R11的另一端连接第二十九NMOS晶体管M29的漏极；第二十九NMOS晶体管M29的栅极连接文字运算模块的输出端1X1；第十二电阻R12的一端连接加数B输入模块的输出端B2；第十二电阻R12的另一端连接第三十NMOS晶体管M30的漏极；第三十NMOS晶体管M30的栅极连接文字运算模块的输出端2X2；输出端SUM为第二十八NMOS晶体管M28的源极、第二十九NMOS晶体管M29的源极和第三十NMOS晶体管M30的源极。
7.如权利要求6所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述进位输出Cout模块包括第三十一PMOS晶体管M31、第三十二NMOS晶体管M32、第三十三PMOS晶体管M33、第三十四NMOS晶体管M34、第三十五NMOS晶体管M35、第三十六NMOS晶体管M36、第三十七NMOS晶体管M37、第三十八NMOS晶体管M38、第三十九PMOS晶体管M39、第四十PMOS晶体管M40，第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18和直流电压源VDD7、VDD8、VDD9；其中，第三十一PMOS晶体管M31的栅极、第三十二NMOS晶体管M32的栅极、第三十三PMOS晶体管M33的栅极和第三十四NMOS晶体管M34的栅极均连接SUM输出模块的输出端SUM；第十三电阻R13的一端、第十五电阻R15的一端和第三十七NMOS晶体管M37的漏极分别连接直流电压源VDD7、VDD8、VDD9；第十三电阻R13的另一端连接第三十一PMOS晶体管M31的源极；第三十一PMOS晶体管M31的漏极连接第三十二NMOS晶体管M32的漏极；第十四电阻R14的一端与第十七电阻R17的一端均连接第三十一PMOS晶体管M31与第三十二NMOS晶体管M32的连接点；第十四电阻R14的另一端和第三十二NMOS晶体管M32的源极接地；第十五电阻R15的另一端连接第三十三PMOS晶体管M33的源极；第三十三PMOS晶体管M33的漏极连接第三十四NMOS晶体管M34的漏极；第三十四NMOS晶体管M34的源极连接第十六电阻R16的一端；第十六电阻R16的另一端接地；第十八电阻R18的一端连接第三十三PMOS晶体管M33与第三十四NMOS晶体管M34的连接点；第十七电阻R17的另一端连接第三十五NMOS晶体管M35的漏极；第三十五NMOS晶体管M35的栅极连接文字运算模块的输出端1X1；第十八电阻R18的另一端连接第三十六NMOS晶体管M36的漏极；第三十六NMOS晶体管M36的栅极连接文字运算模块的输出端2X2；第三十八NMOS晶体管M38的栅极和第四十PMOS晶体管M40的栅极连接信号输入端A；第三十七NMOS晶体管M37的栅极和第三十九PMOS晶体管M39的栅极连接信号输入端Cin；第三十七NMOS晶体管M37的源极连接第三十八NMOS晶体管M38的漏极；第四十PMOS晶体管M40的源极接地；第四十PMOS晶体管M40的漏极连接第三十九PMOS晶体管M39的源极；输出端Cout为第三十五NMOS晶体管M35的源极、第三十六NMOS晶体管M36的源极和第三十八NMOS晶体管M38的源极和第三十九PMOS晶体管M39的漏极。
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