CN110690892B - 一种基于忆阻器的立方根逻辑电路 - Google Patents

Abstract

本发明提出了一种基于忆阻器的立方根逻辑电路，包括六个输入端S₁‑S₆和两个输出端Y₂、Y₁，所述输入端S₃、S₄、S₅通过基于忆阻器的第一通道电路与中间输出端R₁相连接，输入端S₁‑S₆通过基于忆阻器的第二通道电路与中间输出端R₂相连接，输入端S₁‑S₆通过基于忆阻器的第三通道电路与中间输出端R₃相连接；输入端S₆及中间输出端R₁、R₂、R₃通过基于忆阻器的第四通道电路与输出端Y₁相连接，输入端S₄、S₅、S₆通过基于忆阻器的第五通道电路与输出端Y₂相连接。本发明的六输入的立方根逻辑电路具有较高的准确性和灵敏度，为设计更复杂大规模逻辑电路操作运算提供了理论基础，促进了人工智能计算机的发展。

Description

一种基于忆阻器的立方根逻辑电路

技术领域

本发明涉及逻辑电路的技术领域，尤其涉及一种基于忆阻器的立方根逻辑电路。

背景技术

忆阻器(memristor)是一种有记忆功能的非线性电阻器，它是除电阻器、电容器和电感器之外的第四种基本电路元件。由于忆阻器在电路理论中的基础地位及其在计算机信息存储、大量数据处理、人工神经网络、新型开关模型等应用领域的重要前景成为国内外的研究热点。

目前，信息处理器对低功耗、高密度和快速响应的要求越来越高，并且需要改变目前基于晶体管的计算结构。为了解决CMOS逻辑尺寸减小和漏电流的问题，非易失性存储器件正朝着高效的非易失性逻辑器件发展。在这些新的逻辑方案中，基于忆阻器的计算机解决方案因其快速的开关速度、低功耗以及与CMOS制造工艺的兼容性而最受欢迎。更重要的是忆阻器结构简单，能够实现非常紧凑的交叉阵列结构，是实现大规模数据存储的关键。

忆阻器替代CMOS晶体管电路构建忆阻器逻辑电路，依赖于忆阻器的逻辑计算能力，因而忆阻器逻辑计算具有广阔的研究前景。

发明内容

针对现有通过CMOS晶体管实现的逻辑电路结构复杂，灵敏度低的技术问题，本发明提出一种基于忆阻器的立方根逻辑电路，利用逻辑思想和设计出的立方根数字逻辑电路转化实现，在SPICE仿真软件中分析了其立方根逻辑的正确性，具有很高的灵敏度和可靠性，为推进人工智能计算机的发展提供基础。

为了达到上述目的，本发明的技术方案是这样实现的：一种基于忆阻器的立方根逻辑电路，包括六个输入端S₁-S₆和两个输出端Y₂、Y₁，所述输入端S₃、S₄、S₅通过基于忆阻器的第一通道电路与中间输出端R₁相连接，输入端S₁-S₆通过基于忆阻器的第二通道电路与中间输出端R₂相连接，输入端S₁-S₆通过基于忆阻器的第三通道电路与中间输出端R₃相连接；输入端S₆及中间输出端R₁、R₂、R₃通过基于忆阻器的第四通道电路与输出端Y₁相连接，输入端S₄、S₅、S₆通过基于忆阻器的第五通道电路与输出端Y₂相连接。

所述基于忆阻器的第一通道电路、第二通道电路、第三通道电路、第四通道电路和第五通道电路中含有非门逻辑电路或基于忆阻器的或门逻辑电路、与门逻辑电路；所述或门逻辑电路包括两个正极反向并联的忆阻器，或门逻辑电路的两个输入端分别为两个忆阻器的负极、输出端为两个忆阻器的正极串联连接的中点；所述与门逻辑电路包括两个正极并联的忆阻器，与门逻辑电路的两个输入端分别为两个忆阻器的正极、输出端为两个忆阻器的负极串联连接的中点；所述非门逻辑电路包括运算放大器，非门逻辑电路的输入端为运算放大器的反相输入端、输出端为运算放大器的输出端，运算放大器的同相输入端与直流电源的正极相连接。

所述或门逻辑电路、与门逻辑电路、非门逻辑电路的输出端及输入端S₁-S₆后均设有缓冲器；所述直流电源为1V的直流电压源，直流电压源的阳极连接运算放大器的同相输入端、阴极接地。

所述第一通道电路包括第一与门逻辑电路、第二与门逻辑电路、第二或门逻辑电路、第三或门逻辑电路和第一非门逻辑电路，输入端S₄和S₅分别与第一与门逻辑电路的两个输入端相连接，输入端S₄和S₅分别与第二或门逻辑电路的输入端向相连接，第二或门逻辑电路的输出端与第一非门逻辑电路相连接，第一与门逻辑电路和第一非门逻辑电路的输出端分别与第三或门逻辑电路的两个输入端相连接，输入端S₃和第三或门逻辑电路的输出端分别与第二与门逻辑电路的两个输入端相连接，第二与门逻辑电路的输出端为中间输出端R₁；第一与门逻辑电路包括忆阻器M₃和M₄，忆阻器M₃和M₄的正极分别与输入端S₄和S₅相连接，忆阻器M₃和M₄的负极均与缓冲器U_8A相连接，第二或门逻辑电路包括忆阻器M₅和M₆，忆阻器M₅和M₆的负极分别与输入端S₄和S₅相连接，忆阻器M₅和M₆的正极均与缓冲器U_9A相连接，第一非门逻辑电路包括运算放大器A₅，缓冲器U_9A的输出端与运算放大器A₅的反相输入端相连接，运算放大器A₅的同相输入端与直流电源相连接，运算放大器A₅的输出端通过缓冲器U_10A与第三或门逻辑电路相连接，第三或门逻辑电路包括忆阻器M₇和忆阻器M₈，缓冲器U_8A和U_10A的输出端分别与忆阻器M₇和忆阻器M₈的负极相连接，忆阻器M₇和忆阻器M₈的正极均通过缓冲器U_11A与第二与门逻辑电路相连接，第二与门逻辑电路包括忆阻器M₉和忆阻器M₁₀，输入端S₃与缓冲器U_11A的输出端分别与忆阻器M₉和忆阻器M₁₀的正极相连接，忆阻器M₉和忆阻器M₁₀的负极均与缓冲器U_12A相连接，缓冲器U_12A的输出端为中间输出端R₁。

所述第二通道电路包括第一或门逻辑电路、第二非门逻辑电路、第三非门逻辑电路、第四非门逻辑电路、第五非门逻辑电路、第三与门逻辑电路、第四与门逻辑电路、第五与门逻辑电路和第六与门逻辑电路，输入端S₁和S₂分别与第一或门逻辑电路的输入端相连接，第一或门逻辑电路的输出端与第六与门逻辑电路的一个输入端相连接，输入端S₃与第二非门逻辑电路的输入端相连接，输入端S₄与第三非门逻辑电路的输入端相连接，第二非门逻辑电路和第三非门逻辑电路的输出端分别与第三与门逻辑电路的两个输入端相连接，第三与门逻辑电路的输出端与第五与门逻辑电路的一个输入端相连接，输入端S₅和输入端S₆分别与第四非门逻辑电路和第五非门逻辑电路的输入端相连接，第四非门逻辑电路和第五非门逻辑电路的输出端分别与第四与门逻辑电路的两个输入端相连接，第四与门逻辑电路的输出端与第五与门逻辑电路的另一个输入端相连接，第五与门逻辑电路的输出端与第六与门逻辑电路的另一个输入端相连接，第六与门逻辑电路的输出端为中间输出端R₂；第一或门逻辑电路包括忆阻器M₁和M₂，输入端S₁和S₂分别与忆阻器M₁和M₂的负极相连接，忆阻器M₁和M₂的正极与缓冲器U_7A相连接，第二非门逻辑电路包括运算放大器A₁，输入端S₃与运算放大器A₁的反相输入端相连接，运算放大器A₁的同相输入端与直流电源相连接、输出端与缓冲器U_13A相连接，第三非门逻辑电路包括运算放大器A₂，输入端S₄与运算放大器A₂的反相输入端相连接，运算放大器A₂的同相输入端与直流电源相连接、输出端与缓冲器U_14A相连接，第四非门逻辑电路包括运算放大器A₃，输入端S₅与运算放大器A₃的反相输入端相连接，运算放大器A₃的同相输入端与直流电源相连接、输出端与缓冲器U_15A相连接，第五非门逻辑电路包括运算放大器A₄，输入端S₆与运算放大器A₄的反相输入端相连接，运算放大器A₄的同相输入端与直流电源相连接、输出端与缓冲器U_16A相连接；所述第三与门逻辑电路包括忆阻器M₁₁和M₁₂，缓冲器U_13A与缓冲器U_14A分别与忆阻器M₁₁和M₁₂的正极相连接，忆阻器M₁₁和M₁₂的负极连接后与缓冲器U_17A相连接；第四与门逻辑电路包括忆阻器M₁₃和M₁₄，缓冲器U_15A与缓冲器U_16A分别与忆阻器M₁₃和M₁₄的正极相连接，忆阻器M₁₃和M₁₄的负极连接后与缓冲器U_18A相连接；所述第五与门逻辑电路包括忆阻器M₁₅和M₁₆，缓冲器U_17A与缓冲器U_18A分别与忆阻器M₁₅和M₁₆的正极相连接，忆阻器M₁₅和M₁₆的负极连接后与缓冲器U_19A相连接，第六与门逻辑电路包括忆阻器M₁₇和M₁₈，缓冲器U_7A和缓冲器U_19A分别与忆阻器M₁₇和M₁₈的正极相连接，忆阻器M₁₇和M₁₈的负极与缓冲器U_20A相连接，缓冲器U_20A的输出端为中间输出端R₂。

所述第三通道电路包括第七与门逻辑电路、第八与门逻辑电路、第九与门逻辑电路和第十与门逻辑电路，所述输入端S₁和S₂分别与第七与门逻辑电路的两个输入端相连接，第二非门逻辑电路和第五非门逻辑电路的输出端分别与第八与门逻辑电路的两个输入端相连接，第七与门逻辑电路和第八与门逻辑电路的输出端分别与第九与门逻辑电路的两个输入端相连接，第九与门逻辑电路和第一与门逻辑电路的输出端分别与第十与门逻辑电路的两个输入端相连接，第十与门逻辑电路的输出端为中间输出端口R₃；所述第七与门逻辑电路包括忆阻器M₂₃和M₂₄，输入端S₁和S₂分别与忆阻器M₂₃和M₂₄的正极相连接，忆阻器M₂₃和M₂₄的负极连接后与缓冲器U_23A相连接；所述八与门逻辑电路包括忆阻器M₂₅和M₂₆，忆阻器M₂₅和M₂₆的正极分别与第二非门逻辑电路的缓冲器U_13A和第五非门逻辑电路的缓冲器U_16A的输出端相连接，忆阻器M₂₅和M₂₆的负极连接后与缓冲器U_24A相连接；所述第九与门逻辑电路包括忆阻器M₂₇和M₂₈，忆阻器M₂₇和M₂₈的正极分别与缓冲器U_24A和缓冲器U_23A相连接，忆阻器M₂₇和M₂₈的负极连接后与缓冲器U_25A相连接；所述第十与门逻辑电路包括忆阻器M₂₉和M₃₀，忆阻器M₂₉和M₃₀的正极分别与第一与门逻辑电路的缓冲器U_8A和缓冲器U_25A的输出端相连接，忆阻器M₂₉和M₃₀的负极连接后与缓冲器U_26A相连接，缓冲器U_26A的输出端为中间输出端口R₃。

所述第四通道电路包括第四或门逻辑电路、第五或门逻辑电路和第六或门逻辑电路，中间输出端口R₁和R₂分别与第四或门逻辑电路的两个输入端相连接，第四或门逻辑电路的输出端和输入端S₆分别与第五或门逻辑电路的两个输入端相连接；第五或门逻辑电路的输出端和中间输出端口R₃分别与第六或门逻辑电路的两个输入端相连接，第六或门逻辑电路的输出端为输出端Y₁；所述第四或门逻辑电路包括忆阻器M₁₉和M₂₀，忆阻器M₁₉和M₂₀的负极分别与中间输出端口R₁和R₂相连接，忆阻器M₁₉和M₂₀的正极连接后与缓冲器U_21A相连接，第五或门逻辑电路包括忆阻器M₂₁和M₂₂，忆阻器M₂₁和M₂₂的负极分别与输入端S₆和缓冲器U_21A相连接，忆阻器M₂₁和M₂₂的正极连接后与缓冲器U_22A相连接，第六或门逻辑电路包括忆阻器M₃₁和M₃₂，忆阻器M₃₁和M₂₂的负极分别与缓冲器U_22A和中间输出端口R₃相连接，忆阻器M₃₁和M₃₂的正极连接后与缓冲器U_27A相连接，缓冲器U_27A的输出端为输出端Y₁。

所述第五通道电路包括第七或门逻辑电路，第七或门逻辑电路的两个输入端分别与第二或门逻辑电路的输出端和输入端S₆相连接，第七或门逻辑电路的输出端为输出端Y₂；所述第七或门逻辑电路包括忆阻器M₃₃和M₃₄，忆阻器M₃₃和M₃₄的负极分别与输入端S₆和第二或门逻辑电路的缓冲器U_9A相连接，忆阻器M₃₃和M₃₄的正极连接后与缓冲器U_28A相连接，缓冲器U_28A的输出端为输出端Y₂。

本发明的有益效果：基于数字电路理论，构建六种输入信号的立方根操作运算的数字逻辑电路，运用忆阻器阻态改变的特性和逻辑思想，将数字逻辑电路转化为基于忆阻器的逻辑电路，最后通过仿真软件验证其输出结果，并根据仿真结果分析判断基于忆阻器的逻辑电路的运算输出结果是否正确。仿真结果显示，本发明的六输入的立方根逻辑电路是有效的，且具有较高的准确性和灵敏度。本发明对于将来设计更复杂大规模逻辑电路操作运算和大规模的智能化运算操作系统提供了理论基础，提高人工智能计算机基于忆阻器逻辑电路的可靠性，促进了人工智能计算机的发展。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的电路原理图。

图2为本发明的第一通道电路的结构图。

图3为本发明的第二通道电路的结构图。

图4为本发明的第三通道电路的结构图。

图5为本发明的第四通道电路的结构图。

图6为本发明的第四通道电路的结构图。

图7为本发明的仿真结果图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，一种基于忆阻器的立方根逻辑电路，包括六个输入端S₁-S₆和两个输出端Y₂、Y₁，S₆S₅S₄S₃S₂S₁表示的二进制数作为输入信号分别与六个输入端S₆-S₁相连接，输出端Y₂、Y₁得到的输出信号组成的二进制数Y₂Y₁为二进制数S₆S₅S₄S₃S₂S₁表示的十进制数的立方根后得到二进制数。本发明。所述输入端S₃、S₄、S₅通过基于忆阻器的第一通道电路与中间输出端R₁相连接，输入端S₁-S₆通过基于忆阻器的第二通道电路与中间输出端R₂相连接，输入端S₁-S₆通过基于忆阻器的第三通道电路与中间输出端R₃相连接；输入端S₆及中间输出端R₁、R₂、R₃通过基于忆阻器的第四通道电路与输出端Y₁相连接，输入端S₄、S₅、S₆通过基于忆阻器的第五通道电路与输出端Y₂相连接。本发明通过基于忆阻器的第一通道电路、第二通道电路、第三通道电路、第四通道电路、第五通道电路组成的立方根逻辑电路实现二进制数的立方根操作运算。六个输入端S₁-S₆的6个输入信号分别是权重由低到高对应的二进制数输入、表示为十进制数字；两个输出端Y₁、Y₂对应的输出信号分别是权重由低到高的二进制数输出、表示为十进制数字，用于判断立方根逻辑电路的运算输出结果是否正确。

所述基于忆阻器的第一通道电路、第二通道电路、第三通道电路、第四通道电路和第五通道电路中含有非门逻辑电路或基于忆阻器的或门逻辑电路、与门逻辑电路；本发明通过七个或门逻辑电路、十个与门逻辑电路和五个非门逻辑电路实现。所述或门逻辑电路包括两个正极反向并联的忆阻器，或门逻辑电路的两个输入端分别为两个忆阻器的负极、输出端为两个忆阻器的正极串联连接的中点，即两个忆阻器的负极分别与输入信号相连接，两个忆阻器的正极相连接、连接的中点的信号作为输出信号。或门逻辑电路只要保证有一个输入信号为小的正的高电压即逻辑1即可将忆阻器导通，实现或的逻辑运算操作。

根据忆阻器的工作原理，电流从忆阻器的正极流入器件，则忆阻值增加。如果电流从负极流入器件，忆阻值就会减小。令输入高电平时表示其输入逻辑“1”，输入低电平时表示其输入逻辑“0”。两个正极反向并联的忆阻器，若两个输入信号同时输入逻辑“1”或“0”时，忆阻中间没有电流流过，因此输出端的电压值与输入信号相同。若两个输入信号任意一个为逻辑“0”，另一个输入信号为逻辑“1”。那么电流从逻辑“1”流向逻辑“0”，此时逻辑“1”侧的忆阻值减小至R_on，而逻辑“0”侧的忆阻值增大至R_off。其中，R_off为忆阻器全部未掺杂情况下的阻值，为忆阻最大值，R_on为忆阻器全部掺杂情况下的阻值，为忆阻最小值此时的输出为：

因此忆阻器的负极并联实现的是或运算。

所述与门逻辑电路包括两个正极并联的忆阻器，与门逻辑电路的两个输入端分别为两个忆阻器的正极、输出端为两个忆阻器的负极串联连接的中点，即两个输入信号分别连接连个忆阻器的正极，两个忆阻器负极连接的中点为输出信号，对于两个正极并联连接的忆阻器，若两个输入信号同时输入逻辑“1”或“0”时，忆阻器中间没有电流流过，因此输出端的电压值与输入信号相同。若两个输入信号任意一个为逻辑“0”，另一个输入信号为逻辑“1”。电流总是从逻辑“1”流向逻辑“0”，此时逻辑“1”侧的忆阻值增大至R_off，而逻辑“0”侧的忆阻值减小到R_on，此时输出为：

即两个正极并联连接的忆阻器组成与操作。

所述非门逻辑电路包括运算放大器，非门逻辑电路的输入端为运算放大器的反相输入端、输出端为运算放大器的输出端，运算放大器的同相输入端与直流电源的正极相连接，所述非门逻辑电路中的运算放大器与比较器的功能类似，运算放大器的同相输入端与直流电源的正极相连接，反相输入端接的是上一级的输入信号，输出端为运算放大器的输出端。若同相输入端的信号大于反相输入端信号，则输出为高电平；若同相输入端的信号小于等于反相输入端信号，输出为低电平。

所述或门逻辑电路、与门逻辑电路、非门逻辑电路的输出端及输入端S₁-S₆后均设有缓冲器；即输入端S₁-S₆通过缓冲器分别与第一通道电路、第二通道电路、第三通道电路、第四通道电路和第五通道电路相连接，有效避免了输入信号一旦受到瞬间冲击电压不稳的现象，保证了输入信号的稳定输出，提高了准确率。所述直流电源为1V的直流电压源，阳极连接运算放大器的同相输入端、阴极接地，从而可以保证输入信号与1V作比较，若输入信号小于1V，输出为高电平，若等于或大于1V，则输出为低电平。

如图2所示，所述第一通道电路包括第一与门逻辑电路、第二与门逻辑电路、第二或门逻辑电路、第三或门逻辑电路和第一非门逻辑电路，输入端S₄和S₅分别与第一与门逻辑电路的两个输入端相连接，实现输入端S₄和S₅的两个信号的与运算得到结果Q₁；输入端S₄和S₅分别与第二或门逻辑电路的输入端向相连接，实现输入端S₄和S₅的两个信号的或运算得到结果Q₂；第二或门逻辑电路的输出端与第一非门逻辑电路相连接，将第二或门逻辑电路的输出信号Q₂取反运算得到结果Q₃；第一与门逻辑电路和第一非门逻辑电路的输出端分别与第三或门逻辑电路的两个输入端相连接，将第一与门逻辑电路和第一非门逻辑电路的输出信号Q₁、Q₃进行或运算得到结果Q₄；输入端S₃和第三或门逻辑电路的输出端分别与第二与门逻辑电路的两个输入端相连接，第二与门逻辑电路的输出端为中间输出端R₁；输出信号Q₄与输入端S₃输入的输入信号通过第二与门逻辑电路进行与运算得到输出结果R₁。中间输出端R₁得到的输出信号R₁由信号信号S₃、S₄、S₅复合构成。

第一与门逻辑电路包括忆阻器M₃和M₄，忆阻器M₃和M₄的正极分别与输入端S₄和S₅相连接，输入端S₄通过缓冲器U_4A与忆阻器M₃的正极相连接，忆阻器M₃和M₄的负极均与缓冲器U_8A相连接，缓冲器U_8A的输出端为中间输出端X₁，第二或门逻辑电路包括忆阻器M₅和M₆，忆阻器M₅和M₆的负极分别与输入端S₄和S₅相连接，输入端S₄通过缓冲器U_4A与忆阻器M₅的负极相连接，输入端S₅通过缓冲器U_5A与忆阻器M₆的负极相连接，忆阻器M₅和M₆的正极均与缓冲器U_9A相连接，第一非门逻辑电路包括运算放大器A₅，缓冲器U_9A的输出端为中间输出端X₄，缓冲器U_9A的输出端与运算放大器A₅的反相输入端相连接，运算放大器A₅的同相输入端与1V的直流电压源相连接，运算放大器A₅的输出端通过缓冲器U_10A与第三或门逻辑电路相连接，第三或门逻辑电路包括忆阻器M₇和忆阻器M₈，缓冲器U_8A和U_10A的输出端分别与忆阻器M₇和忆阻器M₈的负极相连接，忆阻器M₇和忆阻器M₈的正极均通过缓冲器U_11A与第二与门逻辑电路相连接，第二与门逻辑电路包括忆阻器M₉和忆阻器M₁₀，输入端S₃与缓冲器U_11A的输出端分别与忆阻器M₉和忆阻器M₁₀的正极相连接，忆阻器M₉和忆阻器M₁₀的负极均与缓冲器U_12A相连接，缓冲器U_12A的输出端为中间输出端R₁。

如图3所示，所述第二通道电路包括第一或门逻辑电路、第二非门逻辑电路、第三非门逻辑电路、第四非门逻辑电路、第五非门逻辑电路、第三与门逻辑电路、第四与门逻辑电路、第五与门逻辑电路和第六与门逻辑电路，输入端S₁和S₂分别与第一或门逻辑电路的输入端相连接，第一或门逻辑电路的输出端与第六与门逻辑电路的一个输入端相连接，输入端S₃与第二非门逻辑电路的输入端相连接，输入端S₄与第三非门逻辑电路的输入端相连接，第二非门逻辑电路和第三非门逻辑电路的输出端分别与第三与门逻辑电路的两个输入端相连接，第三与门逻辑电路的输出端与第五与门逻辑电路的一个输入端相连接，输入端S₅和输入端S₆分别与第四非门逻辑电路和第五非门逻辑电路的输入端相连接，第四非门逻辑电路和第五非门逻辑电路的输出端分别与第四与门逻辑电路的两个输入端相连接，第四与门逻辑电路的输出端与第五与门逻辑电路的另一个输入端相连接，第五与门逻辑电路的输出端与第六与门逻辑电路的另一个输入端相连接，第六与门逻辑电路的输出端为中间输出端R₂。中间输出端R₂得到的输出信号R₂由输入信号S₁、S₂、S₃、S₄、S₅和S₆复合构成。输入端S₃-S₆的输入信号经过第二非门逻辑电路、第三非门逻辑电路、第四非门逻辑电路、第五非门逻辑电路分别得到输出结果Q₅、Q₆、Q₇、Q₈，输出结果Q₅、Q₆经过第三与门逻辑电路进行与运算后得到输出结果Q₉，输出结果Q₇、Q₈经过第四与门逻辑电路进行与运算后得到输出结果Q₁₀，输出结果Q₉和Q₁₀通过第五与门逻辑电路进行与运算后得到输出结果Q₁₁，输入端S₁和S₂的输入信号通过第一或门逻辑电路得到输出结果Q₁₂，输出结果Q₁₁和输出结果Q₁₂经过第六与门逻辑电路进行与运算后得到中间输出结果R₂。第一或门逻辑电路包括忆阻器M₁和M₂，输入端S₁通过缓冲器U_1A与忆阻器M₁的负极相连接，输入端S₂通过缓冲器U_2A与忆阻器M₂的负极相连接，忆阻器M₁和M₂的正极均与缓冲器U_7A相连接，第二非门逻辑电路包括运算放大器A₁，输入端S₃通过缓冲器U_3A与运算放大器A₁的反相输入端相连接，运算放大器A₁的同相输入端与1V的直流电源的阳机相连接、输出端与缓冲器U_13A相连接，缓冲器U_13A的输出端为中间输出端X₂，第三非门逻辑电路包括运算放大器A₂，输入端S₄通过缓冲器U_4A与运算放大器A₂的反相输入端相连接，运算放大器A₂的同相输入端与1V的直流电源的阳极相连接、输出端与缓冲器U_14A相连接，1V的直流电源的阴极接地。第四非门逻辑电路包括运算放大器A₃，输入端S₅通过缓冲器U_5A与运算放大器A₃的反相输入端相连接，运算放大器A₃的同相输入端与1V的直流电源的阳极相连接、输出端与缓冲器U_15A相连接，缓冲器U_15A的输出端为中间输出端X₃。第五非门逻辑电路包括运算放大器A₄，输入端S₆通过缓冲器U_6A与运算放大器A₄的反相输入端相连接，运算放大器A₄的同相输入端与直流电源的阳极相连接、输出端与缓冲器U_16A相连接。所述第三与门逻辑电路包括忆阻器M₁₁和M₁₂，缓冲器U_13A与缓冲器U_14A分别与忆阻器M₁₁和M₁₂的正极相连接，忆阻器M₁₁和M₁₂的负极相连接后与缓冲器U_17A相连接。第四与门逻辑电路包括忆阻器M₁₃和M₁₄，缓冲器U_15A与缓冲器U_16A分别与忆阻器M₁₃和M₁₄的正极相连接，忆阻器M₁₃和M₁₄的负极串联连接后与缓冲器U_18A相连接；所述第五与门逻辑电路包括忆阻器M₁₅和M₁₆，缓冲器U_17A与缓冲器U_18A分别与忆阻器M₁₅和M₁₆的正极相连接，忆阻器M₁₅和M₁₆的负极连接后与缓冲器U_19A相连接，第六与门逻辑电路包括忆阻器M₁₇和M₁₈，缓冲器U_7A和缓冲器U_19A分别与忆阻器M₁₇和M₁₈的正极相连接，忆阻器M₁₇和M₁₈的负极串联连接后均与缓冲器U_20A相连接，缓冲器U_20A的输出端为中间输出端R₂。

如图4所示，所述第三通道电路包括第七与门逻辑电路、第八与门逻辑电路、第九与门逻辑电路和第十与门逻辑电路，所述输入端S₁和S₂分别与第七与门逻辑电路的两个输入端相连接，第二非门逻辑电路和第五非门逻辑电路的输出端分别与第八与门逻辑电路的两个输入端相连接，第七与门逻辑电路和第八与门逻辑电路的输出端分别与第九与门逻辑电路的两个输入端相连接，第九与门逻辑电路和第一与门逻辑电路的输出端分别与第十与门逻辑电路的两个输入端相连接，第十与门逻辑电路的输出端为中间输出端口R₃。输入端S₃和S₆分别通过第二非门逻辑电路和第五非门逻辑电路取非运算得到输出结果Q₅和Q₇，输出结果Q₅和Q₇经过第八与门逻辑电路的与运算后得到输出结果Q₁₃，输入端S₁和S₂输入的信号通过第七与门逻辑电路的与运算后得到的输出结果为Q₁₄，输出结果Q₁₃和Q₁₄经过第九与门逻辑电路的与运算后得到输出结果Q₁₅，输出结果Q₁₅和第一与门逻辑电路的输出结果Q₁经过第十与门逻辑电路的与运算后得到输出结果R₃。第三通道电路的输出结果R₃由输入信号S₁、S₂、S₃、S₄、S₅和S₆复合构成。

所述第七与门逻辑电路包括忆阻器M₂₃和M₂₄，输入端S₁通过缓冲器U_1A与忆阻器M₂₃的正极相连接，输入端S₂通过缓冲器U_2A与M₂₄的正极相连接，忆阻器M₂₃和M₂₄的负极连接后均与缓冲器U_9A相连接；所述八与门逻辑电路包括忆阻器M₂₅和M₂₆，忆阻器M₂₅和M₂₆的正极分别与第二非门逻辑电路的缓冲器U_13A和第五非门逻辑电路的缓冲器U_16A的输出端相连接，即忆阻器M₂₅与中间输出端X₂相连接，忆阻器M₂₆与中间输出端X₃相连接，忆阻器M₂₅和M₂₆的负极串联连接且均与缓冲器U_24A相连接；所述第九与门逻辑电路包括忆阻器M₂₇和M₂₈，忆阻器M₂₇和M₂₈的正极分别与缓冲器U_24A和缓冲器U_23A相连接，忆阻器M₂₇和M₂₈的负极串联连接且均与缓冲器U_25A相连接；所述第十与门逻辑电路包括忆阻器M₂₉和M₃₀，忆阻器M₂₉和M₃₀的正极分别与第一与门逻辑电路的缓冲器U_23A和缓冲器U_25A的输出端相连接，即忆阻器M₂₉的正极与中间输出端X₁相连接，忆阻器M₃₀的正极与缓冲器U_25A相连接，忆阻器M₂₉和M₃₀的负极串联连接且均与缓冲器U_26A相连接，缓冲器U_26A的输出端为中间输出端口R₃。

如图5所示，所述第四通道电路包括第四或门逻辑电路、第五或门逻辑电路和第六或门逻辑电路，中间输出端口R₁和R₂分别与第四或门逻辑电路的两个输入端相连接，第四或门逻辑电路的输出端和输入端S₆分别与第五或门逻辑电路的两个输入端相连接；第五或门逻辑电路的输出端和中间输出端口R₃分别与第六或门逻辑电路的两个输入端相连接，第六或门逻辑电路的输出端为输出端Y₁；输出结果R₁和R₂通过第四或门逻辑电路进行或运算得到输出结果Q₁₆，输出结果Q₁₆和输入端S₆输入的输入信号S₆经过第五或门逻辑电路进行或运算得到输出结果Q₁₇，输出结果Q₁₇和输出结果R₁的经过第六或门逻辑电路的或运算得到输出结果Y₁。第四通道电路的输出信号Y₁由信号R₁、R₂、S₃和S₆复合构成。

所述第四或门逻辑电路包括忆阻器M₁₉和M₂₀，忆阻器M₁₉和M₂₀的负极分别与中间输出端口R₁和R₂相连接，忆阻器M₁₉和M₂₀的正极串联连接且均与缓冲器U_21A相连接，第五或门逻辑电路包括忆阻器M₂₁和M₂₂，忆阻器M₂₁和M₂₂的负极分别与输入端S₆和缓冲器U_21A相连接，忆阻器M₂₁的负极与输入端S₆相连接，忆阻器M₂₂的负极与缓冲器U_21A相连接，忆阻器M₂₁和M₂₂的正极串联连接且均与缓冲器U_22A相连接，第六或门逻辑电路包括忆阻器M₃₁和M₃₂，忆阻器M₃₁和M₂₂的负极分别与缓冲器U_22A和中间输出端口R₃相连接，忆阻器M₃₁的负极与缓冲器U_22A相连接，忆阻器M₂₂的负极与中间输出端口R₃相连接，忆阻器M₃₁和M₃₂的正极串联连接均与缓冲器U_27A相连接，缓冲器U_27A的输出端为输出端Y₁。

如图6所示，所述第五通道电路包括第二或门逻辑电路和第七或门逻辑电路，第七或门逻辑电路的两个输入端分别与第二或门逻辑电路的输出端和输入端S₆相连接，第七或门逻辑电路的输出端为输出端Y₂；第二或门逻辑电路的输出结果Q₂与输入端S₆的输入信号S₆经过第七或门逻辑电路的或运算得到输出结果Y₂。第五通道电路的输出结果Y₂由信号S₄、S₅和S₆复合构成。所述第七或门逻辑电路包括忆阻器M₃₃和M₃₄，忆阻器M₃₃和M₃₄的负极分别与输入端S₆和第二或门逻辑电路的输出端的缓冲器U_17A相连接，忆阻器M₃₃的负极与输入端S₆相连接，忆阻器M₃₄的负极与第二或门逻辑电路的缓冲器U_17A相连接，忆阻器M₃₃和M₃₄的正极连接后与缓冲器U_19A相连接，缓冲器U_19A的输出端为输出端Y₂。

实例说明：

1)当输入信号S₆S₅S₄S₃S₂S₁的二进制数为011011，用十进制表示则为27，在第一通道电路中，当S₃＝0、S₄＝1、S₅＝1时，输入信号S₄和S₅先通过第一与门逻辑电路进行与运算，输出结果为Q₁，即Q₁＝[(S₄＝1)∧(S₅＝1)]＝1，S₄和S₅在通过第二或门逻辑电路进行或运算，输出结果为Q₂，即Q₂＝[(S₄＝1)∨(S₅＝1)]＝1，Q₂在通过运算放大器A₅进行取非运算，输出结果为Q₃，即

Q₁和Q₃通过第三或门逻辑电路进行或运算，输出结果为Q₄，即Q₄＝[(Q₁＝1)∨(Q₃＝0)]＝1，S₃和Q₄通过第二与门逻辑电路进行与运算，输出结果为R₁，即R₁＝[(Q₄＝1)∧(S₃＝0)]＝0；在第二通道电路中，当S₁＝1、S₂＝1、S₃＝0、S₄＝1、S₅＝1、S₆＝0，S₃、S₄、S₅和S₆分别通过运算放大器A₁、A₂、A₃和A₄进行取非运算，其结果分别为Q₅、Q₆、Q₇和Q₈，即

Q₅、Q₆通过第三与门逻辑电路进行与运算，输出结果为Q₉，即Q₉＝[(Q₅＝1)∧(Q₆＝0)]＝0，Q₇、Q₈通过第四与门逻辑电路进行与运算，输出结果为Q₁₀，即Q₁₀＝[(Q₇＝0)∧(Q₈＝1)]＝0，Q₉、Q₁₀通过第五与门逻辑电路进行与运算，输出结果为Q₁₁，即Q₁₁＝[(Q₉＝0)∧(Q₁₀＝0)]＝0，S₁和S₂先通过第一或门逻辑电路进行或运算，输出结果为Q₁₂，即Q₁₂＝[(S₁＝1)∨(S₂＝1)]＝1，Q₁₁、Q₁₂通过第六与门逻辑电路进行与运算，输出结果为R₂，即R₂＝[(Q₁₁＝0)∧(Q₁₂＝1)]＝0；在第三通道电路中，当S₁＝1、S₂＝1、S₃＝0、S₄＝1、S₅＝1、S₆＝0，输入信号S₃和S₆分别通过运算放大器A₁和A₄进行取非运算，其结果分别为Q₅和Q₈，即

Q₅和Q₈通过第八与门逻辑电路进行与运算，输出结果为Q₁₃，即Q₁₃＝[(Q₅＝1)∧(Q₈＝1)]＝1，S₁和S₂先通过第七与门逻辑电路进行与运算，输出结果为Q₁₄，即Q₁₄＝[(S₁＝1)∧(S₂＝1)]＝1，Q₁₃和Q₁₄通过第九与门逻辑电路进行与运算，输出结果为Q₁₅，即Q₁₅＝[(Q₁₃＝1)∧(Q₁₄＝1)]＝1，S₄和S₅先通过第一与门逻辑电路进行与运算，输出结果为Q₁，即Q₁＝[(S₄＝1)∧(S₅＝1)]＝1，Q₁和Q₁₅通过第十与门逻辑电路进行与运算，输出结果为R₃，即R₃＝[(Q₁＝1)∧(Q₁₅＝1)]＝1；在第四通道电路中，当S₆＝0、R₁＝0、R₂＝0、R₃＝1时，R₁和R₂先通过第四或门逻辑电路进行或运算，输出结果为Q₁₆，即Q₁₆＝[(R₁＝0)∨(R₂＝0)]＝0，S₆和Q₁₆先通过第五或门逻辑电路进行或运算，输出结果为Q₁₇，即Q₁₇＝[(S₆＝0)∨(Q₁₆＝0)]＝0，Q₁₇和R₃先通过第六或门逻辑电路进行或运算，输出结果为Y₁，即Y₁＝[(Q₁₇＝0)∨(R₃＝1)]＝1；在第五通道电路中，当S₄＝1、S₅＝1、S₆＝0时，S₄和S₅在通过第二或门逻辑电路进行或运算，输出结果为Q₂，即Q₂＝[(S₄＝1)∨(S₅＝1)]＝1，Q₂和S₆在通过第七或门逻辑电路进行或运算，输出结果为Y₂，即Y₂＝[(Q₂＝1)∨(S₆＝0)]＝1；输出信号Y₂Y₁为11，使用十进制表示则为3，即

完成了立方根逻辑运算操作的功能。如图7中的5至6秒。

2)当输入信号S₆S₅S₄S₃S₂S₁为001000，用十进制表示则为8，在第一通道电路中，当S₃＝0、S₄＝1、S₅＝0时，S₄和S₅先通过第一与门逻辑电路进行与运算，输出结果为Q₁，即Q₁＝[(S₄＝1)∧(S₅＝0)]＝0，S₄和S₅在通过第二或门逻辑电路进行或运算，输出结果为Q₂，即Q₂＝[(S₄＝1)∨(S₅＝0)]＝1，Q₂在通过运算放大器A₅进行取非运算，输出结果为Q₃，即

Q₁和Q₃通过第三或门逻辑电路进行或运算，输出结果为Q₄，即Q₄＝[(Q₁＝0)∨(Q₃＝0)]＝0，S₃和Q₄通过第二与门逻辑电路进行与运算，输出结果为R₁，即R₁＝[(Q₄＝0)∧(S₃＝0)]＝0；在第二通道电路中，当S₁＝0、S₂＝0、S₃＝0、S₄＝1、S₅＝0、S₆＝0，S₃、S₄、S₅和S₆分别通过运算放大器A₁、A₂、A₃和A₄进行取非运算，其结果分别为Q₅、Q₆、Q₇和Q₈，即

Q₅、Q₆通过第三与门逻辑电路进行与运算，输出结果为Q₉，即Q₉＝[(Q₅＝1)∧(Q₆＝0)]＝0，Q₇、Q₈通过第四与门逻辑电路进行与运算，输出结果为Q₁₀，即Q₁₀＝[(Q₇＝1)∧(Q₈＝1)]＝1，Q₉、Q₁₀通过第五与门逻辑电路进行与运算，输出结果为Q₁₁，即Q₁₁＝[(Q₉＝0)∧(Q₁₀＝1)]＝0，S₁和S₂先通过第一或门逻辑电路进行或运算，输出结果为Q₁₂，即Q₁₂＝[(S₁＝0)∨(S₂＝0)]＝0，Q₁₁、Q₁₂通过第六与门逻辑电路进行与运算，输出结果为R₂，即R₂＝[(Q₁₁＝0)∧(Q₁₂＝0)]＝0；在第三通道中，当S₁＝0、S₂＝0、S₃＝0、S₄＝1、S₅＝0、S₆＝0，S₃和S₆分别通过运算放大器A₁和A₄进行取非运算，其结果分别为Q₅和Q₈，即

Q₅和Q₈通过第八与门逻辑电路进行与运算，输出结果为Q₁₃，即Q₁₃＝[(Q₅＝1)∧(Q₈＝1)]＝1，S₁和S₂先通过第七与门逻辑电路进行与运算，输出结果为Q₁₄，即Q₁₄＝[(S₁＝0)∧(S₂＝0)]＝0，Q₁₃和Q₁₄通过第九与门逻辑电路进行与运算，输出结果为Q₁₅，即Q₁₅＝[(Q₁₃＝1)∧(Q₁₄＝0)]＝0，S₄和S₅先通过第一与门逻辑电路进行与运算，输出结果为Q₁，即Q₁＝[(S₄＝1)∧(S₅＝0)]＝0，Q₁和Q₁₅通过第十与门逻辑电路进行与运算，输出结果为R₃，即R₃＝[(Q₁＝0)∧(Q₁₅＝0)]＝0；在第四通道电路中，当S₆＝0、R₁＝0、R₂＝0、R₃＝0时，R₁和R₂先通过第四或门逻辑电路进行或运算，输出结果为Q₁₆，即Q₁₆＝[(R₁＝0)∨(R₂＝0)]＝0，S₆和Q₁₆先通过第五或门逻辑电路进行或运算，输出结果为Q₁₇，即Q₁₇＝[(S₆＝0)∨(Q₁₆＝0)]＝0，Q₁₇和R₃先通过第六或门逻辑电路进行或运算，输出结果为Y₁，即Y₁＝[(Q₁₇＝0)∨(R₃＝0)]＝0；在第五通道电路中，当S₄＝1、S₅＝0、S₆＝0时，S₄和S₅在通过第二或门逻辑电路进行或运算，输出结果为Q₂，即Q₂＝[(S₄＝1)∨(S₅＝0)]＝1，Q₂和S₆在通过第七或门逻辑电路进行或运算，输出结果为Y₂，即Y₂＝[(Q₂＝1)∨(S₆＝0)]＝1；输出信号Y₂Y₁为10，使用十进制表示则为2，即

完成了立方根逻辑运算操作的功能。例如图7中的2至3秒。

3)当输入信号S₆S₅S₄S₃S₂S₁为000001，用十进制表示则为1，在第一通道电路中，当S₃＝0、S₄＝0、S₅＝0时，S₄和S₅先通过第一与门逻辑电路进行与运算，输出结果为Q₁，即Q₁＝[(S₄＝0)∧(S₅＝0)]＝0，S₄和S₅在通过第二或门逻辑电路进行或运算，输出结果为Q₂，即Q₂＝[(S₄＝0)∨(S₅＝0)]＝0，Q₂在通过运算放大器A₅进行取非运算，输出结果为Q₃，即

Q₁和Q₃通过第三或门逻辑电路进行或运算，输出结果为Q₄，即Q₄＝[(Q₁＝0)∨(Q₃＝1)]＝1，S₃和Q₄通过第二与门逻辑电路进行与运算，输出结果为R₁，即R₁＝[(Q₄＝1)∧(S₃＝0)]＝0；在第二通道电路中，当S₁＝1、S₂＝0、S₃＝0、S₄＝0、S₅＝0、S₆＝0，S₃、S₄、S₅和S₆分别通过运算放大器A₁、A₂、A₃和A₄进行取非运算，其结果分别为Q₅、Q₆、Q₇和Q₈，即

Q₅、Q₆通过第三与门逻辑电路进行与运算，输出结果为Q₉，即Q₉＝[(Q₅＝1)∧(Q₆＝1)]＝1，Q₇、Q₈通过第四与门逻辑电路进行与运算，输出结果为Q₁₀，即Q₁₀＝[(Q₇＝1)∧(Q₈＝1)]＝1，Q₉、Q₁₀通过第五与门逻辑电路进行与运算，输出结果为Q₁₁，即Q₁₁＝[(Q₉＝1)∧(Q₁₀＝1)]＝1，S₁和S₂先通过第一或门逻辑电路进行或运算，输出结果为Q₁₂，即Q₁₂＝[(S₁＝1)∨(S₂＝0)]＝1，Q₁₁、Q₁₂通过第六与门逻辑电路进行与运算，输出结果为R₂，即R₂＝[(Q₁₁＝1)∧(Q₁₂＝1)]＝1；在第三通道电路中，当S₁＝1、S₂＝0、S₃＝0、S₄＝0、S₅＝0、S₆＝0，S₃和S₆分别通过运算放大器A₁和A₄进行取非运算，其结果分别为Q₅和Q₈，即

Q₅和Q₈通过第八与门逻辑电路进行与运算，输出结果为Q₁₃，即Q₁₃＝[(Q₅＝1)∧(Q₈＝1)]＝1，S₁和S₂先通过第七与门逻辑电路进行与运算，输出结果为Q₁₄，即Q₁₄＝[(S₁＝1)∧(S₂＝0)]＝0，Q₁₃和Q₁₄通过第九与门逻辑电路进行与运算，输出结果为Q₁₅，即Q₁₅＝[(Q₁₃＝1)∧(Q₁₄＝0)]＝0，S₄和S₅先通过第一与门逻辑电路进行与运算，输出结果为Q₁，即Q₁＝[(S₄＝0)∧(S₅＝0)]＝0，Q₁和Q₁₅通过第十与门逻辑电路进行与运算，输出结果为R₃，即R₃＝[(Q₁＝0)∧(Q₁₅＝0)]＝0；在第四通道电路中，当S₆＝0、R₁＝0、R₂＝1、R₃＝0时，R₁和R₂先通过第四或门逻辑电路进行或运算，输出结果为Q₁₆，即Q₁₆＝[(R₁＝0)∨(R₂＝1)]＝1，S₆和Q₁₆先通过第五或门逻辑电路进行或运算，输出结果为Q₁₇，即Q₁₇＝[(S₆＝0)∨(Q₁₆＝1)]＝1，Q₁₇和R₃先通过第六或门逻辑电路进行或运算，输出结果为Y₁，即Y₁＝[(Q₁₇＝1)∨(R₃＝0)]＝1；在第五通道电路中，当S₄＝0、S₅＝0、S₆＝0时，S₄和S₅在通过第二或门逻辑电路进行或运算，输出结果为Q₂，即Q₂＝[(S₄＝0)∨(S₅＝0)]＝0，Q₂和S₆在通过第七或门逻辑电路进行或运算，输出结果为Y₂，即Y₂＝[(Q₂＝0)∨(S₆＝0)]＝0；输出信号Y₂Y₁为01，使用十进制表示则为1，即

完成了立方根逻辑运算操作的功能。如图7中的0至1秒。

4)当S₆S₅S₄S₃S₂S₁为000000，用十进制表示则为0，在第一通道电路中，当S₃＝0、S₄＝0、S₅＝0时，S₄和S₅先通过第一与门逻辑电路进行与运算，输出结果为Q₁，即Q₁＝[(S₄＝0)∧(S₅＝0)]＝0，S₄和S₅在通过第二或门逻辑电路进行或运算，输出结果为Q₂，即Q₂＝[(S₄＝0)∨(S₅＝0)]＝0，Q₂在通过运算放大器A₅进行取非运算，输出结果为Q₃，即

Q₁和Q₃通过第三或门逻辑电路进行或运算，输出结果为Q₄，即Q₄＝[(Q₁＝0)∨(Q₃＝1)]＝1，S₃和Q₄通过第二与门逻辑电路进行与运算，输出结果为R₁，即R₁＝[(Q₄＝1)∧(S₃＝0)]＝0；在第二通道电路中，当S₁＝0、S₂＝0、S₃＝0、S₄＝0、S₅＝0、S₆＝0，S₃、S₄、S₅和S₆分别通过运算放大器A₁、A₂、A₃和A₄进行取非运算，其结果分别为Q₅、Q₆、Q₇和Q₈，即

Q₅、Q₆通过第三与门逻辑电路进行与运算，输出结果为Q₉，即Q₉＝[(Q₅＝1)∧(Q₆＝1)]＝1，Q₇、Q₈通过第四与门逻辑电路进行与运算，输出结果为Q₁₀，即Q₁₀＝[(Q₇＝1)∧(Q₈＝1)]＝1，Q₉、Q₁₀通过第五与门逻辑电路进行与运算，输出结果为Q₁₁，即Q₁₁＝[(Q₉＝1)∧(Q₁₀＝1)]＝1，S₁和S₂先通过第一或门逻辑电路进行或运算，输出结果为Q₁₂，即Q₁₂＝[(S₁＝0)∨(S₂＝0)]＝0，Q₁₁、Q₁₂通过第六与门逻辑电路进行与运算，输出结果为R₂，即R₂＝[(Q₁₁＝1)∧(Q₁₂＝0)]＝0；在第三通道电路中，当S₁＝0、S₂＝0、S₃＝0、S₄＝0、S₅＝0、S₆＝0，S₃和S₆分别通过运算放大器A₁和A₄进行取非运算，其结果分别为Q₅和Q₈，即

Q₅和Q₈通过第八与门逻辑电路进行与运算，输出结果为Q₁₃，即Q₁₃＝[(Q₅＝1)∧(Q₈＝1)]＝1，S₁和S₂先通过第七与门逻辑电路进行与运算，输出结果为Q₁₄，即Q₁₄＝[(S₁＝0)∧(S₂＝0)]＝0，Q₁₃和Q₁₄通过第九与门逻辑电路进行与运算，输出结果为Q₁₅，即Q₁₅＝[(Q₁₃＝1)∧(Q₁₄＝0)]＝0，S₄和S₅先通过第一与门逻辑电路进行与运算，输出结果为Q₁，即Q₁＝[(S₄＝0)∧(S₅＝0)]＝0，Q₁和Q₁₅通过第是与门逻辑电路进行与运算，输出结果为R₃，即R₃＝[(Q₁＝0)∧(Q₁₅＝0)]＝0；在第四通道电路中，当S₆＝0、R₁＝0、R₂＝0、R₃＝0时，R₁和R₂先通过第四或门逻辑电路进行或运算，输出结果为Q₁₆，即Q₁₆＝[(R₁＝0)∨(R₂＝0)]＝0，S₆和Q₁₆先通过第五或门逻辑电路进行或运算，输出结果为Q₁₇，即Q₁₇＝[(S₆＝0)∨(Q₁₆＝0)]＝0，Q₁₇和R₃先通过第六或门逻辑电路进行或运算，输出结果为Y₁，即Y₁＝[(Q₁₇＝0)∨(R₃＝0)]＝0；在第五通道电路中，当S₄＝0、S₅＝0、S₆＝0时，S₄和S₅在通过第二或门逻辑电路进行或运算，输出结果为Q₂，即Q₂＝[(S₄＝0)∨(S₅＝0)]＝0，Q₂和S₆在通过第七或门逻辑电路进行或运算，输出结果为Y₂，即Y₂＝[(Q₂＝0)∨(S₆＝0)]＝0；输出信号Y₂Y₁为00，使用十进制表示则为0，即

完成了立方根逻辑运算操作的功能。例如图7中的8至9秒。

当输入信号S₆S₅S₄S₃S₂S₁除上述四种情况之外的其他输入时，输出信号Y₂Y₁的结果与上一个结果相同，如图7中的1至5秒，7至8秒，9至10秒。根据二进制的输入信号以及二进制的输出信号分别相对应的十进制数，观察其最后的仿真结果，若其输入一输出的关系对应立方根逻辑运算的计算规则，则对输入信号进行了立方根逻辑运算，否则，则未实现立方根逻辑运算。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于忆阻器的立方根逻辑电路，包括六个输入端S₁-S₆和两个输出端Y₂、Y₁，其特征在于，所述输入端S₃、S₄、S₅通过基于忆阻器的第一通道电路与中间输出端R₁相连接，输入端S₁-S₆通过基于忆阻器的第二通道电路与中间输出端R₂相连接，输入端S₁-S₆通过基于忆阻器的第三通道电路与中间输出端R₃相连接；输入端S₆及中间输出端R₁、R₂、R₃通过基于忆阻器的第四通道电路与输出端Y₁相连接，输入端S₄、S₅、S₆通过基于忆阻器的第五通道电路与输出端Y₂相连接；

所述基于忆阻器的第一通道电路、第二通道电路、第三通道电路、第四通道电路和第五通道电路中含有非门逻辑电路或基于忆阻器的或门逻辑电路、与门逻辑电路；

所述第一通道电路包括第一与门逻辑电路、第二与门逻辑电路、第二或门逻辑电路、第三或门逻辑电路和第一非门逻辑电路，输入端S₄和S₅分别与第一与门逻辑电路的两个输入端相连接，输入端S₄和S₅分别与第二或门逻辑电路的输入端向相连接，第二或门逻辑电路的输出端与第一非门逻辑电路相连接，第一与门逻辑电路和第一非门逻辑电路的输出端分别与第三或门逻辑电路的两个输入端相连接，输入端S₃和第三或门逻辑电路的输出端分别与第二与门逻辑电路的两个输入端相连接，第二与门逻辑电路的输出端为中间输出端R₁。

2.根据权利要求1所述的基于忆阻器的立方根逻辑电路，其特征在于，所述或门逻辑电路包括两个正极反向并联的忆阻器，或门逻辑电路的两个输入端分别为两个忆阻器的负极、输出端为两个忆阻器的正极串联连接的中点；所述与门逻辑电路包括两个正极并联的忆阻器，与门逻辑电路的两个输入端分别为两个忆阻器的正极、输出端为两个忆阻器的负极串联连接的中点；所述非门逻辑电路包括运算放大器，非门逻辑电路的输入端为运算放大器的反相输入端、输出端为运算放大器的输出端，运算放大器的同相输入端与直流电源的正极相连接。

3.根据权利要求2所述的基于忆阻器的立方根逻辑电路，其特征在于，所述或门逻辑电路、与门逻辑电路、非门逻辑电路的输出端及输入端S₁-S₆后均设有缓冲器；所述直流电源为1V的直流电压源，直流电压源的阳极连接运算放大器的同相输入端、阴极接地。

4.根据权利要求3所述的基于忆阻器的立方根逻辑电路，其特征在于，所述第一与门逻辑电路包括忆阻器M₃和M₄，忆阻器M₃和M₄的正极分别与输入端S₄和S₅相连接，忆阻器M₃和M₄的负极均与缓冲器U_8A相连接，第二或门逻辑电路包括忆阻器M₅和M₆，忆阻器M₅和M₆的负极分别与输入端S₄和S₅相连接，忆阻器M₅和M₆的正极均与缓冲器U_9A相连接，第一非门逻辑电路包括运算放大器A₅，缓冲器U_9A的输出端与运算放大器A₅的反相输入端相连接，运算放大器A₅的同相输入端与直流电源相连接，运算放大器A₅的输出端通过缓冲器U_10A与第三或门逻辑电路相连接，第三或门逻辑电路包括忆阻器M₇和忆阻器M₈，缓冲器U_8A和U_10A的输出端分别与忆阻器M₇和忆阻器M₈的负极相连接，忆阻器M₇和忆阻器M₈的正极均通过缓冲器U_11A与第二与门逻辑电路相连接，第二与门逻辑电路包括忆阻器M₉和忆阻器M₁₀，输入端S₃与缓冲器U_11A的输出端分别与忆阻器M₉和忆阻器M₁₀的正极相连接，忆阻器M₉和忆阻器M₁₀的负极均与缓冲器U_12A相连接，缓冲器U_12A的输出端为中间输出端R₁。

5.根据权利要求3所述的基于忆阻器的立方根逻辑电路，其特征在于，所述第二通道电路包括第一或门逻辑电路、第二非门逻辑电路、第三非门逻辑电路、第四非门逻辑电路、第五非门逻辑电路、第三与门逻辑电路、第四与门逻辑电路、第五与门逻辑电路和第六与门逻辑电路，输入端S₁和S₂分别与第一或门逻辑电路的输入端相连接，第一或门逻辑电路的输出端与第六与门逻辑电路的一个输入端相连接，输入端S₃与第二非门逻辑电路的输入端相连接，输入端S₄与第三非门逻辑电路的输入端相连接，第二非门逻辑电路和第三非门逻辑电路的输出端分别与第三与门逻辑电路的两个输入端相连接，第三与门逻辑电路的输出端与第五与门逻辑电路的一个输入端相连接，输入端S₅和输入端S₆分别与第四非门逻辑电路和第五非门逻辑电路的输入端相连接，第四非门逻辑电路和第五非门逻辑电路的输出端分别与第四与门逻辑电路的两个输入端相连接，第四与门逻辑电路的输出端与第五与门逻辑电路的另一个输入端相连接，第五与门逻辑电路的输出端与第六与门逻辑电路的另一个输入端相连接，第六与门逻辑电路的输出端为中间输出端R₂；第一或门逻辑电路包括忆阻器M₁和M₂，输入端S₁和S₂分别与忆阻器M₁和M₂的负极相连接，忆阻器M₁和M₂的正极与缓冲器U_7A相连接，第二非门逻辑电路包括运算放大器A₁，输入端S₃与运算放大器A₁的反相输入端相连接，运算放大器A₁的同相输入端与直流电源相连接、输出端与缓冲器U_13A相连接，第三非门逻辑电路包括运算放大器A₂，输入端S₄与运算放大器A₂的反相输入端相连接，运算放大器A₂的同相输入端与直流电源相连接、输出端与缓冲器U_14A相连接，第四非门逻辑电路包括运算放大器A₃，输入端S₅与运算放大器A₃的反相输入端相连接，运算放大器A₃的同相输入端与直流电源相连接、输出端与缓冲器U_15A相连接，第五非门逻辑电路包括运算放大器A₄，输入端S₆与运算放大器A₄的反相输入端相连接，运算放大器A₄的同相输入端与直流电源相连接、输出端与缓冲器U_16A相连接；所述第三与门逻辑电路包括忆阻器M₁₁和M₁₂，缓冲器U_13A与缓冲器U_14A分别与忆阻器M₁₁和M₁₂的正极相连接，忆阻器M₁₁和M₁₂的负极连接后与缓冲器U_17A相连接；第四与门逻辑电路包括忆阻器M₁₃和M₁₄，缓冲器U_15A与缓冲器U_16A分别与忆阻器M₁₃和M₁₄的正极相连接，忆阻器M₁₃和M₁₄的负极连接后与缓冲器U_18A相连接；所述第五与门逻辑电路包括忆阻器M₁₅和M₁₆，缓冲器U_17A与缓冲器U_18A分别与忆阻器M₁₅和M₁₆的正极相连接，忆阻器M₁₅和M₁₆的负极连接后与缓冲器U_19A相连接，第六与门逻辑电路包括忆阻器M₁₇和M₁₈，缓冲器U_7A和缓冲器U_19A分别与忆阻器M₁₇和M₁₈的正极相连接，忆阻器M₁₇和M₁₈的负极与缓冲器U_20A相连接，缓冲器U_20A的输出端为中间输出端R₂。

6.根据权利要求4或5所述的基于忆阻器的立方根逻辑电路，其特征在于，所述第三通道电路包括第七与门逻辑电路、第八与门逻辑电路、第九与门逻辑电路和第十与门逻辑电路，所述输入端S₁和S₂分别与第七与门逻辑电路的两个输入端相连接，第二非门逻辑电路和第五非门逻辑电路的输出端分别与第八与门逻辑电路的两个输入端相连接，第七与门逻辑电路和第八与门逻辑电路的输出端分别与第九与门逻辑电路的两个输入端相连接，第九与门逻辑电路和第一与门逻辑电路的输出端分别与第十与门逻辑电路的两个输入端相连接，第十与门逻辑电路的输出端为中间输出端口R₃；所述第七与门逻辑电路包括忆阻器M₂₃和M₂₄，输入端S₁和S₂分别与忆阻器M₂₃和M₂₄的正极相连接，忆阻器M₂₃和M₂₄的负极连接后与缓冲器U_23A相连接；所述八与门逻辑电路包括忆阻器M₂₅和M₂₆，忆阻器M₂₅和M₂₆的正极分别与第二非门逻辑电路的缓冲器U_13A和第五非门逻辑电路的缓冲器U_16A的输出端相连接，忆阻器M₂₅和M₂₆的负极连接后与缓冲器U_24A相连接；所述第九与门逻辑电路包括忆阻器M₂₇和M₂₈，忆阻器M₂₇和M₂₈的正极分别与缓冲器U_24A和缓冲器U_23A相连接，忆阻器M₂₇和M₂₈的负极连接后与缓冲器U_25A相连接；所述第十与门逻辑电路包括忆阻器M₂₉和M₃₀，忆阻器M₂₉和M₃₀的正极分别与第一与门逻辑电路的缓冲器U_8A和缓冲器U_25A的输出端相连接，忆阻器M₂₉和M₃₀的负极连接后与缓冲器U_26A相连接，缓冲器U_26A的输出端为中间输出端口R₃。

7.根据权利要求6所述的基于忆阻器的立方根逻辑电路，其特征在于，所述第四通道电路包括第四或门逻辑电路、第五或门逻辑电路和第六或门逻辑电路，中间输出端口R₁和R₂分别与第四或门逻辑电路的两个输入端相连接，第四或门逻辑电路的输出端和输入端S₆分别与第五或门逻辑电路的两个输入端相连接；第五或门逻辑电路的输出端和中间输出端口R₃分别与第六或门逻辑电路的两个输入端相连接，第六或门逻辑电路的输出端为输出端Y₁；所述第四或门逻辑电路包括忆阻器M₁₉和M₂₀，忆阻器M₁₉和M₂₀的负极分别与中间输出端口R₁和R₂相连接，忆阻器M₁₉和M₂₀的正极连接后与缓冲器U_21A相连接，第五或门逻辑电路包括忆阻器M₂₁和M₂₂，忆阻器M₂₁和M₂₂的负极分别与输入端S₆和缓冲器U_21A相连接，忆阻器M₂₁和M₂₂的正极连接后与缓冲器U_22A相连接，第六或门逻辑电路包括忆阻器M₃₁和M₃₂，忆阻器M₃₁和M₂₂的负极分别与缓冲器U_22A和中间输出端口R₃相连接，忆阻器M₃₁和M₃₂的正极连接后与缓冲器U_27A相连接，缓冲器U_27A的输出端为输出端Y₁。

8.根据权利要求4或7所述的基于忆阻器的立方根逻辑电路，其特征在于，所述第五通道电路包括第七或门逻辑电路，第七或门逻辑电路的两个输入端分别与第二或门逻辑电路的输出端和输入端S₆相连接，第七或门逻辑电路的输出端为输出端Y₂；所述第七或门逻辑电路包括忆阻器M₃₃和M₃₄，忆阻器M₃₃和M₃₄的负极分别与输入端S₆和第二或门逻辑电路的缓冲器U_9A相连接，忆阻器M₃₃和M₃₄的正极连接后与缓冲器U_28A相连接，缓冲器U_28A的输出端为输出端Y₂。

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